專利名稱：高速讀寫接口的控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種高速讀寫接口，且特別是有關(guān)于一種用來控制時(shí)脈延遲的控制器，此控制器用以控制時(shí)脈信號(hào)的延遲，以控制高速讀寫接口輸出讀取數(shù)據(jù)與將寫出數(shù)據(jù)寫入。
背景技術(shù)：
隨著動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic Random Access Memory，簡(jiǎn)稱為DRAM)的速度越來越快，DRAM的數(shù)據(jù)的有效視窗也越來越小，因此如何獲得DRAM讀取/寫出數(shù)據(jù)的最佳時(shí)脈的時(shí)間點(diǎn)也變得越來越重要。目前大部分的DRAM會(huì)使用數(shù)字鎖定回路(Digital Lock Loop,簡(jiǎn)稱為DLL)來控制DRAM的所接收的輸入時(shí)脈信號(hào)DQS的延遲，以適應(yīng)DRAM芯片內(nèi)部對(duì)制程、電壓與溫度(Process-Voltage-Temperature，簡(jiǎn)稱為PVT)的變化。請(qǐng)參照?qǐng)D1與圖2，圖1是一個(gè)DRAM的傳統(tǒng)控制器的電路圖，圖2是DRAM的數(shù)據(jù) DQ
、輸入時(shí)脈信號(hào)DQS、延遲時(shí)脈信號(hào)DQ^1與讀取/寫入時(shí)脈信號(hào)DQS’之間的波形圖。傳統(tǒng)控制器10實(shí)質(zhì)上為一個(gè)數(shù)字鎖定電路，其具有多個(gè)可變延遲單元102、104與一個(gè)邏輯門106(例如為異或(exclusive-or)門)，其中可變延遲單元102的輸出端連接于可變延遲單元104的輸入端，邏輯門106的兩個(gè)輸入端分別連接于可變延遲單元104與102的輸出端?？勺冄舆t單元102、104的延遲時(shí)間可以通過控制信號(hào)Ctrl來進(jìn)行設(shè)定?？勺冄舆t單元102接收輸入時(shí)脈信號(hào)DQS，并且將輸入時(shí)脈信號(hào)DQS延遲四分之一周期(亦即延遲其90度相位)，以產(chǎn)生延遲時(shí)脈信號(hào)DQ^。DRAM的數(shù)據(jù)DQW:7]可以于延遲時(shí)脈信號(hào) DQS9tl的上升邊緣(rising edge)被讀取/寫入，而且也可以于延遲時(shí)脈信號(hào)DQS9tl的下降邊緣(falling edge)被讀取/寫入?？勺冄舆t單元104與邏輯門106組成一個(gè)讀取/寫入時(shí)脈信號(hào)產(chǎn)生器108用以根據(jù)延遲時(shí)脈信號(hào)DQ^1產(chǎn)生讀取/寫入時(shí)脈信號(hào)DQS’。在這個(gè)例子中，DRAM的讀取/寫入是由讀取/寫入時(shí)脈信號(hào)DQS’的上升邊緣所觸發(fā)。如此一來， 便可以達(dá)到DRAM的數(shù)據(jù)DQ 可以于延遲時(shí)脈信號(hào)DQS9tl的上升/下降邊緣被讀取/寫入的目的。理想上，延遲時(shí)脈信號(hào)DQ^1的上升/下降邊緣剛好落在DRAM的數(shù)據(jù)DQ
的周期的中間。傳統(tǒng)控制器10為開環(huán)控制的系統(tǒng)架構(gòu)，且其本身并無反饋。DRAM的數(shù)據(jù)DQ
的各位元信號(hào)DQ
DQ[7]之間的偏斜(skew)通常不會(huì)太小，且輸入時(shí)脈DQS有可能因?yàn)閭鬏敃r(shí)的延遲與干擾，而不具有50%的工作周期(duty cycle)。因此，對(duì)于DRAM中一個(gè)輸入時(shí)脈對(duì)應(yīng)8個(gè)位元信號(hào)DQ
DQ[7]的架構(gòu)而言，傳統(tǒng)控制器10無法僅使用延遲時(shí)脈信號(hào)DQ^1，便能夠讓8個(gè)位元信號(hào)DQ
DQ[7]被順利地讀取/寫入。換言之，傳統(tǒng)控制器10無法滿足8個(gè)位元信號(hào)DQ
DQ [7]的每一個(gè)被讀取/寫入時(shí)的建立(setup) 時(shí)間/保持(hold)時(shí)間的要求
發(fā)明內(nèi)容
本發(fā)明提供一種讀取控制器，其用于高速讀寫接口內(nèi)，且包括第一至第三暫存裝置、延遲時(shí)間設(shè)定裝置、第一與第二異或門。第一至第三暫存裝置用以接收數(shù)據(jù)與時(shí)脈信號(hào)，并儲(chǔ)存數(shù)據(jù)。第一至第三暫存裝置分別對(duì)時(shí)脈信號(hào)延遲一段第一至第三延遲時(shí)間，以產(chǎn)生第一至第三延遲時(shí)脈信號(hào)，并分別根據(jù)第一至第三延遲時(shí)脈信號(hào)將其所儲(chǔ)存的數(shù)據(jù)輸出為第一至第三數(shù)據(jù)。第一異或門對(duì)第一數(shù)據(jù)與第二數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第一延遲增加信號(hào)。第二異或門對(duì)第二數(shù)據(jù)與第三數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第一延遲減少信號(hào)。延遲時(shí)間設(shè)定裝置用以接收參考延遲時(shí)間、第一延遲增加信號(hào)與第一延遲減少信號(hào)， 并依據(jù)參考延遲時(shí)間、第一延遲增加信號(hào)與第一延遲減少信號(hào)產(chǎn)生第一至第三延遲時(shí)間。 第一延遲時(shí)間小于第二延遲時(shí)間，第二延遲時(shí)間小于第三延遲時(shí)間，數(shù)據(jù)由高速讀寫接口的儲(chǔ)存單元所輸出，且第二數(shù)據(jù)被當(dāng)作高速讀寫接口所輸出的讀取數(shù)據(jù)。在本發(fā)明其中一個(gè)實(shí)施例中，上述第一延遲時(shí)間為第二延遲時(shí)間減去第一預(yù)定延遲時(shí)間，第三延遲時(shí)間為第二延遲時(shí)間加上第一預(yù)定延遲時(shí)間。在本發(fā)明其中一個(gè)實(shí)施例中，當(dāng)?shù)谝谎舆t增加信號(hào)為使能且第一延遲減少信號(hào)為禁能時(shí)，延遲時(shí)間設(shè)定裝置增加第二延遲時(shí)間。當(dāng)?shù)谝谎舆t增加信號(hào)為禁能且第一延遲減少信號(hào)為使能時(shí)，延遲時(shí)間設(shè)定裝置減少第二延遲時(shí)間。當(dāng)?shù)谝谎舆t增加信號(hào)為禁能且第一延遲減少信號(hào)為禁能時(shí)，延遲時(shí)間設(shè)定裝置維持目前的第二延遲時(shí)間。當(dāng)?shù)谝谎舆t增加信號(hào)為使能且第一延遲減少信號(hào)為使能時(shí)，延遲時(shí)間設(shè)定裝置維持目前的第二延遲時(shí)間。本發(fā)明提供一種寫出控制器，其用于高速讀寫接口內(nèi)，此控制器包括第一至第三暫存裝置、第一異或門、第二異或門、延遲時(shí)間設(shè)定裝置與第二可變延遲電路。第一至第三暫存裝置用以接收來自于高速讀寫接口的儲(chǔ)存單元的數(shù)據(jù)與時(shí)脈信號(hào)，其中第二與第三暫存裝置儲(chǔ)存數(shù)據(jù)，第一暫存裝置對(duì)數(shù)據(jù)延遲一段第一延遲時(shí)間，以產(chǎn)生與儲(chǔ)存第一延遲數(shù)據(jù)，第三暫存裝置對(duì)時(shí)脈信號(hào)延遲一段第三延遲時(shí)間，以產(chǎn)生第三延遲時(shí)脈信號(hào)，第一暫存裝置根據(jù)時(shí)脈信號(hào)將其所儲(chǔ)存的第一延遲數(shù)據(jù)輸出為第一數(shù)據(jù)，第二與第三暫存裝置分別根據(jù)時(shí)脈信號(hào)與第三延遲時(shí)脈信號(hào)將其所儲(chǔ)存的數(shù)據(jù)輸出為第二與第三數(shù)據(jù)。第一異或門對(duì)第一數(shù)據(jù)與第二數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第一延遲增加信號(hào)。第二異或門對(duì)第二數(shù)據(jù)與第三數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第一延遲減少信號(hào)。延遲時(shí)間設(shè)定裝置用以接收參考延遲時(shí)間、第一延遲增加信號(hào)與第一延遲減少信號(hào)，并據(jù)此以產(chǎn)生第一至第三延遲時(shí)間?？勺冄舆t電路用以接收輸出時(shí)脈信號(hào)，并對(duì)輸出時(shí)脈信號(hào)延遲一段第二延遲時(shí)間，以產(chǎn)生時(shí)脈信號(hào)，其中高速讀寫接口的儲(chǔ)存單元根據(jù)時(shí)脈信號(hào)將數(shù)據(jù)寫入。在本發(fā)明其中一個(gè)實(shí)施例中，第一延遲時(shí)間為保持時(shí)間，第三延遲時(shí)間為建立時(shí)間。在本發(fā)明其中一個(gè)實(shí)施例中，當(dāng)?shù)谝谎舆t增加信號(hào)為使能且第一延遲減少信號(hào)為禁能時(shí)，延遲時(shí)間設(shè)定裝置對(duì)第二延遲時(shí)間加上第一時(shí)間；當(dāng)?shù)谝谎舆t增加信號(hào)為禁能且第一延遲減少信號(hào)為使能時(shí)，延遲時(shí)間設(shè)定裝置對(duì)第二延遲時(shí)間減去第一時(shí)間；當(dāng)?shù)谝谎舆t增加信號(hào)為禁能且第一延遲減少信號(hào)為禁能時(shí)，延遲時(shí)間設(shè)定裝置維持目前的第二延遲時(shí)間；當(dāng)?shù)谝谎舆t增加信號(hào)為使能且第一延遲減少信號(hào)為使能時(shí)，延遲時(shí)間設(shè)定裝置維持目前的第二延遲時(shí)間。基于上述，本發(fā)明所提供的用于高速讀寫接口的控制器可以通過實(shí)時(shí)回饋的方式控制高速讀寫接口內(nèi)的時(shí)脈信號(hào)的延遲時(shí)間，以完成鎖定與校驗(yàn)功能。如此，本發(fā)明的控制器可以提升采用此控制器的高速讀寫接口(例如，雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (Double Data Rate Synchronous Dynamic Random Access Memory,簡(jiǎn)稱 DDR SDRAM))的芯片良率，且可以降低芯片與系統(tǒng)基板的成本。除此之外，本發(fā)明的控制器可以解決不同品牌(或同一品牌的不同批次和型號(hào))的高速讀寫接口和印刷電路板的設(shè)計(jì)一致性的問題， 而且本發(fā)明的控制器還能夠解決高速讀寫接口和主芯片采用不同封裝時(shí)需要使用不同軟體版本的問題。為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合附圖作詳細(xì)說明如下。


圖1是一個(gè)DRAM的傳統(tǒng)控制器的電路圖。圖2是DRAM的數(shù)據(jù)DQ
、輸入時(shí)脈信號(hào)DQS、延遲時(shí)脈信號(hào)DQS90與讀取/寫入時(shí)脈信號(hào)DQS’之間的波形圖。圖3是本發(fā)明的實(shí)施例所提供的DDR SDRAM的儲(chǔ)存單元所輸出的數(shù)據(jù)、DDR SDRAM 的時(shí)脈信號(hào)與延遲時(shí)脈信號(hào)的理想波形圖。圖4是本發(fā)明的實(shí)施例所提供的控制器的方塊圖。圖5是本發(fā)明的另一實(shí)施例所提供的控制器的方塊圖。圖6是本發(fā)明的實(shí)施例所提供的DDR SDRAM的儲(chǔ)存單元所接收的寫出數(shù)據(jù)與DDR SDRAM的時(shí)脈信號(hào)的理想波形圖。圖7是本發(fā)明的實(shí)施例所提供的控制器的方塊圖。圖8是本發(fā)明的另一實(shí)施例所提供的控制器的方塊圖。圖9是本發(fā)明的實(shí)施例所提供的高速讀寫接口的方塊圖。主要元件符號(hào)說明10 控制器102、104 可變延遲單元106 邏輯門108 讀取/寫入時(shí)脈信號(hào)產(chǎn)生器20:高速讀寫接口21 控制器22 存儲(chǔ)器儲(chǔ)存單元芯片40:控制器41 43 第一至第三暫存裝置44,45 第一與第二異或門46 延遲時(shí)間設(shè)定裝置DLY_CHAIN1 DLY_CHAIN3 第一至第三可變延遲電路DFFl W 7] DFF3第一至第三觸發(fā)器60 控制器61 65 第一至第五暫存裝置66 69 第一至第四異或門
70 延遲時(shí)間設(shè)定裝置DLY_CHAIN1 DLY_CHAIN5 第一至第五可變延遲電路DFFl W 7] DFF5第一至第五觸發(fā)器80 控制器81 83 第一至第三暫存裝置84,85 第一與第二異或門86 延遲時(shí)間設(shè)定裝置DLY_CHAIN1 DLY_CHAIN3 第一至第三可變延遲電路DFFl W 7] DFF3第一至第三觸發(fā)器90 控制器911 915 第一至第五暫存裝置94 97 第一至第四異或門98 延遲時(shí)間設(shè)定裝置DLY_CHAIN1 DLY_CHAIN3 第一至第三可變延遲電路DFFl W 7] DFF3第一至第三觸發(fā)器
具體實(shí)施例方式請(qǐng)參照?qǐng)D9，圖9是本發(fā)明的實(shí)施例所提供的高速讀寫接口的方塊圖。高速讀寫接口 20包括控制器21與存儲(chǔ)器儲(chǔ)存單元芯片22，控制器21本身包括了讀取控制器與寫出控制器?？刂破?1與存儲(chǔ)器儲(chǔ)存單元芯片22的間會(huì)接收與傳送寫出/讀取時(shí)脈信號(hào) DQS/DQS#(DQS#與DQS的反向信號(hào))、數(shù)據(jù)DQ?？刂破?1會(huì)發(fā)送時(shí)脈信號(hào)CLK/CLK# (CLK# 與CLK的反向信號(hào))、地址信號(hào)Address、存儲(chǔ)堆地址Bank Address、指令輸入信號(hào)RASJ/ CASJ/WEJ、芯片選擇信號(hào)CSJ與時(shí)脈使能信號(hào)CKE給存儲(chǔ)器儲(chǔ)存單元芯片22。通過上述的多個(gè)信號(hào)，控制器21可以順利地將數(shù)據(jù)DQ寫出至存儲(chǔ)器儲(chǔ)存單元芯片22或自存儲(chǔ)器儲(chǔ)存單元芯片22中讀取數(shù)據(jù)DQ。請(qǐng)參照?qǐng)D3，圖3是本發(fā)明的實(shí)施例所提供的DDR SDRAM的儲(chǔ)存單元所輸出的數(shù)據(jù)、DDR SDRAM的時(shí)脈信號(hào)與延遲時(shí)脈信號(hào)的理想波形圖。DDR SDRAM的儲(chǔ)存單元所輸出的數(shù)據(jù)DQW:7]是在每一個(gè)時(shí)脈信號(hào)DQS的上升/下降邊緣所觸發(fā)，亦即數(shù)據(jù)DQW:7]的周期等于時(shí)脈信號(hào)DQS的二分之一周期。然而，DDRSDRAM在被讀取時(shí)，為了滿足建立時(shí)間與保持時(shí)間的需求，其控制器會(huì)將時(shí)脈信號(hào)DQS延遲一段其四分之一周期的延遲時(shí)間，以產(chǎn)生延遲時(shí)脈信號(hào)DLY_DQS。如此，延遲時(shí)脈信號(hào)DLY_DQS的上升/下降邊緣剛好落在DRAM 的數(shù)據(jù)DQW:7]的周期的中間，且控制器根據(jù)延遲時(shí)脈信號(hào)DLY_DQS所輸出的數(shù)據(jù)即可以是DDRSDRAM的數(shù)據(jù)。另外，要說明的是，圖3雖然數(shù)據(jù)DQW:7]具有8筆位元信號(hào)DQ
-DQ [7]為例， 但在目前DDR SDRAM中，數(shù)據(jù)可能為32位元的數(shù)據(jù)DQW:31]。本發(fā)明的實(shí)施例的控制器對(duì)于數(shù)據(jù)的位元數(shù)目并沒有任何的限制，但為了方便說明，本發(fā)明使用8位元的數(shù)據(jù)DQW:7] 為例。接著，請(qǐng)參照?qǐng)D4，圖4是本發(fā)明的實(shí)施例所提供的控制器的方塊圖。讀取控制器 40用于高速讀寫接口內(nèi)，所述高速讀寫接口可以是DDR SDRAM，但本發(fā)明并非限定于此。高速讀寫接口具有儲(chǔ)存單元與所述讀取控制器40，儲(chǔ)存單元會(huì)根據(jù)時(shí)脈信號(hào)DQS輸出其所儲(chǔ)存的數(shù)據(jù)DQ
。然而，儲(chǔ)存單元所輸出的每一個(gè)位元信號(hào)DQ
DQ[7]可能因?yàn)椴煌难舆t，而導(dǎo)致自儲(chǔ)存單元所讀取到的數(shù)據(jù)DQW:7]會(huì)有問題。因此，讀取控制器40會(huì)對(duì)時(shí)脈信號(hào)DQS進(jìn)行延遲，并將接收到的位元信號(hào)DQ
DQ[7]儲(chǔ)存，以在延遲時(shí)脈信號(hào)的上升/下降邊緣處輸出位元信號(hào)DQW] DQ[7]，藉此保障數(shù)據(jù)DQW:7]的正確性。讀取控制器40包括第一至第三暫存裝置41 43、第一與第二異或門44、45與延遲時(shí)間設(shè)定裝置46。第一至第三暫存裝置41 43用以接收數(shù)據(jù)DQW:7]與時(shí)脈信號(hào)DQS， 并儲(chǔ)存數(shù)據(jù)DQ
o第一至第三暫存裝置41 43分別對(duì)時(shí)脈信號(hào)延遲一段第一至第三延遲時(shí)間tl t3，以產(chǎn)生第一至第三延遲時(shí)脈信號(hào)DLY_DQS1 DLY_DQS3，并分別根據(jù)第一至第三延遲時(shí)脈信號(hào)DLY_DQS1 DLY_DQS3的上升/下降邊緣將其所儲(chǔ)存的數(shù)據(jù)DQW:7] 輸出為第一至第三數(shù)據(jù)DQl
DQ3
。第一異或門44對(duì)第一數(shù)據(jù)DQl
與第二數(shù)據(jù)DQ2
進(jìn)行異或邏輯運(yùn)算， 以產(chǎn)生延遲增加信號(hào)DLY_INCREASE。第二異或門45對(duì)第二數(shù)據(jù)DQ2
與第三數(shù)據(jù) DQl
進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生延遲減少信號(hào)DLY_DECREASE。延遲時(shí)間設(shè)定裝置 46用以接收參考延遲時(shí)間DLY_REF、延遲增加信號(hào)DLY_INCREASE與延遲減少信號(hào)DLY_ DECREASE，并據(jù)此以產(chǎn)生第一至第三延遲時(shí)間tl t3。要說明的是，第一延遲時(shí)間tl小于第二延遲時(shí)間t2，第二延遲時(shí)間t2小于第三延遲時(shí)間t3。數(shù)據(jù)DQ W 7]是由高速讀寫接口的儲(chǔ)存單元所輸出，且第二數(shù)據(jù)DQ2
被當(dāng)作高速讀寫接口所輸出的讀取數(shù)據(jù)。換言之，如果第二延遲時(shí)脈信號(hào)DLY_DQS2為正確的時(shí)脈延遲信號(hào)，則第二數(shù)據(jù)DQ2
理想上是正確的讀取數(shù)據(jù)。在本發(fā)明的實(shí)施例中，上述第一延遲時(shí)間tl可以為第二延遲時(shí)間t2減去預(yù)定延遲時(shí)間delta (亦即tl = t2-delta)，第三延遲時(shí)間t3可以為第二延遲時(shí)間t2加上預(yù)定延遲時(shí)間delta (亦即t3 = t2+delta)。預(yù)定延遲時(shí)間delta與制程有關(guān)。當(dāng)制程為90納米制程時(shí)，預(yù)定延遲時(shí)間delta可以為觸發(fā)器最小的建立時(shí)間。在本發(fā)明的實(shí)施例中，上述參考延遲時(shí)間DLY_REF可以等于時(shí)脈信號(hào)DQS的四分之一周期，且時(shí)脈信號(hào)DQS的四分之一周期可以通過高速讀寫接口的數(shù)字鎖定回路而獲得。除此之外，上述第二延遲時(shí)間t2的初始值可以為參考延遲時(shí)間DLY_REF。若假設(shè)一開始的第二延遲時(shí)間t2能夠使第二暫存裝置42輸出正確的第二數(shù)據(jù) DQ2
,則延遲增加信號(hào)DLY_INCREASE與延遲減少信號(hào)DLY_DECREASE的組合有下列四種情況。當(dāng)延遲增加信號(hào)DLY_INCREASE為使能(enabled)且延遲減少信號(hào)DLY_DECREASE 為禁能(disabled)時(shí)，表示第二延遲時(shí)間t2可能不夠，此時(shí)，為了滿足數(shù)據(jù)DQW:7]的建立時(shí)間的要求，延遲時(shí)間設(shè)定裝置46會(huì)增加第二延遲時(shí)間t2。當(dāng)延遲增加信號(hào)DLY_ INCREASE為禁能且延遲減少信號(hào)DLY_DECREASE為使能時(shí)，表示第二延遲時(shí)間t2可能過多， 此時(shí)，為了滿足數(shù)據(jù)DQW:7]的保持時(shí)間的要求，延遲時(shí)間設(shè)定裝置46會(huì)減少第二延遲時(shí)間t2。當(dāng)延遲增加信號(hào)DLY_INCREASE為禁能且延遲減少信號(hào)DLY_DECREASE為禁能時(shí)，表示限度(margin)足夠，此時(shí)，延遲時(shí)間設(shè)定裝置46維持目前的第二延遲時(shí)間t2。當(dāng)延遲增加信號(hào)DLY_INCREASE為使能且延遲減少信號(hào)DLY_DECREASE為使能時(shí)，表示限度不足，此時(shí)，延遲時(shí)間設(shè)定裝置46維持目前的第二延遲時(shí)間t2。
要說明的是，本發(fā)明的預(yù)定延遲時(shí)間delta很小，因此，理論上并不會(huì)有延遲增加信號(hào)DLY_INCREASE為使能且延遲減少信號(hào)DLY_DECREASE為使能的情況發(fā)生。在此實(shí)施例中，延遲時(shí)間設(shè)定裝置46可以通過一個(gè)邏輯架構(gòu)單元來時(shí)實(shí)施。在起始階段，延遲時(shí)間設(shè)定裝置46設(shè)定裝置直接接收數(shù)字鎖定回路或者是制程監(jiān)控裝置 (process monitor)的數(shù)據(jù)，并依據(jù)此數(shù)據(jù)產(chǎn)生第二延遲時(shí)間t2，第一延遲時(shí)間tl則是在第二延遲時(shí)間t2的基礎(chǔ)上減去一個(gè)差異時(shí)間值delta，第三延遲時(shí)間t3則是在第二延遲時(shí)間t2的基礎(chǔ)上加上一個(gè)差異時(shí)間值delta。此后，延遲時(shí)間設(shè)定裝置46就會(huì)根據(jù)延遲增加信號(hào)DLY_INCREASE和延遲減少信號(hào)DLY_DECREASE的數(shù)值，作相應(yīng)的增加或減少第二延遲時(shí)間t2的動(dòng)作。請(qǐng)繼續(xù)參照?qǐng)D4，以下將介紹圖4中的第一至第三暫存裝置41 43的其中一種實(shí)施方式，但下述實(shí)施例并非用以限定本發(fā)明。第一至第三暫存裝置41 43分別包括第一至第三可變延遲電路DLY_CHAim DLY_CHAIN3，以及分別包括至少一第一至第三觸發(fā)器DFFl
DFF3
。因圖4的例子是以8位元的數(shù)據(jù)DQ
為例，因此圖4有8 個(gè)第一觸發(fā)器DFFl
DFFl [7]、8個(gè)第二觸發(fā)器DFF2
DFF2 [7]與8個(gè)第三觸發(fā)器 DFF3
DFF3[7]。第一至第三觸發(fā)器DFFl
DFF3
的數(shù)量與數(shù)據(jù)DQ W:7] 的位元數(shù)目有關(guān)。第一至第三可變延遲電路DLY_CHAim DLY_CHAIN3分別對(duì)時(shí)脈信號(hào) DQS延遲第一至第三延遲時(shí)間tl t3，以產(chǎn)生第一至第三延遲時(shí)脈信號(hào)DLY_DQS1 DLY_ DQS3，且第一至第三觸發(fā)器DFFl
DFF3
儲(chǔ)存數(shù)據(jù)DQW:7]，并分別根據(jù)第一至第三延遲時(shí)脈信號(hào)DLY_DQS1 DLY_DQS3的上升/下降邊緣將其所儲(chǔ)存的數(shù)據(jù)DQW:7]輸出為第一至第三數(shù)據(jù)DQl
~ DQ3
。請(qǐng)參照?qǐng)D5，圖5是本發(fā)明的另一實(shí)施例所提供的控制器的方塊圖。讀取控制器 60與讀取控制器40的不同處在于，讀取控制器60比讀取控制器40多出了第四與第五暫存裝置64、65。要說明的是，本發(fā)明的暫存裝置的數(shù)目并沒有限制為3個(gè)或5個(gè)，本發(fā)明暫存裝置的數(shù)目可以根據(jù)需要而有不同的選擇，但不管如何，暫存裝置的數(shù)目大于3。讀取控制器60包括第一至第五暫存裝置61 65、第一至第四異或門66 69與延遲時(shí)間設(shè)定裝置70。第一至第五暫存裝置61 65用以接收數(shù)據(jù)DQW:7]與時(shí)脈信號(hào) DQS,并儲(chǔ)存數(shù)據(jù)DQ W:7]。第一至第五暫存裝置61 65分別對(duì)時(shí)脈信號(hào)延遲一段第一至第五延遲時(shí)間tl t5，以產(chǎn)生第一至第五延遲時(shí)脈信號(hào)DLY_DQS1 DLY_DQS5，并分別根據(jù)第一至第五延遲時(shí)脈信號(hào)DLY_DQS1 DLY_DQS5的上升/下降邊緣將其所儲(chǔ)存的數(shù)據(jù) DQ
輸出為第一至第五數(shù)據(jù)DQl
~DQ5
o第一異或門66對(duì)第一數(shù)據(jù)DQ1
與第二數(shù)據(jù)DQ2
進(jìn)行異或邏輯運(yùn)算， 以產(chǎn)生第一延遲增加信號(hào)DLY_INCREASE1。第二異或門67對(duì)第二數(shù)據(jù)DQ2
與第三數(shù)據(jù)DQ1
進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第一延遲減少信號(hào)DLY_DECREASE1。第三異或門68 對(duì)第四數(shù)據(jù)DQ4
與第二數(shù)據(jù)DQ2
進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第二延遲增加信號(hào) DLY_INCREASE2。第四異或門69對(duì)第二數(shù)據(jù)DQ2
與第五數(shù)據(jù)DQ5
進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第二延遲減少信號(hào)DLY_DECREASE2。延遲時(shí)間設(shè)定裝置70用以接收參考延遲時(shí)間DLY_REF、第一與第二延遲增加信號(hào)DLY_INCREASE1、DLY_INCREASE2、第一與第二延遲減少信號(hào)DLY_DECREASE1、DLY_DECREASE1，并據(jù)此以產(chǎn)生第一至第五延遲時(shí)間tl t5。要說明的是，第一延遲時(shí)間tl小于第二延遲時(shí)間t2，第二延遲時(shí)間t2小于第三延遲時(shí)間t3，第四延遲時(shí)間t4小于第一延遲時(shí)間tl，第五延遲時(shí)間t5大于第三延遲時(shí)間 t3。數(shù)據(jù)DQ W 7]是由高速讀寫接口的儲(chǔ)存單元所輸出，且第二數(shù)據(jù)DQ2
被當(dāng)作高速讀寫接口所輸出的讀取數(shù)據(jù)。換言之，如果第二延遲時(shí)脈信號(hào)DLY_DQS2為正確的時(shí)脈延遲信號(hào)，則第二數(shù)據(jù)DQ2
理想上是正確的讀取數(shù)據(jù)。在本發(fā)明的實(shí)施例中，上述第一延遲時(shí)間tl可以為第二延遲時(shí)間t2減去第一預(yù)定延遲時(shí)間deltal (亦即tl = t2-deltal)，第三延遲時(shí)間t3可以為第二延遲時(shí)間t2加上第一預(yù)定延遲時(shí)間deltal (亦即t3 = t2+deltal)，第四延遲時(shí)間t4可以為第二延遲時(shí)間t2減去第二預(yù)定延遲時(shí)間delta2 (亦即t4 = t2-delta2)，且第五延遲時(shí)間t5可以為第二延遲時(shí)間t2加上第二預(yù)定延遲時(shí)間delta2 (亦即t5 = t2+delta2)。第一與第二預(yù)定延遲時(shí)間deltal、delta2相關(guān)于制程，且第一預(yù)定延遲時(shí)間deltal小于第二預(yù)定延遲時(shí)間 delta2。在本發(fā)明的實(shí)施例中，上述參考延遲時(shí)間DLY_REF可以等于時(shí)脈信號(hào)DQS的四分之一周期，且時(shí)脈信號(hào)DQS的四分之一周期可以通過高速讀寫接口的數(shù)字鎖定回路而獲得。除此之外，上述第二延遲時(shí)間t2的初始值可以為參考延遲時(shí)間DLY_REF。第一至第五暫存裝置61 65分別包括第一至第五可變延遲電路DLY_CHAim 01^_0^1陽，以及分別包括至少一第一至第五觸發(fā)器0 1
DFF5
。第一至第五可變延遲電路DLY_CHAim DLY_CHAIN5分別對(duì)時(shí)脈信號(hào)DQS延遲第一至第五延遲時(shí)間tl t5，以產(chǎn)生第一至第五延遲時(shí)脈信號(hào)DLY_DQS1 DLY_DQS5，且第一至第五觸發(fā)器DFFl
DFF5
儲(chǔ)存數(shù)據(jù)DQW: 7]，并分別根據(jù)第一至第五延遲時(shí)脈信號(hào)DLY_ DQSl DLY_DQS5的上升/下降邊緣將其所儲(chǔ)存的數(shù)據(jù)DQW:7]輸出為第一至第五數(shù)據(jù) DQl
DQ5
。若假設(shè)一開始的第二延遲時(shí)間t2能夠使第二暫存裝置62輸出正確的第二數(shù)據(jù) DQW:7]，則第一與第二延遲增加信號(hào)DLY_INCREASE1、DLY_INCREASE2、第一與第二延遲減少信號(hào)DLY_DECREASE1、DLY_DECREASE2的組合有下列16種情況。當(dāng)?shù)谝慌c第二延遲增加信號(hào)DLY_INCREASE1、DLY_INCREASE2為禁能且第一與第二延遲減少信號(hào)DLY_DECREASE1、DLY_DECREASE2為禁能時(shí)，表示限度足夠，此時(shí)，延遲時(shí)間設(shè)定裝置70維持目前的第二延遲時(shí)間t2。當(dāng)?shù)谝慌c第二延遲增加信號(hào)DLY_INCREASE1、 DLY_INCREASE2為禁能且第一與第二延遲減少信號(hào)DLY_DECREASE1、DLY_DECREASE2為使能時(shí)，表示第二延遲時(shí)間t2明顯地太多，此時(shí)，延遲時(shí)間設(shè)定裝置70將第二延遲時(shí)間t2減去第二差值td2(亦即t2 = t2-td2)。當(dāng)?shù)谝慌c第二延遲增加信號(hào)DLY_INCREASE1、DLY_ INCREASE2為使能且第一與第二延遲減少信號(hào)DLY_DECREASE1、DLY_DECREASE2為禁能時(shí)， 表示第二延遲時(shí)間t2明顯地不夠，此時(shí)，延遲時(shí)間設(shè)定裝置70將第二延遲時(shí)間t2增加第二差值td2 (亦即t2 = t2+td2)。當(dāng)?shù)谝谎舆t增加信號(hào)DLY_INCREASE1為使能且第二延遲增加信號(hào)DLY_INCREASE2、第一與第二延遲減少信號(hào)DLY_DECREASE1、DLY_DECREASE2為禁能時(shí)，表示第二延遲時(shí)間t2些微地不夠，此時(shí)，延遲時(shí)間設(shè)定裝置70將第二延遲時(shí)間t2增加第一差值tdl (亦即t2 = t2+tdl)，其中第一差值tdl小于第二差值td2。當(dāng)?shù)诙舆t減少信號(hào)DLY_DECREASE2、第一與第二延遲增加信號(hào)DLY_INCREASE1、DLY_INCREASE2為禁能且第一延遲減少信號(hào)DLY_DECREASE1為使能時(shí)，表示第二延遲時(shí)間t2些微地過多，此時(shí)，延遲時(shí)間設(shè)定裝置70將第二延遲時(shí)間t2減少第一差值tdl (亦即t2 = t2+tdl)。
另外，當(dāng)上述之外的其他情況發(fā)生時(shí)，表示限度不足，此時(shí)，延遲時(shí)間設(shè)定裝置70 維持目前的第二延遲時(shí)間t2。因?yàn)?，第一與第二預(yù)定延遲時(shí)間deltal、delta2很小，因此， 上述表示限度不足的情況理論上并不會(huì)發(fā)生。請(qǐng)參照?qǐng)D6，圖6是本發(fā)明的實(shí)施例所提供的DDR SDRAM的儲(chǔ)存單元所接收的寫出數(shù)據(jù)與DDR SDRAM的時(shí)脈信號(hào)的理想波形圖。從圖6來看，當(dāng)要將寫出數(shù)據(jù)W_DQ
寫入DDR SDRAM的儲(chǔ)存單元時(shí)，必須讓時(shí)脈信號(hào)W_DQS的上升/下降邊緣發(fā)生于寫出數(shù)據(jù) DQ
的建立時(shí)間結(jié)束后，且時(shí)脈信號(hào)W_DQS的維持為高/低位準(zhǔn)的期間必須大于寫出數(shù)據(jù)1_00
的保持時(shí)間。一般來說，多半會(huì)讓輸入的時(shí)脈信號(hào)DQS延遲一段其周期的四分之一的延遲時(shí)間，以產(chǎn)生時(shí)脈信號(hào)W_DQS，此時(shí)，時(shí)脈信號(hào)1_0(^的上升/下降邊緣發(fā)生于寫出數(shù)據(jù)W_DQ
周期的中間點(diǎn)。然而，要寫入至儲(chǔ)存單元的每一個(gè)位元信號(hào)1_00
DQ[7]可能因?yàn)椴煌难舆t，而導(dǎo)致寫入至儲(chǔ)存單元的寫出數(shù)據(jù)1_00
會(huì)有問題。據(jù)此，本發(fā)明提供一種用于高速讀寫接口內(nèi)的控制器，此控制器可以通過反饋的方式調(diào)整輸入至高速讀寫接口的儲(chǔ)存單元的時(shí)脈信號(hào)，以指示高速讀寫接口的儲(chǔ)存單元將寫出數(shù)據(jù)寫入。請(qǐng)參照?qǐng)D7，圖7是本發(fā)明的實(shí)施例所提供的控制器的方塊圖。寫出控制器80用于高速讀寫接口內(nèi)，所述高速讀寫接口可以是DDR SDRAM，但本發(fā)明并非限定于此。高速讀寫接口具有儲(chǔ)存單元與所述寫出控制器80，儲(chǔ)存單元會(huì)根據(jù)時(shí)脈信號(hào)DQS的上升/下降邊緣將寫出數(shù)據(jù)W_DQ
寫入。寫出控制器80包括第一至第三暫存裝置81 83、第一與第二異或門84、85、延遲時(shí)間設(shè)定裝置86與第二可變延遲電路DLY_CHAIN2。第一至第三暫存裝置81 83用以接收來自于高速讀寫接口的儲(chǔ)存單元輸出的數(shù)據(jù)DQ W: 7]與時(shí)脈信號(hào)DQS。第一暫存裝置81 對(duì)數(shù)據(jù)DQ
延遲一段第一延遲時(shí)間11，以產(chǎn)生第一延遲數(shù)據(jù)DLY_DQ1
,并儲(chǔ)存第一延遲數(shù)據(jù)DLY_DQ1
,第一暫存裝置81還會(huì)根據(jù)時(shí)脈信號(hào)DQS將其所儲(chǔ)存的第一延遲數(shù)據(jù)DLY_DQ1
輸出為第一數(shù)據(jù)DQl
o第二暫存裝置82儲(chǔ)存數(shù)據(jù)DQ W 7]，并根據(jù)時(shí)脈信號(hào)DQS將其所儲(chǔ)存的數(shù)據(jù)DQW:7]輸出為第二數(shù)據(jù)DQ2
。第三暫存裝置 83儲(chǔ)存數(shù)據(jù)DQ ，并對(duì)時(shí)脈信號(hào)DQS延遲一段第三延遲時(shí)間t3，以產(chǎn)生第三延遲時(shí)脈信號(hào)DLY_DQS3，第三暫存裝置83還會(huì)根據(jù)第三延遲時(shí)脈信號(hào)DLY_DQS3將其所儲(chǔ)存的數(shù)據(jù) DQ
輸出為第三數(shù)據(jù)DQ3
o第一異或門84對(duì)第一數(shù)據(jù)DQl
與第二數(shù)據(jù)DQ2
進(jìn)行異或邏輯運(yùn)算， 以產(chǎn)生延遲增加信號(hào)DLY_INCREASE。第二異或門85對(duì)第二數(shù)據(jù)DQ2
與第三數(shù)據(jù) DQ3
進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生延遲減少信號(hào)DLY_DECREASE。延遲時(shí)間設(shè)定裝置 86用以接收參考延遲時(shí)間DLY_REF、延遲增加信號(hào)DLY_INCREASE與延遲減少信號(hào)DLY_ DECREASE,并據(jù)此以產(chǎn)生第一至第三延遲時(shí)間tl t3。第二可變延遲電路DLY_CHAIN2用以接收輸出時(shí)脈信號(hào)EX_DQS，并對(duì)輸出時(shí)脈信號(hào)EX_DQS延遲一段第二延遲時(shí)間t2，以產(chǎn)生第二延遲時(shí)脈信號(hào)DLY_DQS2。高速讀寫接口的儲(chǔ)存單元接收第二延遲時(shí)脈信號(hào)DLY_DQS2，且這個(gè)第二延遲時(shí)脈信號(hào)DLY_DQS實(shí)質(zhì)上為時(shí)脈信號(hào)DQS。高速讀寫接口的儲(chǔ)存單元接收寫出數(shù)據(jù)W_DQ
， 并根據(jù)時(shí)脈信號(hào)DQS將寫出數(shù)據(jù)W_DQ
寫入，而且寫出數(shù)據(jù)W_DQ
實(shí)質(zhì)上為數(shù)據(jù) DQ
。
在本發(fā)明的實(shí)施例中，上述第一延遲時(shí)間tl可以為保持時(shí)間，第三延遲時(shí)間t3可以為建立時(shí)間。延遲時(shí)間設(shè)定裝置86是一個(gè)邏輯架構(gòu)單元。在起始階段，延遲時(shí)間設(shè)定裝置86直接接收數(shù)字鎖定回路或者是制程監(jiān)控裝置的數(shù)據(jù)，并依據(jù)此數(shù)據(jù)產(chǎn)生第二延遲時(shí)間t2。第一延遲時(shí)間tl則為一個(gè)預(yù)定的時(shí)間差異值，且可以是保持時(shí)間；第三延遲時(shí)間t3 是另一個(gè)一個(gè)預(yù)定的時(shí)間差異值，且可以是建立時(shí)間。此后，遲時(shí)間設(shè)定裝置86就會(huì)根據(jù)延遲增加信號(hào)DLY_INCREASE和延遲減少信號(hào)DLY_DECREASE的數(shù)值，作相應(yīng)的增加或減少第二延遲時(shí)間t2的動(dòng)作，然而，第一與第三延遲間tl、t3則保持不變。在本發(fā)明的實(shí)施例中，在某些情況下，參考延遲時(shí)間DLY_REF可以等于時(shí)脈信號(hào) DQS的四分之一周期，且時(shí)脈信號(hào)DQS的四分之一周期可以通過高速讀寫接口的數(shù)字鎖定回路而獲得。為了最佳化高速讀寫接口進(jìn)行寫出數(shù)據(jù)時(shí)的建立時(shí)間與保持時(shí)間，一般來說， 若高速讀寫接口具有數(shù)字鎖定回路，則可以使用數(shù)字鎖定回路來計(jì)算建立時(shí)間與保持時(shí)間的初始值。倘若，高速讀寫接口不具有數(shù)字鎖定回路，則可以將建立時(shí)間與保持時(shí)間的初始值定義為其電路布局的最小建立時(shí)間與最小保持時(shí)間(與制程有關(guān))，或者可以將建立時(shí)間與保持時(shí)間的初始值定義為通過制程監(jiān)控裝置所觀測(cè)的高速讀寫接口的最小建立時(shí)間與最小保持時(shí)間。另外，要說明的是，在某一些情況下建立時(shí)間實(shí)質(zhì)上等同于保持時(shí)間。通過設(shè)定上述第二延遲時(shí)間t2的初始值可以為參考延遲時(shí)間DLY_REF，并通過寫出控制器80 不斷更新第第二延遲時(shí)間t2，如此根據(jù)第二延遲時(shí)間t2所產(chǎn)生的第二延遲時(shí)脈信號(hào)DLY_ DQS2將可以作為高速讀寫接口的時(shí)脈信號(hào)DQS，以滿足建立時(shí)間與保持時(shí)間的需求。若假設(shè)一開始的第二延遲時(shí)間t2能夠使高速讀寫接口寫入正確的寫出數(shù)據(jù) DQ
,則延遲增加信號(hào)DLY_INCREASE與延遲減少信號(hào)DLY_DECREASE的組合有下列四種情況。當(dāng)延遲增加信號(hào)DLY_INCREASE為使能(enabled)且延遲減少信號(hào)DLY_DECREASE 為禁能(disabled)時(shí)，表示第二延遲時(shí)間t2可能不夠，此時(shí)，為了滿足數(shù)據(jù)DQW:7]的建立時(shí)間的要求，延遲時(shí)間設(shè)定裝置86會(huì)對(duì)第二延遲時(shí)間t2加上一個(gè)單位的延遲時(shí)間。當(dāng)延遲增加信號(hào)DLY_INCREASE為禁能且延遲減少信號(hào)DLY_DECREASE為使能時(shí)，表示第二延遲時(shí)間t2可能過多，此時(shí)，為了滿足數(shù)據(jù)DQW:7]的保持時(shí)間的要求，延遲時(shí)間設(shè)定裝置86 會(huì)對(duì)第二延遲時(shí)間t2減去一個(gè)單位的延遲時(shí)間。當(dāng)延遲增加信號(hào)DLY_INCREASE為禁能且延遲減少信號(hào)DLY_DECREASE為禁能時(shí)，表示限度(margin)足夠，此時(shí)，延遲時(shí)間設(shè)定裝置 86維持目前的第一至第三延遲時(shí)間tl t3。當(dāng)延遲增加信號(hào)DLY_INCREASE為使能且延遲減少信號(hào)DLY_DECREASE為使能時(shí)，表示限度不足，此時(shí)，延遲時(shí)間設(shè)定裝置86維持目前的第一至第三延遲時(shí)間tl t3。要說明的是，理論上并不會(huì)有延遲增加信號(hào)DLY_INCREASE 為使能且延遲減少信號(hào)DLY_DECREASE為使能的情況發(fā)生。請(qǐng)繼續(xù)參照?qǐng)D7，以下將介紹圖7中的第一至第三暫存裝置81 83的其中一種實(shí)施方式，但下述實(shí)施例并非用以限定本發(fā)明。第一與第三暫存裝置81、83分別包括第一與第三可變延遲電路DLY_CHAIN1、DLY_CHAIN3,以及分別包括至少一第一與第三觸發(fā)器 DFF1
、DFF3
。第二暫存裝置82包括至少一第二觸發(fā)器DFF2
。因圖7的例子是以8位元的數(shù)據(jù)DQW 7]為例，因此圖7有8個(gè)第一觸發(fā)器DFFl
DFFl [7]、8個(gè)第二觸發(fā)器DFF2
DFF2[7]與8個(gè)第三觸發(fā)器DFF3
DFF3[7]。第一至第三觸發(fā)器 DFFl
DFF3
的數(shù)量與數(shù)據(jù)DQ
的位元數(shù)目有關(guān)。第一可變延遲電路DLY_CHAINl分別對(duì)數(shù)據(jù)DQW:7]延遲第一延遲時(shí)間tl，以產(chǎn)生第一延遲數(shù)據(jù)DLY_DQU07]， 第三可變延遲電路對(duì)時(shí)脈信號(hào)DQS延遲一段第三延遲時(shí)間t3，以產(chǎn)生第三延遲時(shí)脈信號(hào) DLY_DQS3。第二與第三觸發(fā)器DFFl
、DFF3
儲(chǔ)存數(shù)據(jù)DQW:7]，并分別根據(jù)時(shí)脈信號(hào)DQS與第三延遲時(shí)脈信號(hào)DLY_DQS3的上升/下降邊緣將其所儲(chǔ)存的數(shù)據(jù)DQW:7]輸出為第二與第三數(shù)據(jù)002
、003^):7]。第一觸發(fā)器DFFl
儲(chǔ)存第一延遲數(shù)據(jù)DLY_ DQl
,并根據(jù)時(shí)脈信號(hào)DQS的上升/下降邊緣將其所儲(chǔ)存的數(shù)據(jù)DLY_DQ1
輸出為第一數(shù)據(jù) DQl
。請(qǐng)參照?qǐng)D8，圖8是本發(fā)明的另一實(shí)施例所提供的控制器的方塊圖。寫出控制器 90與寫出控制器80的不同處在于，寫出控制器90比寫出控制器80多出了第四與第五暫存裝置914、915。要說明的是，本發(fā)明的暫存裝置的數(shù)目并沒有限制為3個(gè)或5個(gè)，本發(fā)明暫存裝置的數(shù)目可以根據(jù)需要而有不同的選擇，但不管如何，暫存裝置的數(shù)目大于3。寫出控制器90包括第一至第五暫存裝置911 915、第一至第四異或門94 97、 延遲時(shí)間設(shè)定裝置98與第二可變延遲電路DLY_CHAIN2。第二、第三與第五暫存裝置912、 913、915用以接收來自于高速讀寫接口的儲(chǔ)存單元的數(shù)據(jù)DQW 7]與時(shí)脈信號(hào)DQS，并儲(chǔ)存數(shù)據(jù)DQW:7]。第一與第四暫存裝置則對(duì)數(shù)據(jù)DQW:7]分別延遲一段第一與第四延遲時(shí)間 tl、t4，以產(chǎn)生第一與第四延遲數(shù)據(jù)DLY_DQU0:7]、DLY_DQ4W:7]，并儲(chǔ)存第一與第四延遲數(shù)據(jù)DLY_DQU0:7]、DLY_DQ4
。第三與第五暫存裝置913、915分別對(duì)時(shí)脈信號(hào)DQS延遲一段第三與第五延遲時(shí)間t3、t5，以產(chǎn)生第三與第五延遲時(shí)脈信號(hào)DLY_DQS3、DLY_DQS5， 并分別根據(jù)第三與第五延遲時(shí)脈信號(hào)DLY_DQS3、DLY_DQS5將其所儲(chǔ)存的數(shù)據(jù)DQW:7]輸出為第三與第五數(shù)據(jù)DQ3
, DQ5
o第三暫存裝置83則根據(jù)時(shí)脈信號(hào)DQS將其所儲(chǔ)存的數(shù)據(jù)DQW:7]輸出為第三數(shù)據(jù)DQ3
。第一與第四暫存裝置則根據(jù)時(shí)脈信號(hào)DQS 將其所儲(chǔ)存的第一與第四延遲數(shù)據(jù)DLY_DQU0:7]、DLY_DQ4
輸出為第一與第四數(shù)據(jù) DQ1
、DQ4
。第一異或門94對(duì)第一數(shù)據(jù)DQl
與第二數(shù)據(jù)DQ2
進(jìn)行異或邏輯運(yùn)算， 以產(chǎn)生第一延遲增加信號(hào)DLY_INCREASE1。第二異或門95對(duì)第二數(shù)據(jù)DQ2
與第三數(shù)據(jù)DQ3
進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第一延遲減少信號(hào)DLY_DECREASE1。第三異或門96 對(duì)第四數(shù)據(jù)DQ4
與第一數(shù)據(jù)DQl
進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第二延遲增加信號(hào) DLY_INCREASE2。第四異或門97對(duì)第五數(shù)據(jù)DQ5
與第二數(shù)據(jù)DQ2
進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第二延遲減少信號(hào)DLY_DECREASE2。延遲時(shí)間設(shè)定裝置96用以接收參考延遲時(shí)間DLY_REF、第一與第二延遲增加信號(hào)DLY_INCREASE1、DLY_INCREASE2、第一與第二延遲減少信號(hào)DLY_DECREASE1、DLY_DECREASE2，并據(jù)此以產(chǎn)生第一至第五延遲時(shí)間tl t5。第二可變延遲電路DLY_CHAIN2用以接收輸出時(shí)脈信號(hào)EX_DQS，并對(duì)輸出時(shí)脈信號(hào)EX_DQS延遲一段第二延遲時(shí)間t2，以產(chǎn)生第二延遲時(shí)脈信號(hào)DLY_DQS2，第二延遲時(shí)脈信號(hào)DLY_DQS2 實(shí)質(zhì)上為用以控制數(shù)據(jù)寫入至高速讀寫接口的儲(chǔ)存單元的時(shí)脈信號(hào)DQS。要說明的是，第四延遲時(shí)間t4大于第一延遲時(shí)間tl，第五延遲時(shí)間t5大于第三延遲時(shí)間t3。高速讀寫接口的儲(chǔ)存單元接收寫出數(shù)據(jù)W_DQ
，并根據(jù)時(shí)脈信號(hào)DQS將寫出數(shù)據(jù)W_DQ
寫入，數(shù)據(jù)DQ
實(shí)質(zhì)上為寫出數(shù)據(jù)W_DQ
。在本發(fā)明的實(shí)施例中，上述第一延遲時(shí)間tl可以為去第一預(yù)定延遲時(shí)間deltal， 第三延遲時(shí)間t3可以為第二預(yù)定延遲時(shí)間delta2，第四延遲時(shí)間t4可以為第一延遲時(shí)間tl加上第三預(yù)定延遲時(shí)間delta3 (亦即t4 = tl+delta3)，第五延遲時(shí)間t5可以為第三延遲時(shí)間t3加上第四預(yù)定延遲時(shí)間delta4(亦即t5 = t3+delta4)。第一至第四預(yù)定延遲時(shí)間deltal delta4與制程有關(guān)。在本發(fā)明的實(shí)施例中，在某些情況下，參考延遲時(shí)間DLY_REF可以等于時(shí)脈信號(hào) DQS的四分之一周期，且時(shí)脈信號(hào)DQS的四分之一周期可以通過高速讀寫接口的數(shù)字鎖定回路而獲得。預(yù)定延遲時(shí)間deltal delta4的值為微小值，例如為觸發(fā)器的建立時(shí)間或保持時(shí)間，其與制程相關(guān)，并且這些值可由延遲時(shí)間設(shè)定裝置86控制。圖8的第一至第五暫存裝置911 915的其中一種實(shí)施方式介紹如下，但本發(fā)明并不以此為限。第一至第三暫存裝置911 913與圖7的第一至第三暫存裝置81 83 相同，故不再贅述。第四與第四暫存裝置84、85分別包括第四與第五可變延遲電路DLY_ CHAIN4、DLY_CHAIN5,以及分別包括至少一第四與第四觸發(fā)器DFF4
、DFF5
。第四可變延遲電路DLY_CHAIN4分別對(duì)數(shù)據(jù)DQW:7]延遲第四延遲時(shí)間t4，以產(chǎn)生第四延遲數(shù)據(jù)DLY_DQ4 ，第五可變延遲電路對(duì)時(shí)脈信號(hào)DQS延遲一段第五延遲時(shí)間t5，以產(chǎn)生第五延遲時(shí)脈信號(hào)DLY_DQS5。第四觸發(fā)器DFF4
儲(chǔ)存第四延遲數(shù)據(jù)DLY_DQ4 ， 并根據(jù)時(shí)脈信號(hào)DQS的上升/下降邊緣將其所儲(chǔ)存的數(shù)據(jù)DLY_DQ4
輸出為第四數(shù)據(jù) DQ4
。第五觸發(fā)器DFF5
儲(chǔ)存數(shù)據(jù)DQW:7]，并根據(jù)第五延遲時(shí)脈信號(hào)DLY_DQS5 的上升/下降邊緣將其所儲(chǔ)存的數(shù)據(jù)DQW:7]輸出為第五數(shù)據(jù)DQ5
。若假設(shè)一開始的第二延遲時(shí)間t2能夠使高速讀寫接口寫入正確的寫出數(shù)據(jù) DQ
，則第一與第二延遲增加信號(hào)DLY_INCREASE1、DLY_INCREASE2、第一與第二延遲減少信號(hào)DLY_DECREASE1、DLY_DECREASE2的組合有下列16種情況。當(dāng)?shù)谝慌c第二延遲增加信號(hào)DLY_INCREASE1、DLY_INCREASE2為禁能且第一與第二延遲減少信號(hào)DLY_DECREASE1、DLY_DECREASE2為禁能時(shí)，表示限度足夠，此時(shí)，延遲時(shí)間設(shè)定裝置98維持目前的第一至第五延遲時(shí)間tl t5。當(dāng)?shù)谝慌c第二延遲增加信號(hào) DLY_INCREASE1、DLY_INCREASE2 為禁能且第一與第二延遲減少信號(hào) DLY_DECREASE1、DLY_ DECREASE2為使能時(shí)，表示第二延遲時(shí)間t2明顯地太多，此時(shí)，延遲時(shí)間設(shè)定裝置98將第二延遲時(shí)間t2減去第二差值td2。當(dāng)?shù)谝慌c第二延遲增加信號(hào)DLY_INCREASE1、DLY_ INCREASE2為使能且第一與第二延遲減少信號(hào)DLY_DECREASE 1、DLY_DECREASE2為禁能時(shí)，表示第二延遲時(shí)間t2明顯地不夠，此時(shí)，延遲時(shí)間設(shè)定裝置98將第二延遲時(shí)間t2增加第二差值td2。當(dāng)?shù)谝谎舆t增加信號(hào)DLY_INCREASE1為使能且第二延遲增加信號(hào)DLY_ INCREASE2、第一與第二延遲減少信號(hào)DLY_DECREASE1、DLY_DECREASE2為禁能時(shí)，表示第二延遲時(shí)間t2些微地不夠，此時(shí)，延遲時(shí)間設(shè)定裝置98將第二延遲時(shí)間t2增加第一差值tdl，其中第一差值tdl小于第二差值td2。當(dāng)?shù)诙舆t減少信號(hào)DLY_DECREASE2、第一與第二延遲增加信號(hào)DLY_INCREASE1、DLY_INCREASE2為禁能且第一延遲減少信號(hào)DLY_ DECREASE 1為使能時(shí)，表示第二延遲時(shí)間t2些微地過多，此時(shí)，延遲時(shí)間設(shè)定裝置98將第二延遲時(shí)間t2減少第一差值tdl。另外，當(dāng)上述之外的其他情況發(fā)生時(shí)，表示限度不足，此時(shí)，延遲時(shí)間設(shè)定裝置98 維持目前第一至第五延遲時(shí)間tl t5。理想上，上述表示限度不足的情況理論上并不會(huì)發(fā)生。綜上所述，本發(fā)明提供了用于高速讀寫接口的讀取的控制器，以及提供了用于高速讀寫接口的寫入的控制器，其中用于高速讀寫接口的讀取的控制器與用于高速讀寫接口的寫入的控制器可以實(shí)作于高速讀寫接口內(nèi)，而使得高速讀寫接口通過這些控制器的控制，而能夠順利地輸出讀取數(shù)據(jù)與順利地將數(shù)據(jù)寫入其儲(chǔ)存單元內(nèi)。與傳統(tǒng)的控制器相比較，本發(fā)明的控制器不需要通過數(shù)字鎖定回路與開環(huán)電路來調(diào)整，相反地，本發(fā)明的控制器使用回饋的方式來自動(dòng)調(diào)整時(shí)脈信號(hào)的延遲時(shí)間，以完成鎖定與校驗(yàn)功能，因此時(shí)脈信號(hào)可以實(shí)時(shí)地回饋至控制器，而不會(huì)浪費(fèi)額外的時(shí)間。 另外，采用本發(fā)明的控制器的高速讀寫接口不會(huì)受到時(shí)脈信號(hào)的工作周期改變或顫動(dòng) (jitter)的影響，且不用受到數(shù)字鎖定回路的精度限制。本發(fā)明的控制器更可以使用自動(dòng)配置路徑布局(Auto Place Route layout，簡(jiǎn)稱為APR layout)，而不需要使用全客制化 (fully-custom)的設(shè)計(jì)方式。除此之外，采用本發(fā)明的控制器的高速讀寫接口的數(shù)據(jù)可以具有32個(gè)位元，本發(fā)明的控制器可以獨(dú)立地針對(duì)32個(gè)位元信號(hào)所對(duì)應(yīng)的時(shí)脈信號(hào)進(jìn)行調(diào)整，因此其位元信號(hào)之間的偏斜忍受能力較強(qiáng)。另外，傳統(tǒng)的高速讀寫接口需要內(nèi)建測(cè)試與自動(dòng)調(diào)整硬體模組來完成讀取/寫入控制的機(jī)制，然而，使用本發(fā)明的控制器的高速讀寫接口僅針對(duì)實(shí)際使用的數(shù)據(jù)進(jìn)行時(shí)序的判斷。除此之外，目前多數(shù)的DDR SDRAM中的輸入輸出電路中都有回路包裹(loopback) 功能，因此使用本發(fā)明的控制的DDR SDRAM僅需要增加數(shù)字的判斷電路即可。雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤飾，故本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
1.一種讀取控制器，用于高速讀寫接口，且該控制器包括第一至第三暫存裝置，用以接收數(shù)據(jù)與時(shí)脈信號(hào)，并儲(chǔ)存該數(shù)據(jù)，該第一至第三暫存裝置分別對(duì)該時(shí)脈信號(hào)延遲一段第一至第三延遲時(shí)間，以產(chǎn)生第一至第三延遲時(shí)脈信號(hào)，并分別根據(jù)該第一至第三延遲時(shí)脈信號(hào)將其所儲(chǔ)存的該數(shù)據(jù)輸出為第一至第三數(shù)據(jù)；第一異或門，對(duì)該第一數(shù)據(jù)與該第二數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第一延遲增加信號(hào)；第二異或門，對(duì)該第二數(shù)據(jù)與該第三數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第一延遲減少信號(hào)；以及延遲時(shí)間設(shè)定裝置，用以接收參考延遲時(shí)間、該第一延遲增加信號(hào)與該第一延遲減少信號(hào)，并據(jù)此以產(chǎn)生該第一至第三延遲時(shí)間；其中該第一延遲時(shí)間小于該第二延遲時(shí)間，該第二延遲時(shí)間小于該第三延遲時(shí)間，該數(shù)據(jù)由該高速讀寫接口的儲(chǔ)存單元所輸出，且該第二數(shù)據(jù)被當(dāng)作該高速讀寫接口所輸出的讀取數(shù)據(jù)。
2.如權(quán)利要求1所述的讀取控制器，其特征在于，該第一延遲時(shí)間為該第二延遲時(shí)間減去第一預(yù)定延遲時(shí)間，該第三延遲時(shí)間為該第二延遲時(shí)間加上該第一預(yù)定延遲時(shí)間。
3.如權(quán)利要求2所述的讀取控制器，其特征在于，當(dāng)該第一延遲增加信號(hào)為使能且該第一延遲減少信號(hào)為禁能時(shí)，該延遲時(shí)間設(shè)定裝置增加該第二延遲時(shí)間；當(dāng)該第一延遲增加信號(hào)為禁能且該第一延遲減少信號(hào)為使能時(shí)，該延遲時(shí)間設(shè)定裝置減少該第二延遲時(shí)間；當(dāng)該第一延遲增加信號(hào)為禁能且該第一延遲減少信號(hào)為禁能時(shí)，該延遲時(shí)間設(shè)定裝置維持目前的該第二延遲時(shí)間；當(dāng)該第一延遲增加信號(hào)為使能且該第一延遲減少信號(hào)為使能時(shí)，該延遲時(shí)間設(shè)定裝置維持目前的該第二延遲時(shí)間。
4.如權(quán)利要求2所述的讀取控制器，其特征在于，該第一預(yù)定延遲時(shí)間與制程有關(guān)。
5.如權(quán)利要求1所述的讀取控制器，其特征在于，該參考延遲時(shí)間等于該時(shí)脈信號(hào)的四分之一周期。
6.如權(quán)利要求5所述的讀取控制器，其特征在于，該時(shí)脈信號(hào)的四分之一周期是通過該高速讀寫接口的數(shù)字鎖定回路而獲得。
7.如權(quán)利要求1所述的讀取控制器，其特征在于，該第二延遲時(shí)間的初始值為該參考延遲時(shí)間。
8.如權(quán)利要求1所述的讀取控制器，其特征在于，更包括第四與第五暫存裝置，用以接收該數(shù)據(jù)與該時(shí)脈信號(hào)，并儲(chǔ)存該數(shù)據(jù)，該第四與第五暫存裝置分別對(duì)該時(shí)脈信號(hào)延遲一段第四與第五延遲時(shí)間，以產(chǎn)生第四與第五延遲時(shí)脈信號(hào)，并分別根據(jù)該第四與第五延遲時(shí)脈信號(hào)輸出第四與第五數(shù)據(jù)；第三異或門，對(duì)該第四數(shù)據(jù)與該第二數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第二延遲增加信號(hào)；以及第四異或門，對(duì)該第五數(shù)據(jù)與該第二數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第二延遲減少信號(hào)；其中該延遲時(shí)間設(shè)定裝置根據(jù)該參考延遲時(shí)間、該第一與第二延遲增加信號(hào)、該第一與第二延遲減少信號(hào)產(chǎn)生該第一至第五延遲時(shí)間，該第四延遲時(shí)間小于該第一延遲時(shí)間， 該第五延遲時(shí)間大于該第三延遲時(shí)間。
9.如權(quán)利要求8所述的讀取控制器，其特征在于，該第一延遲時(shí)間為該第二延遲時(shí)間減去第一預(yù)定延遲時(shí)間，該第四延遲時(shí)間為該第二延遲時(shí)間減去第二預(yù)定延遲時(shí)間，該第三延遲時(shí)間為該第二延遲時(shí)間加上該第一預(yù)定延遲時(shí)間，該第五延遲時(shí)間為該第二延遲時(shí)間加上該第二預(yù)定延遲時(shí)間，該第一預(yù)定延遲時(shí)間小于該第二預(yù)定延遲時(shí)間。
10.如權(quán)利要求9所述的讀取控制器，其特征在于，當(dāng)該第一與第二延遲增加信號(hào)為禁能且該第一與第二延遲減少信號(hào)為禁能時(shí)，該延遲時(shí)間設(shè)定裝置維持目前的該第二延遲時(shí)間；當(dāng)該第一與第二延遲增加信號(hào)為禁能且該第一與第二延遲減少信號(hào)為使能時(shí)，該延遲時(shí)間設(shè)定裝置將該第二延遲時(shí)間減去第二差值；當(dāng)該第一與第二延遲增加信號(hào)為使能且該第一與第二延遲減少信號(hào)為禁能時(shí)，該延遲時(shí)間設(shè)定裝置將該第二延遲時(shí)間增加該第二差值；當(dāng)該第一延遲增加信號(hào)為使能且該第二延遲增加信號(hào)、該第一與第二延遲減少信號(hào)為禁能時(shí)，該延遲時(shí)間設(shè)定裝置將該第二延遲時(shí)間增加該第一差值；當(dāng)該第二延遲減少信號(hào)、 該第一與第二延遲增加信號(hào)為禁能且該第一延遲減少信號(hào)為使能時(shí)，該延遲時(shí)間設(shè)定裝置將該第二延遲時(shí)間減少該第一差值；該第一差值小于該第二差值。
11.如權(quán)利要求1所述的讀取控制器，其特征在于，該第一至第三暫存裝置分別包括第一至第三可變延遲電路，以及分別包括至少一第一至第三觸發(fā)器，其中該第一至第三可變延遲電路分別對(duì)該時(shí)脈信號(hào)延遲該第一至第三延遲時(shí)間，以產(chǎn)生該第一至第三延遲時(shí)脈信號(hào)，且該第一至第三觸發(fā)器儲(chǔ)存該數(shù)據(jù)，并分別根據(jù)該第一至第三延遲時(shí)脈信號(hào)將其所儲(chǔ)存的該數(shù)據(jù)輸出為該第一至第三數(shù)據(jù)。
12.如權(quán)利要求4所述的讀取控制器，其特征在于，當(dāng)制程為90納米制程時(shí)，該第一預(yù)定延遲時(shí)間介于10至20微微秒之間。
13.一種寫出控制器，用于高速讀寫接口內(nèi)，該控制器包括第一至第三暫存裝置，用以接收來自于該高速讀寫接口的儲(chǔ)存單元的數(shù)據(jù)與時(shí)脈信號(hào)，其中該第二與第三暫存裝置儲(chǔ)存該數(shù)據(jù)，該第一暫存裝置對(duì)該數(shù)據(jù)延遲一段第一延遲時(shí)間，以產(chǎn)生與儲(chǔ)存第一延遲數(shù)據(jù)，該第三暫存裝置對(duì)該時(shí)脈信號(hào)延遲一段第三延遲時(shí)間， 以產(chǎn)生第三延遲時(shí)脈信號(hào)，該第一暫存裝置根據(jù)該時(shí)脈信號(hào)將其所儲(chǔ)存的該第一延遲數(shù)據(jù)輸出為第一數(shù)據(jù)，該第二與第三暫存裝置分別根據(jù)該時(shí)脈信號(hào)與第三延遲時(shí)脈信號(hào)將其所儲(chǔ)存的該數(shù)據(jù)輸出為第二與第三數(shù)據(jù)；第一異或門，對(duì)該第一數(shù)據(jù)與該第二數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第一延遲增加信號(hào)；第二異或門，對(duì)該第二數(shù)據(jù)與該第三數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第一延遲減少信號(hào)；延遲時(shí)間設(shè)定裝置，用以接收參考延遲時(shí)間、該第一延遲增加信號(hào)與該第一延遲減少信號(hào)，并據(jù)此以產(chǎn)生該第一至第三延遲時(shí)間；可變延遲電路，用以接收輸出時(shí)脈信號(hào)，并對(duì)該輸出時(shí)脈信號(hào)延遲一段第二延遲時(shí)間， 以產(chǎn)生該時(shí)脈信號(hào)；其中該高速讀寫接口的儲(chǔ)存單元根據(jù)該時(shí)脈信號(hào)將該數(shù)據(jù)寫入。
14.如權(quán)利要求13所述的寫出控制器，其特征在于，該第一延遲時(shí)間為保持時(shí)間，該第三延遲時(shí)間為建立時(shí)間。
15.如權(quán)利要求14所述的寫出控制器，其特征在于，當(dāng)該第一延遲增加信號(hào)為使能且該第一延遲減少信號(hào)為禁能時(shí)，該延遲時(shí)間設(shè)定裝置對(duì)該第二延遲時(shí)間加上第一差值；當(dāng)該第一延遲增加信號(hào)為禁能且該第一延遲減少信號(hào)為使能時(shí)，該延遲時(shí)間設(shè)定裝置對(duì)該第二延遲時(shí)間減去該第一差值；當(dāng)該第一延遲增加信號(hào)為禁能且該第一延遲減少信號(hào)為禁能時(shí)，該延遲時(shí)間設(shè)定裝置維持目前的該第二延遲時(shí)間；當(dāng)該第一延遲增加信號(hào)為使能且該第一延遲減少信號(hào)為使能時(shí)，該延遲時(shí)間設(shè)定裝置維持目前的該第二延遲時(shí)間。
16.如權(quán)利要求14所述的寫出控制器，其特征在于，該建立時(shí)間與保持時(shí)間與制程有關(guān)。
17.如權(quán)利要求13所述的寫出控制器，其特征在于，該參考延遲時(shí)間等于該時(shí)脈信號(hào)的四分之一周期。
18.如權(quán)利要求17所述的寫出控制器，其特征在于，該時(shí)脈信號(hào)的四分之一周期是通過該高速讀寫接口的數(shù)字鎖定回路而獲得。
19.如權(quán)利要求13所述的寫出控制器，其特征在于，該第二延遲時(shí)間的初始值為該參考延遲時(shí)間。
20.如權(quán)利要求13所述的寫出控制器，其特征在于，更包括第四與第五暫存裝置，用以接收該數(shù)據(jù)與該時(shí)脈信號(hào)，其中該第四暫存裝置用以對(duì)該數(shù)據(jù)延遲一段第四延遲時(shí)間，以產(chǎn)生與儲(chǔ)存第四延遲數(shù)據(jù)，該第五暫存裝置對(duì)該時(shí)脈信號(hào)延遲一段第五延遲時(shí)間，以產(chǎn)生第五延遲時(shí)脈信號(hào)，該第四暫存裝置根據(jù)該時(shí)脈信號(hào)將其儲(chǔ)存的該第四延遲數(shù)據(jù)輸出為第四數(shù)據(jù)，該第五暫存裝置根據(jù)該第五延遲時(shí)脈信號(hào)將其所儲(chǔ)存的該數(shù)據(jù)輸出為第五數(shù)據(jù)；第三異或門，對(duì)該第四數(shù)據(jù)與該第二數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第二延遲增加信號(hào)；以及第四異或門，對(duì)該第五數(shù)據(jù)與該第二數(shù)據(jù)進(jìn)行異或邏輯運(yùn)算，以產(chǎn)生第二延遲減少信號(hào)；其中該延遲時(shí)間設(shè)定裝置根據(jù)該參考延遲時(shí)間、該第一與第二延遲增加信號(hào)、該第一與第二延遲減少信號(hào)產(chǎn)生該第一至第五延遲時(shí)間，該第四延遲時(shí)間大于該第一延遲時(shí)間， 該第五延遲時(shí)間大于該第三延遲時(shí)間。
21.如權(quán)利要求20所述的寫出控制器，其特征在于，當(dāng)該第一與第二延遲增加信號(hào)為禁能且該第一與第二延遲減少信號(hào)為禁能時(shí)，該延遲時(shí)間設(shè)定裝置維持目前的該第二延遲時(shí)間；當(dāng)該第一與第二延遲增加信號(hào)為禁能且該第一與第二延遲減少信號(hào)為使能時(shí)，該延遲時(shí)間設(shè)定裝置將該第二延遲時(shí)間減去第二差值；當(dāng)該第一與第二延遲增加信號(hào)為使能且該第一與第二延遲減少信號(hào)為禁能時(shí)，該延遲時(shí)間設(shè)定裝置將該第二延遲時(shí)間增加該第二差值；當(dāng)該第一延遲增加信號(hào)為使能且該第二延遲增加信號(hào)、該第一與第二延遲減少信號(hào)為禁能時(shí)，該延遲時(shí)間設(shè)定裝置將該第二延遲時(shí)間增加該第一差值；當(dāng)該第二延遲減少信號(hào)、該第一與第二延遲增加信號(hào)為禁能且該第一延遲減少信號(hào)為使能時(shí)，該延遲時(shí)間設(shè)定裝置將該第二延遲時(shí)間減少該第一差值；其中該第一差值小于該第二差值。
全文摘要
本發(fā)明公開了一種適用于高速讀寫接口的控制器，其通過實(shí)時(shí)回饋的方式控制高速讀寫接口內(nèi)的時(shí)脈信號(hào)的延遲時(shí)間，以完成鎖定與校驗(yàn)功能，并完全解決解決制程、電壓與溫度對(duì)高速讀寫接口所帶來的影響。
文檔編號(hào)G11C11/4063GK102376347SQ201010249809
公開日2012年3月14日 申請(qǐng)日期2010年8月4日 優(yōu)先權(quán)日2010年8月4日
發(fā)明者易冬柏 申請(qǐng)人:珠海揚(yáng)智電子有限公司