專利名稱：半導體存儲器件的制作方法
技術領域：
本發(fā)明的示例實施例涉及半導體設計技術，具體地說涉及具有開放位線結構的半導體存儲器件。
背景技術：
一般而言，諸如雙倍數據速率同步動態(tài)隨機存取存儲器(DDR SDRAM)的半導體存儲器件包括大量的存儲單元。隨著半導體存儲器件的集成度以指數方式提高，存儲單元的數目也在增加。這種存儲單元有規(guī)則地排列以構成存儲單元陣列，該存儲單元陣列排列為形成存儲單元模塊?？梢詫雽w存儲器件的存儲單元結構主要分類為折疊位線結構和開放位線結構。下面描述折疊位線結構與開放位線結構之間的差別。具有折疊位線結構的半導體存儲器件包括被配置為驅動數據的位線(下文稱為驅動位線)和被配置為在放大操作期間作為參考線的位線(下文稱為參考位線)，這兩種位線都設置在相同的存儲單元模塊中，所述存儲單元模塊耦合到設置在所述半導體存儲器件的核心區(qū)域中的位線讀出放大器。因此，驅動位線和參考位線經受相互抵消的相同的噪聲。 折疊位線結構的這種抵消保證了對噪聲具有健壯性的穩(wěn)定操作。另一方面，具有開放位線結構的半導體存儲器件包括設置在不同的存儲單元模塊中的驅動位線和參考位線。因此， 發(fā)生在驅動位線中的噪聲與發(fā)生在參考位線中的噪聲不同，使得開放位線結構易受噪聲影響。在折疊位線結構的情況下，單位存儲單元結構具有8F2設計，而在開放位線結構的情況下，單位存儲單元結構具有6F2設計。單位存儲單元結構是影響半導體存儲器件尺寸的一個因素。因此，假設數據儲存容量相同，與具有折疊位線結構的半導體存儲器件相比，具有開放位線結構的半導體存儲器件可以在更小的空間中進行設計。圖1是具有現(xiàn)有的折疊位線結構的半導體存儲器件的電路圖。參見圖1，具有折疊位線結構的半導體存儲器件包括第一存儲單元模塊110、第二存儲單元模塊120和讀出放大器130。第一存儲單元模塊110和第二存儲單元模塊120每個都包括儲存數據的多個存儲單元陣列。第一存儲單元模塊Iio設置有第一位線BLTl和第一取反位線(bit-bar line) BLBl，第二存儲單元模塊120設置有第二位線BLT2和第二取反位線BLB2。讀出放大器130響應于第一位線分離信號BISH和第二位線分離信號BISL來讀出并放大第一位線BLTl以及第一取反位線BLBl的電壓電平或第二位線BLT2以及第二取反位線BLB2的電壓電平。讀出放大器130包括多個晶體管，被配置為響應于第一位線分離信號BISH以及第二位線分離信號BISL而導通；和鎖存型讀出放大電路，被配置為執(zhí)行讀出放大操作。如上所述，具有折疊位線結構的半導體存儲器件包括設置在相同的存儲單元模塊中的驅動位線和參考位線。例如，當第一位線分離信號BISH被激活為邏輯高電平并且第二位線分離信號BISL被去激活為邏輯低電平時，根據激活的字線WL，將數據傳送至第一位線BLTl或第一取反位線BLBl。在此情況下，傳送數據所使用的位線作為驅動位線，并且該位線的互補位線作為參考位線。讀出放大器130的讀出放大電路將通過第一位線BLTl或第一取反位線BLBl傳送的數據讀出，并將所讀出的數據放大至與上拉電壓RTO或下拉電壓 SB相對應的電壓電平，上拉電壓RTO和下拉電壓SB作為電源電壓施加至讀出放大電路。圖2是具有現(xiàn)有的開放位線結構的半導體存儲器件的電路圖。參看圖2，具有開放位線結構的半導體存儲器件包括第一存儲單元模塊210、第二存儲單元模塊220和讀出放大器230。第一存儲單元模塊210和第二存儲單元模塊220的每個包括儲存數據的多個存儲單元陣列。第一存儲單元模塊210設置有第一位線BLT1，第二存儲單元模塊220設置有第一取反位線BLB1。讀出放大器230將第一位線BLTl和第一取反位線BLBl的電壓電平讀出并放大，并且具有與圖1的讀出放大電路基本相同的結構。如上所述，具有開放位線結構的半導體存儲器件包括設置在一個存儲單元模塊中的驅動位線和設置在另一個存儲單元模塊中的參考位線。例如，在將數據驅動至第一位線BLTl時，設置在第二存儲單元模塊220中的第一取反位線BLBl作為參考位線。相反，在將數據驅動至第一取反位線BLBl時，設置在第一存儲單元模塊210中的第一位線BLTl作為參考位線。因此，具有開放位線結構的半導體存儲器件不需要額外的晶體管來將讀出放大器 230與第一存儲單元模塊210以及第二存儲單元模塊220分隔開。相應地，讀出放大器230 只須根據激活的字線WL來讀出并放大第一位線BLTl和第一取反位線BLBl的電壓電平。圖3表示了具有開放位線結構的半導體存儲器件的一部分。參見圖3，半導體存儲器件包括第一存儲單元模塊310 ；多個驅動器320，被配置為將設置在第一存儲單元模塊310中的字線WL激活；第二存儲單元模塊330 ；多個第二驅動器340，被配置為將設置在第二存儲單元模塊330中的字線WL激活；以及設置在存儲單元模塊之間的第一組讀出放大器350和第二組讀出放大器360。盡管圖3未圖示，但在第二存儲單元模塊330之下設置有具有與第一存儲單元模塊310基本相同的結構的第三存儲單元模塊。如圖3所示，第一存儲單元模塊310和第二存儲單元模塊330共享第一組讀出放大器350。更具體地，屬于第一組讀出放大器350的每個讀出放大器可以將通過第一存儲單元模塊310與第二存儲單元模塊330的位線以及取反位線傳送的數據讀出并放大。同樣地，第二存儲單元模塊330和第三存儲單元模塊(未示出)共享第二組讀出放大器360，第二組讀出放大器360將通過相應的位線傳送的數據讀出并放大。為了方便起見，下面僅更詳細地描述設置在第一存儲單元模塊310與第二存儲單元模塊330之間的第一組讀出放大器350的操作。例如，當執(zhí)行操作以向設置在第一存儲單元模塊310中并與屬于第一組讀出放大器350的讀出放大器中的一個相連接的位線A傳送數據時，設置在第二存儲單元模塊330 中并與屬于第一組讀出放大器350的相同的讀出放大器相連接的位線B作為參考位線。在此情況下，控制第二存儲單元模塊330的字線WL的第二驅動器340將所有的相應的字線WL 去激活。因此，只有位線B自身的電容影響作為參考位線的位線B的電壓電平。隨后，屬于第一組讀出放大器350的讀出放大器讀出并放大通過位線A傳送的數據并讀出并放大位線 B的電壓電平。當位線A作為參考位線時，以類似方式執(zhí)行這種讀出和放大操作。因此，期望設置在第一存儲單元模塊310中的位線A和設置在第二存儲單元模塊330中的位線B在它們作為參考位線時具有相同的電容。因此，兩條位線的長度應彼此大致相等。與此同時，假設第一存儲單元模塊310設置在多個存儲單元模塊的邊緣，則不使用第一存儲單元模塊310中存儲單元的不與第一組讀出放大器350相連接的位線。此外，隨著存儲單元陣列的尺寸的增加，第一存儲單元模塊310中未使用的位線的長度也增加。因此，這種未使用的位線導致半導體存儲器件的裸片凈損失的增加。

發(fā)明內容
本發(fā)明的示例實施例涉及一種能夠通過使用參考單元電容器來增加影響參考位線的電容的半導體存儲器件。根據本發(fā)明的實施例，一種具有開放位線結構的半導體存儲器件包括正常存儲單元模塊，包括多個正常存儲單元和與所述正常存儲單元相連接的驅動位線；參考存儲單元模塊，包括與參考單元電容器相連接的參考位線；以及讀出放大器，被配置為將所述驅動位線以及所述參考位線的電壓電平讀出并放大。根據本發(fā)明的另一個實施例，一種具有開放位線結構的半導體存儲器件包括多個正常存儲單元模塊，所述多個正常存儲單元模塊的每個包括多個正常存儲單元和與所述正常存儲單元相連接的驅動位線；設置在所述多個正常存儲單元模塊的相對置的兩側的第一參考存儲單元模塊和第二參考存儲單元模塊，第一參考存儲單元模塊和第二參考存儲單元模塊串聯(lián)耦合并且每個都包括與參考單元電容器相連接的參考位線；以及第一讀出放大器和第二讀出放大器，被配置為將所述驅動位線的電壓電平和所述參考位線的電壓電平讀出并放大。根據本發(fā)明的又一個實施例，一種半導體存儲器件包括多個正常存儲單元模塊， 具有開放位線結構并且包括多個存儲單元和與所述存儲單元相連接的位線以及取反位線； 參考存儲單元模塊，包括與多個參考存儲單元相連接的參考位線；以及多個驅動器，被配置為向所述多個參考存儲單元施加激活電壓，使得包括在所述參考存儲單元中的參考單元電容器的電容影響所述參考位線的電壓電平。根據本發(fā)明的再一個實施例，一種半導體存儲器件包括多個正常存儲單元模塊， 具有開放位線結構并且包括多個存儲單元和與所述存儲單元相連接的位線以及取反位線； 以及參考存儲單元模塊，包括與多個參考存儲單元相連接的參考位線，其中，所述參考位線與包括在所述參考存儲單元中的參考單元電容器物理連接。


圖1是具有現(xiàn)有的折疊位線結構的半導體存儲器件的電路圖。圖2是具有現(xiàn)有的開放位線結構的半導體存儲器件的電路圖。
圖3表示具有開放位線結構的半導體存儲器件的一部分。圖4表示根據本發(fā)明的第一實施例的具有開放位線結構的半導體存儲器件的一部分。圖5是圖4的參考存儲單元的示例性結構的電路圖。圖6表示根據本發(fā)明的第二實施例的具有開放位線結構的半導體存儲器件的一部分。圖7是圖4的參考存儲單元的示例性結構的電路圖。
具體實施例方式下面將參考附圖更詳細地描述本發(fā)明的示例實施例。然而，本發(fā)明可以不同形式實施而不應解釋為限于本文所述的實施例。確切地說，提供這些實施例以使本發(fā)明的公開內容詳盡和完整，并且向本領域技術人員充分傳達本發(fā)明的范圍。在本發(fā)明的公開內容中， 在本發(fā)明的各個附圖及實施例中，相同附圖標記指代相同部件。圖4表示了根據本發(fā)明的第一實施例的具有開放位線結構的半導體存儲器件的一部分。為了方便起見，僅表示了屬于半導體器件的多個正常存儲單元模塊中的一個正常存儲單元模塊410。盡管圖4未示出，但多個正常存儲單元模塊設置在第一參考存儲單元模塊420與第二參考存儲單元模塊430之間。更具體地，多個正常存儲單元模塊、第一參考存儲單元模塊420及第二參考存儲單元模塊430串聯(lián)耦合，其中第一參考存儲單元模塊420 及第二參考存儲單元模塊430位于串聯(lián)的存儲單元模塊的對置的兩端。例如，在多個正常存儲單元模塊設置在平面中的情況下，第一參考存儲單元模塊420和第二參考存儲單元模塊430可以設置在所述平面的相對置的邊緣。參見圖4，半導體存儲器件包括正常存儲單元模塊410、第一參考存儲單元模塊 420以及第二參考存儲單元模塊430、多個驅動器440和多個讀出放大器450。多個正常存儲單元以及與正常存儲單元相連接的位線和取反位線設置在正常存儲單元模塊410中。此外，多個參考單元電容器以及與參考單元電容器相連接的參考位線設置在第一參考存儲單元模塊420以及第二參考存儲單元模塊430中。多個驅動器440被配置為將設置在正常存儲單元模塊410中的字線WL激活。多個讀出放大器450設置在正常存儲單元模塊410與第一參考存儲單元模塊420之間，并且被配置為執(zhí)行讀出和放大操作。讀出放大器450與設置在正常存儲單元模塊410中的位線以及設置在第一參考存儲單元模塊420中的參考位線相連接。更具體地，多個讀出放大器450中的每個讀出放大器與設置在第一參考存儲單元模塊420中的一個參考位線以及設置在正常存儲單元模塊410中的一個位線相連接。根據本發(fā)明的實施例的半導體存儲器件的特征在于包括第一參考存儲單元模塊 420和第二參考存儲單元模塊430。參考位線設置在第一參考存儲單元模塊420和第二參考存儲單元模塊430中，并且參考單元電容器的電容以及參考位線自身的電容影響參考位線的電壓電平。因此，即使參考位線的長度比設置在正常存儲單元模塊410中的位線的長度短，影響參考位線和設置在正常存儲單元模塊410中的位線的電壓電平的也是相同的電容。換言之，設置在第一參考存儲單元模塊420中的參考位線與參考存儲單元421相連接， 參考存儲單元421包括參考單元電容器，所述參考單元電容器提供附加的電容以對參考位線的較短的長度進行補償。
圖5是表示圖4的參考存儲單元421的示例性結構的電路圖。參見圖5，參考存儲單元421包括參考單元電容器C，被配置為將所述參考單元電容器C的電容附加到參考位線BL ；和參考單元晶體管TR，被配置為響應于施加于字線WL的激活電壓而將參考單元電容器C電連接至參考位線BL。參考單元晶體管TR在參考位線BL 與參考單元電容器C之間形成源-漏路徑并且具有連接至字線WL的柵。在根據本發(fā)明的實施例的半導體存儲器件中，參考單元電容器C的電容可以影響參考位線BL的電壓電平，因此，即使參考位線BL的長度縮短，仍可以充分確保影響參考位線BL的電壓電平的電容。在圖5中，當使參考單元晶體管TR導通時，參考單元電容器C的電容影響參考位線BL的電壓電平。再次參見圖4，根據本發(fā)明的實施例的半導體存儲器件可以使用泵浦電壓 (pumping voltage) (VPP)作為用于激活參考存儲單元的激活電壓，并且可以包括被配置為將泵浦電壓施加至相應的參考存儲單元的驅動器(未示出)。圖6表示根據本發(fā)明的第二實施例的具有開放位線結構的半導體存儲器件的一部分。與圖4所示的第一實施例相比，第一參考存儲單元模塊和及第二參考存儲單元模塊的結構被修改。為了方便起見，將附圖標記‘610’分配給在下文作為代表性實例加以描述的第一參考存儲單元模塊。參見圖5及圖6，半導體存儲器件的第一參考存儲單元模塊610包括具有圖5的結構的多個參考存儲單元，并且所述多個參考存儲單元由第一測試信號TMl以及第二測試信號TM2控制。提供被配置為產生第一測試信號TMl以及第二測試信號TM2的第一驅動器以及第二驅動器(未示出)以調整影響參考位線BL的電壓電平的電容。第一驅動器可以驅動第一測試信號TMl以提供使相應的參考存儲單元接通的激活電壓。此外，第一驅動器可以被配置為將第一測試信號TMl施加于多個參考存儲單元中的第一組參考存儲單元611。 而第二驅動器可以驅動第二測試信號TM2以提供使相應的參考存儲單元接通的激活電壓。 此外，第二驅動器可以被配置為將第二測試信號TM2施加于多個參考存儲單元中的第二組參考存儲單元612。像本發(fā)明的第一實施例一樣，根據本發(fā)明的第二實施例的半導體存儲器件使用單元電容器C的電容來影響參考位線BL的電壓電平。然而，本發(fā)明的第二實施例允許通過選擇性地驅動第一測試信號TMl以及第二測試信號TM2以得到相應的參考存儲單元的激活電壓來調整影響參考位線BL的電壓電平的電容。圖7是表示圖4的參考存儲單元421的另一個示例性結構的電路圖。如下所述， 圖7示出的參考存儲單元不需要用于供應激活電壓的額外的驅動器。參見圖7，參考存儲單元421包括參考單元電容器C，被配置為將所述參考單元電容器C的電容附加于參考位線BL ；及連接至字線WL的參考單元晶體管TR。此外，參考位線BL與參考單元電容器C物理連接在一起。因此，參考單元電容器C的電容影響參考位線 BL。因此，即使如圖7中所說明的那樣來實施圖4的參考存儲單元421，也可以將參考單元電容器C的電容附加于參考位線BL。因此，可減小參考位線BL的長度。如上所述，即使參考位線比驅動位線短，根據本發(fā)明的實施例的半導體存儲器件所具有的影響參考位線的電容也與影響與相同的讀出放大器耦合的驅動位線的電容相同。 能夠縮短參考位線意味著本發(fā)明的存儲單元陣列的尺寸可以比現(xiàn)有的開放位線結構的尺寸小。因此，當采用本發(fā)明時，可以增加凈裸片量(net die)。換言之，通過減小參考位線的長度，可以減少半導體存儲器件的凈裸片量損失。根據本發(fā)明的示例實施例，可通過減小參考位線的長度來減少半導體存儲器件的凈裸片量損失。雖然針對特定實施例描述了本發(fā)明，但在不脫離權利要求所限定的本發(fā)明的精神和范圍的情況下進行各種改變及修改對于本領域技術人員來說是顯而易見的。此外，可以根據輸入信號的極性來修改上文所述的邏輯門以及晶體管的位置及類型。
權利要求
1.一種具有開放位線結構的半導體存儲器件，包括正常存儲單元模塊，所述正常存儲單元模塊包括多個正常存儲單元和與所述正常存儲單元相連接的驅動位線；參考存儲單元模塊，所述參考存儲單元模塊包括與參考單元電容器相連接的參考位線；以及讀出放大器，所述讀出放大器被配置為將所述驅動位線以及所述參考位線的電壓電平讀出并放大。
2.如權利要求1所述的半導體存儲器件，其中，所述參考位線的長度比所述驅動位線的長度短。
3.一種具有開放位線結構的半導體存儲器件，包括多個正常存儲單元模塊，所述多個正常存儲單元模塊的每個包括多個正常存儲單元和與所述正常存儲單元相連接的驅動位線；第一參考存儲單元模塊和第二參考存儲單元模塊，所述第一參考存儲單元模塊和所述第二參考存儲單元模塊設置在所述多個正常存儲單元模塊的相對置的兩端，所述第一參考存儲單元模塊和所述第二參考存儲單元模塊串聯(lián)耦合，并且所述第一參考存儲單元模塊和所述第二參考存儲單元模塊的每個包括與參考單元電容器相連接的參考位線；以及第一讀出放大器和第二讀出放大器，所述第一讀出放大器和所述第二讀出放大器被配置為將所述驅動位線的電壓電平和所述參考位線的電壓電平讀出并放大。
4.如權利要求3所述的半導體存儲器件，其中，所述第一讀出放大器設置在所述第一參考存儲單元模塊與所述多個正常存儲單元模塊的一端之間，所述第二讀出放大器設置在所述第二參考存儲單元模塊與所述多個正常存儲單元模塊的對置的另一端之間。
5.如權利要求3所述的半導體存儲器件，其中，所述參考位線的長度比所述驅動位線的長度短。
6.一種半導體存儲器件，包括多個正常存儲單元模塊，所述多個正常存儲單元模塊具有開放位線結構并且包括多個存儲單元和與所述存儲單元相連接的位線以及取反位線；參考存儲單元模塊，所述參考存儲單元模塊包括與多個參考存儲單元相連接的參考位線；以及多個驅動器，所述多個驅動器被配置為將激活電壓施加于所述多個參考存儲單元，使得包括在所述參考存儲單元中的參考單元電容器的電容影響所述參考位線的電壓電平。
7.如權利要求6所述的半導體存儲器件，還包括讀出放大器，所述讀出放大器被配置為將所述位線中的一個和所述參考位線中的一個的電壓電平讀出并放大。
8.如權利要求6所述的半導體存儲器件，其中，所述激活電壓包括泵浦電壓。
9.如權利要求6所述的半導體存儲器件，其中，所述參考單元電容器的每個與所述參考位線中的一個由所述多個驅動器電連接在一起。
10.如權利要求6所述的半導體存儲器件，其中，所述參考存儲單元的每個包括參考單元電容器，所述參考單元電容器被配置為將所述參考單元電容器的電容附加于所述參考位線中的相應的參考位線；以及單元晶體管，所述單元晶體管被配置為在所述相應的參考位線與所述參考單元電容器之間形成源-漏路徑，并在所述單元晶體管的柵處接收所述激活電壓。
11.如權利要求6所述的半導體存儲器件，其中，所述多個驅動器被配置為對影響所述參考位線的電容進行調整。
12.如權利要求6所述的半導體存儲器件，其中，所述多個驅動器包括第一驅動器，所述第一驅動器被配置為向所述多個參考存儲單元中的第一組參考存儲單元施加所述激活電壓；以及第二驅動器，所述第二驅動器被配置為向所述多個參考存儲單元中的第二組參考存儲單元施加所述激活電壓。
13.如權利要求6所述的半導體存儲器件，其中，所述參考位線的長度比所述位線的長度短。
14.一種半導體存儲器件，包括多個正常存儲單元模塊，所述多個正常存儲單元模塊具有開放位線結構并且包括多個存儲單元和與所述存儲單元相連接的位線以及取反位線；以及參考存儲單元模塊，所述參考存儲單元模塊包括與多個參考存儲單元相連接的參考位線，其中，所述參考位線與包括在所述參考存儲單元中的參考單元電容器物理連接。
15.如權利要求14所述的半導體存儲器件，其中，所述參考位線的長度比所述位線的長度短。
16.如權利要求14所述的半導體存儲器件，還包括讀出放大器，所述讀出放大器被配置為將所述位線中的一個和所述參考位線中的一個的電壓電平讀出并放大。
全文摘要
本發(fā)明公開了一種具有開放位線結構的半導體存儲器件，包括正常存儲單元模塊、參考存儲單元模塊和讀出放大器。所述正常存儲單元模塊包含多個正常存儲單元和與所述正常存儲單元相連接的驅動位線。所述參考存儲單元模塊包括與參考單元電容器相連接的參考位線。所述讀出放大器被配置為將所述驅動位線和所述參考位線的電壓電平讀出并放大。
文檔編號G11C7/06GK102169712SQ20101025504
公開日2011年8月31日 申請日期2010年8月17日 優(yōu)先權日2010年2月26日
發(fā)明者金昇魯 申請人:海力士半導體有限公司