專利名稱：用于存儲器的納米靈敏放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及存儲器，以及更特別的涉及串聯(lián)的存儲器單元的靈敏放大器 (sense amplifier)。
背景技術(shù)：
傳統(tǒng)的靈敏放大器通常經(jīng)過所謂的位線對大約256到IOM個存儲器單元尋址。傳統(tǒng)的靈敏放大器更特別的是以位線和互補位線操作的差分放大器，所述互補位線用于參考線。用于增加動態(tài)DRAM存儲器性能的傳統(tǒng)技術(shù)包括通過靈敏放大器降低被尋址單元的數(shù)量(對于降低位線長度也作出參考)。但是，必須提供大量的靈敏放大器，從而對組成整個存儲器的單元進(jìn)行尋址，這就意味著失去全局效率，在此范圍內(nèi)存儲器的管理消耗有用的表面積直到損害實際的存儲器。為了克服這種效率的損失，J Barth等人的文章“A 500MHz Random Cycle, 1. 5ns Latency, SOI Embedded DRAM Macro Featuring a Three-Transistor Micro Sense Amplifier”，ISSCC(2007), Pages :486-487顯示了基于靈敏放大器的結(jié)構(gòu)分層，稱為微靈敏放大器(micro-sense amplifiers)，經(jīng)局部位線尋址，幾個單元(典型為32個)但包括很少的幾個(典型為3個)晶體管。需要注意，這篇文章提出了在絕緣體上硅襯底(SOI)上制造不同的存儲器單元的結(jié)構(gòu)。不同的微靈敏放大器，對其而言形成在體襯底上或者SOI襯底上。每個微靈敏放大器具有兩個輸入端，其連接到兩個主位線RBL(讀取位線)和 WBL (寫入位線)，所述兩個主位線RBL和WBL將控制單元的讀取/寫入操作，所述單元經(jīng)連接到微靈敏放大器的輸出端的局部位線LBL并行尋址。因為該文章提出的結(jié)構(gòu)不能轉(zhuǎn)換為生產(chǎn)獨立存儲器以及從而保留限制為生產(chǎn)嵌入存儲器，這樣采取兩個主位線被證明會有問題。此外，每個微靈敏放大器僅能尋址有限數(shù)量的存儲器單元(典型為16到3 ，從而必須依賴相當(dāng)大量的微靈敏放大器(對于2M位的存儲器需要從64k到12池)。除了微放大器相對減小的尺寸(僅3個晶體管)，因而部分地存在具有上文提到的對于靈敏放大功能而言具有表面消耗大乃至損害存儲器功能的缺陷。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種能夠克服上述文章提出的結(jié)構(gòu)分層缺陷的技術(shù)。因此，根據(jù)第一方面，本發(fā)明提出了用于串聯(lián)的可重寫存儲器單元的靈敏放大器， 包括-寫入級，包括CMOS反相器(inverter)，其輸入端直接或間接地連接到靈敏放大器的輸入端，以及其輸出端連接到靈敏放大器的輸出端，所述靈敏放大器旨在連接到局部位線，對串聯(lián)的單元尋址；
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-讀取級，包括靈敏晶體管(sensetransistor)，其柵極連接到反相器的輸出端， 且其漏極連接到反相器的輸入端。根據(jù)第一實施例，寫入級的輸入端直接連接到反相器的輸入端，所述輸入端被設(shè)計為連接到主位線，所述主位線將尋址多個并聯(lián)的靈敏放大器。根據(jù)第二實施例，讀取級包括額外的晶體管，以補償靈敏晶體管，額外的晶體管和靈敏晶體管形成CMOS反相器，其輸入端連接到寫入級的輸出端，以及其輸出端連接到寫入級的反相器的輸入端。在這個第二實施例中，寫入級的輸入端可以經(jīng)過解碼級間接連接到反相器的輸入端，所述解碼級包括晶體管，其漏極連接到靈敏放大器的輸入端，及其源極連接到寫入級的輸入端。靈敏放大器的一個或多個晶體管是多柵極晶體管。在所述串聯(lián)的單元中的用于寫入、讀取和保留數(shù)據(jù)的操作過程中，多柵極晶體管的柵極之一的偏置可以被調(diào)整(modify)。根據(jù)本發(fā)明的第一方面的靈敏放大器優(yōu)選的制作在絕緣體上半導(dǎo)體襯底上，該襯底包括通過絕緣層與基極襯底分開的半導(dǎo)體材料的薄層，每個晶體管都具有背控制柵極 (back control gate)，該背控制柵極形成在溝道以下的基極襯底中并且能夠被偏置用于調(diào)整晶體管的閾值電壓。根據(jù)第二方面，本發(fā)明涉及根據(jù)本發(fā)明的第一方面用于控制在襯底上制成的靈敏放大器的方法，其中在所述串聯(lián)的單元中在用于寫入、讀取和保留數(shù)據(jù)的操作過程中調(diào)整背控制柵極的偏置。在讀取操作中，通過控制背控制柵極的偏置，可以提高寫入級的晶體管的閾值電壓，也可以降低讀取級的晶體管的閾值電壓。在寫入操作中，通過控制背控制柵極的偏置，可以降低寫入級的晶體管的閾值電壓，也可以提高讀取級的晶體管的閾值電壓。在保留操作中，可以經(jīng)過寫入級的晶體管的其中之一對局部位線放電，對于寫入級而言，控制背控制柵極的偏置，從而降低其閾值電壓。根據(jù)另一個方面，本發(fā)明涉及連接到局部位線和字線的單元的矩陣陣列，其特征在于其包括根據(jù)本發(fā)明的第一方面的靈敏放大器。在單元的矩陣陣列中，靈敏放大器可以被設(shè)置在一個或者多個靈敏放大器的庫 (bank)中，并且矩陣陣列可以進(jìn)一步包括置于鄰近每一個庫的列解碼器(column decoder) 并設(shè)置為直接驅(qū)動所述庫。另外的邏輯電路可以置于鄰近靈敏放大器庫或者列解碼器。根據(jù)另一個方面，本發(fā)明涉及包括單元的矩陣陣列的存儲器。存儲器的存儲器單元和靈敏放大器優(yōu)選的在絕緣體上半導(dǎo)體襯底上制造。根據(jù)本發(fā)明的又一個方面，本發(fā)明涉及主靈敏放大器，所述主靈敏放大器被設(shè)計為根據(jù)本發(fā)明的第一方面的第一實施例經(jīng)過主位線連接到多個靈敏放大器，其特征在于包括在讀取操作中放大通過單元發(fā)出的信號的級，以及在讀取操作之后用于向主位線上發(fā)回放大的信號的可切換高阻抗反相器的級。根據(jù)再一個方面，本發(fā)明涉及靈敏放大器，包括-寫入級，包括CMOS反相器，其輸入端直接或間接地連接到靈敏放大器的輸入端， 以及其輸出端連接到靈敏放大器的輸出端，所述靈敏放大器被設(shè)計為連接到局部線路；
-讀取級，包括靈敏晶體管，其柵極連接到反相器的輸出端，且其漏極連接到反相器的輸入端；以及其中寫入級和讀取級的一個或多個晶體管是獨立的雙柵極晶體管。再根據(jù)本發(fā)明的另一個方面，本發(fā)明涉及包括靈敏放大器和列解碼器的單元的矩陣陣列，其中靈敏放大器被設(shè)置為在一個或多個靈敏放大器庫中的非交錯方式，以及其中列解碼器置于與每個庫相鄰，并被配置為直接驅(qū)動所述庫。


根據(jù)閱讀下面的作為非限制性實施例提供的優(yōu)選實施例的詳細(xì)描述，以及參考附圖，本發(fā)明的其他方面、目的和優(yōu)點將變得更清楚，其中圖1顯示了應(yīng)用于本發(fā)明的第一實施例的結(jié)構(gòu)分層；圖2顯示了根據(jù)本發(fā)明的第一實施例的納米靈敏放大器；圖3a和北顯示了具有背控制柵極的示例性晶體管；圖如顯示了根據(jù)圖2的納米靈敏放大器的可能的拓?fù)洌粓D4b顯示了根據(jù)圖2的沿存儲器矩陣的列的納米靈敏放大器的可能的構(gòu)成 (organization)0圖5顯示了主靈敏放大器，被設(shè)計為向/從圖2中的多個納米靈敏放大器傳輸數(shù)據(jù)；圖6顯示了根據(jù)本發(fā)明的第二實施例的納米靈敏放大器。圖7顯示了技術(shù)發(fā)展水平的陣列結(jié)構(gòu)(architecture)；圖顯示了根據(jù)本發(fā)明的使用兩個納米靈敏放大器庫的創(chuàng)新的陣列結(jié)構(gòu)；圖8b顯示了用于解碼圖8a的結(jié)構(gòu)中的庫的每個納米靈敏放大器的總線的詳細(xì)構(gòu)成；圖9a顯示了根據(jù)本發(fā)明的使用兩個納米靈敏放大器庫的拓展的創(chuàng)新性陣列結(jié)構(gòu)；以及圖9b顯示了用于解碼圖9a的結(jié)構(gòu)中的庫的每個納米靈敏放大器的總線的詳細(xì)構(gòu)成。
具體實施例方式根據(jù)第一方面，本發(fā)明涉及存儲器的單元的串聯(lián)的靈敏放大器(稱為納米靈敏放大器)。在本發(fā)明的第一實施例中應(yīng)用的結(jié)構(gòu)分層如圖1所示，根據(jù)圖1，納米靈敏放大器 nSA覆蓋經(jīng)過局部位線LBL串聯(lián)的存儲器單元，典型的在1 到512個存儲器單元之間。納米靈敏放大器nSA經(jīng)主位線MBL向/從主靈敏放大器MSA傳送數(shù)據(jù)。主位線 MBL覆蓋串聯(lián)的納米靈敏放大器nSA，典型的在16到32個納米靈敏放大器nSA之間。此外主靈敏放大器MSA連接到稱為數(shù)據(jù)線DL的線，在該線上在存儲器單元中循環(huán)讀取/寫入數(shù)據(jù)。從本發(fā)明的說明書中第一實施例后面的部分可以理解，納米靈敏放大器nSA提供讀取和寫入功能，同時通過主靈敏放大器MSA獲得刷新功能，所述主靈敏放大器MSA形成納米靈敏放大器nSA和外圍電路之間的接口。需要從現(xiàn)在注意納米靈敏放大器nSA具有和主靈敏放大器MSA之間的單連接(主位線MBL)，在嵌入存儲器的領(lǐng)域和在獨立存儲器的領(lǐng)域，根據(jù)金屬化的寬度都可以用主靈敏放大器MSA滿足約束。如圖2所示，根據(jù)本發(fā)明第一實施例的納米靈敏放大器nSA僅包括三個晶體管Tl、 T2 禾口 T3。更特別的，納米靈敏放大器nSA包括連接到主位線MBL的輸入端E，和經(jīng)輸入端E 連接到局部位線LBL的輸出端S。納米靈敏放大器nSA包括寫入級，所述寫入級包括CMOS反相器，CMOS反相器的輸入端直接連接到輸入端E，以及CMOS反相器的輸出端連接到輸出端S。在用于提供電源的電勢的兩個端子之間的CMOS反相器分別包括VDD和GND，第一通道類型的晶體管和第二通道類型的晶體管串聯(lián)。在說明的實施例中，反相器包括P通道晶體管Tl和N通道晶體管T2，所述P通道晶體管Tl的源極連接到電勢VDD (高電勢狀態(tài))，所述N通道晶體管T2的源極連接到電勢 GND (低電勢狀態(tài))。反相器的晶體管的柵極連接到一起，以及連接到主位線MBL。晶體管Tl和T2的串聯(lián)組合的中點(反相器的輸出端)用于連接到局部位線LBL。納米靈敏放大器nSA進(jìn)一步包括由晶體管T3形成的讀取級，在這里晶體管T3是N 溝道晶體管，該晶體管T3的柵極連接到反相器的輸出端和局部位線LBL，該晶體管T3的漏極連接到反相器的輸入端和主位線MBL，以及該晶體管T3的源極連接到施加電源電勢PGND 的端子。在本發(fā)明的優(yōu)選實施例的范圍內(nèi)，納米靈敏放大器nSA制作于絕緣體上半導(dǎo)體襯底上，所述絕緣體上半導(dǎo)體襯底包括通過絕緣層和基極襯底分開的半導(dǎo)體材料的薄層。每個晶體管都具有形成于溝道以下的基極襯底中的背控制柵極，并且能夠被偏置從而調(diào)整晶體管的閾值電壓。偏置分別應(yīng)用于晶體管Tl、T2和T3的背控制柵極，參考圖中的Vbgl， Vbg2和Vbg3進(jìn)行說明。需要注意，調(diào)制閾值電壓特別的好處在于允許晶體管被強制操作，從而根據(jù)環(huán)境確保實際上的阻斷或?qū)?。以此操作納米靈敏放大器nSA可以變得更安全，從而操作裕度 (margin)可以增加(這就可以允許納米靈敏放大器nSA關(guān)聯(lián)更多的存儲器單元)。在圖3a中，描述了 P溝道晶體管，其具有設(shè)置在絕緣層下的基極襯底中的背控制柵極B(iP，從而位置為面對前控制柵極G。在這里通過P型摻雜區(qū)域形成的背控制柵極B(iP 通過N導(dǎo)電阱(conductivity well)Cn與基極襯底隔離。在圖北中，描述了 N溝道晶體管，其具有設(shè)置在BOX絕緣層下的基極襯底中的背控制柵極B(iN，從而位置為面對前控制柵極G。在這里通過N型摻雜區(qū)域形成的背控制柵極 BGn通過P導(dǎo)電阱Cp與基極襯底隔離。在圖3a和北中，晶體管完全耗盡，通過溝道/體區(qū)域定義的晶體管足夠薄， 以允許頂控制柵極(在通常的電壓條件下)引起的場到達(dá)埋入氧化物層BOX。通道具有N型導(dǎo)電性，背控制柵極具有P型導(dǎo)電性的晶體管具有很高的閾值電壓。 通過在背控制柵極上施加正電壓可以降低該閾值電壓。通道具有N型導(dǎo)電性，背控制柵極具有N型導(dǎo)電性的晶體管具有額定閾值電壓，通過在背控制柵極上施加正電壓可以降低該額定閾值電壓。經(jīng)過背控制柵極的晶體管的閾值電壓的變化可以根據(jù)公式Vth = Vtcr α ·νΒ(;表達(dá)， 其中Vth表示晶體管的閾值電壓，vBe表示施加到背控制柵極上的電壓，Vttl表示額定閾值電壓(可以通過工作函數(shù)根據(jù)是否使用N或P型的背控制柵極移位)，以及α是關(guān)于晶體管的幾何形狀的系數(shù)。可以通過下面描述的圖2中的納米靈敏放大器，而應(yīng)用不同的寫入、讀取和保留操作。艦在讀取存儲在存儲器單元Ci、Cj的數(shù)據(jù)的操作中，讀取級的晶體管T3是傳感器，同時讀取級的晶體管Tl和T2被阻斷從而避免來自被選擇單元的信號的誤傳 (corruption)，其中所述存儲器單元Ci、Cj連接到局部位線LBL并通過所謂的字線(未顯示)的方式被選擇。反相器在其輸出端E上具有VDD/2(潛在浮動電壓)的電壓。在P溝道晶體管Tl的背控制柵極上(例如Vbgl在高電勢狀態(tài)VDD)施加高壓，從而設(shè)置其閾值電壓在VDD/2以上且從而阻斷晶體管Tl。如果這還是不能保證是足夠的，還可以通過通常使用的在電路中已經(jīng)存在的電壓，例如VDD/2，在讀取操作中降低晶體管T2 的電源電勢VDD。另外，在N溝道晶體管T2的背控制柵極上(例如Vbg2在低電勢狀態(tài)GND)施加低壓，從而設(shè)置其閾值電壓在VDD/2以上且從而阻斷晶體管Tl。如果這還是不能保證是足夠的，還可以通過通常使用的在電路中已經(jīng)存在的電壓，例如VDD/2，在該操作中增加晶體管 Tl的電源電勢GND，例如幾百毫伏。被選擇讀取的單元典型的情況是，如果包含“1”則提供200_300mV，如果包含“0” 則提供OmV。在N溝道靈敏晶體管T3的背控制柵極上(例如Vbg3在高電勢狀態(tài)VDD)施加高壓，從而將其閾值電壓降低到其柵極通過局部位線LBL提供的電平以下。這里晶體管T3的電源電勢PGND是低電勢狀態(tài)，例如GND。如果局部位線LBL上出現(xiàn)“ 1 ”，那么導(dǎo)通靈敏晶體管T3，然后主靈敏放大器MSA可以或者檢測通過晶體管T3在主位線MBL中流通的電流，或者感測主位線MBL上電壓電平的改變(由于T3導(dǎo)通而下降)，如果節(jié)點初始是浮動的。如果局部位線LBL上出現(xiàn)“0”，那么阻斷靈敏晶體管T3，然后主靈敏放大器MSA可以或者檢測主位線MBL中的零電流，或者感測主位線MBL的未調(diào)整電壓電平。MA在寫入存儲在存儲器單元Ci、Cj中的數(shù)據(jù)的操作中，其中所述存儲器單元Ci、Cj 連接到局部位線LBL并通過字線的方式被選擇，阻斷讀取級的晶體管T3，從而避免從主靈敏放大器MSA經(jīng)主位線MBL帶來的信號誤傳，同時讀取級的晶體管Tl和T2盡可能高效率的將信號從主位線MBL傳導(dǎo)到局部位線LBL。在下面，在寫入“0” (寫入0操作)和寫入“1” (寫入1操作)之間做出區(qū)別。寫入 0
經(jīng)過主位線MBL，反相器級在其輸入端具有“ 1 ”。在P溝道晶體管Tl的背控制柵極1上(例如Vbgl在GND)施加低電勢狀態(tài)，從而盡可能降低閾值電壓(優(yōu)選到VDD/2以下，例如絕對值為大約100-200mV)。阻斷晶體管Tl， 在這個范圍內(nèi)其在前控制柵極上接受高電勢狀態(tài)。晶體管Tl的電源電勢保留在VDD，從而其它的并聯(lián)的(即分享相同的電源電勢的)納米靈敏放大器可以同時執(zhí)行寫入“1”。在讀取級N溝道晶體管T2的背控制柵極上(例如Vbg2在VDD)施加高電勢狀態(tài)， 從而降低閾值電壓(優(yōu)選到VDD/2以下，例如絕對值為大約100-200mV)。晶體管T2在其前控制柵極上接受高電勢狀態(tài)并因而導(dǎo)通。在此范圍內(nèi)其閾值電壓降低，晶體管T2的導(dǎo)通電平升高(或者此外如果保留同樣的導(dǎo)通電平，可以減小晶體管T2的尺寸)。在N溝道晶體管T3的背控制柵極上(例如Vbg3在低電勢狀態(tài)GND)施加低電勢狀態(tài)，從而具有高閾值電壓，優(yōu)選的在VDD/2以上。當(dāng)局部位線LBL在低電勢狀態(tài)，由于寫入反相器的晶體管T2的作用，晶體管T3被阻斷，從而不誤傳主位線MBL上發(fā)出的“1”。在這里，晶體管T3的電源電勢PGND是低電勢狀態(tài)，例如GND。但是電源電勢PGND 可以增加，從而得到接近VDD/2的值(在T3的閾值電壓以下)，從而確保晶體管T3實際上相對于主位線MBL是透明的(transparent)，以及特別是在不同操作的轉(zhuǎn)換過程中不產(chǎn)生沖突。寫入 1經(jīng)過主位線MBL，反相器級在其輸入端具有“0”，晶體管Tl和T2的操作順序相對于寫入0的操作被倒置。這樣，在N溝道晶體管T2的背控制柵極上(例如Vbg2在VDD)施加高電勢狀態(tài)， 從而盡可能降低閾值電壓(優(yōu)選到VDD/2以下，例如絕對值為大約100-200mV)。阻斷晶體管T2，在這個范圍內(nèi)其在前控制柵極上接受高電勢狀態(tài)，以及晶體管T2的電源電勢保留在 GND，從而其它的并聯(lián)的(即分享相同的電源電勢的)納米靈敏放大器可以同時執(zhí)行寫入 “0”。在P溝道晶體管Tl的背控制柵極上(例如Vbgl在GND)施加低電勢狀態(tài)，從而具有低閾值電壓(優(yōu)選到VDD/2以下，例如絕對值為大約100-200mV)。晶體管Tl在其前控制柵極上接受高電勢狀態(tài)并因而導(dǎo)通。在此范圍內(nèi)其閾值電壓降低，晶體管Tl的導(dǎo)通電平升高(或者此外如果保留同樣的導(dǎo)通電平，可以減小晶體管Tl的尺寸)。在讀取級N溝道晶體管T3的背控制柵極上(例如Vbg3在低電勢狀態(tài)GND)施加低電勢狀態(tài)，從而增加其閾值電壓，優(yōu)選的在VDD/2以上。在這里晶體管T3的電源電勢PGND 在低電勢狀態(tài)，例如GND。當(dāng)局部位線LBL在高電勢狀態(tài)，由于寫入反相器的晶體管Tl的作用，晶體管T3 被導(dǎo)通，但是不誤傳主位線MBL發(fā)出的“0”，因為其源極和漏極都在相同的值(低電勢狀態(tài) GND)。電源電勢PGND還是可以增加的，從而保留接近VDD/2的值(在T3的閾值電壓以下)， 由此確保晶體管T3實際上相對于主位線MBL是透明的(transparent)，并且特別是在不同操作的轉(zhuǎn)換過程中不產(chǎn)生沖突。MM尋求避免任何的靜態(tài)電流，從而通過理想的最小化漏電的方式阻斷三個晶體管。在優(yōu)選的實施例中，通過寫入的先決條件，即將局部位線放電到低電勢狀態(tài)GND，通過準(zhǔn)備隨后的讀取或者寫入操作而實施保留操作。反相器在其輸入端具有VDD/2的電壓(潛在浮動電壓)。在P溝道晶體管Tl的背控制柵極上(例如Vbgl在高電勢狀態(tài)VDD)施加高壓，從而設(shè)置其閾值電壓在VDD/2以上且從而阻斷晶體管Tl。如果這還是不能保證是足夠的，還可以在保留操作中降低晶體管T2的電源電勢VDD。另外，在N溝道晶體管T2的背控制柵極上(例如Vbg2在高電勢狀態(tài)VDD)施加高壓，從而降低其閾值電壓(到約100-150mV)。晶體管T2被導(dǎo)通，允許局部位線LBL放電，以及迫使其至低電勢狀態(tài)GND，從而使其為下一個訪問做好準(zhǔn)備。由于電路處于保留狀態(tài)，不會選取存儲器單元，因而也就沒有電流。在此范圍內(nèi)，局部位線LBL在低電勢狀態(tài)GND，晶體管T3被阻斷，從而沒有電流流過。在晶體管T3的背控制柵極上(例如Vbg3在低電勢狀態(tài)GND)施加低壓，這增加了晶體管T3的閾值電壓，并能最小化漏電。在圖如中，描述了在兩列中形成的圖2中的納米靈敏放大器的可能拓?fù)洹H需要三種金屬用于晶體管互連的金屬1，用于分布電源電勢PGND，GND和VDD的金屬2，用于主位線MBL的金屬3。在DRAM情況下，納米靈敏放大器的寬度對應(yīng)于兩條金屬線或者兩列單元。應(yīng)當(dāng)注意三個背控制柵極是有源的，且從而可以受RC延遲的支配。從而可以選擇將其周期性的、理想的是以字線驅(qū)動的相同的重復(fù)頻率再生。對存儲器單元而言，需要將其連接到局部位線的金屬1的線和將其連接到字線的金屬2的線。這使金屬3的線在主位線MBL中自由穿過。在此范圍，存儲器矩陣的每列需要納米靈敏放大器，可能的構(gòu)成可以包括從頭到尾設(shè)置納米靈敏放大器，如圖4b所示，第一納米靈敏放大器在其輸入端具有信號MBLe,以及經(jīng)過局部位線沿第一(偶數(shù))列對串聯(lián)的單元尋址，其它納米靈敏放大器在其輸入端具有信號MBL。，以及經(jīng)局部位線沿第二(奇數(shù))列對串聯(lián)的單元尋址，所述第二(奇數(shù))列在存儲器矩陣中直接位于第一列之后。用于操作圖2中所示的納米靈敏放大器的優(yōu)選條件是晶體管的閾值電壓接近 VDD/2,以及通過在大約包括IOOmV和VDD/2+150mV之間的范圍內(nèi)偏置背控制柵極的閾值電壓的變化。這些條件涉及起始于55-45nm的光刻等級(VDD的量級是IV，閾值電壓的量級是 350mV,以及以比例效應(yīng)減少；在2007-2008可以得到45nm的節(jié)點)，以及對于襯底的薄層而言厚度的量級是2-20nm，以及襯底的埋入絕緣層的量級是5-50nm。需要注意，納米靈敏放大器主要被開發(fā)用于DRAM存儲器。但是，也可以用于任何類型的RAM存儲器(SRAM，PCRAM, CBRAM和ZRAM)和閃存(在這種情況下，在寫入和刪除 (擦除)的操作中需要保留相對較高的電壓；這可以通過例如使用兩個串聯(lián)的晶體管得到， 而不是使用晶體管Tl到T3中的單獨的一個)。如前面看到的，在DRAM情況下，納米靈敏放大器執(zhí)行讀取和寫入操作，但不執(zhí)行刷新/恢復(fù)操作；后者通過主靈敏放大器MSA而執(zhí)行，后面聯(lián)系圖5描述可能的實施例。 DRAM單元實際上需要周期性的刷新，從而補償電荷損失并且在每次讀取訪問之后恢復(fù)。主靈敏放大器MSA —方面經(jīng)過主位線MBL連接到納米靈敏放大器，另一方面通過數(shù)據(jù)線DL連接到外圍電路。放大器MSA包括在電勢VDD和GND之間串聯(lián)的三個晶體管T6到T8。晶體管T6是 P溝道晶體管，其前控制柵極被信號Φ2所控制。晶體管T7是N溝道晶體管，其前控制柵極連接到主位線MBL。晶體管T8是P溝道晶體管，其前控制柵極被信號Φ3所控制。放大器MSA進(jìn)一步包括主位線MBL和VDDA的電源電勢之間的N溝道晶體管T10， 以及其前控制柵極被信號Φ1所控制。放大器MSA還包括主位線MBL和V+的電源電勢之間的P溝道晶體管Τ9，以及其前控制柵極連接到對應(yīng)于晶體管Τ6和Τ7的中間點的節(jié)點Α。如后面將詳細(xì)解釋的，晶體管Τ6到TlO整體形成在讀取過程中放大單元發(fā)出的信號(在局部位線LBL上，朝向納米放大器)的級。節(jié)點A連接到高阻抗反相器ΗΖ1，通過控制信號Φ4控制其反相功能的應(yīng)用(在圖 5中，Φ4Β表示Φ4的互補)。高阻抗反相器HZl的輸出端閉合返回到主位線MBL。如下文將詳細(xì)解釋的，反相器HZl從而形成可切換的高阻抗反相器級，用于在讀取操作之后，發(fā)回放大信號到主位線。高阻抗級ΗΖ2被信號Φ 5所控制(Φ5Β表示Φ5的互補)，使數(shù)據(jù)線DL連接到主位線MBL。MSA放大器的初始化如下文所示。Φ2被設(shè)置為“1”，而Φ3被設(shè)置為“0”。當(dāng)晶體管Τ6到Τ8被阻斷時，Τ6、Τ7和
Τ8被設(shè)置為浮動。晶體管Τ9的電源電勢V+此外被設(shè)置為VDD/2。HZl和ΗΖ2兩級都是浮動的，而對于晶體管TlO而言將預(yù)充電主位線MBL到VDD/2， 經(jīng)控制信號Φ1應(yīng)用負(fù)脈沖。通過MSA放大器在下面執(zhí)行讀取“ 1 ”的操作和恢復(fù)“ 1 ”的操作。讀取單元發(fā)送“1”到局部位線LBL。納米靈敏放大器nSA的晶體管T3將主位線 MBL放電到低電勢狀態(tài)GND。然后晶體管T7被阻斷。 晶體管T9的電源電勢V+從VDDA增加到VDD。晶體管T8的柵極的控制信號Φ3被設(shè)置為高電勢狀態(tài)VDD，從而使晶體管T8導(dǎo)通。當(dāng)晶體管T7被阻斷時，切斷朝向節(jié)點A的通路。晶體管T6的柵極的控制信號Φ2被設(shè)置為低電勢狀態(tài)GND，從而使晶體管T6導(dǎo)通。節(jié)點A的電勢再增加到VDD，引起晶體管T9阻斷?？刂菩盘枽?將使HZl級導(dǎo)通。后者導(dǎo)通主位線MBL到低電勢狀態(tài)GND(通過反轉(zhuǎn)節(jié)點A的高電勢狀態(tài))，并發(fā)回低電勢狀態(tài)GND至納米放大器nSA，這將重寫“ 1 ”(和前面討論的通過納米放大器nSA進(jìn)行的寫入1的寫入操作作比較)?？刂菩盘枽?將使HZ2級導(dǎo)通。后者發(fā)送主位線MBL的信號(從HZl級產(chǎn)生)到數(shù)據(jù)線DL，用于通過輸入/輸出外圍電路處理(數(shù)據(jù)線DL浮動，從而接受從主位線MBL來的信號)。通過放大器MSA在下面執(zhí)行讀取“0”的操作和恢復(fù)“0”的操作。讀取單元發(fā)送“0”到局部位線LBL。納米靈敏放大器nSA的晶體管T3保留阻斷，以及主位線MBL保留在VDD/2。然后晶體管T7導(dǎo)通。晶體管T9的電勢V+從VDD/2增加到VDD。晶體管T8的柵極的控制信號Φ3被設(shè)置為高電勢狀態(tài)VDD，從而使晶體管T8導(dǎo)通。晶體管T6的柵極的控制信號Φ2被設(shè)置為低電勢狀態(tài)GND，從而使晶體管T6導(dǎo)通。晶體管T6相對于晶體管T7和T8的串聯(lián)而言是弱晶體管，節(jié)點A的電勢下降到 “0”。這使晶體管T9到導(dǎo)通(也是弱的)狀態(tài)，這就使局部位線(從V+)到VDD。接下來， 晶體管T7使節(jié)點A接近低電勢狀態(tài)GND。控制信號Φ4將使HZl級導(dǎo)通。后者使主位線MBL到高電勢狀態(tài)VDD(通過反轉(zhuǎn)節(jié)點A的低電勢狀態(tài))，并發(fā)回高電勢狀態(tài)至納米放大器nSA，這將重寫“0”(和前面討論的通過納米放大器nSA進(jìn)行的寫入0的寫入操作作比較)?？刂菩盘枽?將使HZ2級導(dǎo)通。后者將主位線MBL的信號(從HZl級產(chǎn)生)發(fā)送到數(shù)據(jù)線DL，用于通過輸入/輸出外圍電路處理(數(shù)據(jù)線DL浮動，從而接受從主位線MBL 來的信號)。下面是通過MSA放大器執(zhí)行寫入操作。從MSA放大器的角度而言，該操作和讀取操作相似。僅有的區(qū)別產(chǎn)生于主位線MBL的初始導(dǎo)通，因為其電源經(jīng)HZ2級來自于數(shù)據(jù)線。下列步驟是相同的，除了考慮到最后一點(傳送到數(shù)據(jù)線)，其不在寫入操作的上下文中。需要注意在圖5中，以背控制柵極說明不同的晶體管T6-T10，每個都分別連接到相關(guān)的前控制柵極。該描述僅僅為了清楚起見，需要理解的是，實際上背控制柵極以最適合于增加MSA放大器性能的方式被偏置。例如，晶體管T7和T9的背控制柵極可以被偏置，從而這些晶體管具有相對高的閾值電壓，并弱于其它晶體管。在上述內(nèi)容中，在DRAM存儲器的應(yīng)用的范圍中披露了 MSA放大器的實施例。需要記住的是，由于噪音的問題和SRAM存儲器遇到的可變性的問題，前面描述的MSA放大器有利的可以使用于強化信號的質(zhì)量，以及增強電路的安全性。相同類型的MSA放大器可以用于RAM存儲器(PCRAM，CBRAM，F(xiàn)BC-DRAM等等)。其還可以用于閃存，同時注意需要支持存儲器單元所需要的相對高的電壓。圖6中顯示了根據(jù)本發(fā)明第二實施例的納米靈敏放大器μ SA。該第二實施例的優(yōu)點在于，除了寫入和讀取操作外，納米靈敏放大器nSA還可以保證刷新/恢復(fù)操作。從而不需要訴諸于主靈敏放大器MSA,所述主靈敏放大器MSA主要由表面區(qū)域的增益表示。此外，在第一實施例的范圍內(nèi)用于主位線MBL的金屬(金屬3)在特定情況下相對于存儲器單元的尺寸而言被證明為太寬。第二實施例克服了該缺陷。圖6中的納米靈敏放大器nSA包括CMOS反相器形成的寫入級，P溝道晶體管Tl 和N溝道晶體管T2形成所述CMOS反相器，該P溝道晶體管Tl的源極連接到電勢Vl以及 N溝道晶體管T2的源極連接到電勢V2。反相器的輸入端連接到節(jié)點Ni，該節(jié)點m間接連接到納米靈敏放大器的輸入端(該納米靈敏放大器被設(shè)計為連接到主位線MBL)。反相器的輸出端連接到納米靈敏放大器的輸出端(該納米靈敏放大器被設(shè)計為連接到局部位線LBL)。圖6中的納米靈敏放大器nSA進(jìn)一步包括讀取級，所述讀取級包括晶體管T3，其柵極連接到反相器的輸出端(從而也連接到局部位線LBL)，以及其漏極連接到反相器的輸入端(節(jié)點Ni)。讀取級包括額外的晶體管T4，與靈敏晶體管互補，額外晶體管T4和靈敏晶體管T3 形成CMOS反相器，其輸入端連接到寫入級的輸出端(從而連接到局部位線LBL)以及其輸出端連接到寫入級的反相器的輸入端(以及從而連接到節(jié)點Ni)。晶體管T4和T3在電源電勢V4和V3之間串聯(lián)。寫入T1、T2和讀取Τ3、Τ4，反相器之間交叉耦合，這將使納米靈敏放大器獨立執(zhí)行刷新/恢復(fù)操作。為了完成，圖6中的納米靈敏放大器nSA包括晶體管T5 (示例中以N溝道晶體管說明)形成的解碼級，該晶體管T5的柵極被解碼信號YDEC控制，其源極連接到主位線MBL 以及其漏極連接到節(jié)點W。在優(yōu)選實施例的范圍內(nèi)，圖6中的納米靈敏放大器nSA形成在絕緣體上半導(dǎo)體，且 Tl到T5的每個晶體管具有能夠被偏置的背控制柵極Vbgl-Vbg5，從而修改對應(yīng)晶體管的閾值電壓。這里描述了不同的寫入、讀取和保留操作，其可以通過圖6的納米靈敏放大器執(zhí)行。MM尋求避免任何靜電流，以及尋求準(zhǔn)備對局部位線LBL放電到低電勢狀態(tài)GND之后的讀取或?qū)懭氩僮鳌ｋ娫措妱軻l在低電勢狀態(tài)，而晶體管Tl的背控制柵極在高電勢狀態(tài)。然后晶體管Tl的閾值電壓增加。電源電勢Vl在低電勢狀態(tài)(典型為0V)，同時晶體管T2的背控制柵極在高電勢狀態(tài)。晶體管T2的閾值電壓被降低。電源電勢V3在高電勢狀態(tài)(VDD)，而晶體管T3的背控制柵極在高電勢狀態(tài)。然后晶體管T3的閾值電壓被降低。電源電勢V4在高電勢狀態(tài)(VDD)，同時晶體管T4的背控制柵極在高電勢狀態(tài)。晶體管T4的閾值電壓再被提高。這使節(jié)點m被引入高電勢狀態(tài)，以及局部位線LBL被引入低電勢狀態(tài)。未解碼的信號YDEC被施加到晶體管T5的柵極(解碼器在保留操作中不是有源的)，以及晶體管T5被阻斷。(從保留)讀取初始條件如下。局部位線LBL在低電勢狀態(tài)。電源電勢Vl在低電勢狀態(tài)，而晶體管Tl的背控制柵極在高電勢狀態(tài)。然后增加晶體管Tl的閾值電壓，而后晶體管Tl被阻斷。電源電勢V2在高電勢狀態(tài)，而晶體管T2的背控制柵極在低電勢狀態(tài)。然后增加晶體管T2的閾值電壓，而后晶體管T2被阻斷。電源電勢V3在低電勢狀態(tài)(0V)，而晶體管T3的背控制柵極在高電勢狀態(tài)。然后降低晶體管T3的閾值電壓，同時晶體管T3被阻斷。電源電勢V4在VDD/2或者更高，而晶體管T4的背控制柵極在低電勢狀態(tài)。然后降低晶體管T4的閾值電壓。結(jié)果是節(jié)點m被引導(dǎo)為VDD/2或者更高。對晶體管T5而言，在此范圍內(nèi)永遠(yuǎn)阻斷，沒有解碼器是有源的。在打開選擇單元的字線之后接著以下面的方式讀取。當(dāng)待讀取的數(shù)據(jù)是“0”，局部位線LBL保留在低電勢狀態(tài)。在這種情況下，實際上局部位線LBL和單元都在低電勢狀態(tài)(GND)，從而當(dāng)允許電荷從一個到另一個時，由于已經(jīng)達(dá)成平衡所以什么都不發(fā)生。電源電勢Vl在低電勢狀態(tài)，而晶體管Tl的背控制柵極在高電勢狀態(tài)。然后增加晶體管Tl的閾值電壓，而后晶體管Tl被阻斷。電源電勢V2在高電勢狀態(tài)，而晶體管T2的背控制柵極在低電勢狀態(tài)。然后增加晶體管T2的閾值電壓，而后晶體管T2被阻斷。電源電勢V3在低電勢狀態(tài)(0V)，而晶體管T3的背控制柵極在高電勢狀態(tài)。然后降低晶體管T3的閾值電壓，同時晶體管T3被阻斷，由于連接到局部位線LBL的晶體管T3 柵極為OV。電源電勢V4被增加到VDD，而晶體管T4的背控制柵極在低電勢狀態(tài)。然后增加晶體管T4的閾值電壓。結(jié)果是節(jié)點m被引導(dǎo)為VDD。接下來，Vl增加，而晶體管Tl的背控制柵極被引入低電勢狀態(tài)。然后降低晶體管 Tl的閾值電壓；Tl被阻斷，在此范圍內(nèi)，其柵極連接到處于VDD的節(jié)點m。晶體管T2的柵極也連接到處于VDD的節(jié)點Ni，由此晶體管T2被導(dǎo)通。然后局部位線LBL被調(diào)為0V，從而數(shù)據(jù)被刷新。晶體管T5被阻斷，在此范圍內(nèi)，沒有有源的解碼器。當(dāng)節(jié)點m的電勢穩(wěn)定在VDD 時，晶體管T5被導(dǎo)通。在待讀取的數(shù)據(jù)是“1”的情況下，局部位線LBL初始在低電勢狀態(tài)。在此情況下， 在打開字線時，實際上沒有得到平衡。電荷將從而在單元和局部位線LBL之間循環(huán)，從而平衡電壓。最終電壓對應(yīng)于局部位線LBL和單元之間的電容的比值(局部位線LBL越長，其信號就越弱)。將通過納米靈敏放大器nSA讀取該電壓。電源電勢Vl在低電勢狀態(tài)，而晶體管Tl的背控制柵極在高電勢狀態(tài)。然后增加晶體管Tl的閾值電壓，而后晶體管Tl被阻斷。電源電勢V2在高電勢狀態(tài)，而晶體管T2的背控制柵極在低電勢狀態(tài)。然后增加晶體管T2的閾值電壓，而后晶體管T2被阻斷。電源電勢V3在低電勢狀態(tài)(0V)，而晶體管T3的背控制柵極在高電勢狀態(tài)。然后降低晶體管T3的閾值電壓，同時晶體管T3由于其連接到局部位線LBL的柵極具有比T3的閾值電壓更高的電勢而被導(dǎo)通。電源電勢V4被增加到VDD，而晶體管T4的背控制柵極在低電勢狀態(tài)。然后增加晶體管T4的閾值電壓。結(jié)果是節(jié)點m被引導(dǎo)為0V。接下來，Vl增加，而Vbgl被引入低電勢狀態(tài)。然后降低晶體管Tl的閾值電壓；Tl 被導(dǎo)通，在此范圍內(nèi)，其柵極連接到處于OV的節(jié)點m。晶體管T2，其柵極也連接到處于OV 的節(jié)點Ni，由此晶體管T2被阻斷。然后局部位線LBL被調(diào)為VDD，從而數(shù)據(jù)可以被刷新。晶體管T5被阻斷，在此范圍內(nèi)，沒有有源的解碼器。當(dāng)節(jié)點m的電勢穩(wěn)定在OV 時，晶體管T5被導(dǎo)通。而后，Nl節(jié)點上的信號被傳送到主位線MBL。
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(從初始狀杰)“寫0”寫入主位線MBL在高電勢狀態(tài)。晶體管T5被導(dǎo)通，節(jié)點m調(diào)整為高電勢狀態(tài)。需要注意的是，晶體管T5也可以具有襯底的效果，不傳遞m上的整個信號。但是， 這并不是很重要，在此范圍內(nèi)4個晶體管Tl到T4將放大并恢復(fù)信號至“干凈”的邏輯等級。V4從VDD/2或更高的電勢調(diào)整到低電勢狀態(tài)。然后晶體管T4被阻斷。Vl從低電勢狀態(tài)被調(diào)整到VDD，同時Vbgl被從高電勢狀態(tài)調(diào)整到低電勢狀態(tài)。Tl 的閾值電壓低T1被阻斷(m柵極在高電勢狀態(tài))。晶體管T2被導(dǎo)通，同時晶體管T3被阻斷，這允許局部位線LBL被調(diào)整到0V。接下來，V4從低電勢狀態(tài)被調(diào)整到VDD。現(xiàn)在通過晶體管Tl到T4形成放大器中的信息是穩(wěn)定的。(從初始狀杰)“寫1”寫入主位線MBL在低電勢狀態(tài)。晶體管T5被導(dǎo)通，節(jié)點附調(diào)整為低電勢狀態(tài)。V4從VDD/2或更高的電勢調(diào)整到低電勢狀態(tài)。然后晶體管T4被阻斷。Vl從低電勢狀態(tài)被調(diào)整到VDD，同時Vbgl被調(diào)整到低電勢狀態(tài)。Tl的閾值電壓低T1被導(dǎo)通，這允許局部位線LBL被調(diào)整到VDD。晶體管T2被阻斷，同時晶體管T3被導(dǎo)通。接下來，V4從低電勢狀態(tài)被調(diào)整到VDD。然后T4被阻斷。此后考慮到圖6中的納米靈敏放大器進(jìn)行了不同的物理考慮。如前文所述，局部位線LBL被預(yù)充電到GND，同時主位線MBL被預(yù)充電到VDD (或者在讀取過程中與V4同一電平)。晶體管Tl和T2盡可能的小，可以通過其背控制柵極優(yōu)點而增強其導(dǎo)通時和阻斷時的性能。晶體管T3應(yīng)當(dāng)驅(qū)動節(jié)點Ni，以及在讀取操作中保留主位線MBL ；T3盡可能小，從而最小化局部位線NBL上的前柵極的電荷，以及可以通過其背控制柵極增加其性能以用于迅速導(dǎo)通附和MBL?？梢杂镁w管T4保證刷新操作，以及不考慮晶體管T5的體效應(yīng)。選擇的晶體管盡可能小。晶體管T5應(yīng)當(dāng)和晶體管T3具有大致相同的尺寸，是需要考慮背控制柵極作出相同的選擇。晶體管T5本質(zhì)上并不是關(guān)鍵的，但需要大約8到1 條總線，從而能夠作為解碼器操作。最后，圖6中的納米靈敏放大器比圖2中的寬，本質(zhì)上是因為解碼總線YDEC。然而該總線可以在兩個相鄰的矩陣之間共享，如果這些矩陣存儲不同的數(shù)據(jù)位。然而，圖6中的納米靈敏放大器不需要任何主靈敏放大器，可以用其補償增大的尺寸，直到Y(jié)DEC總線具有合理的尺寸。以此可以進(jìn)一步不考慮在第一實施例中的金屬3過載的限制，在此范圍內(nèi)，主位線被解碼。必須注意，圖2中顯示的根據(jù)第一實施例的納米靈敏放大器基于“半閉鎖”結(jié)構(gòu)，而圖6中顯示的根據(jù)本發(fā)明第二實施例的納米靈敏放大器被構(gòu)造為“全閉鎖”結(jié)構(gòu)。提出的示意性結(jié)構(gòu)是優(yōu)選的示意性結(jié)構(gòu)，但是很清楚這些結(jié)構(gòu)可以建立在其他的示意性結(jié)構(gòu)上， 如包括更多的晶體管在閉鎖部分或解碼器中或預(yù)充電部分。通過使用％01上的后柵極，得到(兩個實施例中的)納米靈敏放大器的性能。但是，很清楚該原理也可以用于任何類型的具有兩個柵極的雙柵極晶體管上，例如多柵極的鰭式場效應(yīng)晶體管(finFets)。此外需要注意，通過削減器件的數(shù)量和其尺寸從而達(dá)成的示意性結(jié)構(gòu)的簡化，可以使根據(jù)本發(fā)明的納米靈敏放大器的應(yīng)用比起存儲器相對于其它(例如矩陣陣列)電路更具有吸引力，所述存儲器例如成像器或模擬轉(zhuǎn)換器。在另一個應(yīng)用中，納米靈敏放大器可以用于總線再生器。如前面所指出，納米靈敏放大器提供其自己的參考(晶體管T3的閾值電壓)以及由此其不需要像圖7中提供的傳統(tǒng)結(jié)構(gòu)那樣提供第二矩陣作為參考(實際上，傳統(tǒng)系統(tǒng)需要參考矩陣用于補償未知偏移值，是因為制造工藝的不規(guī)則)。另外，如下面將進(jìn)一步詳細(xì)討論的，由于納米靈敏放大器非常緊湊，其可以設(shè)計為周期性滿足存儲器陣列的最小步長，根據(jù)現(xiàn)有的光刻技術(shù)的狀態(tài)可以得到該存儲器陣列的最小步長。相鄰的存儲器陣列之間的額外的面積可以進(jìn)一步用于其它電路，步長上 (on-pitch)或者非步長(non-pitch)的電路。納米靈敏放大器具有降低的寬度，不需要憑借堆疊技術(shù)，所謂的“交錯 (staggering) ”技術(shù)，為了尋址幾個相鄰的存儲器單元的列，同時考慮靈敏放大器和單元之間的步長差，幾個傳統(tǒng)的靈敏放大器電路互相重疊。如圖8a中的示例所示，可以使用兩個64個納米靈敏放大器的庫(這里納米靈敏放大器有效的在“步長上”，其中它們可以是單元步長的兩倍大，也可以提供優(yōu)選在“步長上”的和單元一樣大的納米靈敏放大器)，而不用使用1 個交錯的傳統(tǒng)靈敏放大器的單一的庫(如圖7)。此外，通過將列解碼器的邏輯放置在納米靈敏放大器庫的庫的自由邊，如圖8a和圖8b所示，還可以局部地解碼這些納米靈敏放大器。例如，如果傳統(tǒng)電路的結(jié)構(gòu)初始的需要1 條總線，從而在圖7所示的庫中解碼每個靈敏放大器，然后，納米靈敏放大器和其解碼器的新的構(gòu)成僅需要16條總線(8條最重要位MSB和8條次重要位LSB)以滿足相同的功能。特別的優(yōu)點是納米靈敏放大器相對于傳統(tǒng)的靈敏放大器占用非常小的面積，以及從而在其面積僅需要更少的金屬總線以對庫解碼。大多數(shù)列解碼器電路可以集成在步長上的區(qū)域，以及不再需要位于存儲器的外圍，即變成步長上的電路并從而其本身變成在面積上很小，且具有更小的功耗和更高的速度。其他電路的集成被集合進(jìn)入鄰近于納米靈敏放大器庫的步長上區(qū)域，所述庫可以延伸到例如地址緩沖器本身，如圖9a和9b所示。地址緩沖器可以分布于列解碼器以下，且對于總線的需要降低到給出示例中的三個地址的兩組。第二行的功能可以不“在步長”上， 而電路的數(shù)量不對應(yīng)于陣列步長。其它的功能性也可以用相似的方式置于鄰近納米靈敏放大器庫的位置，例如電壓產(chǎn)生器(voltage generator)、泵(pumps)、模擬功能，或者冗余控制。事實上沒有限制，以及在納米靈敏放大器中缺少位線參考對于優(yōu)化電路所有的外圍功能提供了靈活性。已經(jīng)顯示了將列解碼器置于與納米靈敏放大器庫相鄰使所需總線的數(shù)量降低了因子4(倍)。此外，當(dāng)剩余的總線在步長上的區(qū)域中集成時則更短。局部解碼的方法的直接后果是由于鄰近性，總線驅(qū)動器(緩沖器)的數(shù)量導(dǎo)致的面積增益被降低，以及它們更小同時負(fù)載更低。由于相同的原因，功耗也更低。由于寄生現(xiàn)象更小，所以不需要額外的成本就可以提高速度。放置其它電路也可以對該電路帶來好處。例如，放置不同的電壓發(fā)生器鄰近其負(fù)載(Vplate，VBLH等)對于這些功能能夠降低或者消除大多數(shù)的干擾源(歐姆損失、電容耦
合)ο很清楚圖8a_8b和圖9a_9b中的構(gòu)成只是示例，本領(lǐng)域技術(shù)人員很容易想到其他模塊的構(gòu)成也是可能的，特別是靈敏放大器也可以構(gòu)成為僅在陣列的一側(cè)，或者兩個模塊可以被構(gòu)成在陣列的任意一側(cè)以分別對奇數(shù)和偶數(shù)位線尋址。
權(quán)利要求
1.一種串聯(lián)的存儲器單元(Ci，Cj)的靈敏放大器，包括-寫入級，包括CMOS反相器(Tl-D)，其輸入端直接或間接的連接到靈敏放大器的輸入端，以及其輸出端連接到靈敏放大器的輸出端，所述靈敏放大器被設(shè)計為連接到局部位線 (LBL)，對所述串聯(lián)的單元尋址；-讀取級，包括靈敏晶體管(T3)，其柵極連接到反相器的輸出端，以及其漏極連接到反相器的輸入端。
2.根據(jù)權(quán)利要求1所述的串聯(lián)的存儲器單元(Ci，Cj)的靈敏放大器，其中寫入級的輸入端直接連接到反相器的輸入端，所述輸入端被設(shè)計為連接到主位線(MBL)，所述主位線將尋址多個并聯(lián)的靈敏放大器。
3.根據(jù)權(quán)利要求1所述的串聯(lián)的存儲器單元(Ci，Cj)的靈敏放大器，其中讀取級包括額外的晶體管(T4)，以補償靈敏晶體管，額外的晶體管和靈敏晶體管形成CMOS反相器，其輸入端連接到讀取級的輸出端，以及其輸出端連接到寫入級的反相器的輸入端。
4.根據(jù)權(quán)利要求3所述的串聯(lián)的存儲器單元(Ci，Cj)的靈敏放大器，其中寫入級的輸入端經(jīng)過解碼級間接連接到反相器的輸入端，所述解碼級包括晶體管(T5)，其漏極連接到靈敏放大器的輸入端，以及其源極連接到寫入級的輸入端。
5.根據(jù)前述任何一項權(quán)利要求所述的串聯(lián)的存儲器單元(Ci，Cj)的靈敏放大器，其中一個或多個晶體管是多柵極晶體管。
6.根據(jù)前述任何一項權(quán)利要求所述的串聯(lián)的存儲器單元(Ci，Cj)的靈敏放大器，其特征在于所述靈敏放大器形成于絕緣體上半導(dǎo)體襯底上，所述絕緣體上半導(dǎo)體襯底包括通過絕緣層與基極襯底分開的半導(dǎo)體材料的薄層，以及其中每個晶體管都具有背控制柵極， 所述背控制柵極形成在溝道以下的基極襯底中，以及能夠被偏置從而調(diào)整晶體管的閾值電壓。
7.—種控制根據(jù)權(quán)利要求5所述的串聯(lián)的存儲器單元(Ci，Cj)的靈敏放大器的方法， 其中在所述串聯(lián)的單元中的用于寫入、讀取和保留數(shù)據(jù)的操作過程中，晶體管的柵極之一的偏置被調(diào)整。
8.—種控制根據(jù)權(quán)利要求6所述的串聯(lián)的存儲器單元(Ci，Cj)的靈敏放大器的方法， 其中在所述串聯(lián)的單元中在用于寫入、讀取和保留數(shù)據(jù)的操作過程中，調(diào)整背控制柵極的偏置。
9.根據(jù)權(quán)利要求8所述的方法，其中在讀取操作中，通過控制背控制柵極的偏置，提高寫入級的晶體管的閾值電壓，以及降低讀取級的晶體管的閾值電壓。
10.根據(jù)權(quán)利要求8所述的方法，其中在寫入操作中，通過控制背控制柵極的偏置，降低寫入級的晶體管的閾值電壓，以及提高讀取級的晶體管的閾值電壓。
11.根據(jù)權(quán)利要求8所述的方法，其中在保留操作中，經(jīng)過寫入級的晶體管的其中之一對局部位線放電，對于寫入級而言，控制背控制柵極的偏置，從而降低其閾值電壓。
12.—種主靈敏放大器(MSA)，所述主靈敏放大器被設(shè)計為經(jīng)過主位線(MBL)連接到根據(jù)權(quán)利要求1到6中任意一項所述的多個靈敏放大器，其特征在于該主靈敏放大器包括在讀取操作中放大通過單元發(fā)出的信號(T6-T10)的步驟，以及在讀取操作之后用于向主位線上發(fā)回放大信號的可切換高阻抗反相器級(HZl)。
13.一種靈敏放大器(nSA)包括-寫入級，包括CMOS反相器(T1-T2)，其輸入端直接或間接的連接到靈敏放大器的輸入端，以及其輸出端連接到靈敏放大器的輸出端，所述靈敏放大器被設(shè)計為連接到局部線路；-讀取級，包括靈敏晶體管CH)，其柵極連接到反相器的輸出端，以及其漏極連接到反相器的輸入端；以及其中寫入級和讀取級的一個或多個晶體管是獨立的雙柵極晶體管。
14.一種連接到局部位線和字線的單元的矩陣陣列，其特征在于該矩陣陣列包括根據(jù)權(quán)利要求1到6中任意一項或權(quán)利要求13所述的靈敏放大器。
15.根據(jù)權(quán)利要求14所述的連接到局部位線和字線的單元的矩陣陣列，其中靈敏放大器形成于絕緣體上半導(dǎo)體襯底上。
16.根據(jù)權(quán)利要求15所述的連接到局部位線和字線的單元的矩陣陣列，其中靈敏放大器被設(shè)置在一個或者多個靈敏放大器庫中，以及進(jìn)一步包括置于與每一個庫相鄰的列解碼器并被設(shè)置為直接驅(qū)動所述庫。
17.根據(jù)權(quán)利要求16所述的連接到局部位線和字線的單元的矩陣陣列，進(jìn)一步包括邏輯電路，其置于與靈敏放大器庫或者列解碼器相鄰處。
18.一種存儲器，包括根據(jù)權(quán)利要求14到17中任意一項所述的單元的矩陣陣列。
19.一種單元的矩陣陣列，包括靈敏放大器和列解碼器，其中靈敏放大器被設(shè)置為以非交錯方式在一個或多個靈敏放大器庫中，以及其中列解碼器置于與每個庫相鄰并被配置為直接驅(qū)動所述庫。
全文摘要
本發(fā)明涉及一種根據(jù)第一方面用于串聯(lián)存儲器單元的納米靈敏放大器，包括寫入級，包括CMOS反相器，其輸入端直接或間接的連接到靈敏放大器的輸入端，以及其輸出端連接到靈敏放大器的輸出端，所述靈敏放大器被設(shè)計為連接到局部位線，對所述串聯(lián)的單元尋址；讀取級，包括靈敏晶體管，其柵極連接到反相器的輸出端，以及其漏極連接到反相器的輸入端。
文檔編號G11C7/06GK102194507SQ20101029969
公開日2011年9月21日 申請日期2010年9月28日 優(yōu)先權(quán)日2010年3月11日
發(fā)明者B-Y·阮, C·馬聚, R·費蘭特 申請人:S.O.I.Tec絕緣體上硅技術(shù)公司