專(zhuān)利名稱(chēng)：提高ddr控制器效率的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)通訊技術(shù)領(lǐng)域，尤其涉及一種提高DDR控制器效率的方法和裝置。
背景技術(shù)：
目前，高速數(shù)據(jù)存儲(chǔ)要求的帶寬越來(lái)越大，DDR(Double Data Rate，雙數(shù)據(jù)率同步動(dòng)態(tài)緩存)由于價(jià)格等多種因素，成為數(shù)據(jù)存儲(chǔ)領(lǐng)域常用的設(shè)備。但由于DDR內(nèi)部的刷新操作以及各種內(nèi)部結(jié)構(gòu)引起的時(shí)間參數(shù)約束，使得其總的帶寬利用率不高。在DDR的操作中，相鄰命令的關(guān)系是同BANK (存儲(chǔ)體)同ROW(行)時(shí)，可以連續(xù)發(fā)送讀或?qū)懨?，而不必發(fā)送額外的命令，從而不必等待相應(yīng)的延時(shí)，最終可在DDR的數(shù)據(jù)總線上出現(xiàn)長(zhǎng)時(shí)間的有效數(shù)據(jù)，得到很高的帶寬利用率。其次，當(dāng)相鄰命令的關(guān)系為不同BANK時(shí)，前后兩個(gè)命令之間的操作相對(duì)獨(dú)立，后面的命令操作可以不等待前面命令的完全關(guān)閉，從而隱藏大部分的命令預(yù)充電延時(shí)，使得 DDR的數(shù)據(jù)總線上出現(xiàn)較長(zhǎng)時(shí)間的有效數(shù)據(jù)，得到較高的帶寬利用率。參照?qǐng)D1，DDR操作命令輸入時(shí)，tRC是一個(gè)對(duì)效率影響較大的參數(shù)。tRC是指在同一個(gè)BANK內(nèi)，相鄰兩個(gè)命令之間的最小延時(shí)。該參數(shù)相對(duì)較大，對(duì)于DDR3芯片來(lái)說(shuō)，tRC 為50ns左右，因此，在相鄰兩個(gè)命令出現(xiàn)同BANK不同ROW關(guān)系時(shí)，50ns時(shí)間內(nèi)只能輸出一個(gè)Burst的數(shù)據(jù)，當(dāng)工作在400MHz時(shí)鐘下，可以得到的效率僅僅為16%。但當(dāng)相鄰兩個(gè)命令的關(guān)系為同BANK同ROW或者不同BANK時(shí)，tRC有可能被隱藏，從而使得其對(duì)效率影響降低。在應(yīng)用當(dāng)中，除了要求有高的DDR操作效率之外，還要求設(shè)計(jì)中的資源和數(shù)據(jù)輸出延時(shí)都盡可能小。因此在調(diào)整DDR的命令操作順序的同時(shí)，需要考慮命令的先后優(yōu)先級(jí)。 保證了先進(jìn)的命令先得到執(zhí)行可以很好的降低資源和數(shù)據(jù)輸出延時(shí)。現(xiàn)有DDR提高效率的策略是根據(jù)命令所在的BANK不同，分為不同的命令組，在操作DDR時(shí)，在不同的命令組進(jìn)行輪詢(xún)，從而避免相鄰兩個(gè)命令之間出現(xiàn)同BANK不同ROW的關(guān)系，主要利用不同BANK命令之間操作的相對(duì)獨(dú)立性，隱藏大部分的等待延時(shí)。這種策略的著眼點(diǎn)只在DDR的操作效率，不能兼顧用戶(hù)命令的前后輸入順序，容易造成前面進(jìn)入的命令長(zhǎng)時(shí)間得不到服務(wù)，導(dǎo)致數(shù)據(jù)延時(shí)增大，或者大量數(shù)據(jù)在靜態(tài)緩存中積壓，浪費(fèi)靜態(tài)緩存資源。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種提高DDR控制器效率的方法和裝置，旨在降低數(shù)據(jù)輸出延時(shí)，節(jié)省內(nèi)部靜態(tài)緩存的空間消耗。本發(fā)明提供一種提高DDR控制器效率的方法，包括以下步驟按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令；將隊(duì)列中的其它命令與當(dāng)前操作命令進(jìn)行比較，獲取與當(dāng)前操作命令之間的關(guān)系；在最先輸入的命令處于等待狀態(tài)時(shí)，優(yōu)先提取與當(dāng)前操作命令之間為同存儲(chǔ)體 BANK同行ROW的命令輸出至雙數(shù)據(jù)率同步動(dòng)態(tài)緩存DDR。優(yōu)選地，所述按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令具體包括將先輸入的命令緩存在隊(duì)頭，后輸入的緩存在隊(duì)尾；在隊(duì)列中某個(gè)單元的命令被讀取時(shí)，將其后面的命令集體前移，覆蓋被讀取的單元，完成隊(duì)列的更新。優(yōu)選地，所述按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令還包括接收BANK狀態(tài)信息；所述BANK狀態(tài)信息包含可被直接操作的BANK的信息；根據(jù)BANK狀態(tài)信息生成與可被直接操作的BANK對(duì)應(yīng)命令的標(biāo)識(shí)信號(hào)；輸出所述標(biāo)識(shí)信號(hào)，以獲取隊(duì)列中最先輸入且可直接執(zhí)行操作的命令的位置信肩、ο優(yōu)選地，所述在最先輸入的命令處于等待狀態(tài)時(shí)，優(yōu)先提取與當(dāng)前操作命令之間為同存儲(chǔ)體BANK同行ROW的命令輸出至雙數(shù)據(jù)率同步動(dòng)態(tài)緩存DDR包括在隊(duì)列中不包含與當(dāng)前操作命令之間為同BANK同ROW關(guān)系的命令時(shí)，根據(jù)所述位置信息提取與對(duì)應(yīng)的命令輸出至DDR。優(yōu)選地，上述方法還可包括在最先輸入的命令與當(dāng)前操作命令的關(guān)系為同BANK不同ROW，而后續(xù)命令中又存在同BANK同ROW命令時(shí)，計(jì)算最先輸入的命令等待的時(shí)鐘數(shù)tRC ；當(dāng)tRC滿(mǎn)足時(shí)，提示停止當(dāng)前同BANK同ROW命令的輸出。本發(fā)明提供一種提高DDR控制器效率的裝置，包括緩存調(diào)序模塊，用于按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令；主控模塊，用于將隊(duì)列中的其它命令與當(dāng)前操作命令進(jìn)行比較，獲取與當(dāng)前操作命令之間的關(guān)系；比較輸出模塊，用于在最先輸入的命令處于等待狀態(tài)時(shí)，優(yōu)先提取與當(dāng)前操作命令之間為同存儲(chǔ)體BANK同行ROW的命令輸出至雙數(shù)據(jù)率同步動(dòng)態(tài)緩存DDR。優(yōu)選地，所述緩存調(diào)序模塊具體用于將先輸入的命令緩存在隊(duì)頭，后輸入的緩存在隊(duì)尾；在隊(duì)列中某個(gè)單元的命令被讀取時(shí)，將其后面的命令集體前移，覆蓋被讀取的單元，完成隊(duì)列的更新。優(yōu)選地，所述緩存調(diào)序模塊還用于接收BANK狀態(tài)信息；所述BANK狀態(tài)信息包含可被直接操作的BANK的信息；根據(jù)BANK狀態(tài)信息生成與可被直接操作的BANK對(duì)應(yīng)命令的標(biāo)識(shí)信號(hào)；輸出所述標(biāo)識(shí)信號(hào)，以獲取隊(duì)列中最先輸入且可直接執(zhí)行操作的命令的位置信肩、ο優(yōu)選地，所述比較輸出模塊還用于在隊(duì)列中不包含與當(dāng)前操作命令之間為同BANK同ROW關(guān)系的命令時(shí)，根據(jù)所述位置信息提取與對(duì)應(yīng)的命令輸出至DDR。優(yōu)選地，上述裝置還可包括
時(shí)鐘計(jì)算模塊，用于在最先輸入的命令與當(dāng)前操作命令的關(guān)系為同BANK不同 ROW，而后續(xù)命令中又存在同BANK同ROW命令時(shí)，計(jì)算最先輸入的命令等待的時(shí)鐘數(shù)tRC ；提示模塊，用于當(dāng)tRC滿(mǎn)足時(shí)，提示停止當(dāng)前同BANK同ROW命令的輸出。本發(fā)明所提供的提高DDR控制器效率的方法或裝置，采用隊(duì)列的形式緩存用戶(hù)命令，保持了命令的先后順序；并且可以使得同BANK同ROW或者不同的命令得到提前操作，與現(xiàn)有的DDR提效方法相比，在提高DDR的帶寬效率的同時(shí)還可降低數(shù)據(jù)輸出延時(shí)，節(jié)省內(nèi)部靜態(tài)緩存的空間消耗。


圖1為現(xiàn)有技術(shù)中DDR的操作時(shí)序圖；圖2為本發(fā)明的一個(gè)實(shí)施方式中提高DDR控制器效率的方法的流程圖；圖3為本發(fā)明的一個(gè)實(shí)施例中隊(duì)列的操作示意圖；圖4為本發(fā)明的一個(gè)實(shí)施例中以隊(duì)列形式緩存并管理命令的步驟流程圖；圖5為本發(fā)明的一個(gè)實(shí)施例中獲取不同BANK命令位置的步驟流程圖；圖6為本發(fā)明的一個(gè)實(shí)施例中提高DDR控制器效率的方法的流程；圖7為本發(fā)明的一個(gè)實(shí)施方式中提高DDR控制器效率的裝置的結(jié)構(gòu)示意圖；圖8為本發(fā)明的一個(gè)實(shí)施例中提高DDR控制器效率的裝置的結(jié)構(gòu)示意圖。本發(fā)明目的實(shí)現(xiàn)、功能特點(diǎn)及優(yōu)點(diǎn)將結(jié)合實(shí)施例，參照附圖做進(jìn)一步說(shuō)明。
具體實(shí)施例方式應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。圖2示出了本發(fā)明的一個(gè)實(shí)施方式中提高DDR控制器效率的方法的流程，該流程包括以下步驟步驟S10，按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令；在一實(shí)施例中，可利用一移位寄存器實(shí)現(xiàn)按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令，例如當(dāng)有多個(gè)用戶(hù)命令輸入時(shí)，按照先后順序緩存在移位寄存器的各存儲(chǔ)單元。在一具體示例中，該移位寄存器不僅僅在頭部有命令輸出口，每個(gè)存儲(chǔ)單元也都有命令輸出口，可按隊(duì)頭至隊(duì)尾順序輸出命令，也可隨機(jī)抽取命令輸出。步驟S20，將隊(duì)列中的其它命令與當(dāng)前操作命令進(jìn)行比較，獲取與當(dāng)前操作命令之間的關(guān)系；DDR包括MC(Memory Controller，內(nèi)存控制器)模塊，該MC模塊是DDR的主控模塊，可產(chǎn)生控制命令并發(fā)送至DDR芯片，還可獲取DDR芯片中各BANK的狀態(tài)信息BANKSTATE 等。命令被緩存后，可通過(guò)MC模塊將隊(duì)列中的其它命令與當(dāng)前操作命令進(jìn)行相等比較，獲取移位寄存器中與當(dāng)前操作命令關(guān)系較好的命令，例如與當(dāng)前操作命令之間是同BANK同 ROff或者不同BANK的命令，以便進(jìn)行操作，以提高帶寬利用率。步驟S30，在最先輸入的命令處于等待狀態(tài)時(shí)，優(yōu)先提取與當(dāng)前操作命令之間為同存儲(chǔ)體BANK同行ROW的命令輸出至雙數(shù)據(jù)率同步動(dòng)態(tài)緩存DDR。在當(dāng)前操作命令在執(zhí)行操作時(shí)，最先輸入的命令處于等待狀態(tài)。但其與當(dāng)前操作命令之間的關(guān)系可能不佳，例如與當(dāng)前操作命令之間可能是同BANK但不同ROW的關(guān)系，不一定是下一個(gè)執(zhí)行命令；而等待的時(shí)間tRC又較長(zhǎng)，此時(shí)，可將上述比較結(jié)果輸出至優(yōu)先編碼器，通過(guò)優(yōu)先編碼器輸出至DDR中可MC模塊，產(chǎn)生控制命令對(duì)DDR進(jìn)行讀、寫(xiě)操作，從而在提高帶寬利用率的同時(shí)，實(shí)現(xiàn)按命令先后順序?qū)DR的操作。本發(fā)明實(shí)施方式通過(guò)以隊(duì)列形式緩存命令，并隨機(jī)抽取與當(dāng)前操作命令同BANK 同ROW的命令進(jìn)行操作，實(shí)現(xiàn)在提高DDR的帶寬效率的同時(shí)，降低了數(shù)據(jù)輸出延時(shí)，節(jié)省了內(nèi)部靜態(tài)緩存的空間消耗。參照?qǐng)D3和圖4，在一實(shí)施例中，上述步驟SlO可進(jìn)一步包括步驟S11，將先輸入的命令緩存在隊(duì)頭，后輸入的緩存在隊(duì)尾；將隊(duì)頭至隊(duì)尾按先后輸入順序排列命令，簡(jiǎn)單的保證了命令輸入的先后順序，成本較低且實(shí)現(xiàn)較為容易。步驟S12，在隊(duì)列中某個(gè)單元的命令被讀取時(shí)，將其后面的命令集體前移，覆蓋被讀取的單元，完成隊(duì)列的更新。本實(shí)施例中隊(duì)列更新也按輸入順序進(jìn)行，在下次命令輸出時(shí)也能體現(xiàn)先后順序，進(jìn)一步降低了數(shù)據(jù)輸出延時(shí)，節(jié)省了內(nèi)部靜態(tài)緩存的空間消耗。參照?qǐng)D5，上述步驟SlO還可包括步驟S14，接收BANK狀態(tài)信息；所述BANK狀態(tài)信息包含可被直接操作的BANK的信息；可利用MC模塊獲取各BANK狀態(tài)信息并輸出至移位寄存器。該BANK狀態(tài)信息以BIT MAP的形式輸入，標(biāo)識(shí)DDR當(dāng)前時(shí)刻各個(gè)BANK是否被占用或者是否可以執(zhí)行激活操作。步驟S15，根據(jù)BANK狀態(tài)信息生成與可被直接操作的BANK對(duì)應(yīng)命令的標(biāo)識(shí)信號(hào)； 上述被緩存在移位寄存器中的命令，各對(duì)應(yīng)一個(gè)DDR芯片中BANK的操作地址，根據(jù)上述 BANK狀態(tài)信息，可生成對(duì)應(yīng)命令的標(biāo)識(shí)信號(hào)，以指示該命令所對(duì)應(yīng)的BANK是否可以被立刻執(zhí)行DDR的讀或?qū)懖僮?，如此一?lái)就可以得到多個(gè)信號(hào)線，以便輸出。步驟S16，輸出所述標(biāo)識(shí)信號(hào)，以獲取隊(duì)列中最先輸入且可直接執(zhí)行操作的命令的位置信息。將上述信號(hào)線接至一優(yōu)先編碼器，就可以得到當(dāng)前時(shí)刻，最先進(jìn)入移位寄存器并且可以直接激活操作的命令所在的位置。上述步驟S30中可包括在隊(duì)列中不包含與當(dāng)前操作命令之間為同BANK同ROW關(guān)系的命令時(shí)，根據(jù)所述位置信息提取與對(duì)應(yīng)的命令輸出至DDR。例如，可通過(guò)優(yōu)先編碼器根據(jù)標(biāo)識(shí)信號(hào)對(duì)信號(hào)進(jìn)行處理提取與對(duì)應(yīng)的命令輸出至DDR。本發(fā)明實(shí)施例優(yōu)先執(zhí)行同BANK 同ROW命令，其次執(zhí)行不同BANK關(guān)系的地址，可進(jìn)一步達(dá)到提高DDR帶寬利用率的目的。參照?qǐng)D6，在一實(shí)施例中，上述方法還可包括以下步驟步驟S40，在最先輸入的命令與當(dāng)前操作命令的關(guān)系為同BANK不同ROW，而后續(xù)命令中又存在同BANK同ROW命令時(shí)，計(jì)算最先輸入的命令等待的時(shí)鐘數(shù)tRC ；步驟S50，當(dāng)tRC滿(mǎn)足時(shí)，提示停止當(dāng)前同BANK同ROW命令的輸出。在隊(duì)頭命令與當(dāng)前操作命令的關(guān)系為同bank不同row，而后續(xù)一直有同bank同row的命令出現(xiàn)時(shí)，會(huì)導(dǎo)致隊(duì)頭一直得不到服務(wù)。為了避免隊(duì)頭地址出現(xiàn)過(guò)多額外的時(shí)間等待，可以給隊(duì)頭在該情況下采用一個(gè)保護(hù)機(jī)制，通過(guò)計(jì)算隊(duì)頭地址等待的時(shí)鐘數(shù)，當(dāng)tRC滿(mǎn)足之后，向外部MC模塊發(fā)出信號(hào)，提示停止當(dāng)前同BANK同ROW命令的輸出。本發(fā)明提供一種提高DDR控制器效率的裝置，參照?qǐng)D7，在一實(shí)施方式中，該裝置包括緩存調(diào)序模塊10，用于按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令；在一實(shí)施例中， 緩存調(diào)序模塊10可以為移位寄存器，可將用戶(hù)輸入的命令按先后順序緩存在各存儲(chǔ)單元。 移位寄存器不僅僅在頭部有命令輸出口，每個(gè)存儲(chǔ)單元也都有命令輸出口，可按隊(duì)頭至隊(duì)尾順序輸出命令，也可隨機(jī)抽取命令輸出。主控模塊20，用于將隊(duì)列中的其它命令與當(dāng)前操作命令進(jìn)行比較，獲取與當(dāng)前操作命令之間的關(guān)系；在一實(shí)施例中，主控模塊20可以是DDR中的MC模塊，可產(chǎn)生控制命令并發(fā)送至DDR芯片，還可獲取DDR芯片中各BANK的狀態(tài)信息BANKSTATE等。命令被上述緩存調(diào)序模塊10緩存后，可通過(guò)MC模塊將隊(duì)列中的其它命令與當(dāng)前操作命令進(jìn)行相等比較， 獲取移位寄存器中與當(dāng)前操作命令關(guān)系較好的命令，例如與當(dāng)前操作命令之間是同BANK 同ROW或者不同BANK的命令，以便進(jìn)行操作，以提高帶寬利用率。比較輸出模塊30，用于在最先輸入的命令處于等待狀態(tài)時(shí)，優(yōu)先提取與當(dāng)前操作命令之間為同存儲(chǔ)體BANK同行ROW的命令輸出至雙數(shù)據(jù)率同步動(dòng)態(tài)緩存DDR。在一實(shí)施例中，比較輸出模塊30可以是一優(yōu)先編碼器。在當(dāng)前操作命令在執(zhí)行操作時(shí)，最先輸入的命令處于等待狀態(tài)。但其與當(dāng)前操作命令之間的關(guān)系可能不佳，例如與當(dāng)前操作命令之間可能是同BANK但不同ROW的關(guān)系，不一定是下一個(gè)執(zhí)行命令；而等待的時(shí)間tRC又較長(zhǎng)，此時(shí)，可將上述比較結(jié)果輸出至優(yōu)先編碼器，通過(guò)優(yōu)先編碼器輸出至DDR中可MC模塊，產(chǎn)生控制命令對(duì)DDR進(jìn)行讀、寫(xiě)操作，從而在提高帶寬利用率的同時(shí)，實(shí)現(xiàn)按命令先后順序?qū)DR 的操作。在一實(shí)施例中，上述緩存調(diào)序模塊10可具體用于將先輸入的命令緩存在隊(duì)頭，后輸入的緩存在隊(duì)尾；在隊(duì)列中某個(gè)單元的命令被讀取時(shí)，將其后面的命令集體前移，覆蓋被讀取的單元，完成隊(duì)列的更新。例如，可通過(guò)移位寄存器對(duì)命令進(jìn)行緩存，先進(jìn)入的命令緩存在隊(duì)列的頭部，后進(jìn)的則存在隊(duì)列的尾部，體現(xiàn)命令的先后順序。緩存調(diào)序模塊10還可用于接收BANK狀態(tài)信息；所述BANK狀態(tài)信息包含可被直接操作的BANK的信息；可利用MC模塊獲取各BANK狀態(tài)信息并輸出至移位寄存器。該BANK狀態(tài)信息以BIT MAP的形式輸入，標(biāo)識(shí)DDR當(dāng)前時(shí)刻各個(gè)BANK是否被占用或者是否可以執(zhí)行激活操作。根據(jù)BANK狀態(tài)信息生成與可被直接操作的BANK對(duì)應(yīng)命令的標(biāo)識(shí)信號(hào)；上述被緩存在移位寄存器中的命令，各對(duì)應(yīng)一個(gè)DDR芯片中BANK的操作地址，根據(jù)上述BANK狀態(tài)信息，可生成對(duì)應(yīng)命令的標(biāo)識(shí)信號(hào)，以指示該命令所對(duì)應(yīng)的BANK是否可以被立刻執(zhí)行DDR的讀或?qū)懖僮?，如此一?lái)就可以得到多個(gè)信號(hào)線，以便輸出。輸出所述標(biāo)識(shí)信號(hào)，以獲取隊(duì)列中最先輸入且可直接執(zhí)行操作的命令的位置信息。將上述信號(hào)線接至一優(yōu)先編碼器，就可以得到當(dāng)前時(shí)刻，最先進(jìn)入移位寄存器并且可以直接激活操作的命令所在的位置。在一實(shí)施例中，上述比較輸出模塊30還用于在隊(duì)列中不包含與當(dāng)前操作命令之間為同BANK同ROW關(guān)系的命令時(shí)，根據(jù)位置信息提取與對(duì)應(yīng)的命令輸出至雙數(shù)據(jù)率同步動(dòng)態(tài)緩存DDR。例如，當(dāng)上述信號(hào)線接入到優(yōu)先編碼器時(shí)，可通過(guò)優(yōu)先編碼器對(duì)信號(hào)進(jìn)行處理提取與對(duì)應(yīng)的命令輸出至DDR。參照?qǐng)D8，在一實(shí)施例中，上述裝置還包括時(shí)鐘計(jì)算模塊40，用于在最先輸入的命令與當(dāng)前操作命令的關(guān)系為同BANK不同 ROW，而后續(xù)命令中又存在同BANK同ROW命令時(shí)，計(jì)算最先輸入的命令等待的時(shí)鐘數(shù)tRC ；
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提示模塊50，用于當(dāng)tRC滿(mǎn)足時(shí)，提示停止當(dāng)前同BANK同ROW命令的輸出。在隊(duì)頭命令與當(dāng)前操作命令的關(guān)系為同bank不同row，而后續(xù)一直有同bank同 row的命令出現(xiàn)時(shí)，會(huì)導(dǎo)致隊(duì)頭一直得不到服務(wù)。為了避免隊(duì)頭地址出現(xiàn)過(guò)多額外的時(shí)間等待，可以給隊(duì)頭在該情況下采用一個(gè)保護(hù)機(jī)制，通過(guò)時(shí)鐘計(jì)算模塊40計(jì)算隊(duì)頭地址等待的時(shí)鐘數(shù)，當(dāng)tRC滿(mǎn)足之后，提示模塊50向主控模塊20發(fā)出信號(hào)，提示停止當(dāng)前同BANK同 ROW命令的輸出。以上僅為本發(fā)明的優(yōu)選實(shí)施例，并非因此限制本發(fā)明的專(zhuān)利范圍，凡是利用本發(fā)明說(shuō)明書(shū)及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專(zhuān)利保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種提高DDR控制器效率的方法，其特征在于，包括以下步驟按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令；將隊(duì)列中的其它命令與當(dāng)前操作命令進(jìn)行比較，獲取與當(dāng)前操作命令之間的關(guān)系；在最先輸入的命令處于等待狀態(tài)時(shí)，優(yōu)先提取與當(dāng)前操作命令之間為同存儲(chǔ)體BANK 同行ROW的命令輸出至雙數(shù)據(jù)率同步動(dòng)態(tài)緩存DDR。
2.如權(quán)利要求1所述的提高DDR控制器效率的方法，其特征在于，所述按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令具體包括將先輸入的命令緩存在隊(duì)頭，后輸入的緩存在隊(duì)尾；在隊(duì)列中某個(gè)單元的命令被讀取時(shí)，將其后面的命令集體前移，覆蓋被讀取的單元，完成隊(duì)列的更新。
3.如權(quán)利要求2所述的提高DDR控制器效率的方法，其特征在于，所述按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令還包括接收BANK狀態(tài)信息；所述BANK狀態(tài)信息包含可被直接操作的BANK的信息；根據(jù)BANK狀態(tài)信息生成與可被直接操作的BANK對(duì)應(yīng)命令的標(biāo)識(shí)信號(hào)；輸出所述標(biāo)識(shí)信號(hào)，以獲取隊(duì)列中最先輸入且可直接執(zhí)行操作的命令的位置信息。
4.如權(quán)利要求3所述的提高DDR控制器效率的方法，其特征在于，所述在最先輸入的命令處于等待狀態(tài)時(shí)，優(yōu)先提取與當(dāng)前操作命令之間為同存儲(chǔ)體BANK同行ROW的命令輸出至雙數(shù)據(jù)率同步動(dòng)態(tài)緩存DDR包括在隊(duì)列中不包含與當(dāng)前操作命令之間為同BANK同ROW關(guān)系的命令時(shí)，根據(jù)所述位置信息提取與對(duì)應(yīng)的命令輸出至DDR。
5.如權(quán)利要求1至3中任一項(xiàng)所述的提高DDR控制器效率的方法，其特征在于，還包括在最先輸入的命令與當(dāng)前操作命令的關(guān)系為同BANK不同ROW，而后續(xù)命令中又存在同 BANK同ROW命令時(shí)，計(jì)算最先輸入的命令等待的時(shí)鐘數(shù)tRC ；當(dāng)tRC滿(mǎn)足時(shí)，提示停止當(dāng)前同BANK同ROW命令的輸出。
6.一種提高DDR控制器效率的裝置，其特征在于，包括緩存調(diào)序模塊，用于按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令；主控模塊，用于將隊(duì)列中的其它命令與當(dāng)前操作命令進(jìn)行比較，獲取與當(dāng)前操作命令之間的關(guān)系；比較輸出模塊，用于在最先輸入的命令處于等待狀態(tài)時(shí)，優(yōu)先提取與當(dāng)前操作命令之間為同存儲(chǔ)體BANK同行ROW的命令輸出至雙數(shù)據(jù)率同步動(dòng)態(tài)緩存DDR。
7.如權(quán)利要求6所述的提高DDR控制器效率的裝置，其特征在于，所述緩存調(diào)序模塊具體用于將先輸入的命令緩存在隊(duì)頭，后輸入的緩存在隊(duì)尾；在隊(duì)列中某個(gè)單元的命令被讀取時(shí)，將其后面的命令集體前移，覆蓋被讀取的單元，完成隊(duì)列的更新。
8.如權(quán)利要求7所述的提高DDR控制器效率的裝置，其特征在于，所述緩存調(diào)序模塊還用于接收BANK狀態(tài)信息；所述BANK狀態(tài)信息包含可被直接操作的BANK的信息；根據(jù)BANK狀態(tài)信息生成與可被直接操作的BANK對(duì)應(yīng)命令的標(biāo)識(shí)信號(hào)； 輸出所述標(biāo)識(shí)信號(hào)，以獲取隊(duì)列中最先輸入且可直接執(zhí)行操作的命令的位置信息。
9.如權(quán)利要求8所述的提高DDR控制器效率的裝置，其特征在于，所述比較輸出模塊還用于在隊(duì)列中不包含與當(dāng)前操作命令之間為同BANK同ROW關(guān)系的命令時(shí)，根據(jù)所述位置信息提取與對(duì)應(yīng)的命令輸出至DDR。
10.如權(quán)利要求6至9中任一項(xiàng)所述的提高DDR控制器效率的裝置，其特征在于，還包括時(shí)鐘計(jì)算模塊，用于在最先輸入的命令與當(dāng)前操作命令的關(guān)系為同BANK不同ROW，而后續(xù)命令中又存在同BANK同ROW命令時(shí)，計(jì)算最先輸入的命令等待的時(shí)鐘數(shù)tRC ； 提示模塊，用于當(dāng)tRC滿(mǎn)足時(shí)，提示停止當(dāng)前同BANK同ROW命令的輸出。
全文摘要
本發(fā)明涉及數(shù)據(jù)通訊領(lǐng)域，提供了一種提高DDR控制器效率的方法，包括以下步驟按時(shí)序以隊(duì)列形式緩存并管理用戶(hù)命令；將隊(duì)列中的其它命令與當(dāng)前操作命令進(jìn)行比較，獲取與當(dāng)前操作命令之間的關(guān)系；在最先輸入的命令處于等待狀態(tài)時(shí)，優(yōu)先提取與當(dāng)前操作命令之間為同存儲(chǔ)體BANK同行ROW的命令輸出至雙數(shù)據(jù)率同步動(dòng)態(tài)緩存DDR。本發(fā)明還提供了一種提高DDR控制器效率的裝置本發(fā)明所提供的提高DDR控制器效率的方法或裝置，在提高DDR的帶寬效率的同時(shí)還可降低數(shù)據(jù)輸出延時(shí)，節(jié)省內(nèi)部靜態(tài)緩存的空間消耗。
文檔編號(hào)G11C7/22GK102456391SQ20101052010
公開(kāi)日2012年5月16日 申請(qǐng)日期2010年10月26日 優(yōu)先權(quán)日2010年10月26日
發(fā)明者葉紹鎮(zhèn), 徐健 申請(qǐng)人:中興通訊股份有限公司