專利名稱：存儲器件和讀取存儲器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有以下存儲單元的存儲器件和讀取存儲器件的方法，在所述存 儲單元中，兩個電極之間的電荷放電速率根據(jù)所存儲的信息的邏輯而不同。
背景技術(shù)：
已知通過向位線施加預(yù)充電電壓來讀出放電速率上的不同的非易失性存儲器件。作為可以應(yīng)用這種讀取方法的非易失性半導(dǎo)體存儲器件的代表性示例，存在(閃 存(flash))EEPR0M。另一方面，為了取代TO類型(閃存)EEPR0M，作為可以以高速重寫數(shù)據(jù)的非易失性 存儲器件，可變電阻類型的存儲器件已經(jīng)引起注意。作為可變電阻類型的存儲器件，已知所謂的ReRAM，其中去往/來自在存儲單元內(nèi) 布置的導(dǎo)電薄膜的導(dǎo)電離子的輸入/輸出時的電阻上的改變與存儲狀態(tài)相關(guān)聯(lián)(例如，參 見K. Aratani 等的"A Novel Resistance Memory with High Scalability and Nanosecond Switching", Technical Digest IEDM 2007，第 783-786 頁)。為了確保ReRAM的重寫特性、維持特性等的可靠性，并且為了將ReRAM進(jìn)一步 應(yīng)用到多值存儲器，與在一般閃存存儲器等中一樣，回顧了其中在寫入操作或擦除操作 時執(zhí)行驗證·讀取操作的方法(例如，參見JP-A-2009-26364, JP-A-2002-260377,和 JP-A-2005-510005)。在執(zhí)行一般閃存存儲器的驗證讀取操作時執(zhí)行的電流控制中，讀取電流(感測電 流)近似恒定。相應(yīng)地，通過改變存儲器晶體管柵極的電勢，驗證了不同的閾值。該操作方 法具有以下益處。根據(jù)該操作方法，操作電流恒定，并相應(yīng)地，感測定時、感測節(jié)點的負(fù)載等 幾乎不取決于要驗證的閾值。已知其中仿真(emulate)存儲元件(memory cell)的復(fù)制元件(replica cell) 用于響應(yīng)于存儲元件操作的定時來生成控制信號的技術(shù)(參見，日本專利第4044538 號、美國專利第 6，061，286 號、和 T. Suzuki 等的 “0. 3 to 1. 5V Embedded SRAM with Device-Fluctuation-Tolerant Access-Control and Cosmic-Ray-Immune Hidden-ECC Scheme”，ISSCC 2005/SESSI0N 26/STATICMEM0RY/26. 6，IEEE 2005)。這些文檔涉及基于復(fù)制元件而使用定時控制來實現(xiàn)ECC電路的高速代碼寫入或 低功耗。

發(fā)明內(nèi)容
然而，根據(jù)ReRAM，存在與閃存存儲器不同的限制。ReRAM的存儲單元僅具有兩個端子。換言之，僅僅存在與閃存存儲器的源極端和漏 極端對應(yīng)的兩個端子，并且不存在柵極端子，電流通過所述兩個端子流動。這里，在其中在 驗證操作時讀出不同電阻值的情況下，假設(shè)在讀取操作時施加到ReRAM的預(yù)充電電壓(= VR)恒定，并且ReRAM的存儲單元的電阻(元件電阻)是Rcell。在這種情況下，讀取電流變?yōu)?VR/Rcell)。這指示了當(dāng)元件電阻Rcell改變時讀取電流改變。在ReRAM的情況下，元件電阻Rcell根據(jù)所存儲的信息的邏輯而在幾個數(shù)位 (digit)上不同。相應(yīng)地，由于上述原因，所以為了以高速執(zhí)行驗證 讀取操作，感測定時的 控制是必需的，如下所述。詳細(xì)描述，當(dāng)通過根據(jù)存儲單元中的放電而減小位線的電勢(在下文中，稱為BL 電勢)來執(zhí)行驗證讀取操作時，在其中要感測的電阻較高的情況下，以低速執(zhí)行擦除 驗證 操作時BL電勢的釋放。相應(yīng)地，必需延遲感測定時。另一方面，在其中要感測的電阻較低 的情況下，以高速執(zhí)行寫入 驗證操作時BL電勢的釋放。相應(yīng)地，必需提前感測定時。當(dāng) 在寫入·驗證操作時感測定時遲到時，BL電荷消失。因此，難以執(zhí)行正常的感測操作。如上所述，最優(yōu)的感測定時根據(jù)要讀出的信息的邏輯而不同，這不僅僅限于ReRAM 的情況。換言之，當(dāng)使用其中通過執(zhí)行動態(tài)放電讀取、而不控制存儲器晶體管柵極的電壓來 讀出元件電流的幅度的方法時，即使在除了可變電阻類型存儲器之外的諸如快閃非易失性 存儲器件中，也發(fā)生最優(yōu)感測中的滯后。在下文中，將用于直接讀取預(yù)充電電荷的放電速率、而不(通過使用晶體管柵極 的電壓等)將放電電流調(diào)節(jié)為近似恒定的方法稱為“動態(tài)放電(discharge)讀取”。在動態(tài)放電讀取的情況下，當(dāng)由控制感測放大器的激活定時的電路來控制最優(yōu)感 測定時時，控制電路的復(fù)雜度增加。因而，期望提供一種存儲器件和讀取存儲器件的方法，所述存儲器件是用于執(zhí)行 所謂動態(tài)放電讀取的非易失性存儲器，包括能夠生成不引起任何錯誤判決的感測定時的配置。根據(jù)本發(fā)明實施例的存儲器件包括存儲單元、感測放大器、和復(fù)制(replica)電路。存儲單元具有兩個電極之間的電荷放電速率，所述電荷放電速率根據(jù)所存儲的信 息的邏輯而不同。感測放大器通過對連接到存儲單元的一個電極的配線的放電電勢與參考電勢進(jìn) 行比較來檢測信息的邏輯。復(fù)制電路具有用于仿真存儲單元的復(fù)制(r印lica)單元，并且根據(jù)復(fù)制單元的放 電速率來控制感測放大器的感測定時。根據(jù)上述配置，由于復(fù)制單元仿真存儲單元，所以其放電速率近似相同。另外，根 據(jù)復(fù)制單元的放電速率，控制用于檢測存儲單元的邏輯的感測放大器的感測定時。相應(yīng)地， 在其中復(fù)制單元和存儲單元被同時地放電的情況下，感測定時取決于存儲單元的放電速率 上的差別。因而，當(dāng)放電速率高時，感測定時也提前。另一方面，當(dāng)放電速率低時，感測定時 也被延遲那么多。換言之，根據(jù)放電速率來自動地調(diào)整感測定時。根據(jù)本發(fā)明另一實施例的讀取存儲器件的方法涉及從其中兩個電極之間的電荷 放電速率根據(jù)所存儲的信息而不同的存儲單元中讀出信息。在此方法中，當(dāng)執(zhí)行所述信息 的讀出時，在仿真存儲單元的復(fù)制單元的放電與存儲單元的放電同時開始時，根據(jù)復(fù)制單 元的放電速率來控制存儲單元的放電電勢的感測定時。根據(jù)本發(fā)明的實施例，提供了一種存儲器件和讀取存儲器件的方法，所述存儲器 件是執(zhí)行所謂動態(tài)放電讀取的非易失性存儲器，包括能夠生成不引起任何錯誤判決的感測定時的配置。


圖IA和IB是對于實施例和修改示例共通的存儲元件的等效電路圖。圖2是示出了器件的兩個相鄰存儲元件部分的結(jié)構(gòu)的橫截面視圖。圖3A和;3B是表示可變元件電阻器(存儲單元)的橫截面和操作的視圖。圖4是對于實施例共通的IC芯片(存儲器件)的框圖。圖5是X選擇器的電路圖。圖6是Y選擇器的電路圖。圖7是示出了兩個WL驅(qū)動器單元的電路圖。圖8是CSW驅(qū)動器單元的電路圖。圖9是表示根據(jù)第一實施例的復(fù)制(r印lica)系統(tǒng)電路連同存儲器列(memory column)的配置示例的電路圖。圖10示出了根據(jù)第一實施例的低電阻讀取操作的操作波形圖。圖11示出了根據(jù)第一實施例的高電阻讀取操作的操作波形圖。圖12是表示延遲量與放電檢測參考電壓之間關(guān)系的所計算的放電特性的視圖。圖13是表示根據(jù)第二實施例的復(fù)制系統(tǒng)電路連同存儲器列的配置示例的電路 圖。圖14是表示可以在第一和第二實施例中使用的差分放大器的示例的電路圖。圖15是表示根據(jù)修改示例的簡單放電檢測電路的示例的電路圖。
具體實施例方式將按照以下順序而利用用作示例的ReRAM來描述本發(fā)明的實施例。1.第一實施例執(zhí)行恒流放電的存儲器列電路(Memory Column Circuit)和復(fù)制 電路的示例。2.第二實施例執(zhí)行恒流放電和電荷轉(zhuǎn)變(電壓鉗(clamp)切斷操作)的存儲器 列電路和復(fù)制電路的示例3.修改示例具有本發(fā)明實施例的顯著應(yīng)用效果的簡單放電檢測電路『1.第一實施例』圖IA和IB表示對于本發(fā)明實施例共通的存儲元件的等效電路。圖IA和IB表示 寫入電流Iw的方向和擦除電流Ie的方向。然而，在該圖中，存儲元件的配置是相同的。圖IA和IB所圖示的存儲元件MC具有用作“存儲單元”的一個存儲元件電阻器 Rcell和一個存取晶體管AT。存儲元件電阻器Rcell的一端連接到板線(plate line) PL，而其另一端連接到存 取晶體管AT的源極。另外，存取晶體管AT的漏極連接到位線BL，而其柵極連接到用作“存 取線”的字線WL。在圖IA和IB中，將位線BL和板線PL表現(xiàn)為彼此垂直。然而，可以將位線BL和 板線PL布置為彼此并行。圖2表示與兩個相鄰存儲元件MC對應(yīng)的部分的器件結(jié)構(gòu)。圖2是示意性的橫截面圖，并且沒有附著陰影線。沒有被具體提及的圖2的空白部分填充有絕緣薄膜，或者配置 另一部分(其一部分)。在圖2所圖示的每個存儲元件MC中，在半導(dǎo)體襯底100中形成存取晶體管AT。詳細(xì)描述，在半導(dǎo)體襯底100中形成成為存取晶體管AT的源極(S)和漏極(D)的 兩個雜質(zhì)區(qū)，并且在其間布置的襯底區(qū)域上通過柵極絕緣薄膜來形成由多晶硅等形成的柵 極電極。這里，柵極電極配置(configure)字線札1或札2。漏極⑶被兩個存儲元件MC共享，并且連接到由第一配線層(IM)形成的位線BL。在源極⑶上，重復(fù)地堆疊柱塞(plug) 104和(由配線層形成的)裝卸墊(landing pad) 105，并且在其上形成存儲元件電阻器Rcell?？梢栽诙鄬优渚€結(jié)構(gòu)的任何層中形成存 儲元件電阻器Rcell。這里，通常要在第四到第五層上形成元件電阻器Rcell。存儲元件電阻器Reel 1具有以下薄膜配置(層壓結(jié)構(gòu))，所述薄膜配置在下部電極 101和成為板線PL的上部電極之間具有絕緣薄膜102和導(dǎo)電薄膜103。作為絕緣薄膜102材料的示例，存在SiN、SiO2, Gd2O3等。作為導(dǎo)電薄膜103材料的示例，存在包含從Cu、Ag、和Ir之中選擇的一個或多個 金屬元素的金屬薄膜、合金薄膜(例如，CuTe合金薄膜)、金屬化合物薄膜等。另外，也可以 使用除了 Cu、Agjn ^ 之外的金屬元素，只要它具有可容易電離的屬性。另外，優(yōu)選地，與 Cu、Ag、和rLx中的至少一個進(jìn)行化合的元素是S、k、和Te中的至少一個。將導(dǎo)電薄膜103 形成為“離子供應(yīng)層”。圖3A和;3B示出了添加了電流方向和所施加電壓值的示例的存儲元件電阻器 Rcell的放大視圖。圖3A和:3B示出了以下情況作為示例，其中絕緣薄膜102由SiO2B成，而導(dǎo)電薄 膜103由基于CuTe合金的(基于Cu-Te的)合金化合物形成。如圖3A所示，在下部電極101和上部電極(板線PL)之間施加將絕緣薄膜102側(cè) 作為負(fù)極側(cè)并且將導(dǎo)電薄膜103側(cè)作為正極側(cè)的電壓。例如，將位線BL接地為0[V]，并且 例如，將+3 [V]施加到板線PL。于是，在導(dǎo)電薄膜103中包含的0^8、或^ 被電離，從而具有被牽引到負(fù)極側(cè)的 屬性。金屬的導(dǎo)電離子被注入到絕緣薄膜102中。相應(yīng)地，絕緣薄膜102的絕緣屬性被劣 化，并且根據(jù)該劣化而開始具有導(dǎo)電性。結(jié)果，寫入電流Iw在圖3A所示的方向中流動。將 該操作稱為寫入(操作)或置位(操作)。與此情況相反的，如圖3B所示，在下部電極101和上部電極(板線PL)之間施加 將絕緣薄膜102側(cè)作為正極側(cè)并且將導(dǎo)電薄膜103側(cè)作為負(fù)極側(cè)的電壓。例如，將板線PL 接地為0 [V]，并且例如，將+1. 7 [V]施加到位線BL。于是，注入到絕緣薄膜102中的導(dǎo)電離子返回到導(dǎo)電薄膜103，從而被復(fù)位到其中 電阻值高的寫入之前的狀態(tài)。將該操作稱為擦除(操作)或復(fù)位(操作)。在復(fù)位狀態(tài)中， 擦除電流Ie在圖3B所示的方向中流動。在下文中，置位表示“將導(dǎo)電離子充分地注入到絕緣薄膜中”，而復(fù)位表示“從絕緣 薄膜中充分地抽取導(dǎo)電離子”。另一方面，任意地定義作為數(shù)據(jù)寫入狀態(tài)的狀態(tài)(置位或復(fù)位)和作為數(shù)據(jù)擦除 狀態(tài)的狀態(tài)。
在以下描述中，其中絕緣薄膜102的絕緣屬性被劣化、并且整個存儲元件電阻器 Rcell的電阻值一直降低到充分水平的情況對應(yīng)于數(shù)據(jù)的“寫入”(置位)。相反地，其中絕 緣薄膜102的絕緣屬性返回到原始的初始狀態(tài)、并且整個存儲元件電阻器Rcell的電阻值 一直增加到充分水平的情況對應(yīng)于數(shù)據(jù)的“擦除”(復(fù)位)。這里，在圖IA和IB所示的存儲元件電阻器Rcell的電路符號中包括的箭頭的方 向一般與置位時的(這里，寫入時的)電流方向相同。通過重復(fù)如上所述的置位和復(fù)位，實現(xiàn)用于在高電阻狀態(tài)和低電阻狀態(tài)之間可逆 地改變存儲元件電阻器Rcell的電阻值的二進(jìn)制存儲器。另外，存儲元件電阻器Rcell即 使當(dāng)停止電壓的施加時也維持?jǐn)?shù)據(jù)，由此用作非易失性存儲器。實際上，在置位時，絕緣薄膜102的電阻值根據(jù)在絕緣薄膜102中包括的金屬離子 的數(shù)量而改變。相應(yīng)地，可以將絕緣薄膜102視為其中存儲并維持?jǐn)?shù)據(jù)的“存儲層”。通過經(jīng)由使用存儲元件電阻器Rcell而配置存儲元件并布置多個存儲元件，可以 配置可變電阻類型存儲器的存儲元件陣列。通過存儲元件陣列和驅(qū)動電路(外圍電路)來 配置可變電阻類型存儲器。IC芯片的配置圖4示出了 IC芯片的框圖。所圖示的半導(dǎo)體存儲器件具有存儲元件陣列1，其中在行方向中布置(M+1)個圖 IA到;3B所示的存儲元件MC，并且在列方向中布置(N+1)個存儲元件MC，從而形成矩陣型 式。通過在相同半導(dǎo)體芯片中集成存儲元件陣列1及其外圍電路來獲取半導(dǎo)體存儲器件。 這里，“N”和“M”是相對大的自然數(shù)，并且任意地設(shè)置其特定值。在存儲元件陣列1中，在列方向中以預(yù)定的間隔來布置(N+1)條字線rnxo>到 mxN>，所述(N+1)條字線mxo>到WXN>共同地連接在行方向中排列的(M+I)個存儲元件 MC和存取晶體管AT的柵極。另外，在行方向中以預(yù)定的間隔來布置(M+1)條位線BL<0>到 BL<M>，所述(M+1)條位線BL<0>到BL<M>共同地連接在列方向中排列的(N+1)個存儲元件 MC和存取晶體管AT的漏極。另外，在列方向中以預(yù)定的間隔來布置(N+1)條板線PL，所述(N+1)條板線PL共 同地連接存儲元件電阻器Rcell的存取晶體管AT和在行方向中在其相反側(cè)上布置的節(jié)點。 將(N+1)條板線PL的一端配置為共通的并且出現(xiàn)在存儲元件陣列1的外部?？商鎿Q地，可以在列方向中縱向地布置(M+1)條板線PL。如圖4所示，外圍電路包括X(地址)解碼器(X解碼器)2、還用作Y(地址)解碼 器的預(yù)解碼器(預(yù)解碼器)3、WL驅(qū)動器4、SAIO開關(guān)73、和CSW驅(qū)動器6。另外，外圍電路 包括感測放大器(感測放大器)7、主放大器(主放大器)15、和用于每列的I/O緩沖器(輸 入/輸出緩沖器)9。此外，外圍電路包括寫入 擦除驅(qū)動器(寫入 擦除驅(qū)動器)10、控制 電路11、板極驅(qū)動器(板極驅(qū)動器)12、和邏輯塊16。在圖4中沒有示出用于基于電源電壓來生成各種電壓的電路、時鐘信號生成控制 電路等。通過使用X選擇器(該圖中未示出)作為其基本單元來配置X解碼器2。X解碼 器2是對從預(yù)解碼器3輸入的X地址信號進(jìn)行解碼并向WL驅(qū)動器4傳送基于該解碼結(jié)果 而選擇的X選擇信號X_SEL的電路。稍后，將詳細(xì)地描述X選擇器。
預(yù)解碼器3將所輸入的地址信號(地址)劃分為X地址信號和Y地址信號。預(yù)解 碼器3向X解碼器2傳送X地址信號X_SEL，并且通過使用Y解碼單元來對Y地址信號進(jìn)行 解碼。通過作為其基本單元的Y選擇器(在該圖中未示出)來配置預(yù)解碼器3的Y解碼 單元。預(yù)解碼器3是用于對所輸入的Y地址信號進(jìn)行解碼并向CSW驅(qū)動器6傳送基于該解 碼結(jié)果而選擇的Y選擇信號Y_SEL的電路。稍后，將詳細(xì)地描述Y選擇器。WL驅(qū)動器4包括用于字線WL的(N+1)個WL驅(qū)動器單元(在該圖中未示出)。 (N+i)條字線mxo>到mxN>之中的一條對應(yīng)字線連接到每個WL驅(qū)動器單元的輸出。根據(jù) 從X解碼器2輸入的X選擇信號X_SEL來選擇一個WL驅(qū)動器單元。WL驅(qū)動器單元是用于 當(dāng)被選擇時、向連接到其輸出的字線WL施加預(yù)定的電壓的電路。稍后，將詳細(xì)描述WL驅(qū)動 器單元。通過作為其基本單元的CSW驅(qū)動器單元來配置CSW驅(qū)動器6。CSff驅(qū)動器6是用 以驅(qū)動作為用于控制SAIO開關(guān)73的配線的列選擇線CSL<0>到CSL<M>的電路。稍后，將 詳細(xì)描述CSW驅(qū)動器單元。例如，通過圖4所示的單個NMOS晶體管(或PMOS晶體管)或者傳輸門來配置SAIO 開關(guān)73。這里，存在總共(M+1)個SAIO開關(guān)73，所述SAIO開關(guān)73中的每一個連接到相應(yīng) 的感測放大器7的感測輸入/輸出線SI0L。由SAIO開關(guān)73來控制感測輸入/輸出線SIOL 和一對本地輸入/輸出線(LI0和/LIO)之間的連接或斷開。在下文中，將配置SAIO開關(guān)73的每個開關(guān)假設(shè)為傳輸門。寫入擦除驅(qū)動器10和主放大器15連接到本地輸入/輸出線對(LI0和/LIO)。主放大器15是用于對由感測放大器7讀出的存儲元件數(shù)據(jù)進(jìn)行放大并通過I/O 緩沖器9而向外部I/O總線輸出該存儲元件數(shù)據(jù)的電路。寫入擦除驅(qū)動器10連接到I/O緩沖器9。寫入擦除驅(qū)動器10作為輸入而從I/O 緩沖器9接收從外部傳送的數(shù)據(jù)，并且控制感測放大器7，使得可以根據(jù)該輸入數(shù)據(jù)來改變 在感測放大器7中維持的數(shù)據(jù)。感測放大器7連接在存儲元件陣列1的一對位線(BL和/BL)與SAIO開關(guān)73之 間。感測放大器7是用于對通過處于接通狀態(tài)的SAIO開關(guān)73而從感測輸入/輸出線SIOL 輸入的位線BL的電勢上的改變與補數(shù)(complement)位線(/BL)的電勢進(jìn)行比較的差分感 測放大器?？刂齐娐?1作為輸入而接收寫入使能信號WRT、擦除使能信號ERS、和數(shù)據(jù)讀取信 號RD，并且基于所述三個信號進(jìn)行操作?？刂齐娐?1具有以下六種功能。(1)通過向感測放大器7等供應(yīng)讀取使能信號RDE和預(yù)充電信號(/PRE)來控制感 測操作的功能。在該實施例中，讀取使能信號RDE僅僅用于指引BL放電的開始(這將稍后描述)， 并且通過用于基于該讀取使能信號RDE而操作的復(fù)制系統(tǒng)電路來間接地控制實際的感測 操作(感測放大器的激活)。(2)通過向在WL驅(qū)動器4內(nèi)部布置的每個WL驅(qū)動器單元提供WL選擇使能信號 WLE來控制字線的功能
(3)通過經(jīng)由預(yù)解碼器3 (或直接地)控制CSW驅(qū)動器6來單獨地允許SAIO開關(guān) 73為導(dǎo)電或者不導(dǎo)電的功能(4)通過在寫入或擦除數(shù)據(jù)時向?qū)懭氩脸?qū)動器10提供寫入使能信號WRT或者擦 除使能信號ERS來控制操作電壓的供應(yīng)的功能(5)通過在寫入或擦除數(shù)據(jù)時、在必需時向板極驅(qū)動器12提供寫入使能信號WRT 或者擦除使能信號ERS來控制操作電壓的供應(yīng)的功能(6)通過在驗證操作時控制邏輯塊16來設(shè)置禁止控制的初始數(shù)據(jù)的功能圖4僅示出控制電路11輸出的各個控制信號的附圖標(biāo)記，稍后將描述電平上的詳 細(xì)改變。復(fù)制系統(tǒng)電路在該實施例中，除了上述配置外，還添加了用于復(fù)制操作的電路。如圖4所示，布置一個復(fù)制感測放大器(SAr印)7P，從而并聯(lián)地連接到(M+1)個感 測放大器7。另外，從控制電路11向感測放大器7和復(fù)制感測放大器7P供應(yīng)讀取使能信號 RDE和預(yù)充電信號(/PRE)。在這些信號之中，可以通過延遲電路(延遲)70向感測放大器7供應(yīng)讀取使能信 號RDE作為延遲后的輸出(RDE_Delay)。作為復(fù)制感測放大器7P的感測目標(biāo)，在存儲元件陣列1內(nèi)部布置對存儲元件MC 進(jìn)行仿真的復(fù)制元件R印C。另外，在該實施例中，針對存儲元件陣列的每列來布置施加參考電勢的、不是復(fù)制 系統(tǒng)電路的參考元件RC，以用于調(diào)節(jié)感測放大器7的差分類型。參考元件RC和復(fù)制元件 RepC兩者基本上都對存儲元件MC進(jìn)行仿真。然而，如在稍后要描述的其他實施例中的，復(fù) 制元件R印C側(cè)的電阻值可以是可改變的。在這種情況下，參考元件RC和復(fù)制元件R印C在 功能上與存儲元件MC不同，并且被稱作參考元件和復(fù)制元件。配置根據(jù)本發(fā)明實施例的“復(fù)制電路”，從而包括復(fù)制感測放大器7P和在復(fù)制元 件R印C內(nèi)部布置的復(fù)制元件電阻器Rr印。稍后，將描述復(fù)制系統(tǒng)電路和所添加的元件的功能和操作。控制系統(tǒng)電路接下來，將描述作為X解碼器2的基本配置的X選擇器和作為預(yù)解碼器3的Y解 碼器功能的基本配置的Y選擇器。隨后，將描述作為WL驅(qū)動器4的基本配置的WL驅(qū)動器 單元。圖5示出了 X選擇器20的電路的示例。通過在前級上布置的四個反相器INVO到INV3、在中間級上布置的四個與非 (NAND)電路NANDO到NAND3、和在后級上連接的其他四個反相器INV4到INV7來配置圖5 所圖示的X選擇器20。X選擇器20是用于作為輸入而接收X地址位XO和Xl并且根據(jù)解碼結(jié)果來激活 (將高電平置位到)X選擇信號X_SEL0到X-SEL3中的任何一個的電路。圖5是兩位解碼的示例。然而，可以實現(xiàn)X解碼器2，從而通過根據(jù)所輸入X地址 信號的位數(shù)而擴展圖5所示的配置或?qū)⑵湔归_為多級來響應(yīng)除了兩位之外的位的輸入。圖6示出了 Y選擇器30的電路的示例。
通過在前級上布置的四個反相器INV8到INV11、在中間級上布置的四個與非電路 NAND4到NAND7、和在后級上連接的其他四個反相器INV12到INV15來使所圖示的Y選擇器 30成形。Y選擇器30是作為輸入而接收Y地址位YO和Yl并且根據(jù)解碼結(jié)果來激活Y選擇 信號Y_SEL0到Y(jié)_SEL3中的任何一個(例如，對其設(shè)置高電平)的電路。圖6是兩位解碼的示例。然而，可以實現(xiàn)預(yù)解碼器3，從而通過根據(jù)所輸入Y地址 信號的位數(shù)而擴展圖6所示的配置或?qū)⑵湔归_為多級來響應(yīng)除了兩位之外的位的輸入。圖7是示出了兩個WL驅(qū)動器單元4A的電路圖。所圖示的被布置的WL驅(qū)動器單元4A的數(shù)目與在列方向中在WL驅(qū)動器4內(nèi)部布 置的元件的數(shù)目(N+1)相同。這些(N+1)個WL驅(qū)動器單元4A根據(jù)由圖5所示的X選擇器20等選擇(激活) 的一個X選擇信號X_SEL0或X_SEL1而操作。札驅(qū)動器單元4A根據(jù)該X選擇信號X_SEL0 或X_seli來激活字線mxo>和mxi>之一。通過與非電路NAND8和反相器INV16來配置圖7所圖示的WL驅(qū)動器單元4A。
將WL選擇使能信號WLE輸入到與非電路NAND8的一個輸入，并且將X選擇信號X_ SELO或X_SEL1輸入到其另一個輸入。另外，與非電路NAND8的輸出連接到反相器INV16的 輸入。激活或滅活(inactivate)連接到反相器INV16的輸出的字線WX0>或WX1>。圖7所示的WL選擇使能信號WLE由圖4所示的控制單元11來生成，并被供應(yīng)到 行解碼器4。圖8示出了與兩個CSL驅(qū)動器單元6A對應(yīng)的電路的示例。通過與非電路NAND12和連接到其輸出的反相器INV21來配置所圖示的CSL驅(qū)動 器單元6A。將BLI使能信號BLIE輸入到與非電路NAND12的一個輸入，并且將由圖6所示的Y 選擇器30選擇(激活)的一個Y選擇信號Y_SEL0或Y_SEL1輸入到其另一個輸入。當(dāng)一起 激活Y選擇信號Y_SEL0或Y_SEL1以及BLI使能信號BLIE(將它們設(shè)置為高電平)時，與 非電路NAND12的輸出處于低電平。相應(yīng)地，連接到反相器INV21的輸出的列選擇線CSL<0> 或CSL<1>的電勢轉(zhuǎn)變到激活電平(在此示例中，高電平)。如圖4所示，列選擇線CSL<0>或CSL<1>的電勢連接到對應(yīng)的NMOS晶體管72的 柵極。圖8所示的BLI使能信號BLIE由圖4所示的控制單元11來生成，并被供應(yīng)到CSW 驅(qū)動器6。列電路和復(fù)制系統(tǒng)電路的詳細(xì)配置示例圖9表示根據(jù)該實施例的復(fù)制系統(tǒng)電路連同存儲器列的配置示例。圖9所圖示的配置示出了以下情況，其中作為本發(fā)明實施例的應(yīng)用示例，感測放 大器是差分類型(也稱作交叉耦合鎖存類型)。然而，感測放大器可以是信號端類型。除了具有與一般配置等效的配置的核心電路7C之外，差分類型感測放大器7包括 控制讀取BL電壓VR的供應(yīng)的一個PMOS晶體管71。另外，該感測放大器7包括控制感測節(jié) 點(電勢Vo)和參考感測節(jié)點(電勢/Vo)與該對位線(BL和/BL)的連接的NMOS晶體管 72。
這里，核心電路7C表示具有鎖存電路和用于激活的一對PMOS和NMOS晶體管的配置。NMOS晶體管72作為恒流晶體管而操作。換言之，NMOS晶體管72通過在強反相區(qū) 域中執(zhí)行接通操作來控制恒定電流的流動?？梢允÷訬MOS晶體管72。然而，當(dāng)布置了 NMOS 晶體管72時，放電曲線變得接近于具有負(fù)斜率的直線，并相應(yīng)地，存在以下優(yōu)點，即可以容 易地估計對于參考電壓的確定的設(shè)置。相應(yīng)地，其中匪OS晶體管72作為恒流源而操作的 該配置是優(yōu)選的。存儲元件MC連接到位線BL，而參考元件RC連接到補數(shù)位線(/BL)。這里，參考元 件RC的可變電阻器稱為參考元件電阻器Rref。在根據(jù)本發(fā)明實施例的“復(fù)制電路”中包括的復(fù)制元件R印C包括仿真存儲元件電 阻器Rcell連同參考元件電阻器Rref的“復(fù)制單元”。復(fù)制單元是復(fù)制電阻器Rr印。復(fù)制 電阻器Rr印通過存取晶體管而連接到復(fù)制位線(/R印BL)。“放電檢測單元”的復(fù)制感測節(jié)點(電勢=Vo(MP))可以通過多個晶體管而連接到 復(fù)制位線(/R印BL)。具體地，這里，放電檢測單元包括作為“比較器單元”的示例的差分放大器54，并且 差分放大器M的反相輸入“_”成為復(fù)制感測節(jié)點。另外，例如，可以從圖4所示的控制電 路11向差分放大器M的非反相輸入“ + ”施加放電確定參考電勢VREF。為了向復(fù)制感測節(jié)點供應(yīng)讀出BL電壓VR，與在感測放大器7內(nèi)部布置的PMOS晶 體管71 —起布置根據(jù)預(yù)充電信號(/PRE)而驅(qū)動的PMOS晶體管55。在圖9中，通過附圖標(biāo)記“Cload”來表示復(fù)制感測節(jié)點的等效負(fù)載電容和感測節(jié) 點對的等效負(fù)載電容。與布置于感測放大器7側(cè)上的NMOS晶體管72類似地，用作恒流晶體管的NMOS晶 體管53連接在復(fù)制感測節(jié)點和復(fù)制位線(/R印BL)之間。例如，根據(jù)電源電壓Vdd來控制 NMOS晶體管53的柵極。兩個NMOS開關(guān)51和52串聯(lián)在恒流晶體管和復(fù)制位線(/R印BL)之間。該配置與在感測放大器側(cè)7上布置的位線對中相同。在復(fù)制BL側(cè)上布置的NMOS開關(guān)51、在位線BL側(cè)上布置的NMOS開關(guān)51、和在補 數(shù)位線(/BL)側(cè)上布置的NMOS開關(guān)51由相同的列選擇線CSL來控制，并且用作列開關(guān)。在復(fù)制BL側(cè)上布置的NMOS開關(guān)52、在位線BL側(cè)上布置的NMOS開關(guān)52、和在補 數(shù)位線(/BL)側(cè)上布置的NMOS開關(guān)52根據(jù)讀取使能信號RDE來控制，并且用作根據(jù)本發(fā) 明實施例的“放電開始開關(guān)”。另外，向復(fù)制感測放大器7P附加地布置三個NMOS開關(guān)51到53和PMOS晶體管55 的一個集合(set)。然而，該集合的串行路徑的前端開路(高阻抗HiZ)。可以省略這四個 晶體管。布置所述四個晶體管，以便通過具有與感測放大器側(cè)的配置相同的配置來統(tǒng)一化 (uniformize)控制信號的施加。除了在復(fù)制感測放大器7P內(nèi)部布置的差分放大器M之外，復(fù)制電路具有作為“激 活控制單元”的延遲電路70、異或(NOR)電路NOR、和反相器INV7C。差分放大器M的輸出連接到異或電路NOR的一個輸入，并且延遲電路70的輸出 連接到異或電路NOR的另一個輸入。12
例如，可以通過該圖所示的邏輯器件來配置延遲電路70。向延遲電路70的輸入施 加讀取使能信號RDE。根據(jù)異或電路的輸出來控制核心電路7C的激活PM0S，并且根據(jù)反相器INV7C的反 相輸出來控制核心電路7C的激活NM0S。這些激活信號稱為SAenable反相信號(/SAE)和 SAenable 信號 SAE。感測操作(讀取方法)在上述配置的前提下，將描述根據(jù)該實施例的讀取方法。圖10示出了當(dāng)參考電阻器具有低電阻時(在寫入 驗證時)的操作波形圖。在 以下描述中，將使用附圖標(biāo)記、通過簡化標(biāo)志來表示電勢等。在時刻TO處，當(dāng)接通圖10中的(C)所示的讀取使能信號RDE時，共同地接通多個 NMOS開關(guān)52。然后，由存儲元件MC、參考元件RC、和復(fù)制元件R印C 一起來開始事先在PMOS 晶體管71和55中充電的讀取BL電壓VR的電荷的釋放。由延遲電路70來與感測操作的 開始(接通RDE)同時地開始延遲。在時刻Tl處，當(dāng)復(fù)制感測節(jié)點的電勢(Vo)變?yōu)閂REF電勢時，根據(jù)差分放大器M 的反相輸出來生成復(fù)制輸出(REP_DET)，并且向異或電路NOR的一個輸入施加復(fù)制輸出。當(dāng) 生成復(fù)制輸出(REP_DET)時，不接通延遲電路70的延遲輸出(RDE_Delay)。在基于延遲電 路70的延遲量而確定的時刻Te處接通延遲輸出(RDE_Delay)。相應(yīng)地，異或電路NOR的輸出在生成復(fù)制輸出(REP_DET)同時變?yōu)椤癓”，SAenable 反相信號(/SAE)變?yōu)榧せ铍娖剑⑶襍Aenable信號SAE根據(jù)該反相信號而變?yōu)榧せ铍娖健?相應(yīng)地，在(Te之前的)時刻Tl處激活了感測放大器7 (核心電路7C)。該操作波形圖表示其中存儲元件具有低電阻的情況。因而，感測節(jié)點電勢Vo在感 測放大器的激活(Tl)之前低于VREF。相應(yīng)地，感測放大器根據(jù)參考節(jié)點(/Vo)與感測節(jié)點 電勢之間的電勢差來執(zhí)行用于大幅度放大的反相操作。圖11示出了其中放電速率低的(擦除 驗證操作時的)高電阻的情況的操作波 形圖。與接通信號RDE同時地，開始通過存儲元件的感測節(jié)點電勢(Vo)的放電和復(fù)制節(jié) 點電勢(/Vo(r印))的放電。同時，在延遲電路70中開始RDE信號的延遲。由于參考電阻器具有高電阻，所以復(fù)制輸出(REP_DET)在生成復(fù)制輸出(REP_ DET)之前升高。相應(yīng)地，生成感測放大器激活信號(SAE和/SAE)，并且將其傳送到感測放 大器7。根據(jù)感測放大器激活信號(SAE和/SAE)的升高，其中感測節(jié)點電勢對(Vo和/Vo) 變?yōu)榻徊骜詈湘i存類型SA配置的電勢(Vo和/Vo)之間的電勢差被放大。此時，由于執(zhí)行 高電阻讀取操作，所以(Vo)電勢上的降低較低，并且不產(chǎn)生感測節(jié)點對的電勢(Vo和/Vo) 的反相操作。第一實施例使用其中感測存儲元件以通過參考電阻器和存儲元件電阻器Rcell 的互補BL放電操作來輸出的方法。此時，通過與復(fù)制電阻器的電阻相同的電阻來對存儲元 件進(jìn)行放電。在這種電路中，即使當(dāng)根據(jù)噪聲等來改變VREF電勢時，也根據(jù)VREF電勢上的改變 來改變感測放大器的激活定時。相應(yīng)地，可以防止故障。相應(yīng)地，優(yōu)選地，將成為復(fù)制檢測的參考的VREF電勢設(shè)置為比VR電勢低一定程度的電壓，使得減小對于諸如噪聲之類的變化的敏感度。雖然當(dāng)VREF電勢減小時，VREF噪聲敏感度減小，從而以穩(wěn)定方式進(jìn)行操作，但是 延遲了高電阻檢測定時。作為其對策，從感測操作的開始安排使用延遲電路70的定時控制 路徑。接下來，將以定量的方式來描述根據(jù)第一實施例的操作的特性。這里，通過負(fù)載電容Cload來表示BL電容性負(fù)載到感測節(jié)點電勢Vo的添加。該 負(fù)載電容與參考BL和復(fù)制BL中幾乎相同。在這種情況下，將當(dāng)在ReRAM(電阻器)中動態(tài)地釋放負(fù)載電容器Cload的電荷時 的Vo電勢表現(xiàn)為以下等式(1)。Vo = VR*Exp{-Time/(Reell*Cload)}(1)這里，Time表示放電時間。例如，假設(shè)(在寫入 驗證讀取操作時)Rcell = 10[ΚΩ],(在普通讀取操作時) Rcell = 100[ΚΩ]，并且Rcell (擦除 驗證讀取操作)=1[ΚΩ]。另夕卜，將負(fù)載電容Cload =100[fF]固定為常數(shù)，并且對其進(jìn)行修正，使得VR = 0.3[V]，VREF = 0.15[V]，并且復(fù)制 延遲限制(延遲電路70的延遲量)=30 [ns]。圖12表示在上述假設(shè)下通過計算Vo電勢與感測定時之間的關(guān)系而獲取的放電曲線?？梢灾溃诘碗娮枳x取操作(在寫入·驗證操作時)和中等電阻讀取操作(在 普通讀取操作時)時，在RDE的RDE_Delay的延遲量(30[ns])經(jīng)過之前接通REP_DET。另一方面，可以知道，在高電阻讀取操作時(在擦除·驗證時)，在接通REP_DET之 前經(jīng)過30[ns]的延遲時間?！?.第二實施例』圖13是第二實施例的與圖9對應(yīng)的電路圖。圖13和圖9之間的差別在于，施加到NMOS開關(guān)51的柵極的電壓通過列選擇線 CSL而改變?yōu)樽鳛椤绑槲浑妷骸钡碾妷篤GATE。另外，該電壓VGATE是與列選擇線CSL同步 的信號，并且具有選擇列的功能。相應(yīng)地，BL電勢被箝位在電勢{VGATE-Vgs ( = VR)}處。該類系統(tǒng)的一個特性在于，在通過固定BL電勢來接通感測放大器激活信號(SAE 和/SAE)之前，向感測節(jié)點Vo側(cè)施加具有大幅度的感測電壓。關(guān)于這點，在第一實施例中， 感測電壓的幅度處于0[V]到作為其最大值的VR的范圍中。相反，根據(jù)第二實施例，感測電 壓的幅度處于0[V]到Vpre (在對Vpre沒有限制)的范圍中。另外，由于Vo電容性負(fù)載與 BL電容性負(fù)載彼此分開，所以Vo電容性負(fù)載針對高速操作而降低。換言之，根據(jù)該類型，當(dāng)在感測操作中根據(jù)感測節(jié)點的電勢上的增加來切斷NMOS 開關(guān)51時，其后，感測節(jié)點的電容性負(fù)載和位線BL的電容性負(fù)載彼此分開。該類型一般稱 作“電荷(charge)轉(zhuǎn)變類型”等。同樣在電荷轉(zhuǎn)變類型中，可以使用第一實施例的“復(fù)制操作+延遲限制器”的配 置，并且根據(jù)這種配置的VREF電勢可以自動繼續(xù)下去。圖14表示圖9和13所示的差分放大器M的配置示例。該配置是由該圖所示的三個NMOS晶體管附到N3以及兩個PMOS晶體管Pl和P2來配置的一般有效放大器電路?！?.修改示例』圖15表示其中使用差分放大器M的電路配置。圖15所示的配置是其中通過反相器來實現(xiàn)放電的檢測的電路。通過兩個電阻器Rp和to來形成反相器INV。通過調(diào)整用于配置反相器INV的 PMOS尺寸(Lp/Wp)和NMOS尺寸(Ln/Wn)之間的比率、PMOS源極線電阻(Rp)和NMOS源極 線電阻0 )等，可以調(diào)整放電閾值的值。這里，Lp和Ln表示晶體管的長度，而Wp和Wn表 示晶體管的柵極寬度。這種簡單放電檢測電路不耐噪聲。另外，在簡單放電檢測電路中，可以容易地改變 接通復(fù)制輸出(REP_DET)的定時。因而，按照其中根據(jù)由于噪聲等而導(dǎo)致的VREF電勢上的 改變來控制感測定時的第一和第二實施例，可以在圖15所示的電路中獲取更加顯著的應(yīng) 用效果。另外，作為另一修改示例，可以通過多個單元電阻器和用于改變所連接單元電阻 器的數(shù)目的開關(guān)來配置復(fù)制電阻器Rr印。這是用于通過改變復(fù)制感測節(jié)點的放電速率來更適當(dāng)?shù)馗淖冋{(diào)整范圍的配置?？梢酝ㄟ^布置多個復(fù)制元件R印C并且通過使用存取晶體管來從所述復(fù)制元件之 中選擇一個復(fù)制元件來獲取相同的優(yōu)點。在上述兩個實施例中，已經(jīng)作為示例描述了 ReRAM。然而，可以將本發(fā)明的實施例 廣泛地應(yīng)用于除了 ReRAM之外的、諸如相位改變存儲器之類的可變電阻類型的存儲器。另外，在諸如閃存存儲器之類的不同類型非易失性存儲器中，也存在其中可以執(zhí) 行讀取操作的情況，其中沒有執(zhí)行字線控制，換言之，電流不恒定。例如，在MCL-NOR類型 中，存在報告這種操作的示例。因而，在這種操作中，存在以下情況，其中根據(jù)讀出信息的邏 輯或者讀取操作的類型(模式)而在感測定時上存在顯著的不同。相應(yīng)地，優(yōu)選地，將本發(fā)明的實施例應(yīng)用于具有寬動態(tài)讀出電流范圍的可變電阻 類型存儲器。然而，上面提出的實施例的描述不意味著排除其向其他類型的非易失性存儲 器的應(yīng)用。根據(jù)上述的第一和第二實施例以及修改示例，在用于執(zhí)行所謂動態(tài)讀取操作的 ReRAM中，可以在根據(jù)元件放電速率的定時處激活感測放大器。相應(yīng)地，存在以下優(yōu)點，即可 以以容易的方式來實現(xiàn)故障的設(shè)計余量。另外，即使當(dāng)設(shè)置放電檢測參考電壓VREF而沒有 充分的噪聲余量時，也針對放電曲線來動態(tài)地改變放電檢測參考電壓，并因而，可以執(zhí)行對 于故障強壯的、其中VREF的設(shè)置范圍在所述數(shù)量上寬的讀取操作。本申請包含與在2009年11月10日向日本專利局提交的日本優(yōu)先權(quán)專利申請JP 2009-257468中公開的主題相關(guān)的主題，由此通過引用而合并其全部內(nèi)容。本領(lǐng)域技術(shù)人員應(yīng)該理解，只要各種修改、組合、子組合和變形處于所附權(quán)利要求 或其等效物的范圍內(nèi)，它們就可以取決于設(shè)計要求和其他因素而發(fā)生。
權(quán)利要求
1.一種存儲器件，包括存儲單元，其中兩個電極之間的電荷放電速率根據(jù)所存儲的信息的邏輯而不同；感測放大器，用于通過對連接到該存儲單元的一個電極的配線的放電電勢與參考電勢 進(jìn)行比較來檢測該信息的邏輯；以及復(fù)制電路，具有用于仿真該存儲單元的復(fù)制單元，并且根據(jù)該復(fù)制單元的放電速率來 控制該感測放大器的感測定時。
2.根據(jù)權(quán)利要求1的存儲器件，其中該復(fù)制電路包括該復(fù)制單元；放電檢測單元，用于檢測該復(fù)制單元的放電；以及激活控制單元，用于基于該放電檢測單元的放電檢測定時來生成激活定時，并且在所 生成的激活定時處控制該感測放大器的激活。
3.根據(jù)權(quán)利要求2的存儲器件，還包括放電開始開關(guān)，用于根據(jù)讀取許可信號的輸入來同時地開始該復(fù)制單元和該存儲單元 的放電，其中該激活控制單元包括延遲電路，用于對輸入的讀取許可信號進(jìn)行延遲；以及或電路，用于對延遲電路的輸出和放電檢測單元的輸出取邏輯和，并且輸出該感測放 大器的激活信號。
4.根據(jù)權(quán)利要求3的存儲器件，還包括恒流晶體管，連接到該復(fù)制單元的放電路徑和 該存儲單元的放電路徑，并且被偏置，從而操作為在強反相區(qū)域中被接通。
5.根據(jù)權(quán)利要求4的存儲器件，其中該放電檢測單元包括反相器，用于作為輸入而接 收根據(jù)該復(fù)制單元的放電而降低的復(fù)制感測節(jié)點的電勢，使用反相器閾值來確定該電勢上 的降低，并且輸出反相器的輸出的反相定時作為該放電檢測定時。
6.根據(jù)權(quán)利要求5的存儲器件，還包括以下配置，其中能夠通過該復(fù)制單元的電阻值 或該復(fù)制單元的數(shù)目來改變該復(fù)制感測節(jié)點的電勢上的降低的速度。
7.根據(jù)權(quán)利要求5的存儲器件，其中NMOS開關(guān)連接在與該存儲單元相連的位線和該感測放大器的感測節(jié)點之間，并 且連接在與該復(fù)制單元相連的復(fù)制位線和該復(fù)制感測節(jié)點之間，并且其中通過經(jīng)由將箝位電壓施加到所述兩個NMOS開關(guān)的每個柵極、而在感測操作中將 位線和復(fù)制位線的電勢鉗夾到通過將箝位電壓降低MOS晶體管的柵極和源極之間的電壓 而獲取的電壓，來關(guān)斷所述兩個NMOS開關(guān)。
8.根據(jù)權(quán)利要求4的存儲器件，其中該放電檢測單元具有用于對根據(jù)復(fù)制單元的放電而降低的復(fù)制感測節(jié)點的電勢 與放電檢測參考電勢進(jìn)行比較的比較器電路，并且輸出該比較器電路的輸出反相定時作為 該放電檢測定時。
9.根據(jù)權(quán)利要求8的存儲器件，還包括以下配置，其中能夠通過該復(fù)制單元的電阻值 或該復(fù)制單元的數(shù)目來改變該復(fù)制感測節(jié)點的該電勢上的降低的速度。
10.根據(jù)權(quán)利要求8的存儲器件，其中NMOS開關(guān)分別連接在該存儲單元連接到的位線和該感測放大器的感測節(jié)點之間，并且連接在該復(fù)制單元連接到的復(fù)制位線和復(fù)制感測節(jié)點之間，并且其中通過經(jīng)由將箝位電壓施加到所述兩個NMOS開關(guān)的每個柵極、而在感測操作中將 位線和復(fù)制位線的電勢鉗夾到通過將箝位電壓降低MOS晶體管的柵極和源極之間的電壓 而獲取的電壓，來關(guān)斷所述兩個NMOS開關(guān)。
11.根據(jù)權(quán)利要求1的存儲器件，其中該存儲單元是可變電阻類型的存儲單元，在所述 可變電阻類型的存儲單元中寫入信息的邏輯根據(jù)所施加電壓的方向而不同。
12.根據(jù)權(quán)利要求11的存儲器件，其中該存儲單元通過將具有可變電阻值的存儲層插 入在兩個電極之間來形成。
13.一種讀取存儲器件的方法，該方法包括以下步驟當(dāng)從其中兩個電極之間的電荷放電速率根據(jù)所存儲的信息的邏輯而不同的存儲單元 中讀出信息時，在用于仿真該存儲單元的復(fù)制單元的放電與該存儲單元的放電同時開始 時，根據(jù)該復(fù)制單元的放電速率來控制該存儲單元的放電電勢的感測定時。
全文摘要
一種存儲器件包括存儲單元，其中兩個電極之間的電荷放電速率根據(jù)所存儲的信息的邏輯而不同；感測放大器，用于通過對連接到該存儲單元的一個電極的配線的放電電勢與參考電勢進(jìn)行比較來檢測該信息的邏輯；以及復(fù)制電路，具有用于仿真該存儲單元的復(fù)制單元，并且根據(jù)該復(fù)制單元的放電速率來控制該感測放大器的感測定時。
文檔編號G11C16/02GK102054530SQ20101053583
公開日2011年5月11日 申請日期2010年11月1日 優(yōu)先權(quán)日2009年11月10日
發(fā)明者北川真, 吉原宏, 椎本恒則 申請人:索尼公司