專利名稱：非易失性半導體存儲器器件的制作方法
技術領域：
本發(fā)明涉及具有存儲器器件的非易失性半導體存儲器器件，在該存儲器器件中， 兩個電極之間的電荷放電速度(rate)根據(jù)存儲的信息的邏輯而不同。
背景技術：
已知通過對位線施加預充電電壓來讀出放電速度的差的非易失性存儲器器件。作為可以應用這樣的讀取方法的非易失性半導體存儲器器件的代表性的例子，有 (快閃)EEPROM。另一方面，為了替代TO型(快閃)EEPR0M，作為能夠以高速重寫數(shù)據(jù)的非易失性存 儲器器件，可變電阻型存儲器器件已經(jīng)弓丨起關注。作為可變電阻型存儲器器件，已知所謂的ReRAM，其中在導電離子輸入/輸出 到/從布置在存儲器元件內的導電膜時的電阻的改變與儲存器狀態(tài)關聯(lián)(例如，參看 K. Aratani 等人的"A Novel Resistance Memory with HighScalability and Nanosecond Switching", Technical Digest IEDM 2007，783-786 頁)。為了保證ReRAM的重寫特性、保持特性等的可靠性并且為了將ReRAM進一步應用 到多數(shù)值(multiple-valued)的存儲器，像在一般閃存等中，回顧了在寫入操作或擦除操 作時，執(zhí)行驗證·讀取操作的方法(例如，參見JP-A-200946364，JP-A-2002-260377和 JP-A-2005-510005)。在當執(zhí)行一般閃存的驗證讀取操作時執(zhí)行的電流的控制中，讀取電流(感測電 流)近似恒定。因此，通過改變存儲器晶體管的柵極電勢，驗證不同的閾值。該操作方法具 有以下優(yōu)點。根據(jù)該操作方法，工作電流恒定，相應地，感測時刻、感測節(jié)點的負載等幾乎不 取決于待驗證的閾值。

發(fā)明內容
然而，根據(jù)ReRAM，存在與閃存所不同的限制。ReRAM的存儲器元件僅具有兩個端子。換句話說，僅具有電流流經(jīng)的兩個端子，其 對應閃存的源極端和漏極端，沒有柵極端。此處，在驗證操作時讀出不同的電阻值的情況 下，假設在讀取操作時施加到ReRAM的預充電電壓(=VR)是恒定的，ReRAM的存儲器元件 的電阻(單元電阻)是Rcell。在該情況下，讀取電流變成(VR/Rcell)。這表示當單元電 阻Rcell改變時，讀取電流改變。在ReRAM的情況下，單元電阻Rcell根據(jù)存儲的信息的邏輯而有幾個數(shù)字不同。因 此，出于上述原因，為了以高速執(zhí)行驗證·讀取操作，如下所述感測時刻的控制是必須的。詳細描述，當通過根據(jù)存儲器元件中的放電降低位線的電勢(下文中，稱作BL電 勢)來執(zhí)行驗證讀取操作時，在要感測的電阻高的情況下，以低速執(zhí)行在擦除/驗證操作時 的BL電勢的放電。因此，需要遲延感測時刻。在另一方面，在要感測的電阻低的情況下，以 高速執(zhí)行寫入·驗證時的BL電勢的放電。因此，需要提前感測時刻。當在寫入·驗證操作時感測時刻晚時，BL電荷消失。因此，很難執(zhí)行正常感測操作。如上所述，最佳感測時刻根據(jù)待讀出的信息的邏輯而不同，這不僅僅限于ReRAM 的情況。換句話說，當使用通過執(zhí)行動態(tài)放電讀取而不控制存儲器晶體管的柵極的電壓來 讀出單元電流的量值的方法時，即使在不同于可變電阻型存儲器的諸如快閃EEPROM的非 易失性存儲器器件中，最佳感測時刻的滯后也會出現(xiàn)。下文中，將直接讀取預充電電荷的放電速度而不將放電電流調整(regulate)為 近似恒定的方法(通過使用晶體管的柵極的電壓等)稱作“動態(tài)放電讀取”。在動態(tài)放電讀取的情況下，當最佳感測時間由控制感測放大器的激活時刻的電路 而控制時，控制電路的復雜性增加。因此，在執(zhí)行所謂動態(tài)放電讀取的非易失性存儲器中，期望提供能夠通過校正感 測時刻的滯后而以高速執(zhí)行讀取操作的非易失性半導體存儲器器件。根據(jù)本發(fā)明的一個實施例的非易失性半導體存儲器器件包括存儲器元件；感測 放大器；以及負載電容改變單元。存儲器元件是其中兩個電極之間的電荷放電速度根據(jù)存儲的信息的邏輯而不同 的元件。感測放大器通過將與所述存儲器元件的電極之一連接的布線的放電電勢與參考 電勢相比較來檢測信息的邏輯。負載電容改變單元根據(jù)由所述存儲器元件讀出的信息的邏輯來改變放電電勢所 輸入的所述感測放大器的感測節(jié)點的負載電容、或者所述感測節(jié)點的負載電容和參考電勢 所輸入的所述感測放大器的參考節(jié)點的負載電容兩者。根據(jù)上述配置，負載電容改變單元根據(jù)由存儲器元件讀出的信息的邏輯來改變感 測放大器的感測節(jié)點的負載電容和參考節(jié)點的負載電容的其中之一或兩者。將作為例子描 述其中讀出信息的邏輯是任意的(“1”或“0”)的普通讀取操作、例如讀出信息的邏輯是 “1”的寫入·驗證讀取操作和例如讀出信息的邏輯是“0”的擦除/驗證讀取操作。在這三 種類型的讀取操作中，感測時刻的最佳值彼此不同。例如，在作為例子的ReRAM的情況下， 存儲器元件的電阻值在寫入 驗證操作時最低，其電阻值在擦除/驗證操作時最高，并且電 阻值在正常讀取時是其中間值。因此，在讀取這些不同的電阻值時，根據(jù)信息的邏輯(“1” 和“0”之間的差別)由負載電容改變單元來確定最佳負載電容。因此，通過執(zhí)行這三種類型的讀取操作，可以近似均勻化放電速度。因此，可以將 感測放大器的感測時刻均勻化為近似恒定。根據(jù)本發(fā)明的實施例，在執(zhí)行所謂動態(tài)放電讀取的非易失性存儲器中，可以提供 能夠通過校正感測時刻的不匹配來以高速執(zhí)行讀取操作的非易失性半導體存儲器器件。


圖IA和圖IB是第一至第六實施例和修改例子的共同的存儲器單元的等效電路 圖；圖2是示出器件的兩個相鄰存儲器單元部分的結構的截面圖；圖3A和圖;3B是表示可變單元電阻(存儲器元件)的截面和操作的圖；圖4是第一至第六實施例的共同的IC芯片(存儲器器件)的方框圖5是X選擇器的電路圖；圖6是Y選擇器的電路圖；圖7是示出兩個WL驅動器單元的電路圖；圖8是CSW驅動器單元的電路圖；圖9是示出根據(jù)第一實施例的存儲器元陣列的列的配置的圖；圖10示出根據(jù)第一實施例的工作波形圖；圖11示出對比例的工作波形圖；圖12示出另一個對比例的工作波形圖；圖13是表示對比例的放電曲線的計算結果的圖；圖14是表示根據(jù)第一實施例的放電曲線的計算結果的圖；圖15是說明第一修改例子的列的配置的圖；圖16是示出第一修改例子的另一列的配置的圖；圖17是示出根據(jù)第二實施例的列的配置的圖；圖18是表示在應用本發(fā)明的實施例之前的對比例的放電曲線的計算結果的圖；圖19是表示根據(jù)第二實施例的放電曲線的計算結果的圖；圖20是示出根據(jù)第三實施例的列的配置的圖；圖21A和圖21B是圖示圖20中所示的電路的操作的圖；圖22是示出根據(jù)第四實施例的列的配置的圖；圖23A和圖2 是圖示圖22中所示的電路的操作的圖；圖M是示出第五實施例及此后的對比例的配置的概念圖；圖25是示出通過使用單元電阻實現(xiàn)圖M所示的概念的對比例的列的配置的圖；圖沈是表示對比例的CR放電曲線的曲線圖；圖27是表示根據(jù)對比例的CR放電時的感測電壓的變化的曲線圖；圖28是表示當參考電阻進一步降低時的對比例的CR放電曲線的曲線圖；圖四是表示當參考電阻進一步降低時根據(jù)對比例的CR放電時的感測電壓的改變 的曲線圖；圖30是表示對比例的恒流放電曲線的曲線圖；圖31是表示根據(jù)對比例的恒流放電時的感測電壓的改變的曲線圖；圖32是表示當參考電阻進一步降低時根據(jù)對比例的恒流放電曲線的曲線圖；圖33是表示當參考電阻進一步降低時根據(jù)對比例的恒流放電時的感測電壓的改 變的曲線圖；圖34是示出根據(jù)第五實施例的連接到一對位線的列的結構的電路圖；圖35是示出根據(jù)第六實施例的連接到一對位線的列的結構的電路圖；圖36是示出根據(jù)第七實施例的連接到一對位線的列的結構的電路圖。
具體實施例方式將使用ReRAM作為例子以下列順序描述本發(fā)明的實施例。1.第一實施例具有單端型感測放大器的存儲器的基本實施例；2.第一修改例子BLI開關的器件改變的例子；
3.第二實施例作為具有單端型感測放大器的存儲器的其中執(zhí)行電荷轉移 (transition)型放電的實施例；4.第三實施例其中使用另外的電容器作為未使用的BL的布線負載的具有單端 型感測放大器的存儲器；5.第四實施例其中使用另外的電容器作為未使用的BL的布線負載的、具有含有 單端型感測放大器的存儲器的位線分層結構的實施例；6.對比例第五實施例和其后的實施例的對比例及其缺點；7.第五實施例包括其中另外的電容器連接到差分感測放大器的感測節(jié)點側和 參考節(jié)點側兩者的情況的實施例，；8.第六實施例其中調節(jié)布置在差分感測放大器的感測節(jié)點側的另外的電容器 的實施例；9.第七實施例使用差分感測放大器的存儲器的位線分層的結構的實施例。在根據(jù)本發(fā)明的一個實施例的非易失性半導體存儲器器件中，感測放大器的感測 節(jié)點的負載電容(感測側負載電容)或感測側負載電容和參考節(jié)點的參考負載電容兩者可 以被負載電容改變單元改變。下文中，將使用其中感測節(jié)點的負載電容被改變的情況作為 主要例子來描述根據(jù)此實施例的ReRAM，并且將在實施例中描述其中可以改變感測側負載 電容和參考側負載電容兩者的情況。<1.第一實施例>[存儲器單元的配置]圖IA和圖IB表示本發(fā)明的實施例的共同的存儲器單元的等效電路。圖IA和圖 IB表示寫入電流Iw的方向和擦除電流Ie的方向。然而，存儲器單元的配置在附圖中相同。圖IA和IB所示的存儲器單元MC具有一個用作“存儲器元件”的存儲器單元電阻 器Rcell以及一個存取晶體管AT。存儲器單元電阻器Rcell的一端與板線(plate line)PL連接，其另一端與存取晶 體管AT的源極連接。此外，存取晶體管AT的漏極與位線BL連接，其柵極與用作“存取線” 的字線WL連接。在圖IA和IB中，位線BL和板線PL被表示為互相垂直。然而，位線BL和板線PL 可以被布置成互相平行。圖2表示與兩個相鄰存儲器單元MC對應的部分的器件結構。圖2是示意性的截 面圖，并且陰影線不是附上的。沒有具體提及的圖2的空白部分由絕緣膜填充或配置另一 部分(其部分)。在圖2所示的每個存儲器單元MC中，存取晶體管AT形成在半導體襯底100中。詳細描述，變成存取晶體管AT的源極(S)和漏極(D)的兩個雜質區(qū)形成在半導體 襯底100中，并且由多晶硅等形成的柵極電極穿過布置在其之間的襯底區(qū)上的柵極絕緣膜 而形成。此處，柵極電極配置字線WLl和WL2。漏極(D)被兩個存儲器單元MC共用并且與由第一布線層(IM)形成的位線BL連接。在源極( ，重復堆疊插栓(plug) 104和接地墊片105 (由布線層形成)，在其上形 成存儲器單元電阻Rcell。存儲器單元電阻Rcell可以形成在多層布線結構的任何一層中。此處，單元電阻Rcell主要形成在第四到第五層上。存儲器單元Rcell具有在較低電極101和變?yōu)榘寰€PL的較高電極之間具有絕緣 膜102和導電膜103的膜配置(層壓結構)。作為絕緣膜102的材料的例子，有SiN、Si02、Gd203等。作為導電膜103的材料的例子，有包括從銅、銀和鋯中選擇的一種或多種的金屬 元素的金屬膜、合金膜(例如CuTe合金膜)、金屬化合物膜等。此外，也可以使用除了銅、銀 和鋯之外的金屬元素，只要其具有可容易電離的特性。此外，優(yōu)選與銅、銀和鋯的至少之一 結合的元素是硫、硒和碲的至少之一。導電膜103被形成為“離子供應層”。圖3A和;3B示出被添加了存儲器單元電阻Rcell添加了電流方向和施加電壓值的 例子的存儲器單元電阻Rcell的放大圖。圖3A和;3B示出了其中絕緣膜102由Si02形成、并且導電膜103由基于CuI1e合 金的合金化合物(基于銅-碲的)形成的情況作為例子。如圖3A所示，具有絕緣膜102側作為陰極側和導電膜103側作為陽極側的電壓被 施加在較低電極101和較高電極(板線PL)之間。例如，位線BL接地為0[V]，例如+3[V] 被施加到板線PL。然后，包括在導電層膜103中的銅、銀和鋯被電離從而具有被拉到陰極側的特性。 金屬的導電離子被注入絕緣膜102。因此，絕緣膜102的絕緣特性退化，并達到具有根據(jù)該 退化的導電性。結果，寫入電流Iw在圖3A所示的方向上流動。該操作稱作寫入(操作) 或設置(操作)。與該情況相反，如圖:3B所示，具有絕緣膜102側作為正極側并且導電膜103側作 為負極側的電壓被施加在較低電極101和較高電極(板線PL)之間。例如，板線PL接地為 0 [V]，并且例如+1. 7 [V]被施加到位線BL0然后，注入到絕緣膜102中的導電離子被返回到導電膜103以便被復位到在其中 電阻值為高的寫入之前的狀態(tài)。該操作稱為擦除(操作)或復位(操作)。在復位狀態(tài)中， 擦除電流Ie在圖3B所示的方向上流動。下文中，設置表示“充分地將導電離子注入到絕緣膜中”，復位表示“充分從絕緣膜 提取導電離子”。另一方面，任意定義作為數(shù)據(jù)的寫入狀態(tài)的狀態(tài)(設置或復位)以及作為數(shù)據(jù)的 擦除狀態(tài)的狀態(tài)。在下面的描述中，其中絕緣膜102的絕緣特性退化、并且整個存儲器單元電阻 Rcell的電阻值降低到充分水平的情況與數(shù)據(jù)的“寫”(設置)相對應。相反，其中絕緣膜 102的絕緣特性返回到原始的初始狀態(tài)、并且整個存儲器單元電阻Rcell的電阻值增加到 充分水平的情況與數(shù)據(jù)的“擦除”(復位)相對應。此處，包括在圖IA和圖IB所示的存儲器單元電阻Rcell的電路符號中的箭頭的 方向通常與設置時(此處，寫入時)的電流的方向相同。通過重復上述的設置和復位，實現(xiàn)了在高電阻狀態(tài)和低電阻狀態(tài)之間可逆地改變 存儲器單元電阻Rcell的電阻值的二進制存儲器。此外，存儲器單元電阻Rcell即使當停 止施加電壓時仍維持數(shù)據(jù)，由此用作非易失性存儲器。實際上，在設置時，絕緣膜102的電阻值根據(jù)包括在絕緣膜102中的金屬離子的量而變化。因此，絕緣膜102可以被視為其中存儲并維持數(shù)據(jù)的“存儲器層”。通過使用存儲器單元電阻Rcell配置存儲器單元并布置多個存儲器單元，可以配 置可變電阻型存儲器的存儲器單元陣列。可變電阻型存儲器由存儲器單元陣列和驅動電路 (外圍電路)配置。[IC芯片的配置]圖4示出IC芯片的方框圖。例示的半導體存儲器器件具有存儲器單元陣列1，在 存儲器單元陣列1中，(M+1)個圖IA至;3B所示的存儲器單元被布置在行方向上，并且(N+1) 個存儲器單元MC被布置在列方向上，從而形成矩陣樣式。半導體存儲器器件通過將存儲器 單元陣列1及其外圍電路集成在同一半導體芯片中而配置。此處，“N”和“M”是相對較大 的自然數(shù)，并且任意設置其具體數(shù)值。在存儲器單元陣列1中，共同連接在行方上對準的(M+1)個存儲器單元MC和存取 晶體管AT的柵極的(N+1)個字線mxo>至WXN>在列方向上以預定間隔布置。此外，共同 連接在列方向上對準的(N+1)個存儲器單元MC和存取晶體管AT的漏極的(M+1)個位線 BL<0>至BL<M>在行方向上以預定間隔布置。此外，在列方向上以預定間隔布置(N+1)個板線PL，該(N+1)個板線PL共同連接 存儲器單元電阻器Rcell的存取晶體管AT和在行方向的布置在其相對側的節(jié)點。(N+1)個 板線PL的一端配置成公共的并且出現(xiàn)在存儲器單元陣列1的外部?；蛘?，(M+1)個板線PL 可以縱向布置在列方向上。如圖4所示的外圍電路包括X(地址)解碼器(X解碼器)2、也用作Y(地址)解 碼器的預解碼器(PRE解碼器)3、ffL驅動器4、BLI開關5和CSW驅動器6。此外，外圍電路 包括針對每列的感測放大器(感測Amp)7和I/O緩沖器(輸入/輸出緩沖器)9。此外，外 圍電路包括寫入 擦除驅動器(寫入 擦除驅動器)10、控制電路11、板驅動器(PLATE驅 動器)12、邏輯塊16和抵消(offset)電容添加電路17?；陔娫措妷荷刹煌妷旱碾?路、時鐘信號生成控制電路等未在圖4示出。此處，抵消電容添加電路17、用于控制抵消電 容添加電路17的控制電路11、通過切換控制抵消電容添加電路17和存儲器單元陣列的電 源來控制抵消電容添加電路17和存儲器單元陣列之間的連接的開關等對應根據(jù)本發(fā)明的 實施例的“負載電容偏移(shifting)單元”。至少抵消電容添加電路17的一部分，具體地， 另外的電容部分、其連接開關等可以被布置在存儲器單元陣列1的內部。通過使用X選擇器(未在附圖中示出)作為X解碼器2的基本單元來配置X解碼 器2。X解碼器2是解碼從預解碼器3輸入的X地址信號并且向WL驅動器4發(fā)送基于解碼 結果選擇的X選擇信號X_SEL的電路。X選擇器將稍后詳細描述。預解碼器3將輸入地址信號(地址)劃分為X地址信號和Y地址信號。預解碼器 3向X解碼器2發(fā)送X地址信號X_SEL并且通過使用Y解碼單元來解碼Y地址信號。預解 碼器3的Y解碼單元由Y選擇器(未在附圖中示出)作為其基本單元而配置。預解碼器3 是解碼輸入Y地址信號和基于解碼結果選擇的Y選擇信號Y_SEL給CSW驅動器6的電路。 Y選擇器將稍后詳細描述。WL驅動器4包括字線WL的(N+1)個WL驅動器單元(未在附圖中示出)。(N+1) 個字線mxo>至mxN>中的一個相應字線連接到每個WL驅動器單元的輸出。根據(jù)從χ解 碼器2輸入的X選擇信號X_SEL來選擇一個WL驅動器單元。WL驅動器單元是當被選擇時向與其輸出連接的字線WL施加預定電壓的電路。WL驅動器單元將稍后詳細描述。CSff驅動器6由CSW驅動器單元作為其基本單元而配置。CSW驅動器6是驅動作 為用于控制BLI開關5的布線的列選擇線CSL<0>至CSL<M>的電路。CSW驅動器單元將稍 后詳細描述。BLI開關5例如是單個的NMOS晶體管(或PMOS晶體管)或一組如圖4所示的由 轉移柵(transfer gate)配置的開關51。此處，存在總共(M+1)個每個與各自的位線BL連 接的開關51。此處，配置BLI開關5的每個開關被假設為轉移柵。寫入·擦除驅動器10與I/O緩沖器9連接。寫入·擦除驅動器10接收從I/O緩 沖器9接收從外部發(fā)送的數(shù)據(jù)作為輸入，并且控制感測放大器7使得被維持在感測放大器 7中的數(shù)據(jù)可以根據(jù)輸入數(shù)據(jù)來改變。感測放大器7的輸出節(jié)點與I/O緩沖器9連接。感測放大器7將位線BL的電勢 的變化同參考電勢相比較，其中位線BL的電勢經(jīng)過處于接通(ON)狀態(tài)的開關51輸入?？刂齐娐?1接收寫使能信號WRT、擦除使能信號ERS和數(shù)據(jù)讀取信號RD作為輸 入，并且基于該三個信號而工作?？刂齐娐?1具有下列五種功能。(1)通過向布置在WL驅動器4內部的每個WL驅動器單元提供WL選擇使能信號 WLE來控制字線的功能；(2)通過經(jīng)預解碼器3(或直接)控制CSW驅動器6來單獨使得開關51導電或不 導電的功能；(3)通過在寫入或擦除數(shù)據(jù)時向寫入 擦除驅動器10提供寫使能信號WRT或擦除 使能信號ERS來控制工作電壓的供應的功能；(4)通過在寫入或擦除數(shù)據(jù)時在需要時向板驅動器12提供寫使能信號WRT或擦除 使能信號ERS來控制工作電壓的供應的功能；(5)通過在驗證操作時控制邏輯塊16來設置禁止控制的初始數(shù)據(jù)的功能。在圖4中僅示出由控制電路11輸出的各種控制信號的附圖標記，電平的詳細改變 將稍后描述。[控制系統(tǒng)電路]接下來，將描述作為X解碼器2的基本配置的X選擇器和作為預解碼器3的Y解 碼器功能的基本配置的Y選擇器。隨后，將描述作為WL驅動器4的基本配置的WL驅動器 單元。圖5示出X選擇器20的電路的例子。圖5所示的X選擇器20由布置在前一級的 四個反相器INVO至INV3、布置在中間級的四個NAND電路NANDO至NAND3和其他四個連接 在后一級的反相器INV4至INV7而配置。X選擇器20是接收X地址位XO和Xl作為輸入并 且根據(jù)解碼結果激活X選擇信號X_SEL0至X_SEL3的任一個(例如將其設置為高電平)的 電路。圖5是兩位解碼的例子。然而，X解碼器2可以被實現(xiàn)為根據(jù)輸入的X地址信號的 位數(shù)、通過將圖5所示的配置擴展或開發(fā)成多級來響應不同于兩位的位的輸入。圖6示出Y選擇器30的電路的例子。例示的Y選擇器30由布置在前一級的四個 反相器INV8至INVll、布置在中間級的四個NAND電路NAND4至NAND7和其他四個連接在后 一級的反相器INV12至INV15而配置。Y選擇器30是接收Y地址位YO和Yl作為輸入并且 根據(jù)解碼結果激活Y選擇信號Y_SEL0至Y_SEL3的任一個(例如將其設置為高電平)的電路。圖6是兩位解碼的例子。然而，預解碼器3可以被實現(xiàn)為根據(jù)輸入的Y地址信號的位 數(shù)、通過將圖6所示的配置擴展或開發(fā)成多級來響應不同于兩位的位的輸入。圖7是示出兩個WL驅動器單元4A的電路圖。例示的所布置的WL驅動器單元4A 的數(shù)量與在列方向在WL驅動器4內部布置的單元的數(shù)量(N+1)相同。該(N+1)個WL驅 動器單元4A根據(jù)圖5所示的由X選擇器20選擇(激活)的一個X選擇信號X_SEL0或X_ SELl等來工作。札驅動器單元4A根據(jù)X選擇信號X_SEL0或X_SEL1來激活字線WX0>至 WL<1> 的之一。圖7例示的虬驅動器單元4A由NAND電路NAND8和反相器INV16而配置。WL選 擇使能信號WLE被輸入到NAND電路NAND8的一個輸入，并且X選擇信號X_SEL0或X_SEL1 被輸入到其另一個輸入。此外，NAND電路NAND8的輸出與反相器INV16的輸入連接。與反 相器INV16的輸出連接的字線mxo>或mxi>被激活或禁止活動。圖7所示的WL選擇使能信號WLE由圖4所示的控制電路11生成并且被提供給行 解碼器4。圖8示出對應兩個CSL驅動器單元6A的電路的例子。例示的CSL驅動器單元6A 由NAND電路NAND12和與NAND12的輸出連接的反相器INV21而配置。BLI使能信號BLIE被 輸入到NAND電路NAND12的一個輸入，并且由圖6所示的Y選擇器30選擇(激活)的一個 Y選擇信號Y_SEL0或Y_SEL1被輸入到NAND電路NAND12的另一個輸入。當Y選擇信號Y_ SELO或Y_SEL1和BLI使能信號BLIE被一起激活時(被設置為高電平)，NAND電路NAND12 的輸出處于低電平。因此，與反相器INV21的輸出連接的列選擇線CSL<0>或CSL<1>的電 勢變換成激活的電平(在該例子中是高電平)。列選擇線CSL<0>或CSL<1>的電勢，如圖4 所示，與相應的NMOS晶體管72的柵極連接。圖8所示的BLI使能信號BLIE由圖4所示的控制電路11生成，并且被提供給CSW 驅動器6。[列電路的配置和用于添加抵消電容的配置]圖9中，根據(jù)本實施例的列電路的配置的示意圖與圖4所示的抵消電容添加電路 17的電路的例子一起示出。在圖9例示的配置中，為了便于描述，存儲器單元電阻Rcell 表示包括對于一個位線BL的包括低電阻存儲器單元和高電阻存儲器單元的兩個存儲器單 元。低電阻存儲器單元的存取晶體管的柵極與字線WLl連接，高電阻存儲器單元的存取晶 體管的柵極與字線WL2連接。在圖9中，位線BL的負載電容由附圖標記“Cbl”指示的等效 電容表示。配置BLI開關5(圖4)的開關51連接在位線BL和感測放大器7A的感測節(jié)點(非 反相的輸入“ + ”)之間。在圖9中，感測節(jié)點的電勢由感測節(jié)點電勢Vo表示。預定的參考 電勢Vref被輸入到感測放大器7A的反相的輸入“-”?？刂谱x取施加電壓VR的施加的預充電晶體管(PMOS) 71連接到感測節(jié)點。雖然未 在圖4中示出，但是預充電晶體管71的柵極根據(jù)從控制電路11提供的預充電信號(/PRE) 而被控制。或者，預充電晶體管71可以連接到位線BL側。讀取施加電壓VR被設置為讀取 干擾不出現(xiàn)在與作為讀取數(shù)據(jù)的目標的位線BL連接的存儲器單元不同的存儲器單元中的 電平。圖9所示的抵消電容添加電路17的基本配置包括多個(此處四個)另外的電容器Coffset和多個(此處四個)控制另外的電容器與感測節(jié)點的連接的開關171。開關171在 本例子中由轉移柵配置。這樣，多個(此處四個)反轉作為轉移柵的控制信號的電容器選擇 信號Csel<0>至Csel<3>的反相器被布置。例如電容器選擇信號Csel<0>至Csel<3>(= Csel<3:0>)基于抵消電容添加電路17內部的寫入·使能信號WRT和擦除使能信號ERS生 成，其中寫入使能信號WRT和擦除使能信號ERS從圖4所示的控制電路11提供。如上所述，圖9所示的配置特征在于位線BL和感測節(jié)點電勢Vo通過開關連接作 為低電阻連接，此外，布置了可以被切換到感測節(jié)點電勢Vo的另外的電容器Coffset。雖 然未在附圖中具體示出，但是另外的電容器Coffset的配置由MOS電容(柵極電極和溝道 之間的電容)、柵極和源極或漏極之間的重疊電容等實現(xiàn)。當布局區(qū)充足時，另外的電容器 Coffset可以由MIM電容器配置。[讀取操作]圖10表示根據(jù)第一實施例的讀取操作時的電壓和信號的波形圖。當字線WL處于 “L”的禁止活動(OFF)電平時，預充電信號(/PRE)處于“L”的激活電平，并且感測節(jié)點電勢 Vo和BL電勢被讀出以便以施加電壓VR充電。接下來，字線WLl被激活(0N)，并且預充電 信號(/PRE)被釋放為“H”的禁止活動電平。因此，感測節(jié)點電勢Vo和BL電勢在存儲器單 元中從作為其開始點的時間Tl開始放電。假設字線WLl是處于低電阻狀態(tài)的存儲器單元。 此時，由于電容器選擇信號Csel<3:0> = #E,即另外的電容器Coffset，感測節(jié)點電勢Vo的 負載處于增加的狀態(tài)。因此，存在感測節(jié)點電勢Vo的放電速度(rate)下降的效果。接下來，當字線WL2導通時，類似地，感測節(jié)點電勢Vo和BL電勢在存儲器單元中 從作為其開始點的時間T2開始放電。假設字線WLl是處于高電阻狀態(tài)的存儲器單元。此 時，由于電容器選擇信號Csel<3:0> = #3,即另外的電容器Coffset，感測節(jié)點電勢Vo的負 載處于降低的狀態(tài)。因此，存在感測節(jié)點電勢Vo的放電速度增加的效果。如上所述，在另外的電容器Coffset之間切換使得抵消由于存儲器單元的電阻引 起的感測節(jié)點電勢Vo的放電速度的差的方法是根據(jù)本實施例的讀取方法的關鍵點。[對比例]下文中，通過將上述讀取方法同對比例比較，將進一步闡明放電速度被均勻化以 便允許感測時刻一致的本發(fā)明的實施例的優(yōu)點。圖11示出在不執(zhí)行另外的電容器Coffset 之間的切換(另外的電容器Coffset的電容被固定為小的值)的情況下的波形圖。在圖11 的情況下，在當高電阻讀取操作從作為其開始點的時間T2開始執(zhí)行時的放電中，放電速度 與圖10的情況中的放電速度相等。另一方面，可以知道，在當?shù)碗娮枳x取操作從作為其開 始點的時間Tl開始執(zhí)行時的放電中，電荷立即消失。假設感測時刻被設置為足夠使得BL 電勢根據(jù)從圖10和圖11所示的T2作為其開始點而執(zhí)行的放電而落在參考電勢Vref以下 的時刻。在該情況下，在從圖11所示的時間Tl作為其開始點執(zhí)行的低電阻讀取操作中，難 以感測到電勢。圖12示出在不執(zhí)行另外的電容器Coffset之間的切換并且另外的電容器Coffset 的電容被固定為大的值的情況下的波形圖。在圖12的情況下，在當?shù)碗娮枳x取操作從時間 Tl作為其開始點執(zhí)行時的放電中，放電速度適合于通過使用感測放大器的讀出操作。然而， 在當高電阻讀取操作從時間T2作為其開始點執(zhí)行時的放電中，另外的電容器Coffset的設 置電容值太大。因此，感測節(jié)點電勢Vo的負載高，感測速度極度降低。
[基于具體例子的本發(fā)明的實施例的優(yōu)點]接下來，將通過使用具體阻值以定量的方法描述本發(fā)明的實施例的優(yōu)點。此處，假 設在將讀出的BL電壓VR提供給感測節(jié)點電勢Vo時的感測放大器輸入部分的負載電容(不 包括位線負載的負載的電容)為Cload。在該情況下，在(SA輸入部分)的負載電容Cload 的電荷被ReRAM(電阻)動態(tài)放電時的感測節(jié)點電勢Vo由下列公式(1)表示。Vo = VRXexp {-(Time ) / (Rcell XCload)} (1)此處，“(Time)”表示放電時間。假設Rcell (在寫入驗證讀取操作時)=10[ΚΩ]、 Rcell (在普通讀取操作時)=100[ΚΩ]，并且Rcell (在擦除驗證讀取操作時)=1[ΜΩ]。圖13是未應用本發(fā)明的實施例的情況的放電特性圖，其中Cload = 100[fF]恒 定。此時，例如，當感測時刻是40[ns]時，對于普通讀取操作和低電阻讀取操作，Vo=大約 O [V]，并且難以確定信息。即使當縮短從放電開始到感測時刻的時間時，普通讀取操作的放 電速度高，并且低電阻讀取操作的放電速度更高。這樣，難以設置最佳感測時刻。圖14是在通過控制圖9所示的抵消電容添加電路17而減輕放電速度的差的情況 下的放電特性圖。根據(jù)基于讀出信息的邏輯確定的讀取操作的類型來控制抵消電容添加電 路17。換句話說，抵消電容添加電路17依賴于讀取操作是普通讀取操作(邏輯=任意)、寫 入驗證讀取操作(邏輯=“1”)還是擦除驗證讀取操作(邏輯=“0”)來選擇另外的電容 Coffset的最佳值，并且將對應的另外電容添加到感測節(jié)點的負載。圖14表示在通過仿真 計算獲取的加法之后的放電曲線。此外，類似于圖13的情況，單元電阻Rcell (在寫入驗證 讀取操作時)=10[ΚΩ]、Rcell (在普通讀取操作時)=100[KΩ ]以及Rcell (在擦除驗 證讀取操作時)=1[ΜΩ]。此外，Cload(在寫入驗證讀取操作時)=1500[fF]、Cload(在 普通讀取操作時)= 300[fF]以及Cload(在擦除驗證讀取操作時)=100[fF]。從圖14中，顯然在大約10[ns]到大約50[ns]的放電時間的寬時刻范圍內，沒有 出現(xiàn)電荷的消失，并且也確保了感測節(jié)點電勢Vo的電壓幅度。因此，感測時刻可以設置在 例如大約10 [ns]到大約50 [ns]的范圍內。<2.第一修改例子〉接下來，將描述關于BLI開關的第一實施例的修改例子。圖15表示包括第一修改 例子的第一列配置的電路圖。在圖15所示的配置中，連接感測節(jié)點電勢Vo和位線BL的開 關51從轉移柵(第一實施例)改變?yōu)镹MOS晶體管。圖16表示包括第一修改例子的第二列配置的電路圖。在圖16所示的配置中，連 接感測節(jié)點電勢Vo和位線BL的開關51從轉移柵(第一實施例)改變?yōu)镻MOS晶體管。具有第一列和第二列配置的開關51用作通過低電阻來連接感測節(jié)點電勢Vo和位 線BL的開關。因此，上述開關具有與第一實施例的轉移柵(開關51)的功能相同的功能。 然而，在如下電壓范圍和元件的數(shù)量方面存在差異，在該電壓范圍中，感測節(jié)點電勢Vo和 位線BL可以通過低電阻連接。取決于工作電壓范圍，從成本的角度看，可以用轉移柵替換 具有第一列配置的NMOS晶體管或具有第二列配置的PMOS晶體管。<3.第二實施例>圖17表示包括根據(jù)第二實施例的列配置的電路圖。在圖17例示的列配置中， 當與圖9所示的列配置相比較時，NMOS開關52被添加在感測節(jié)點電勢Vo和位線BL之 間。電壓VGATE被施加到NMOS開關52的柵極作為“箝位電壓”。因此，BL電勢被箝位到{VGATE-Vgs ( = VR)}的電勢。在圖9，預充電電壓由附圖標記“VR”表示。但是，可以被設 置為不同電壓的預充電電壓Vpre被施加到再充電晶體管71的源極。
作為該系統(tǒng)的一個特性，通過固定BL電勢，在感測節(jié)點電勢Vo側確保了感測電壓 的大幅度。關于這點，在第一實施例中，感測電壓的幅度的最大值是0[v]到讀取施加電壓 VR。相反，在第二實施例中，由于感測電壓的幅度是0[V]到預充電電壓Vpre (對Vpre沒有 限制)，因此可以進行電壓設置從而增加感測電壓的幅度。此外，在這種類型中，在感測操 作中，當隨著感測節(jié)點電勢的增加而切斷NMOS開關52時，此后，感測節(jié)點的電容負載和位 線BL的電容負載互相分開。因此，感測節(jié)點的電容負載降低從而適合高速操作。通常，這 種類型稱為“電荷轉移類型”等。同樣在電荷轉移類型中，可以有效執(zhí)行在第一實施例中執(zhí)行的另外的電容器 Coffset及其開關的連接。工作控制方法和工作波形圖與第一實施例中的相同。這樣，下文 中，將僅給出定量的對比。假設感測節(jié)點的電容負載是Cload，感測節(jié)點的預充電電壓Vpre是1. 8 [V]，讀取 施加電壓VR是0. 1 [V]。在該情況下，在(SA輸入部分的)電容負載Cload的電荷在ReRAM 單元(電阻)中動態(tài)放電時的感測節(jié)點的電勢Vo被表示為下列公式O)。Vo = Vpre- {(Time) * (VR/Rcell) /Cload} (2)此處，“(Time)”表示放電時間。假設Rcell (在寫入驗證讀取操作時)=10[ΚΩ]、 Rcell (在普通讀取操作時)=100[KΩ ]以及Rcell (在擦除驗證讀取操作時)=1[ΜΩ]。圖18是未應用本發(fā)明的實施例的情況的放電特性圖，其中Cload = 100[fF]被固 定為恒定。在電荷轉移類型中，放電關于時間線性變化(以直線的形狀)。此時，可以設置 感測時刻的時間范圍幾乎不存在。因此，難以確定信息。圖19是其中通過控制圖17所示的抵消電容添加電路17減輕放電速度的差的情 況的放電特性圖。根據(jù)基于讀出信息的邏輯確定的讀取操作的類型來控制抵消電容添加電 路17。換句話說，抵消電容添加電路17依賴于讀取操作是普通讀取操作(邏輯=任意)、寫 入驗證讀取操作(邏輯=“1”)還是擦除驗證讀取操作(邏輯=“0”)來選擇另外的電容 Coffset的最佳值，并且將對應的另外的電容添加到感測節(jié)點的負載。圖19表示在通過仿 真計算獲取的加法之后的放電曲線。此外，類似于圖18的情況，單元電阻Rcell (在寫入驗 證讀取操作時)=10[KQ]、Rcell (在普通讀取操作時)=100 [K Ω ]以及Rcell (在擦除驗 證讀取操作時)=1[ΜΩ]。此外，Cload (在寫入驗證讀取操作時)=200 [fF]、Cload (在 普通讀取操作時)=50[fF]以及Cload(在擦除驗證讀取操作時)=10[fF]。從圖19中，顯然在大約10[ns]到大約60[ns]的放電時間的寬時刻范圍內，沒 有出現(xiàn)電荷的消失，并且還確保了感測節(jié)點電勢Vo的電壓幅度。因此，可以在例如大約 10[ns]到大約60[ns]的范圍內設置感測時刻。<4.第三實施例〉圖20表示成為第三實施例的前提的列結構圖。在圖20例示的列結構中，布置在列 方向的存儲器單元列共享一個感測放大器7A。具體地，直到目前描述的列配置圖(圖9和 圖15至圖17)所示的抵消電容添加電路17被布置在圖4所示的存儲器單元陣列1外部， 并且一個另外的存儲器單元列被布置在該部分中。下文中，現(xiàn)有的位線BL由較高位線BLu 表示，另外的存儲器單元列的位線由較低位線BLd表示。
在這樣的SA共享列結構中，通過使用感測放大器7A來執(zhí)行讀取操作的存儲器單 元列是較高位線Blu和較低位線BLd之一。換句話說，當較高位線BLu是讀出操作的目標 時，不使用較低位線BLd。另一方面，當較低位線BLd是讀出操作的目標時，不使用較高位線 BLu。這樣的SA共用結構是已知的結構。通常，未使用的存儲器單元列的位線通過開關 51與作為操作目標的存儲器單元列的位線的負載分離以便減少操作。在該實施例中，通過控制如上所述分離位線的負載的情況和沒有刻意分離位線的 負載的情況，實現(xiàn)了等效于上述其他實施例的抵消電容添加電路17(圖9等)的電容添加 功能的功能。雖然抵消電容添加電路17(圖9等)可以設置另外的電容器Coffset的多個 電容值，但是在此情況下，僅有一種類型的另外的電容值(僅未使用的存儲器單元列的位 線的負載的電容值)。因此，切換位線的負載的電容等的開關也對應于根據(jù)本發(fā)明的實施例 的“負載電容改變單元”的一部分。圖21A和圖21B表示與圖20類似的圖，其中作為操作目標的位線由粗線表示，并 且添加了開關51的導通和截止狀態(tài)。作為圖21A和圖21B表示的具體例子，將以定量的方 式描述電容控制操作。在圖21A和21B中，當選擇了布置在感測放大器7A的較高側的低電 阻存儲器單元時，字線WLl處于接通狀態(tài)，字線WL2處于斷開狀態(tài)。此時，布置在感測放大 器7A的較低側的位線BLu處于非工作(字線WL3和WL4處于斷開狀態(tài))。處于非工作的 較低位線BLu被用作另外的電容器Coffset。當如圖21A所示工作時，另外的電容Coffset =Cbl，感測節(jié)點的電容負載變成(Cload+2*Cbl)。另一方面，如圖21B所示，當選擇了布置在感測放大器7A的較高側的高電阻存儲 器單元時，字線WL2改變?yōu)榻油顟B(tài)，字線WLl改變?yōu)閿嚅_狀態(tài)。此外，在圖21A中導通的 較高開關51u和較低開關51d中，較低開關51截止。因此，另外的電容Coffset = O [V]，感 測節(jié)點的電容負載變成(Cload+l*Cbl)。<5.第四實施例〉在第四實施例中，與上述第三實施例類似，未使用的布線電容用作另外的電容。然 而，在第三實施例中，另外的電容的值的變化不夠充分。因此，解決該問題的實施例將作為 第四實施例來描述。圖22表示變?yōu)榈谒膶嵤├那疤岬牧信渲脠D。圖9和圖15至圖17所示的位線 沒有分層。相反，在如圖22所例示的列配置中，根據(jù)本實施例，在其他實施例中以附圖標記 “BL”表示的位線被分層為全局位線GBL和局部位線LBL。全局位線GBL與感測放大器7A連 接，多個(此處四個)存儲器單元行與一個全局位線GBL并行連接。此處，圖9和圖15至 圖17所示的(位線阻隔)開關51被布置在每個存儲器單元行和全局位線GBL的連接位置 處的開關51_1至51_4替代。開關51_1至51_4是用作圖9等所示的開關51和開關171的開關。換句話說， 這四個并行開關用作對于包括作為讀取操作目標的存儲器單元的存儲器單元行的圖9所 示的開關51等的功能，以及用作對于未使用的存儲器單元行的圖9所示的開關171的功 能。在未使用的存儲器單元行中，與開關51_1至51_4的各端連接的局部位線LBLl至LBL4 的電容負載完成了等效于布置在如圖9等所示的抵消電容添加電路17內的另外的電容器 Coffset的功能。
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在上述位線分層的結構中，通過使用感測放大器7A執(zhí)行讀取操作的存儲器單元 通過導通開關51_1至51_4之一并截止其他的開關來選擇包括存儲器單元的存儲器單元 行。因此，一個局部位線LBL通過全局位線GBL與感測放大器7A的感測節(jié)點連接。此外， 通過導通共享與該感測節(jié)點連接的局部位線LBL的多個存儲器單元的一個位線，選擇作為 操作目標的存儲器單元。圖23A和圖2 表示與圖22類似的圖，其中與感測節(jié)點電連接的分層的位線由粗 線表示，并且添加了開關的導通和截止狀態(tài)。作為圖23A和圖23B中表示的具體例子，將以 定量的方式描述電容控制操作。圖23A和圖2 是其中字線WL3或字線WL4被導通并且與 其連接的低電阻存儲器單元被選擇的例子。當與低電阻讀出存儲器單元連接的字線WL3接通時，其他字線被斷開。此外，由于 需要感測節(jié)點的負載電容的添加，因此所有開關51_1至51_4被導通。在如圖23A所示的 狀態(tài)中，另外的電容Coffset = 3*Cbl，感測節(jié)點的電容負載變成(Cload+Cgbl+4*Cbl)。此 處，“Cgbl”表示全局位線GBL的負載電容。圖2 表示與字線WL4連接的高電阻存儲器單元被選擇的情況。在該情況中，當 執(zhí)行高電阻讀取操作時，期望感測節(jié)點的電容負載降低。這樣，如在低電阻讀取操作中，不 使用非工作的BL。在如圖2 所示的狀態(tài)中，另外的電容Coffset = 0，感測節(jié)點的電容負 載變成(Cload+Cgbl+l*Cbl)。根據(jù)上述第一至第四實施例和第一修改例子，在執(zhí)行所謂動態(tài)讀取操作的ReRAM 中，增加了單端型感測放大器的時刻設置的范圍。因此，獲得能夠以容易的方式實現(xiàn)故障 (malfunction)的設計余量的有益效果。下文中，將描述根據(jù)本發(fā)明的實施例的、具有差分放大型感測放大器的ReRAM。在 差分放大型感測放大器的情況中，諸如電阻或電容的參考節(jié)點的負載被改變以便增加參數(shù) 的數(shù)量。因此，需要通過以定量的方式使用數(shù)值公式來描述根據(jù)本發(fā)明的實施例的優(yōu)點。因 此，在以下給出的實施例的描述之前，首先將描述沒有應用本發(fā)明的實施例的對比例。<6.對比例〉在差分放大型感測放大器的驗證讀取操作中，與單端型類似，重復寫操作，直到低 電阻狀態(tài)電阻Rset的值小于設置 驗證閾值(Rth-set)。然后，當條件“Rset < (Rth-set)，， 滿足時，寫操作成功。另一方面，在高電阻狀態(tài)驗證·讀取操作中，重復寫操作直到復位電 阻Rreset的值大于復位 驗證閾值(Rth-reset)。然后，當條件“Rreset > (Rth-reset) ” 滿足時，寫操作成功。當普通數(shù)據(jù)讀取操作的確定閾值是Rth時，(Rth-set) < Rth < (Rth-reset)。 因此，在設置·讀取操作中、普通讀取操作中和復位·讀取操作中的確定閾值具有不同于 (Rth-set)、Rth 禾口(Rth-reset)的值。此處，{Rth- (Rth-set)}禾口 {(Rth-reset) -Rth}是 Rset 禾口 Rreset 的可靠度余量。如上所述，即使非易失性類型的二進制存儲器也需要多數(shù)讀取電路。此外，用于讀 取除了二進制存儲器的值之外的多個值的復雜讀取電路也是以多個值寫入數(shù)據(jù)的存儲器 所需的。圖M是示出根據(jù)該對比例的多值讀取電路的實施的例子的電路圖。在如圖對所 示的電路中，沒有清楚示出差分放大型感測放大器7B的具體配置。然而，差分放大器型感測放大器具有其中對每個閾值執(zhí)行在參考電阻之間的切換的電路配置。在圖M所示的電路中，存在如下缺點。作為確定兩個電阻器之間的量值關系的差 分感測放大器7B，可以使用如圖25所示的電路。圖M所示的存儲器單元由一個二極管D 和一個可變電阻R配置。另一方面，圖25所示的存儲器單元由一個晶體管T和一個可變電 阻R配置。雖然存在這樣的差異，作為差分感測放大器7B，在兩電路中可以使用相同的存儲 器單元。如圖25所示，控制向一對位線BL和/BL的預充電電壓Vpre的供應的預充電電路 與差分感測放大器7B的兩個輸入連接。此外，存儲器單元電阻Reel 1或參考電阻Rref通過 選擇開關51A或51B以及存取晶體管AT連接到兩個感測輸入端的每個。具體地，存儲器單 元電阻Rcell通過位線BL與差分感測放大器7B的非反相的輸入“ + ”連接。參考電阻Rref 通過互補位線/BL與反相-輸入“_”連接。在該電路中，在差分感測放大器7B的輸入被預充電在Vpc之后，通過使用選擇開 關經(jīng)過Rcell和Rref對該輸入放電，并且放電電勢差由感測放大器7B讀出。此處，與感測放大器7B的輸入連接的電容器C表示等效電容。這樣，總電容可以 是電路的寄生電容或通過實際添加電容器提供的電容。圖25所示的電路使用MOS晶體管 作為選擇開關51A和51B。然而，可以使用雙極型晶體管作為選擇開關。該電路根據(jù)選擇開關51A和51B的工作區(qū)而執(zhí)行不同的操作。當選擇開關51A和 51B工作為電阻時，電路根據(jù)由電容C和電阻R(具有Rcell或Rref作為其主元件的總電 阻)確定的時間常數(shù)τ而放電(CR放電)。此時，作為電阻器的選擇開關51Α和51Β的操 作表示在開關是MOS晶體管的情況下在線性區(qū)中的操作和在開關是雙極型晶體管的情況 下在飽和區(qū)中的操作。為了允許選擇開關51Α和51Β工作為恒流源，控制選擇開關使得其在開關是MOS 晶體管的情況下被用在飽和工作區(qū)中或者在開關是雙極型晶體管的情況下被用在非飽和 工作區(qū)中。在該情況下，放電速度由恒流源控制。因此，執(zhí)行具有恒定速率的恒流放電?？?以通過選擇開關的柵極的電壓值或其基極的電壓來控制選擇開關的工作區(qū)。圖沈表示在執(zhí)行CR放電的情況下的放電曲線。放電電壓V可以被表示為以下公 式⑶。V = Vpre*exp {_t/ (C*R)} (3)此處，假設存儲器單元的存取晶體管AT的電阻、選擇開關51A和51B的電阻和布 線電阻足夠低并且將被忽略。在圖26中，Vpre = 1[V]，X軸被t/τ ( τ = ORref)標準化。在圖沈中，示出在 R = Rref的參考電壓的曲線和在Rcell = 1. 2*Rref以及Rcell = 0. 8*Rref兩種類型的檢 測的電壓的曲線。Rcell量值的改變對應于在圖M的情況下在電阻RO至R3之間的切換。圖27示出在檢測的電壓和參考電壓之間的差，即感測電壓Δ [V]的改變。如圖27 所示，感測電壓△ [V]從感測放電的開始上升。然而，當進一步的時間經(jīng)過時，放電完成，感 測電壓消失。在t= τ =C*Rref處獲得最大感測電壓。因此，該時刻(存儲器在水平軸 的1.0處)變?yōu)樽罴迅袦y時刻。接著，將考慮其中Rcell下降到(0. 5*Rref)的情況。在圖觀和圖四中示出針對 該情況的CR放電曲線和感測電壓的改變。在參考側的單元電阻改變到(0. 5*Rref)的情況下，如圖觀和圖四所示，最佳感測時刻提前到(0. 5*C*Rref)。雖然未在圖中示出，但是在 參考電阻改變到(2*Rref)的情況下，最佳感測時刻遲延到(2*C*Rref)。圖30表示對于恒流放電的情況的CR放電曲線。該情況的放電電壓V被表示為以 下公式。V = Vpre-VR^t/ (C*R) (4)此處，假設存儲器單元的存取晶體管AT的電阻、選擇開關51A和51B的電阻和布 線電阻足夠低并且將被忽略。在圖30中，讀取施加電壓VR是一對位線的電壓，即施加在存儲器單元和參考元之 間的電壓。在圖30中，Vpre = 1 [V]并且VR = 0. 1 [V]，X軸被t/ τ ( τ = ORref)標準 化。在圖28中，示出在R = Rref處的參考電壓的曲線和在Rcell = 1. 2*Rref以及Rcell =0. 8*Rref處的兩種類型的檢測的電壓的曲線。圖31示出檢測的電壓和參考電壓之間的差，即感測電壓Δ [V]的改變。如圖31 所示，感測電壓△ [V]從感測放電的開始上升。然而，當進一步的時間經(jīng)過時，放電完成，感 測電壓消失?？梢跃驮诟袦y電壓的消失前獲得最大感測電壓。但是，難以管理就在感測電 壓的消失之前的時間。因此，通常，作為在圖31表示的例子中接近(t = 5* τ = 5*C*Rref) 的時刻的電壓和時間的中心變成最佳感測時刻。接下來，在恒流放電中，將考慮其中Rcell降低到(0. 5*Rref)的情況。在圖32 和圖33中示出針對該情況的恒流放電曲線和感測電壓的改變。在其中參考側的單元電阻 變?yōu)?0. 5*Rref)的情況下，如圖32和圖33所示，最佳感測時刻提前到(0. 5*5*C*Rref)。 雖然未在圖中示出，但是在其中參考電阻改變到(2*Rref)的情況下，最佳感測時刻遲延到 (2*5*C*Rref)。如上所述，當Rref改變時，需要改變CR放電和恒流放電兩者中的感測時刻。因此， 存在的缺點是，需要改變感測時刻的電路。此外，由于感測時刻改變，存在吞吐量變化的缺 點。此外，通過布置多個具有根據(jù)多值級別的高準確度的參考電阻器，存在在成本方面的缺
點ο<7.第五實施例〉圖34表示根據(jù)本發(fā)明的第五實施例的一對位線的配置。當將圖34所示的配置與 圖25所示的對比例相比較時，添加了設置電容開關18S、復位電容開關18R和另外的電容器 Coffset0在該例子中，示出其中兩個電容開關18S和18R是NMOS晶體管的情況。然而，兩 個電容開關18S和18R可以是PMOS晶體管或轉移柵。這些添加的電容開關和另外的電容 器對應于根據(jù)本發(fā)明的實施例的“負載電容改變單元”的一部分。設置電容開關18S和復位電容開關18R與該對位線BL和/BL串聯(lián)連接，并且另外 的電容器Coffset連接在布置在開關之間的節(jié)點與參考電勢線(例如GND線)之間。根據(jù) 從圖4所示的控制電路11提供的設置讀取信號SET控制設置電容開關18S。根據(jù)從圖4所 示的控制電路11提供的復位讀取信號RSET控制復位電容開關18R。在圖34所示的配置中，在普通讀取操作中，控制信號使得SET = L并且RESET = L。此時，電容開關18R和18S兩者被截止。因此，感測節(jié)點輸入的電容和參考輸入的電容 兩者具有等效于位線或互補位線的電容值Cbl的值。在設置驗證·讀取操作中，控制信號使得SET = H并且RESET = L。因此，為了允許設置電容開關18S導通，關于節(jié)點輸入的電容變成(Cbl+Coffset)，參考輸入的電容變成 Cbl。另一方面，在復位驗證·讀取操作中，控制信號使得SET = L并且RESET = H。 因此，要被導通的電容開關改變，感測節(jié)點輸入的電容變成Cbl，參考輸入的電容變成 (Cbl+Coffset)。參考電阻器Rref在普通讀取操作、設置驗證·讀取操作和復位驗證·讀取操作之 間不改變。換句話說，根據(jù)本發(fā)明的實施例，使用相同的參考電阻器。如上，設置讀取信號 SET和復位讀取信號RSET的電平(“H”和“L”)的組合表示操作的類型，諸如普通讀取操 作、設置驗證·讀取操作和復位驗證 讀取操作。因此，另外的電容值經(jīng)過兩個信號的電平 的組合根據(jù)讀出信息的邏輯而改變。根據(jù)該實施例，不同于目前為止描述的實施例，不僅感 測放大器的感測節(jié)點的另外的電容值、而且參考節(jié)點的另外的電容值改變。[CR放電讀取操作中的電勢和感測時刻]在上述三種類型的讀取操作中，感測節(jié)點的電勢Vo (感測輸入)、參考節(jié)點的電勢 Vr (參考輸入)和感測時刻(tS)可以基于關于上述CR放電電壓的等式(3)定義如下。首先，在普通讀取操作(SET = L和RESET = L)的情況下，滿足以下等式(5_1)至 (5-3)。Vo = Vpre*exp{-t/(Cbl*Rcell)} (5-1)Vr = Vpre*exp {_t/ (Cbl^Rref)} (5-2)(tS) = Cbl*Rref (5-3)在設置驗證讀取操作(SET = H和RESET = L)中，滿足以下等式(6_1)至(6_3)。Vo = Vpre*exp[_t/{ (Cbl+Coffset) *Rcell}] (6-1)Vr = Vpre=Kexp {-t/ (Cbl^Rref)}= Vpre*exp[_t/{((Cbl+Coffset)* (Rref^Cbl)/(Cbl+Coffset))} ] (6—2)tSset = Cbl*Rref (6-3)在設置驗證·讀取操作中，Rref固定，參考電阻器的電阻值降低到{Rref*Cbl/ (Cbl+Coffset)}作為通過添加Coffset的等效值。然而，參考輸入的電壓與普通讀取操作 中的電壓相同。因此，感測時刻沒有與普通讀取操作的感測時刻不同。在復位驗證讀取操作中(SET = L和RESET = H)，滿足以下等式(7_1)至(7_3)。Vo = Vpre*exp{_t/(Cbl^Rcell)}(7-1)Vr = Vpre*exp[_t/{(Cbl+Coffset)*Rref}]= Vpre*exp[_t/{Cbl*(Rref*(Cbl+Coffset)/Cbl)}](7-2)tSreset = (Cbl+Coffset)*Rref (7-3)如上，在復位驗證·讀取操作中，Rref固定，參考電阻器的電阻值增加到 {Rref*(Cbl+Coffset)/Cbl}作為通過添加Coffset的等效值。在該情況下，參考輸入的電 壓改變。因此，感測時刻延遲了 {(Cbl+Coffset)/Cbl}倍。根據(jù)該實施例，如上，通過在Coffset的連接之間切換同時固定參考電阻器Rref， 可以進行包括普通讀取操作、設置驗證·讀取操作和復位驗證·讀取操作的三值讀出操作。 在普通讀取操作和設置驗證讀取操作中，可以在相同的感測時刻執(zhí)行讀取操作。
雖然添加了元件，但是到不同電容值的切換可以類似如下方法執(zhí)行，在該方法 中，在設置驗證讀取操作中執(zhí)行切換到Coffsetl，在復位驗證 讀取操作中執(zhí)行切換到 Coffset2。在該情況下，雖然元件的數(shù)量增加，但是設置閾值的自由度增加。[恒流放電讀取操作中的電勢和感測時刻]在上述三種類型的讀取操作中，感測節(jié)點的電勢Vo (感測輸入)、參考節(jié)點的電勢 Vr (參考輸入)和感測時刻tS可以基于關于上述恒流放電電壓的公式(4)定義如下。在普通讀取操作中(SET = L和RESET = L)，當Vpre = 10*VR時，滿足以下等式 (8-1)至(8-3)。Vo = Vpre-VR^t/(Cbl^Rcell)(8-1)Vr = Vpre-VR^t/(Cbl^Rref)(8-2)tS = 5*Cbl*Rref (8-3)在設置驗證 讀取操作(SET = H和RESET = L)中，滿足以下等式(9_1)至(9_3)。Vo = Vpre-VR^t/{(Cbl+Coffset)*Rcell}(9-1)Vr = Vpre-VR^t/(Cbl^Rref)= Vpre_VR*t/[{(Cbl+Coffset)* (Rref^Cbl)/(Cbl+Coffset)}](9-2)tS = 5*Cbl*Rref (9-3)在設置驗證·讀取操作中，Rref固定，參考電阻器的電阻值降低到{Rref*Cbl/ (Cbl+Coffset)}作為通過添加Coffset的等效值。然而，參考輸入的電壓與普通讀取操作 中的電壓相同。因此，感測時刻沒有與普通讀取操作的感測時刻不同。在復位驗證·讀取操作(SET = L和RESET = H)中，當Vpre = 10*VR時，滿足以 下等式(10-1)至(10-3)。Vo = Vpre-VR^t/(Cbl^Rcell)(10-1)Vr = Vpre-VR^t/{(Cbl+Coffset)*Rref}= Vpre_VR*t/[Cb{(Rref*(Cbl+Coffset)/Cb1)}](10-2)tSreset = 5* (Cbl+Coffset)*Rref (10-3)在復位驗證·讀取操作中，Rref固定，參考電阻器的電阻值增加到 {Rref*(Cbl+Coffset)/Cblj作為通過添加Coffset的等效值。在該情況下，參考輸入的電 壓改變。因此，感測時刻延遲了 {(Cbl+Coffset)/Cbl}倍。如上，在CR放電和恒流放電中，在獲取減輕感測時刻之間的差的效果方面沒有改變。<8.第六實施例>圖35表示根據(jù)本發(fā)明的第六實施例的一對位線的配置。當將圖35所示的配置與 圖34所示的對比例相比較時，省略了復位電容開關18R，并且讀取電容開關18r與位線BL 連接。此處，根據(jù)設置讀取信號SET控制設置電容開關18S，并且設置電容開關18S控制另 外的電容器Coffset2的連接。另一方面，根據(jù)讀取使能信號READ控制讀取電容開關18r， 并且讀取電容開關18r控制另外的電容器Coffset2與位線BL的連接。讀取使能信號READ 從圖4所示的控制電路11提供。在該例子中，示出其中兩個電容開關18s和18r是NMOS 晶體管的情況。然而，兩個電容開關可以是PMOS晶體管或轉移柵。
在圖35所示的配置中，在普通讀取操作中，控制信號使得SET = L并且READ = H。此時，讀取電容開關18r導通，設置電容開關18S截止。因此，感測節(jié)點輸入的電容變成 (Cbl+Coffsetl)，并且參考輸入的電容變成Cbl。在設置驗證讀取操作中，控制信號使得SET = H并且READ = H。因此，兩個電容開 關18S和18r兩者導通。因此，感測節(jié)點輸入的電容變成(Cbl+Coffsetl+CoffseU)，參考 輸入的電容變成Cb 1。另一方面，在復位驗證 讀取操作中，控制信號使得SET = L并且READ = L。因此， 要被導通的電容開關從普通讀取操作中的電容開關改變，感測節(jié)點輸入的電容和參考輸入 的電容變成Cbl。參考電阻器Rref在普通讀取操作、設置驗證·讀取操作和復位驗證·讀 取操作之間不改變。換句話說，根據(jù)本發(fā)明的實施例，使用相同的參考電阻器。[CR放電讀取操作中的電勢和感測時刻]下文中，類似于第五實施例，在三種類型的讀取操作時的感測節(jié)點的電勢Vo、參考 節(jié)點的電勢Vr和感測時刻tS可以基于關于上述CR放電電壓的公式(3)定義如下。首先，在普通讀取操作(SET = L和READ = H)的情況下，滿足以下公式(11_1)至 (11-3)。Vo = Vpre*exp[_t/{(Cbl+Coffsetl)*Rcell)](11-1)Vr = Vpre=Kexp {-t/ (Cbl^Rref)}= Vpre*exp[_t/{(Cbl+Coffsetl)*(Rref*Cbl/(Cbl+Coffsetl))}](11-2)tS = Cbl*Rref (11-3)在普通讀取操作中，Rref固定，參考電阻器的電阻值降低到{Rref*Cbl/ (Cbl+Coffsetl)}作為通過添加Coffsetl的等效值。在設置驗證讀取操作中(SET = H和RESET = H)，滿足以下公式(12_1)至(12_3)。Vo = Vpre*exp[_t/{(Cbl+Coffsetl+Coffset2)*Rcell}](12-1)Vr = Vpre=Kexp {-t/ (Cbl^Rref)}= Vpre*exp[_t/{(Cbl+Coffsetl+Coffset2)*(Rref*Cbl/(Cbl+Coffsetl+Coffset2))}](12-2)tSset = Cbl*Rref (12-3)在設置驗證·讀取操作中，Rref固定，參考電阻器的電阻值降低到{Rref*Cbl/ (Cbl+Coffsetl+Coffset2)}作為通過添加 Coffsetl 和 Coffset2 的等效值。在復位驗證讀取操作中(SET = L和RESET = L)，滿足以下公式(13-1)至(13-3)。Vo = Vpre*exp{_t/(Cbl*Rcell)} (13-1)Vr = Vpre*exp{_t/(Cbl^Rref)}(13-2)tSreset = Cbl*Rref (13-3)在該實施例中，感測時刻在普通讀取操作中、設置驗證·讀取操作中、復位驗證讀 取操作中沒有改變。此處，在普通讀取操作中、設置驗證讀取操作中、復位驗證讀取操作中，等效閾值 可以如下表示。在普通讀取操作中
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Rth = Ref^Cbl/(Cbl+Coffsetl)在設置驗證讀取操作中(Rth-set) = Rref*Cbl/(Cbl+Coffsetl+Coffset2)在復位驗證讀取操作中(Rth-reset) = Rref因此，滿足關系“(Rth-set) < Rth < (Rth-reset) ”。[恒流放電讀取操作中的電勢和感測時刻]在上述三種類型的讀取操作中，感測節(jié)點的電勢Vo (感測輸入)、參考節(jié)點的電勢 Vr (參考輸入)和感測時刻tS可以基于關于上述恒流放電電壓的公式(4)定義如下。在普通讀取操作(SET = L和READ = H)中，當Vpre = 10*VR時，滿足以下公式 (14-1)至(14-3)。Vo = Vpre-VR^t/{(Cbl+Coffsetl)*Rcell}(14-1)Vr = Vpre-VR^t/(Cbl^Rref)= Vpre_VR*t/{(Cbl+Coffsetl)*(Rref*Cbl/(Cbl+Coffsetl))} (14-2)tS = 5*Cbl*Rref (14-3)在普通讀取操作中，Rref固定，并且參考電阻器的電阻值降低到{Rref*Cbl/ (Cbl+Coffsetl)}作為通過添加Coffsetl的等效值。在設置驗證讀取操作中(SET = H和READ = H)，當Vpre = 10*VR時，滿足以下公 式(15-1)至(15-3)。Vo = Vpre-VR^t/{(Cbl+Coffsetl+Coffset2)*Rcell)(15-1)Vr = Vpre-VR^t/(Cbl^Rref)= Vpre_VR*t/[(Cbl+Coffsetl+Coffset2)*{Rref*Cbl/(Cbl+Coffsetl+Coffset2)}](15-2)tS = 5*Cbl*Rref (15-3)在設置驗證·讀取操作中，Rref固定，并且電阻器的電阻值降低到{Rref*Cbl/ (Cbl+Coffsetl+Coffset2)}作為通過添加 Coffsetl 和 Coffset2 的等效值。在復位驗證讀取操作(SET = L和READ = L)中，當Vpre = 10*VR時，滿足以下公 式(16-1)至(16-3)。Vo = Vpre-VR^t/(Cbl^Rcell)(16-1)Vr = Vpre-VR^t/(Cbl^Rref)(16-2)tSreset = 5*Cbl*Rref (16-3)感測時刻在普通讀取操作中、設置驗證·讀取操作中、復位驗證·讀取操作中沒有 改變。此處，在普通讀取操作中、設置驗證·讀取操作中、復位驗證·讀取操作中等效閾 值可以如下表示。在普通讀取操作中Rth = Ref^Cbl/(Cbl+Coffsetl)在設置驗證·讀取操作中
(Rth-set) = Rref^Cbl/ (Cbl+Coffsetl+Coffset2)在復位驗證·讀取操作中(Rth-reset) = Rref因此，滿足關系“(Rth-set) < Rth < (Rth-reset) ”。如上，在CR放電和恒流放電 中，在獲取減輕感測時刻之間的差的效果方面沒有改變。<9.第七實施例〉圖36表示根據(jù)本實施例的一對位線的結構。該實施例使用位線分層結構，該結構 類似于圖22至2 所示的結構，并表示從將選擇開關51A和51B操作為電阻器的點起的CR 放電的例子。此外，對于恒流放電的情況，通過參考到目前為止的描述通過類推可以容易地 理解以下給出的描述。因為已經(jīng)參考圖22至2 詳細描述了位線分層結構，因此在此描述將主要關注差 別。多個存儲器單元行通過開關與全局位線GBL并聯(lián)，這對于圖22至2 所示的配置是共 同的。多個參考存儲器單元行通過開關與全局互補位線(/GBL)并聯(lián)，這對于上述配置也是 共同的。此處，為了便于描述，在行方向布置的、包括作為讀取目標的所選單元的單元行被 稱為所選子陣列，并且在行方向布置的、其中所有的單元是未被選擇的未選擇單元的單元 行稱為未選擇子陣列。在全局位線GBL中，根據(jù)沒被選擇的局部位線的數(shù)量來控制另外的電容器 Coffset的數(shù)量，這與圖23A和23B中的所示的配置相似。在該實施例中，對與差分感測放 大器7B的參考節(jié)點(電勢Vr)連接的全局互補位線(/GBL)也執(zhí)行這樣的操作。換句話說， 在全局互補位線(/GBL)中，根據(jù)連接的本地互補位線(/LBL)的數(shù)量來調節(jié)布置在參考節(jié) 點側的另外的電容器Coffset。當在上述兩側調節(jié)另外的電容器Coffset時，獲得了與從圖34所示的配置中獲得 的相同的優(yōu)點。另一方面，當僅在感測節(jié)點側調節(jié)另外的電容器Coffset時，可以獲得與從 圖35所示的配置中獲取的相同的優(yōu)點。上述的第四到第六實施例可以與在參考電阻器之間切換的方法(圖對和25)結
合使用。在上述六個實施例中，已經(jīng)作為例子描述了 ReRAM。然而，本發(fā)明的實施例可以廣 泛地應用到可變電阻型存儲器，諸如不同于ReRAM的相位改變存儲器。此外，在諸如閃存的 不同類型的非易失性存儲器中，也存在可以讀取操作的情況，其中在該讀取操作中，不執(zhí)行 位線控制，換句話說，電流不是恒定的。例如，在MCL-NOR類型中，存在報告這樣的操作的例 子。因此，在這樣的操作中，存在其中根據(jù)讀出信息的邏輯或讀取操作的類型(模式)在感 測時刻上存在顯著差異的情況。因此，優(yōu)選將本發(fā)明的實施例應用到具有寬動態(tài)范圍的讀 出電流的可變電阻型存儲器。然而，以上給出的實施例的描述并不意味著排除了對其他類 型的非易失性存儲器的應用。根據(jù)以上已經(jīng)描述的第一至第六實施例和第一修改例子，具有的優(yōu)點是，通過增 加執(zhí)行所謂動態(tài)讀取操作的ReRAM中的差分放大型感測放大器的時刻設置范圍，可以容易 地實現(xiàn)故障的設計余量。本申請包括與在2009年11月16日向日本專利局提交的日本優(yōu)先權專利申請JP 2009-261127中公開的主題有關的主題，其全部內容通過引用合并于此。
本領域技術人員應該理解，取決于設計要求和其他因素，可以發(fā)生各種修改，組 合，子組合和替代，只要其在所附的權利要求或其等效物的范圍內。
權利要求
1.一種非易失性半導體存儲器器件，包括存儲器單元件，其中兩個電極之間的電荷放電速度根據(jù)存儲的信息的邏輯而不同；感測放大器，其通過將與所述存儲器元件的電極之一連接的布線的放電電勢與參考電 勢相比較來檢測信息的邏輯；以及負載電容改變單元，其根據(jù)由所述存儲器元件讀出的信息的邏輯來改變放電電勢所輸 入的所述感測放大器的感測節(jié)點的負載電容、或者所述感測節(jié)點的負載電容和參考電勢所 輸入的所述感測放大器的參考節(jié)點的負載電容兩者。
2.根據(jù)權利要求1所述的非易失性半導體存儲器器件，其中所述負載電容改變單元能 夠在多個值之間切換所述感測節(jié)點的負載電容。
3.根據(jù)權利要求2所述的非易失性半導體存儲器器件，其中所述感測放大器是放大所述感測節(jié)點的電勢和所述參考節(jié)點的電勢之間的差的 差分感測放大器，其中多個參考電阻器的任一個經(jīng)過根據(jù)所述讀出信息的邏輯而控制的開關可選擇地 連接到參考節(jié)點，以及其中所述負載電容改變單元根據(jù)與所述參考節(jié)點連接的參考電阻器的值來改變所述 感測節(jié)點的負載電容的值。
4.根據(jù)權利要求3所述的非易失性半導體存儲器器件，其中可以通過改變經(jīng)所述開關 將多個存儲器元件共同連接到所述感測節(jié)點的布線的數(shù)量來改變所述感測節(jié)點的負載電 容的值。
5.根據(jù)權利要求4所述的非易失性半導體存儲器器件，還包括存儲器單元陣列，在所 述存儲器單元陣列中，每個通過串聯(lián)連接單元開關和所述存儲器元件而配置的存儲器單元 以矩陣樣式布置，其中所述存儲器單元陣列具有位線分層的結構，在該結構中多個子位線經(jīng)過子位線選 擇開關連接到位線，其中所述子位線共同連接布置在行方向上的多個存儲器單元的、布置 在單元開關側的端子，以及其中所述負載電容改變單元通過根據(jù)所述讀出信息的邏輯控制所述子位線選擇開關 來改變所述感測節(jié)點的負載電容的值。
6.根據(jù)權利要求5所述的非易失性半導體存儲器器件，其中連接了控制所述位線和所 述感測節(jié)點之間的連接的位線連接開關。
7.根據(jù)權利要求6所述的非易失性半導體存儲器器件，其中所述位線連接開關是工作 在線性區(qū)的晶體管。
8.根據(jù)權利要求6所述的非易失性半導體存儲器器件，其中所述位線連接開關是工作 在飽和區(qū)的晶體管。
9.根據(jù)權利要求5所述的非易失性半導體存儲器器件，其中所述存儲器元件是可變電 阻型存儲器器件，在該可變電阻型存儲器器件中，寫入的信息的邏輯根據(jù)施加的電壓的方 向而不同的。
10.根據(jù)權利要求2所述的非易失性半導體存儲器器件，其中所述感測放大器是通過將所述感測節(jié)點的電勢與所述參考節(jié)點的恒定電勢相比 較來執(zhí)行放大的感測放大器，以及其中另外的電容改變單元包括多個另外的負載電容器和將多個另外的負載電容器的 至少一個可改變地連接到所述感測節(jié)點的開關，并且根據(jù)所述讀出信息的邏輯來改變所述 感測節(jié)點的另外的負載電容的數(shù)值。
11.根據(jù)權利要求10所述的非易失性半導體存儲器器件，其中可以通過改變經(jīng)所述開 關將所述多個存儲器元件共同連接到所述感測節(jié)點的布線的數(shù)量來改變所述感測節(jié)點的 另外的負載電容的值。
12.根據(jù)權利要求11所述的非易失性半導體存儲器器件，還包括存儲器單元陣列，在 所述存儲器單元陣列中，每個通過串聯(lián)連接單元開關和所述存儲器元件而配置的存儲器單 元以矩陣樣式布置，其中所述存儲器單元陣列具有位線分層的結構，在該結構中多個子位線經(jīng)過子位線選 擇開關連接到位線，其中所述多個子位線共同連接布置在行方向上的多個存儲器單元的、 布置在單元開關側的端子，以及其中所述負載電容改變單元通過根據(jù)所述讀出信息的邏輯控制所述子位線選擇開關 來改變所述感測節(jié)點的負載電容的值。
13.根據(jù)權利要求12所述的非易失性半導體存儲器器件，其中連接了控制所述位線和 所述感測節(jié)點之間的連接的位線連接開關。
14.根據(jù)權利要求13所述的非易失性半導體存儲器器件，其中所述位線連接開關是工 作在線性區(qū)的晶體管。
15.根據(jù)權利要求13所述的非易失性半導體存儲器器件，其中所述位線連接開關是工 作在飽和區(qū)的晶體管。
16.根據(jù)權利要求13所述的非易失性半導體存儲器器件，其中NMOS開關被連接在所述 位線連接開關和所述感測節(jié)點之間，以及其中，通過向所述NMOS開關的柵極施加箝位電壓，所述位線被箝位在通過將所述箝位 電壓降低在所述MOS晶體管的柵極和源極之間的電壓而獲得的電壓，以便將所述感測節(jié)點 的負載與所述位線的負載相互分離，其中在所述感測節(jié)點的負載處，根據(jù)感測操作產(chǎn)生電 壓幅度。
17.根據(jù)權利要求12所述的非易失性半導體存儲器器件，其中所述存儲器元件是可變 電阻型存儲器器件，在該可變電阻型存儲器器件中，寫入的信息的邏輯根據(jù)施加的電壓的 方向而不同。
18.根據(jù)權利要求1所述的非易失性半導體存儲器器件，其中所述存儲器元件是可變 電阻型存儲器器件，在該可變電阻型存儲器器件中，寫入的信息的邏輯根據(jù)施加的電壓的 方向而不同。
全文摘要
非易失性半導體存儲器器件包括存儲器單元件，其中兩個電極之間的電荷放電速度根據(jù)存儲的信息的邏輯而不同；感測放大器，其通過將與所述存儲器元件的電極之一連接的布線的放電電勢與參考電勢相比較來檢測信息的邏輯；以及負載電容改變單元，其根據(jù)由所述存儲器元件讀出的信息的邏輯來改變放電電勢所輸入的所述感測放大器的感測節(jié)點的負載電容、或者所述感測節(jié)點的負載電容和參考電勢所輸入的所述感測放大器的參考節(jié)點的負載電容兩者。
文檔編號G11C16/02GK102063937SQ20101054354
公開日2011年5月18日 申請日期2010年11月8日 優(yōu)先權日2009年11月16日
發(fā)明者北川真, 椎本恒則 申請人:索尼公司