專利名稱：存儲器陣列以及存儲器陣列方法
技術(shù)領(lǐng)域：
本說明書所披露主要涉及一種具有二供應(yīng)電源的存儲器(例如，一雙軌存儲器 (dual rail memory))陣列以及存儲器陣列方法。
背景技術(shù)：
應(yīng)用于存儲器的二供應(yīng)電壓，借由一第一電壓供應(yīng)節(jié)點提供電壓VDDp至周邊電路，以及借由一第二電壓供應(yīng)節(jié)點提供電壓VDDc至位元(或晶格(cell))陣列。在一些方法下，于低頻率(例如，IOOMHz程度)讀取以及寫入操作下為節(jié)省功率，降低電壓VDDpJfi 為避免發(fā)生低電壓(例如，電壓VDDc為最低需求電壓)操作下常有的寫入問題，電壓VDDc 維持一般電平。然而于高頻操作(例如，IGHz程度)，為了達成理想的速度，電壓VDDp和電壓VDDc均維持相同電壓一般電平(例如，一電壓VDDc)。這些方式能夠節(jié)省周邊電路的功率消耗(例如減少漏電流)，但位元陣列在執(zhí)行操作期間(例如，讀取以及寫入)仍造成高功率消耗。因此，在執(zhí)行操作期間由于位元陣列的電壓VDDc造成的漏電流超過周邊電路的電壓VDDp造成的漏電流，故節(jié)省的功率不多。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問題，根據(jù)本發(fā)明一實施例提供一種存儲器陣列，包括由多行以及多列組成的多個存儲器單元，上述列中至少具有一既定列包括一第一電源供應(yīng)節(jié)點，用以提供一第一電壓；一第二電源供應(yīng)節(jié)點，用以提供一第二電壓；多個內(nèi)部供應(yīng)節(jié)點，耦接在一起并用以接收上述第一電壓或上述第二電壓之一至上述既定列的多個既定存儲器單元中；以及多個內(nèi)部接地節(jié)點，耦接在一起并用以提供至少二電流路徑于上述既定列的上述既定存儲器單元中。根據(jù)本發(fā)明另一實施例提供一種存儲器陣列方法，適用于具有至少一區(qū)段的多個存儲器單元的一存儲器陣列；各上述存儲器單元具有一內(nèi)部電源供應(yīng)節(jié)點以及一內(nèi)部接地節(jié)點；一區(qū)段具有至少一區(qū)塊；各區(qū)塊具有至少一列以及至少一行；各列具有提供一第一電壓的一第一節(jié)點以及提供不同于上述第一電壓的一第二電壓的一第二節(jié)點，以及耦接至各列中各存儲器單元的各內(nèi)部接地節(jié)點的至少二電流路徑；各列中各存儲器單元的各上述內(nèi)部電壓供應(yīng)節(jié)點使用上述第一電壓以及上述第二電壓；一第一電流流經(jīng)一第一電流路徑以及一第二電流流經(jīng)一第二電流路徑，其中上述第一電流大于上述第二電流；其中，寫入至一存取區(qū)段的一存取區(qū)塊的一存取列的一存取存儲器單元時，于上述存取區(qū)段的上述存取區(qū)塊所執(zhí)行的步驟，包括提供上述第二電壓至上述存取列的各上述存儲器單元的各上述內(nèi)部電源供應(yīng)節(jié)點；提供上述第一電壓至一未存取列的各上述存儲器單元的各上述內(nèi)部電源供應(yīng)節(jié)點；以及上述第一電流路徑應(yīng)用于上述存取列的各上述存儲器單元的各上述內(nèi)部接地節(jié)點以及上述未存取列的各上述存儲器單元的各上述內(nèi)部接地節(jié)點。根據(jù)本發(fā)明另一實施例提供一種存儲器陣列方法，適用于具有至少一區(qū)段的多個存儲器單元的一存儲器陣列；各存儲器單元具有一內(nèi)部電源供應(yīng)節(jié)點以及一內(nèi)部接地節(jié)點；一區(qū)段具有至少一區(qū)塊；各區(qū)塊具有至少一列以及至少一行；各列具有一第一節(jié)點提供一第一電壓以及一第二節(jié)點提供不同于上述第一電壓的一第二電壓，以及至少二電流路徑耦接至各列中各存儲器單元的各內(nèi)部接地節(jié)點；各列中各存儲器單元的各內(nèi)部電壓供應(yīng)節(jié)點使用上述第一電壓以及上述第二電壓；一第一電流流經(jīng)一第一電流路徑以及一第二電流流經(jīng)一第二電流路徑，其中上述第一電流大于上述第二電流；其中，讀取一存取區(qū)段的一存取區(qū)塊的一存取列的一存取存儲器單元時，于上述存取區(qū)段的上述存取區(qū)塊所執(zhí)行的步驟，包括提供上述第一電壓至各上述存取存儲器單元的各上述內(nèi)部電源供應(yīng)節(jié)點；以及上述第一電流路徑應(yīng)用于各上述存儲器單元的各上述內(nèi)部接地節(jié)點。根據(jù)本發(fā)明另一實施例提供一種存儲器陣列方法，適用于具有至少一區(qū)段的多個存儲器單元的一存儲器陣列；各存儲器單元具有一內(nèi)部電源供應(yīng)節(jié)點以及一內(nèi)部接地節(jié)點；一區(qū)段具有至少一區(qū)塊；各區(qū)塊具有至少一列以及至少一行；各列具有一第一節(jié)點提供一第一電壓以及一第二節(jié)點提供不同于上述第一電壓的一第二電壓，以及至少二電流路徑耦接至各列中各存儲器單元的各內(nèi)部接地節(jié)點；各列中各存儲器單元的各內(nèi)部電壓供應(yīng)節(jié)點使用上述第一電壓以及上述第二電壓；一第一電流流經(jīng)一第一電流路徑以及一第二電流流經(jīng)一第二電流路徑，其中上述第一電流大于上述第二電流；將上述存儲器陣列操作于一待機模式的步驟，包括上述第二電流路徑應(yīng)用于各上述存儲器單元的各上述內(nèi)部接地節(jié)點；提供上述第一電壓以及上述第二電壓之一或其組合至各上述存儲器單元的各上述內(nèi)部電源供應(yīng)節(jié)點。本發(fā)明能夠節(jié)省功率。


配合所附附圖以及說明，于下述作詳細說明本發(fā)明一或多個實施例。本發(fā)明其他特征以及優(yōu)點將詳述于說明書，附圖以及權(quán)利要求中。圖1顯示根據(jù)一些實施例的一方框圖；圖2顯示根據(jù)一些實施例中圖1所示的存儲器中一區(qū)段中一部分的附圖；以及圖3為根據(jù)一些實施例操作圖1所示的存儲器的一方法的流程圖。于不同附圖中相似的參考符號代表相似的元件。其中，附圖標記說明如下100 存儲器；110 X-解碼器；120 總輸入輸出電路；130 位元陣列；137-VDDU37-VSS 區(qū)塊；140 控制電路；200 區(qū)塊；210<1> 電源電路；220<1> 接地電路；305、310、315、320 步驟；BL<1>、ZBL<1> 位元線；
VDD、VDDw、VSS 電壓；VDDK1>、VDDK2>、VDDI<3>、VDDI<4>、VSSI、N0、N0Z 節(jié)點；EN、EN<l>、PVDD<l>、PVDDw<l>、Nl、N2、N3、N4、Pl、P2 晶體管；RD<1> 二極管。
具體實施例方式以下所述以特定方式表達顯示于圖示中的實施例或例子。但應(yīng)了解該實施例或例子并非用以限制。任何本發(fā)明實施例的替換以及修改，以及本發(fā)明原則的任何進一步應(yīng)用， 對于本領(lǐng)域技術(shù)人員能參考本發(fā)明說明書內(nèi)容而完成。實施例中的參數(shù)會重復使用，但即使是使用相同的參數(shù)，仍非規(guī)定該特性于一實施例可適用于另一實施例。一些實施例有效地改善寫入且更有助于在低操作電壓下使用存儲器(例如，最低操作電壓VDDmin的情況下)。在一些實施例中，于寫入操作時，在存取列(accessed column)使用一電壓VDDw以將數(shù)據(jù)寫入存儲器單元，由于使用低于操作電壓VDD的電壓 VDDw可減少組成一對應(yīng)存儲節(jié)點的PMOS晶體管的飽和電流，使得寫入更容易，接著，使得改變存儲的數(shù)據(jù)更容易(例如，置換新的數(shù)據(jù))。在一些實施例中，可減少在待機模式以及 /或是保存模式的漏電流。圖1為根據(jù)一些實施例的一存儲器100的一方框圖。上述存儲器100包括二個位元陣列130 (例如，存儲器陣列)。各位元陣列130包括存儲器單元MC的一陣列(未顯示) 排列于區(qū)段中。各區(qū)段包括至少一行以及至少一列的存儲器單元MC。為了說明方便，各區(qū)段包括多列的存儲器單元(例如，存儲器單元MC)，其橫跨位元陣列130的水平寬。在一些實施例中，局部輸入/輸出電路的一行(例如，局部輸入輸出電路LI0)夾在二區(qū)段之間(例如，一上區(qū)段以及一下區(qū)段)并包括用以控制各下區(qū)段以及上區(qū)段的電路。X-解碼器110提供將要存取的存儲器單元的X地址或行地址(例如，對存儲器單元哪一個數(shù)據(jù)讀取或?qū)懭??？刂齐娐?40提供存儲器100預(yù)解碼，時鐘脈沖信號，y解碼器，以及其他信號。總體輸入輸出電路120 (例如，GIOs)提供在存儲器單元MC與其他電路間傳送數(shù)據(jù)的機制。X-解碼器110，控制電路140，以及總輸入輸出電路120通常被稱作周邊電路，其中在一些實施例，電壓VDD應(yīng)用于多種操作中(例如，保存，待機，讀取，以及寫入操作)。由于存儲器100利用二供應(yīng)節(jié)點提供二電壓(例如，電壓VDD以及電壓VDDw)，故存儲器100稱為一雙軌存儲器。在一些實施例中，一電源供應(yīng)器(未顯示)外接于實現(xiàn)存儲器100的半導體晶片以提供電壓VDDw。更在一些實施例中，一電壓調(diào)整器(未顯示)于上述半導體晶片內(nèi)部以提供電壓VDDw。此外，電壓VDDw的節(jié)點耦接在一起以避免來自電壓節(jié)點的切換噪聲并因此提升可靠度。在一些實施例中，電壓VDDw大約為電壓VDD的90%，且高于存儲器單元保留數(shù)據(jù)的最低電壓(例如，保存電壓Vret)。于一些實施例，電壓VDD約為1. 0伏特，電壓 VDDw約為0. 9伏特以及Vret約0. 65伏特。圖1顯示存儲器100的一實施例，然而本發(fā)明的實施例并非限制于此，其可在獨立于該存儲器結(jié)構(gòu)的狀況下使用。
圖2為一區(qū)塊200的一附圖，顯示根據(jù)一些實施例的一區(qū)段的一部分。區(qū)塊200耦接至一局部輸入輸出電路，其中包括一區(qū)塊137-VDD以及一區(qū)塊137-VSS。在上述區(qū)塊200 中，雖然舉例以一局部輸入輸出電路共用區(qū)塊200的4個列(例如，列Cl到列C4)，然而一局部輸入輸出電路的列共用數(shù)量可為任何大于0的數(shù)量。此外，一區(qū)段包括一或多個區(qū)塊 200。在一些實施例中，在存儲器100中電壓VDD的所有節(jié)點耦接在一起，電壓VDDw的所有節(jié)點耦接在一起，電壓VSS的所有節(jié)點耦接在一起(例如，接地)。存儲器單元的一列耦接至一對位元線(例如，一位元線BL以及一位元線^L)。為了簡化說明，僅標示出位元線BL<1>以及^L<1>。存儲器單元的一列的一電源電路210提供電源(例如，電壓VDD或電壓VDDw)至存儲器單元的該列。為了簡化說明，僅標示出電源電路210<1>(例如，用于列Cl的電源電路 210)。在一些實施例中，一列中所有節(jié)點VDDI (晶體管PVDD和PVDDw的漏極以及晶體管Pl 和P2的源極)耦接在一起。例如，所有列Cl的節(jié)點VDDKlX或晶體管PVDD<1>和PVDDw<l> 的漏極以及晶體管P1<1>和P2<1>的源極)耦接在一起。所有列C2的節(jié)點VDDI<2>(或晶體管PVDD<2>和PVDDw<2>的漏極以及晶體管Pl<2>和P2<2>的源極)耦接在一起，等等。由于節(jié)點VDDI接收存儲器100的存儲器單元MC的供應(yīng)電壓VDD或電壓VDDw，故節(jié)點 VDDI稱作內(nèi)部供應(yīng)節(jié)點。當一列的晶體管PVDD(例如，列Cl的晶體管PVDD<1>)導通，電壓 VDD導通至該列(例如，列Cl)的節(jié)點VDDI (例如，節(jié)點VDDK1 。相同地，當一列的晶體管PVDDw(例如，列Cl的晶體管PVDDw<l>)導通，電壓VDDw導通至該列(例如，列Cl)的節(jié)點VDDI (例如，節(jié)點VDDK1 。在一些實施例中，當一晶體管PVDD (例如，晶體管PVDD<1>) 導通，對應(yīng)的晶體管PVDDw(例如，晶體管PVDDw<l>)則不導通，而當晶體管PVDDw(例如，晶體管PVDDw<l>)導通，對應(yīng)的晶體管PVDD (例如，晶體管PVDD<1>)則不導通。在一些實施例中，晶體管PVDD以及晶體管PVDDw為PMOS晶體管。因此，一高電壓電平(例如，高電位 (High))驅(qū)動至一晶體管PVDD或一晶體管PVDDw的柵極以使該晶體管不導通。相反地，一低電壓電平(例如，低電位(Low))驅(qū)動至一晶體管PVDD或一晶體管PVDDw的柵極以使該晶體管導通。存儲器單元的一列的接地電路220于該列提供接地機制以及/或是電流路徑。為了簡化，僅標示出接地電路220<1>(例如，用于列Cl的接地電路220)。在一些實施例中，一節(jié)點VSSI耦接至對應(yīng)的晶體管m以及晶體管N2的源極，且于一列中(例如，列Cl)所有節(jié)點VSSI (例如，節(jié)點VSSKD)耦接至相同列上的晶體管EN以及保存二極管RD的漏極(例如，晶體管EN<1>以及保存二極管RD<1>)。此外，在一些實施例中，為了節(jié)省布局空間，存儲器100中所有節(jié)點VSSI (即所有存儲器陣列130中所有區(qū)段中所有的節(jié)點VSSI)耦接在一起。由于節(jié)點VSSI提供存儲器100中存儲器單元MC的電流流向接地端(或電壓VSQ的方法，故節(jié)點VSSI稱作內(nèi)部接地節(jié)點。當一晶體管EN(例如，晶體管EN<1>)導通，該晶體管 EN拉起其漏極的電壓電平(例如，節(jié)點VSSK1 至其源極的電壓電平(例如，電壓VSS)。 然而當一晶體管EN<1>不導通，任何漏電流流經(jīng)節(jié)點VSSK1〉至對應(yīng)的保存二極管RD<1>。 在一些實施例中，晶體管EN汲取的電流(例如，電流Ien)為μ A程度(例如，10 μ Α)，遠大于保存二極管RD汲取的電流(例如，電流Ird)，其通常為ρΑ程度。電流Ien對電流Ird的比值約為1000，且依照一列的存儲器單元的數(shù)量以及晶體管EN和二極管RD的設(shè)計而有所不同。當電流流經(jīng)二極管RD以取代流經(jīng)晶體管ΕΝ，上述比值則越高，節(jié)省越多功率。在一
7些實施例中，由于二極管RD提供作為一電流路徑以保存存儲于存儲器節(jié)點NO以及ZNO的數(shù)據(jù)，故被稱作保存二極管RD。在一些實施例中，一 NMOS晶體管耦接該柵極至該漏極形成一保存二極管RD。因此，一高電位驅(qū)動晶體管EN的柵極以使該晶體管EN導通，然而一低電位驅(qū)動晶體管EN的柵極以使該晶體管EN不導通。圖2顯示一分開的電源電路210<1>以及一接地電路220<1>于分別的區(qū)段 137-VDD以及137-VSS。一電路210以及一電路220可在相同以及/或不相同的電路中。上述實施例并非用以限制這些電路210以及電路220的位置以及/或組成一部分輸入輸出電路。存儲器100中各存儲器單元MC包括相同的元件。為了簡化說明，僅標示出列Cl 中一存儲器單元MC的細節(jié)。晶體管Pl，P2，Ni，以及N2于一存儲器單元MC形成一交叉閂鎖(cross latch)。節(jié)點NO以及ZNO用于一存儲器單元MC以存儲數(shù)據(jù)。晶體管N3以及 N4提供作為一機制分別傳送數(shù)據(jù)從節(jié)點NO以及ZNO至位元線BL以及^L。在一存儲器單元MC的讀取操作下，存儲于節(jié)點NO以及ZNO的數(shù)據(jù)分別經(jīng)由晶體管N3以及N4傳送至各自的位元線BL以及^L。在寫入操作下，位元線BL以及ZBL的數(shù)據(jù)分別經(jīng)由N3以及N4傳送至各自的節(jié)點NO以及ΖΝ0。在一些實施例中，存儲器100操作于四種模式，包括一保存模式，一待機模式，一讀取模式，以及一寫入模式。一保存模式表示存儲器100接收充足的電壓VDD以及/或是電壓VDDw使存儲器單元MC保存存儲于節(jié)點NO以及ZNO的數(shù)據(jù)。一待機模式表示存儲器 100不作用于讀取或?qū)懭肽Ｊ剑绱鎯ζ?00已準備進列讀取或?qū)懭牖虼鎯ζ?00是在一減少功率消耗的模式，等等。在一些實施例中，一待機模式同于一保存模式，由于當存儲器100不作用時，僅提供足夠電源(例如，電壓VDD以及/或是電壓VDDw)以保存已存儲的數(shù)據(jù)。為了舉例，于下文討論中若未另外注明，“待機模式”則包括待機模式以及/或是保存模式。一讀取模式表示存儲于節(jié)點NO以及ZNO的數(shù)據(jù)提供至其他電路，而一寫入模式表示數(shù)據(jù)寫入(并且存儲)至節(jié)點NO以及ΖΝ0。為了于未存取單元取得數(shù)據(jù)訛誤的風險以及節(jié)省功率的需求間的平衡，未存取的列以及/或是未存取的區(qū)塊節(jié)點VDDI均電性連接至電壓 VDD或電壓VDDw以及/或是電壓VDDw維持大約電壓VDD的10%或降低至保存電壓Vret 的0. 65伏特上下。為避免在未存取單元，未存取的列以及/或是未存取的區(qū)塊的數(shù)據(jù)發(fā)生訛誤的風險，相關(guān)的節(jié)點VDDI電性連接至電壓VDD。其由于在一些實施例中，給存儲器單元MC越高的供應(yīng)電壓，上述單元中的數(shù)據(jù)越不容易產(chǎn)生訛誤。為了節(jié)省功率，相關(guān)的節(jié)點 VDDI電性連接至電壓VDDw以及/或是將電壓VDDw的電壓電平降低至電壓Vret，其由于給存儲器單元MC越低的供應(yīng)電壓，越少該存儲器單元造成的功率浪費以及/或是電流溢漏。在一些實施例中，存儲器100中所有晶體管EN(例如，在所有位元陣列130中所有區(qū)段中所有的晶體管EN)于待機模式下均不導通。因此，任何于存儲器單元MC的漏電流流經(jīng)對應(yīng)的保存二極管RD以節(jié)省功率，其由于在一些實施例中，保存二極管RD設(shè)計用以汲取足夠的最小電流以保存存儲于節(jié)點NO以及ZNO的數(shù)據(jù)。假設(shè)晶體管EN導通，晶體管EN所汲取的電流將多于流經(jīng)保存二極管RD的電流溢漏。在一些實施例中，在存儲器100中所有節(jié)點VDDI電性連接至電壓VDD以及電壓VDDw之一或其組合。存儲器100在待機模式下選擇電壓VDD或電壓VDDw以及一特定電壓電平為一重要的設(shè)計選擇，由于在此模式下，存儲器100并非“執(zhí)行操作”(例如，非寫入也非讀取)，節(jié)點VDDI提供一足夠的電壓以保存存儲于存儲器中的數(shù)據(jù)，需考慮若供應(yīng)電壓太低而發(fā)生該存儲數(shù)據(jù)訛誤的風險。在一些實施例中，電壓VDD以及電壓VDDw之一或其組合低于一足夠保存存儲數(shù)據(jù)的電壓電平以節(jié)省功率。在一些實施例中，當存取存儲器100(讀取或是寫入)，將存取區(qū)段的一行中多存儲器單元MC (例如，存取存儲器單元AMC)。存儲器100中除了存儲器單元AMC之外的存儲器單元稱作未存取存儲器單元UAMC。具有一存取存儲器單元AMC的一區(qū)段稱為一存取區(qū)段AS。具有一未存取存儲器單元UAMC的一區(qū)段稱為一未存取區(qū)段UAS。上述存取存儲器單元AMC的各存儲器單元MC來自一區(qū)塊200中的一列。具有一存取存儲器單元AMC的一列稱為一存取列AC。具有一未存取存儲器單元UAMC的一列稱為一未存取列UAC。舉例來說，如圖2所示，一區(qū)段包括3個區(qū)塊200，例如，區(qū)塊200A，200B, 200C(未標示)，而各區(qū)塊 200A，200B, 200C包括4個列，列Cl，列C2，列C3，列C4。更于其他例子中，上述存取存儲器單元AMC在行1中且在上述存取列Cl。上述存取存儲器單元AMC，在一些實施例中，包括分別于區(qū)塊200A，200B，200C中行1以及列Cl中的存取存儲器單元AMC。若存取列AC為列 C2，則上述存取存儲器單元AMC包括分別于區(qū)塊200A，200B，200C中行1以及列C2中的存取存儲器單元AMC。若存取列AC為列C3，則上述存取存儲器單元AMC包括分別于區(qū)塊200A， 200B,200C中行1以及列C3中的存取存儲器單元AMC，等等。上述具有區(qū)塊200A，200B，以及200C的一區(qū)段僅用以舉例。一區(qū)段可具有任何多于或等于1個的區(qū)塊200。相同地，一區(qū)塊200可具有任何多于或等于1個的列。在一些實施例中，于讀取操作下(例如，存儲器100于一讀取存取中)，在存取區(qū)段AS的晶體管EN導通，拉升相對應(yīng)的節(jié)點VSSI (晶體管EN的漏極)的電壓電平至相對應(yīng)的晶體管EN的源極的電壓電平(電壓VSS或接地)。在未存取區(qū)段UAS中的晶體管EN不導通以節(jié)省功率。此外，在存取區(qū)段AS的節(jié)點VDDI均電性連接至電壓VDD。在未存取區(qū)段UAS中的節(jié)點VDDI均電性連接至電壓VDD或電壓VDDw之一。在一些實施例中，為了節(jié)省功率，在未存取區(qū)段UAS中的節(jié)點VDDI電性連接至電壓VDDw，且將電壓VDDw降低至保存電壓Vret左右。在一些實施例中，于寫入操作下(例如，存儲器100于一寫入存取中)，在存取區(qū)段 AS的晶體管EN導通，拉升相對應(yīng)的節(jié)點VSSI (晶體管EN的漏極)的電壓電平至相對應(yīng)的晶體管EN的源極的電壓電平(電壓VSS或接地)。在未存取區(qū)段UAS中的晶體管EN不導通以節(jié)省功率。此外，在存取列AC的所有節(jié)點VDDI均電性連接至電壓VDDw以幫助寫入，也即使得寫入至存取存儲器AMC更容易。在存取區(qū)段AS中未存取列UAC中的所有節(jié)點VDDI 均電性連接至電壓VDD。在一些實施例中，在未存取區(qū)段UAS中所有節(jié)點VDDI電性連接至電壓VDD或電壓VDDw之一。在一存取列中(例如，列Cl)，由于節(jié)點VDDKD電性連接至電壓VDDw，該存取存儲器單元AMC的晶體管Pl以及P2(例如，所有晶體管P1<1>以及P2<1>)較差于同一存取存儲器單元AMC對應(yīng)的晶體管N3以及N4(例如，N3<1>以及N4<1>)。因此，寫入至存取存儲器單元AMC的節(jié)點NO以及節(jié)點ZNO較為容易。圖3為一流程圖300表示根據(jù)一些實施例操作一存儲器100的方法。在步驟305中，制造存儲器100，例如，具有二存儲器陣列的存儲器。各存儲器陣列 130具有多區(qū)段。各區(qū)段具有四個區(qū)塊200A，200B, 200C,且區(qū)塊200A，200B, 200C各具有二行ROl與行R02以及四列(即為，列Cl，列C2，列C3，以及列C4)。電壓VDD的所有節(jié)點均耦接在一起。電壓VDDw的所有節(jié)點均耦接在一起。在一列中所有節(jié)點VDDI均耦接在一起 (例如，所有節(jié)點VDDK1〉耦接在一起，所有節(jié)點VDDI<2>耦接在一起，所有節(jié)點VDDI<3>耦接在一起，等等)。所有節(jié)點VSS耦接在一起，以及所有節(jié)點VSSI耦接在一起。在步驟310中，存儲器100設(shè)置于一待機模式(或一數(shù)據(jù)保存模式)其中所有的晶體管EN不導通。舉例來說，所有節(jié)點VDDKD, VDDI<2>，VDDI<3>，以及VDDI<4>均電性連接至電壓VDDw，且為了節(jié)省功率，將電壓VDDw降低至電壓Vret以充分地保存已存儲數(shù)據(jù)。然而，于任意列中的節(jié)點VDDI可電性連接至電壓VDD，且為了節(jié)省功率將電壓VDD降低至電壓Vret。在步驟315中，存儲器100設(shè)置于一讀取模式。舉例來說，從在一任意區(qū)段中的存儲器單元(存取存儲器單元AMC)讀取一數(shù)據(jù)。此外，上述存取存儲器單元AMC在區(qū)段的各區(qū)塊200A，200B，以及200C的各行ROl以及列Cl中。在上述例子中，存取區(qū)段中所有晶體管EN均導通。未存取區(qū)塊中(例如，除了區(qū)段以外的區(qū)段)所有晶體管EN均不導通。存取區(qū)段的所有節(jié)點VDDI電性連接至電壓VDD。根據(jù)避免未存取區(qū)塊中存儲的數(shù)據(jù)訛誤的風險以及節(jié)省功率之間的重要性，未存取區(qū)塊的節(jié)點VDDI分別電性連接至電壓VDD或電壓 VDDw。節(jié)省功率的例子中，未存取區(qū)塊UAS的所有節(jié)點VDDI均電性連接至電壓VDDw且電壓VDDw降低至電壓Vret。在步驟320中，存儲器100設(shè)置于一寫入模式。舉例來說，從在一任意區(qū)段中的存儲器單元(存取存儲器單元AMC)讀取一數(shù)據(jù)。此外，上述存取存儲器單元AMC在區(qū)段的各區(qū)塊200A，200B,以及200C的各行ROl以及列Cl中。在上述例子中，各存取區(qū)塊200A，200B, 以及200C的存取列Cl的所有晶體管EN均導通。未存取區(qū)塊中(例如，除了區(qū)段以外的區(qū)段)各區(qū)塊200A，200B,以及200C的未存取列C2，C3，以及C4的所有晶體管EN均不導通。 存取區(qū)段的所有節(jié)點VDDI電性連接至電壓VDDw。依照避免未存取區(qū)塊中存儲的數(shù)據(jù)訛誤的風險以及節(jié)省功率之間的重要性，未存取區(qū)塊的節(jié)點VDDI分別電性連接至電壓VDD或電壓VDDw。節(jié)省功率的例子中，未存取區(qū)塊UAS的所有節(jié)點VDDI均電性連接至電壓VDDw且電壓VDDw降低至電壓Vret。一些實施例詳述于上。然而，應(yīng)了解在不違背本發(fā)明的精神以及范圍下可作各種修改。例如，多個晶體管表示為特定的摻雜物形態(tài)(例如，NM0S(N型金屬氧化物半導體)以及PMOS(P型金屬氧化物半導體))均用以舉例。本發(fā)明所披露的實施例并非限制于一特定形式，然而一特定晶體管的上述摻雜物形態(tài)為一設(shè)計選擇并包含于該實施例的范圍內(nèi)。于上述多種信號的邏輯電平(例如，低電位(Low)或高電位(High))也用以舉例，實施例中當一信號為動作(activated)以及/或是不動作(deactivated)并非用以限制特定的電壓電平，然而選擇一電壓電平為一種設(shè)計選擇。在多種情況下，一晶體管的功能如同一開關(guān)(例如，晶體管P1，P2，等等)。因此，可以一開關(guān)取代一晶體管。在上述說明的實施例中，一NMOS 晶體管設(shè)置為一保存二極管RD，然而該實施例并非限制于此，任何可提供一電流路徑的裝置均包含于該實施例的范圍中。上述方法顯示的步驟用以舉例，然而其并非必須依照該指示執(zhí)行。該步驟均可于根據(jù)本發(fā)明實施例的精神以及范疇下適當?shù)丶尤?，替代，改變順序，以?或是刪去。本發(fā)明說明書的各權(quán)利要求由各實施例組成，且合并不同權(quán)利要求以及/或是不同實施例仍為本發(fā)明的范圍并對于本領(lǐng)域技術(shù)人員在參酌本說明書后為明顯。
權(quán)利要求
1.一種存儲器陣列，包括由多行以及多列組成的多個存儲器單元，上述列中至少具有一既定列，包括一第一電源供應(yīng)節(jié)點，用以提供一第一電壓；一第二電源供應(yīng)節(jié)點，用以提供一第二電壓；多個內(nèi)部供應(yīng)節(jié)點，耦接在一起并用以接收上述第一電壓或上述第二電壓之一至上述既定列的多個既定存儲器單元中；以及多個內(nèi)部接地節(jié)點，耦接在一起并用以提供至少二電流路徑于上述既定列的上述既定存儲器單元中。
2.如權(quán)利要求1所述的存儲器陣列，還包括一第一開關(guān)，耦接至上述內(nèi)部供應(yīng)節(jié)點，且上述第一電源供應(yīng)節(jié)點借由上述第一開關(guān)以提供上述第一電壓；以及一第二開關(guān)，耦接至上述內(nèi)部供應(yīng)節(jié)點，且上述第二電源供應(yīng)節(jié)點借由上述第二開關(guān)以提供上述第二電壓，其中當上述第一開關(guān)設(shè)置為導通時，上述第二開關(guān)則設(shè)置為不導通， 而當上述第二開關(guān)設(shè)置為導通時，上述第一開關(guān)則設(shè)置為不導通。
3.如權(quán)利要求1所述的存儲器陣列，還包括一NMOS晶體管，耦接至上述內(nèi)部接地節(jié)點， 且用以提供上述至少二電流路徑中的一第一電流路徑，以及一二極管，耦接至上述內(nèi)部接地節(jié)點，且用以提供上述至少二電流路徑中的一第二電流路徑。
4.如權(quán)利要求1所述的存儲器陣列，其中上述既定列中的上述既定記憶單元之一于一寫入操作下，上述既定列的上述內(nèi)部供應(yīng)節(jié)點用以接收上述第二電壓，且上述第二電壓低于上述第一電壓。
5.如權(quán)利要求1所述的存儲器陣列，還包括一NMOS晶體管以及一二極管，耦接至上述內(nèi)部接地節(jié)點，且上述NMOS晶體管在一寫入操作期間導通。
6.一種存儲器陣列方法，適用于具有至少一區(qū)段的多存儲器單元的一存儲器陣列；各上述存儲器單元具有一內(nèi)部電源供應(yīng)節(jié)點以及一內(nèi)部接地節(jié)點；一區(qū)段具有至少一區(qū)塊； 各區(qū)塊具有至少一列以及至少一行；各列具有提供一第一電壓的一第一節(jié)點以及提供不同于上述第一電壓的一第二電壓的一第二節(jié)點，以及耦接至各列中各存儲器單元的各內(nèi)部接地節(jié)點的至少二電流路徑；各列中各存儲器單元的各上述內(nèi)部電壓供應(yīng)節(jié)點使用上述第一電壓以及上述第二電壓；一第一電流流經(jīng)一第一電流路徑以及一第二電流流經(jīng)一第二電流路徑，其中上述第一電流大于上述第二電流；其中，寫入至一存取區(qū)段的一存取區(qū)塊的一存取列的一存取存儲器單元時，于上述存取區(qū)段的上述存取區(qū)塊所執(zhí)行的步驟，包括提供上述第二電壓至上述存取列的各上述存儲器單元的各上述內(nèi)部電源供應(yīng)節(jié)點；提供上述第一電壓至一未存取列的各上述存儲器單元的各上述內(nèi)部電源供應(yīng)節(jié)點；以及耦接上述第一電流路徑至上述存取列的各上述存儲器單元的各上述內(nèi)部接地節(jié)點以及上述未存取列的各上述存儲器單元的各上述內(nèi)部接地節(jié)點。
7.如權(quán)利要求6所述的存儲器陣列方法，其中寫入至上述存取區(qū)段的上述存取區(qū)塊的上述存取列的上述存取存儲器單元時，于上述存取區(qū)段的一未存取區(qū)塊所執(zhí)行的步驟，包括提供上述第一電壓至各上述列的各上述存儲器單元的各上述內(nèi)部電源供應(yīng)節(jié)點，以及耦接上述第一電流路徑至各上述列的各上述存儲器單元的各上述內(nèi)部接地節(jié)點，其中寫入至上述存取區(qū)段的上述存取區(qū)塊的上述存取列的上述存取存儲器單元，于一未存取區(qū)段所執(zhí)行的步驟，包括耦接上述第二電流路徑至各上述列的各上述存儲器單元的各上述內(nèi)部接地節(jié)點，以及提供上述第一電壓以及上述第二電壓之一或其組合至各上述存儲器單元的各上述內(nèi)部電源供應(yīng)節(jié)點。
8.一種存儲器陣列方法，適用于具有至少一區(qū)段的多存儲器單元的一存儲器陣列；各存儲器單元具有一內(nèi)部電源供應(yīng)節(jié)點以及一內(nèi)部接地節(jié)點；一區(qū)段具有至少一區(qū)塊；各區(qū)塊具有至少一列以及至少一行；各列具有一第一節(jié)點提供一第一電壓以及一第二節(jié)點提供不同于上述第一電壓的一第二電壓，以及至少二電流路徑耦接至各列中各存儲器單元的各內(nèi)部接地節(jié)點；各列中各存儲器單元的各內(nèi)部電壓供應(yīng)節(jié)點使用上述第一電壓以及上述第二電壓；一第一電流流經(jīng)一第一電流路徑以及一第二電流流經(jīng)一第二電流路徑，其中上述第一電流大于上述第二電流；其中，讀取一存取區(qū)段的一存取區(qū)塊的一存取列的一存取存儲器單元時，于上述存取區(qū)段的上述存取區(qū)塊所執(zhí)行的步驟，包括提供上述第一電壓至各上述存取存儲器單元的各上述內(nèi)部電源供應(yīng)節(jié)點；以及耦接上述第一電流路徑至各上述存儲器單元的各上述內(nèi)部接地節(jié)點。
9.如權(quán)利要求8所述的存儲器陣列方法，其中讀取上述存取區(qū)段的上述存取區(qū)塊的上述存取列的上述存取存儲器單元時，于上述存取區(qū)段的一未存取區(qū)塊所執(zhí)行的步驟，包括耦接上述第二電流路徑至各上述列的各上述存儲器單元的各上述內(nèi)部接地節(jié)點；以及提供上述第一電壓以及上述第二電壓之一或其組合至各上述存儲器單元的各上述內(nèi)部電源供應(yīng)節(jié)點。
10.一種存儲器陣列方法，用于具有至少一區(qū)段的多存儲器單元的一存儲器陣列；各存儲器單元具有一內(nèi)部電源供應(yīng)節(jié)點以及一內(nèi)部接地節(jié)點；一區(qū)段具有至少一區(qū)塊；各區(qū)塊具有至少一列以及至少一行；各列具有一第一節(jié)點提供一第一電壓以及一第二節(jié)點提供不同于上述第一電壓的一第二電壓，以及至少二電流路徑耦接至各列中各存儲器單元的各內(nèi)部接地節(jié)點；各列中各存儲器單元的各內(nèi)部電壓供應(yīng)節(jié)點使用上述第一電壓以及上述第二電壓；一第一電流流經(jīng)一第一電流路徑以及一第二電流流經(jīng)一第二電流路徑，其中上述第一電流大于上述第二電流；將上述存儲器陣列操作于一待機模式的步驟，包括上述第二電流路徑應(yīng)用于各上述存儲器單元的各上述內(nèi)部接地節(jié)點；以及提供上述第一電壓以及上述第二電壓之一或其組合至各上述存儲器單元的各上述內(nèi)部電源供應(yīng)節(jié)點。
11.如權(quán)利要求10所述的存儲器陣列方法，還包括利用一保存電壓作為上述第一電壓以及上述第二電壓之一或其組合。
全文摘要
一種存儲器陣列以及存儲器陣列方法，該存儲器包括由多行以及多列組成的多個存儲器單元。上述多列中至少一列包括一第一電源供應(yīng)節(jié)點用以提供一第一電壓，一第二電源供應(yīng)節(jié)點用以提供一第二電壓，多個內(nèi)部供應(yīng)節(jié)點耦接在一起并用以接收上述第一電壓或上述第二電壓之一并提供至一列的多個存儲器單元中，多個內(nèi)部接地節(jié)點耦接在一起并用以提供至少二電流路徑于一列中的多個存儲器單元。本發(fā)明能夠節(jié)省功率。
文檔編號G11C16/06GK102332301SQ20101057681
公開日2012年1月25日 申請日期2010年12月1日 優(yōu)先權(quán)日2010年7月13日
發(fā)明者許國原, 鄧儒杰, 鄭東植, 金英奭, 金榮奭, 陶昌雄 申請人:臺灣積體電路制造股份有限公司