專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置的編程方法
技術(shù)領(lǐng)域：
本發(fā)明構(gòu)思涉及一種非易失性存儲(chǔ)裝置的編程方法，更具體地講，涉及一種利用 負(fù)偏置電壓的NAND型半導(dǎo)體閃速存儲(chǔ)器的編程方法。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)裝置主要可以分為易失性存儲(chǔ)裝置和非易失性存儲(chǔ)裝置。易失性存儲(chǔ) 裝置可以以雙穩(wěn)態(tài)觸發(fā)器的邏輯狀態(tài)或以存儲(chǔ)在電容器中的電荷來存儲(chǔ)數(shù)據(jù)。易失性半導(dǎo) 體存儲(chǔ)裝置可以僅在供電時(shí)存儲(chǔ)或讀取數(shù)據(jù)，并將在供電中斷時(shí)丟失存儲(chǔ)的數(shù)據(jù)。非易失 性半導(dǎo)體存儲(chǔ)裝置可以在諸如計(jì)算機(jī)和通信裝置的廣泛的應(yīng)用中用于存儲(chǔ)程序和數(shù)據(jù)。諸如電可擦除可編程只讀存儲(chǔ)器(EEPROM)的非易失性半導(dǎo)體存儲(chǔ)裝置即使在供 電中斷之后仍存儲(chǔ)數(shù)據(jù)。因?yàn)镋EPROM是電可擦除可編程的，所以EEPORM已經(jīng)被廣泛地用 作需要持續(xù)更新的系統(tǒng)編程裝置或輔助存儲(chǔ)裝置。NAND型閃速存儲(chǔ)裝置通常比NOR型閃速 存儲(chǔ)裝置具有更高的集成度(小型化程度)。NAND型閃速存儲(chǔ)裝置包括存儲(chǔ)器單元陣列以存儲(chǔ)數(shù)據(jù)，存儲(chǔ)器單元陣列包括 多個(gè)單元串(也被稱為NAND串)。NAND型閃速存儲(chǔ)裝置的每個(gè)存儲(chǔ)器單元可以利用 R)wler-N0rdheim(F-N，福勒-諾德海姆)隧穿電流來執(zhí)行擦除和編程操作。在編程模式(存儲(chǔ)器單元編程模式)中，傳統(tǒng)的NAND型閃速存儲(chǔ)裝置會(huì)遭受結(jié)合 到被選擇的位線的單元串和結(jié)合到未被選擇的位線的單元串之間的干擾。

發(fā)明內(nèi)容
本發(fā)明構(gòu)思的一方面提供一種非易失性半導(dǎo)體存儲(chǔ)裝置的編程方法，該非易失性 半導(dǎo)體存儲(chǔ)裝置可以通過在同一存儲(chǔ)塊中導(dǎo)通連接到被選擇的位線的串選擇晶體管并截 止連接到未被選擇的位線的串選擇晶體管來減小在編程模式中的在被選擇的單元串和未 被選擇的單元串之間的編程干擾。根據(jù)本發(fā)明構(gòu)思的一方面，一種具有設(shè)置在袋式阱中的NAND型存儲(chǔ)器單元陣列 的非易失性半導(dǎo)體存儲(chǔ)裝置的編程方法包括如下步驟將負(fù)偏置電壓施加到袋式阱；將第 一電壓施加到串選擇晶體管。第一電壓高于連接到被選擇的位線的被選擇的串的串選擇晶 體管的閾值電壓，并低于連接到未被選擇的位線的未被選擇的串的串選擇晶體管的閾值電 壓?？梢詫⒇?fù)電壓施加到被選擇的位線，可以將編程禁止電壓施加到未被選擇的位線。編程禁止電壓可以高于0V?？梢詫㈦妷弘娖脚c施加到袋式阱的負(fù)偏置電壓的電壓電平相同的電壓施加到被 選擇的位線。根據(jù)本發(fā)明構(gòu)思的另一方面，一種非易失性半導(dǎo)體存儲(chǔ)裝置的編程方法包括如下 步驟產(chǎn)生電壓電平高于被選擇的串選擇晶體管的閾值電壓的電壓電平并低于未被選擇的串選擇晶體管的閾值電壓的電壓電平的第一電壓；在編程模式中，將第一電壓施加到形成 在袋式阱中的第一存儲(chǔ)器塊；在編程模式中，將電壓電平與袋式阱的偏置電壓的電壓電平 相同的負(fù)電壓施加到形成在袋式阱中的第二存儲(chǔ)器塊。第二存儲(chǔ)器塊的位線與第一存儲(chǔ)器塊共用金屬線，并接觸與第一存儲(chǔ)器塊分開的 串選擇晶體管?？梢詫⒌谝浑妷菏┘拥桨ㄔ诘谝淮鎯?chǔ)器塊中的串選擇晶體管，可以將第二電壓 施加到包括在第二存儲(chǔ)器塊中的串選擇晶體管。包括在第一存儲(chǔ)器塊中的串選擇晶體管可以結(jié)合到第一串選擇線，包括在第二存 儲(chǔ)器塊中的串選擇晶體管可以結(jié)合到第二串選擇線，第二串選擇線與第一串選擇線電性斷 開。根據(jù)本發(fā)明構(gòu)思的又一方面，一種具有形成在袋式阱中的NAND型陣列非易失性 半導(dǎo)體存儲(chǔ)裝置的編程方法包括如下步驟將與將被編程的數(shù)據(jù)對應(yīng)的電壓施加到位線，將負(fù)偏置電壓施加到袋式阱；停用 包括在每個(gè)單元串中的地選擇晶體管；將第一電壓施加到串選擇晶體管。第一電壓高于連 接到被選擇的位線的被選擇的串的串選擇晶體管的閾值電壓，并低于連接到未被選擇的位 線的未被選擇的串的串選擇晶體管的閾值電壓。一種非易失性半導(dǎo)體存儲(chǔ)裝置的編程方法，所述方法包括如下步驟將負(fù)電壓作 為偏置電壓施加到袋式阱，在袋式阱中形成有共用相同的位線的第一存儲(chǔ)器塊和第二存儲(chǔ) 器塊；在編程模式中，將第一電壓施加到第一存儲(chǔ)器塊內(nèi)的串選擇晶體管的柵極，其中，第 一電壓高于第一存儲(chǔ)器塊中的連接到被選擇的位線的每個(gè)串選擇晶體管的閾值電壓，第一 電壓低于第一存儲(chǔ)器塊中的連接到未被選擇的位線的每個(gè)串選擇晶體管的閾值電壓。本發(fā)明構(gòu)思的示例性實(shí)施例提供本發(fā)明構(gòu)思的結(jié)構(gòu)性和功能性的描述，但是本發(fā) 明不應(yīng)被解釋為限制于這里闡述的示例性實(shí)施例。因此，本領(lǐng)域技術(shù)人員應(yīng)清楚地理解，本 發(fā)明構(gòu)思的示例性實(shí)施例可以以不同的形式來實(shí)施，且包括可以實(shí)現(xiàn)本發(fā)明構(gòu)思的精神的 所有的變化、等同物、替換物。應(yīng)該理解的是，雖然術(shù)語第一、第二等可以在這里用來描述各種元件、組件、區(qū)域、 層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分不應(yīng)該受這些術(shù)語限制。這些術(shù)語 僅是用來將一個(gè)元件、組件、區(qū)域、層或部分與另一區(qū)域、層或部分區(qū)分開。例如，在不脫離 本發(fā)明構(gòu)思的教導(dǎo)的情況下，第一元件、組件、區(qū)域、層或部分可以被稱為第二元件、組件、 區(qū)域、層或部分。應(yīng)該理解的是，當(dāng)元件或?qū)颖环Q為“在”另一元件或?qū)印吧稀薄ⅰ斑B接到”另一元件或 層、或“結(jié)合到”另一元件或?qū)訒r(shí)，它可以直接在另一元件或?qū)由?、直接連接到另一元件或 層、或直接結(jié)合到另一元件或?qū)?，或者可以存在中間元件或?qū)印Ｏ喾?，?dāng)元件被稱為“直接 在”另一元件或?qū)由?、“直接連接到”另一元件或?qū)?、或“直接結(jié)合到”另一元件或?qū)訒r(shí)，不 存在中間元件或?qū)印Ｍ瑫r(shí)，應(yīng)該類似地解釋在這里為了便于描述而使用的用于描述一個(gè)元
件或特征與另一元件或特征之間的如圖中所示的關(guān)系的空間相對術(shù)語，諸如“在......之
間”與“直接在......之間”，或者“與......相鄰”與“與......直接相鄰”等。這里使用的術(shù)語僅為了描述具體的實(shí)施例的目的，而不意圖限制本發(fā)明構(gòu)思。如 這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。
除非在這里以特定的順序進(jìn)行清楚的限定，否則可以另外地執(zhí)行本發(fā)明構(gòu)思中描 述的各步驟。因此，可以以特定的順序基本同時(shí)地執(zhí)行或以相反的順序執(zhí)行各步驟。下文中，將參照附圖詳細(xì)描述本發(fā)明構(gòu)思的實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置的 編程方法。


通過本發(fā)明構(gòu)思的如在附圖中示出的優(yōu)選實(shí)施例的更具體的描述，本發(fā)明構(gòu)思的 前述和其他特征將是明顯的，其中，貫穿不同的示圖，相同的標(biāo)號(hào)指示相同的部件。附圖不 必須按比例繪制，相反，附圖為了示出本發(fā)明構(gòu)思的原理而進(jìn)行了強(qiáng)調(diào)。圖1是根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的NAND型閃速存儲(chǔ)裝置的框圖；圖2是圖1的NAND型閃速存儲(chǔ)裝置的存儲(chǔ)器單元陣列的沿1_1 ‘線截取的剖視 圖，其示出了存儲(chǔ)器單元陣列160的垂直結(jié)構(gòu)；圖3是圖1的NAND型閃速存儲(chǔ)裝置的存儲(chǔ)器單元陣列160的電路圖；圖4是在編程模式中的圖3的存儲(chǔ)器單元陣列160的串選擇晶體管結(jié)合到被選擇 的位線且電壓施加到所述被選擇的位線的電路圖；圖5是在編程模式中的圖3的存儲(chǔ)器單元陣列160的串選擇晶體管結(jié)合到未被選 擇的位線且電壓施加到所述未被選擇的位線的電路圖；圖6是示出結(jié)合到被選擇的位線和未被選擇的位線的存儲(chǔ)器單元晶體管的閾值 電壓關(guān)于施加到串選擇線的電壓的變化的閾值電壓的曲線圖；圖7是在編程模式中的圖3的存儲(chǔ)器單元陣列160中的兩個(gè)串共用被選擇的位線 且電壓施加到被選擇的位線的電路圖；圖8是在編程模式中的圖3的存儲(chǔ)器單元陣列160中的兩個(gè)串共用未被選擇的位 線且電壓施加到所述未被選擇的位線的電路圖；圖9是示出圖1的NAND型閃速存儲(chǔ)裝置的編程模式操作的時(shí)序圖；圖10是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的圖1的NAND型閃速存儲(chǔ)裝置的可選的存 儲(chǔ)器單元陣列160a的電路圖；圖11是示出在編程模式中施加到圖10的存儲(chǔ)器單元陣列160a的電壓的波形的 時(shí)序圖；圖12是根據(jù)本發(fā)明構(gòu)思的其他實(shí)施例的圖1的NAND型閃速存儲(chǔ)裝置的可選的存 儲(chǔ)器單元陣列160b的電路圖；圖13是示出在編程模式中施加到圖12的存儲(chǔ)器單元陣列的電壓的波形的時(shí)序 圖；圖14是根據(jù)本發(fā)明構(gòu)思的其他實(shí)施例的NAND型閃速存儲(chǔ)裝置的框圖；圖15是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的NAND型閃速存儲(chǔ)裝置的編程方法的流程 圖；圖16是示出根據(jù)本發(fā)明構(gòu)思的其他實(shí)施例的NAND型閃速存儲(chǔ)裝置的編程方法的 流程圖；圖17是示出根據(jù)本發(fā)明構(gòu)思的其他實(shí)施例的NAND型閃速存儲(chǔ)裝置的編程方法的 流程圖。
具體實(shí)施例方式圖1是根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的NAND型閃速存儲(chǔ)裝置的框圖。參照圖1，NAND型閃速存儲(chǔ)裝置100包括行控制電路110、頁緩沖器電路120、共源 極線控制電路130、阱偏置電路140、列門電路150、存儲(chǔ)器單元陣列160。存儲(chǔ)器單元陣列160可以形成在袋式ρ-阱區(qū)域(袋式ρ-阱103(P0CKETP_WELL 103))中，所述袋式ρ-阱區(qū)域(袋式ρ-阱103 (POCKET P-WELL 103))可以形成在更深的 阱(η-阱 102 (N-WELL 102))中，更深的阱(η-阱 102 (N-WELL 102))形成在體(bulk)基底 中。當(dāng)該深阱具有η型導(dǎo)電性時(shí)，袋式ρ-阱可以形成為具有ρ型導(dǎo)電性?？蛇x擇地，存儲(chǔ) 器單元陣列160可以直接形成在體(bulk)基底中而不具有袋式/阱結(jié)構(gòu)。行控制電路110可以產(chǎn)生編程電壓VPGM、通過電壓VPASS、第一電壓VSSL。第一電 壓VSSL(串選擇線電壓)的電壓電平可以高于被選擇的串選擇晶體管的閾值電壓VTHl的 電壓電平并低于未被選擇的串選擇晶體管的閾值電壓VTH2的電壓電平。行控制電路110 控制字線WLl至WL16的電勢(電壓)、串選擇線SSL的電勢(電壓)、地選擇線GSL的電勢 (電壓)。在存儲(chǔ)器單元陣列160中，字線WLl至WL16、串選擇線SSL、地選擇線GSL、共源極 線CSL可以并排地布置為沿行方向，位線BLl和BL2可以布置為沿與字線WLl至WL16垂直 的方向。在圖1中，第一電壓VSSL指串選擇線(SSL)控制電壓，電壓VGSL指地選擇線(GSL) 控制電壓。頁緩沖器電路120包括與各位線BLl和BL2中的每條位線對應(yīng)的頁緩沖器，每個(gè) 頁緩沖器可以包括感測放大器S/A(未示出)。在讀取模式中，每個(gè)頁緩沖器用于從被選擇 的存儲(chǔ)器單元感測數(shù)據(jù)，并將感測到的數(shù)據(jù)通過列門電路150傳輸?shù)捷斎?輸出(I/O)電 路(未示出)。在編程模式中，每個(gè)頁緩沖器臨時(shí)存儲(chǔ)通過I/O電路和列門電路150接收的 數(shù)據(jù)。因此，每個(gè)頁緩沖器用作數(shù)據(jù)傳感器和鎖存器。響應(yīng)于列選擇信號(hào)(例如，YSELO和 YSEL1)，列門電路150將頁緩沖器電路120電連接到I/O電路，或者將頁緩沖器電路120與 I/O電路電性斷開。共源極線控制電路130在處于編程模式中時(shí)控制共源極線CSL的電勢。阱偏置電 路140產(chǎn)生袋式ρ-阱偏置電壓VPPW并將將袋式ρ-阱偏置電壓VPPW傳輸?shù)酱溅?阱區(qū)域 103，阱偏置電路140產(chǎn)生η-阱偏置電壓VNWELL并將η-阱偏置電壓VNWELL傳輸?shù)溅?阱 區(qū)域。圖2是沿I-I ‘線截取的圖1的NAND型閃速存儲(chǔ)裝置的存儲(chǔ)器單元陣列的垂直結(jié) 構(gòu)的剖視圖。參照圖2，η-阱區(qū)域102可以形成在ρ-型基底101中，袋式ρ-阱區(qū)域103可以 形成在η-阱區(qū)域102中。用于存儲(chǔ)數(shù)據(jù)的浮置柵極晶體管105具有η-型的源極和漏極區(qū) 域。串選擇晶體管104和地選擇晶體管106可以形成在袋式ρ-阱區(qū)域103中。串選擇晶 體管104的控制柵極連接到串選擇線SSL。地選擇晶體管106的控制柵極連接到地選擇線 GSL0浮置柵極晶體管105的控制柵極連接到第一字線WLl。如上所述，袋式ρ-阱區(qū)域103被偏置在袋式ρ-阱偏置電壓VPPW，η-阱區(qū)域102被偏置在η-阱偏置電壓VNWELL。圖3是圖1的NAND型閃速存儲(chǔ)裝置的存儲(chǔ)器單元陣列160的電路圖。參照圖3，存儲(chǔ)器單元陣列160包括η個(gè)串選擇晶體管STll至STln、η個(gè)地選擇 晶體管GTll至GTln。存儲(chǔ)器單元陣列160還包括nX 16存儲(chǔ)器單元(浮置柵極)晶體管 Mll至M16n的陣列、ηX 16存儲(chǔ)器單元(浮置柵極)晶體管Mll至Μ16η結(jié)合到位線BLl至 BLn,(通過η個(gè)串選擇晶體管ST)結(jié)合到串選擇線SSL、(通過η個(gè)地選擇晶體管GT)結(jié)合 到地選擇線GSL。nX 16存儲(chǔ)器單元(浮置柵極)晶體管Mll至Μ16η的控制柵極連接到多 條字線WLl至WL16。編程操作可以被定義為在被選擇的浮置柵極晶體管中積聚電子，擦除操作可以被 定義為在浮置柵極晶體管中積聚的電子發(fā)射(釋放)到浮置柵極晶體管的溝道中。在這樣 的情況下，編程操作可以基于將被編程的數(shù)據(jù)來升高浮置柵極晶體管的閾值電壓VTH。因 此，當(dāng)因電子的積聚而以數(shù)據(jù)“0”編程存儲(chǔ)裝置時(shí)，閾值電壓VTH升高，而當(dāng)因電子的發(fā)射 而以數(shù)據(jù)“1”編程存儲(chǔ)裝置時(shí)，閾值電壓VTH保持為與擦除存儲(chǔ)裝置時(shí)的閾值電壓VTH相 同。在圖3的存儲(chǔ)器單元陣列160中，在編程模式中，將編程電壓VPGM施加到結(jié)合到 將被編程的存儲(chǔ)晶體管Μ21的被選擇的字線WL2，將通過電壓VPASS施加到未被選擇的字線 WLU WL3至WL16。在編程模式中，可以將電壓電平高于連接到被選擇的位線的串選擇晶體 管ST的閾值電壓VTHl的電壓電平的第一電壓VSSL施加到串選擇線SSL。并且，第一電壓 VSSL可以低于未被選擇的串選擇晶體管ST的閾值電壓VTH2。圖4是在編程模式中的圖3的存儲(chǔ)器單元陣列的串選擇晶體管ST結(jié)合到被選擇 的位線且電壓施加到所述被選擇的位線的電路圖。參照圖4，存儲(chǔ)器單元陣列的被選擇的位線(161)(例如，BLl)連接到形成在袋式 P-阱區(qū)域103中的串選擇晶體管STll和串聯(lián)連接到串選擇晶體管STll的存儲(chǔ)器單元晶體 管Mil。串選擇晶體管STll的控制柵極連接到串選擇線SSL，存儲(chǔ)器單元晶體管Mll的控 制柵極連接到字線(例如，WL2)。在圖4中，連接到被選擇的位線BLl (處于-4伏特)的串 選擇晶體管STll有效閾值電壓為VTH1。在編程模式中，將負(fù)袋式ρ-阱偏置電壓VPPW施加到袋式ρ-阱區(qū)域103，將負(fù)電壓 施加到位線BL1。施加到位線BLl的負(fù)電壓可以與負(fù)袋式ρ-阱偏置電壓VPPW相同。在編 程模式中，當(dāng)將負(fù)電壓施加到地選擇線GSL時(shí)，地選擇晶體管GTll保持截止。當(dāng)將大約OV 的電壓施加到串選擇線SSL時(shí)，導(dǎo)電溝道形成在串選擇晶體管STll的漏極和源極之間，從 而串選擇晶體管STll導(dǎo)通(ON)。響應(yīng)于施加到字線札2的編程電壓VPGM(例如，9V)，存儲(chǔ) 器單元晶體管Mll被編程，這是因?yàn)殡娮臃e聚在存儲(chǔ)器單元晶體管Mll的浮置柵極中，并因 此升高了存儲(chǔ)器單元晶體管Mll的閾值電壓。圖5是在編程模式中的圖3的存儲(chǔ)器單元陣列的串選擇晶體管ST結(jié)合到未被選 擇的位線且電壓施加到所述未被選擇的位線的電路圖。參照圖5，存儲(chǔ)器單元陣列的未被選擇的位線(162)包括位線BL2、形成在袋式 P-阱區(qū)域103中的串選擇晶體管ST12和串聯(lián)連接到串選擇晶體管ST12的存儲(chǔ)器單元晶 體管M12。串選擇晶體管ST12的控制柵極連接到串選擇線SSL，存儲(chǔ)器單元晶體管M12的 控制柵極連接到字線WL2。在圖5中，連接到未被選擇的位線BL2(處于0.6伏特)的串選擇晶體管ST12的有效閾值電壓為VTH2，有效閾值電壓VTH2高于連接到圖1中的被選擇的 位線BLl (處于-4伏特)的串選擇晶體管STll的閾值電壓VTH1。這樣的區(qū)別是源自“體 (body)效應(yīng)”。體(body)效應(yīng)描述了因VSB(源極-體(bulk)電壓)的改變引起的閾值電壓的 改變。每個(gè)串選擇晶體管的源極端連接到位線，因此，施加在位線上的電壓潛在地影響每個(gè) 串選擇晶體管的閾值電壓。因?yàn)轶w(body)(在體(body)沒有被連接到源極時(shí))影響閾值 電壓，所以體(body)可以被認(rèn)為是第二個(gè)柵極，且有時(shí)被稱為“背柵極”，體(body)效應(yīng)有 時(shí)被稱為“背柵極效應(yīng)”。對于增強(qiáng)型，根據(jù)Siichman-Hodges (施克曼-霍奇斯)模型利用下面的等式來計(jì) 算基于閾值電壓的n-mos MOSFET體(body)效應(yīng)。Vtn = Vto + 7(\jVsB + 2φΡ -其中，Vtn為在存在基底偏壓時(shí)的閾值電壓，Vsb是源極至體(source-to-body)基底 偏壓，2 是表面電勢，Vto是零基底偏壓的閾值電壓，/ = (tHX /ε<)χ)pq￡x,NA是體(body)效 應(yīng)參數(shù)，1 是氧化物厚度，ε。x是氧化物介電常數(shù)，^si是硅的介電常數(shù)，Na是摻雜濃度，q 是電子的電荷。在編程模式中，將負(fù)袋式ρ-阱偏置電壓VPPW施加到袋式ρ-阱區(qū)域103，可以將禁 止電壓施加到未被選擇的位線BL2。禁止電壓可以為用于改變未被選擇的串選擇晶體管的 閾值電壓以不形成溝道的電壓，例如，正電壓。在圖5中，可以將例如大約0. 6V的禁止電壓 施加到未被選擇的位線BL2。在編程模式中，當(dāng)將負(fù)電壓施加到地選擇線GSL時(shí)，地選擇晶 體管GT12保持截止。在這樣的條件下，當(dāng)將大約OV的電壓施加到串選擇線SSL時(shí)，在串選 擇晶體管ST12的漏極和源極之間沒有形成溝道，從而串選擇晶體管ST12截止(OFF)。在這 樣的條件下，即使將編程電壓VPGM施加到字線WL2，存儲(chǔ)器單元晶體管M12也可以沒有被編 程，這是因?yàn)殡娮記]有積聚在存儲(chǔ)器單元晶體管的浮置柵極中，且閾值電壓可以沒有改變。圖6是示出結(jié)合到被選擇的位線BL的存儲(chǔ)器單元晶體管的閾值電壓和結(jié)合到未 被選擇的位線BL的存儲(chǔ)器單元晶體管的閾值電壓關(guān)于施加到串選擇線SL的電壓的變化的 閾值電壓的曲線圖。在圖6中，曲線SBL表示結(jié)合到被選擇的位線BL的存儲(chǔ)器單元晶體管的閾值電壓 的變化，曲線USBL表示結(jié)合到未被選擇的位線BL的存儲(chǔ)器單元晶體管的閾值電壓的變化。在圖6中，閾值電壓VTH隨著施加到串選擇線SSL的第一電壓VSSL的升高而升高 并飽和的時(shí)間點(diǎn)可以與結(jié)合到被選擇的位線BL的串選擇晶體管STll和結(jié)合到未被選擇的 位線BL的串選擇晶體管ST12導(dǎo)通的時(shí)間點(diǎn)相同。在編程模式中，結(jié)合到被選擇的位線BL的存儲(chǔ)器單元晶體管可以為需要編程的， 而結(jié)合到未被選擇的位線BL的存儲(chǔ)器單元晶體管可以為需要是不被編程的。因此，在編程 模式中，結(jié)合到被選擇的位線BL的串選擇晶體管STll需要被導(dǎo)通，而結(jié)合到未被選擇的位 線的串選擇晶體管ST12需要被截止。因此，參照圖6，施加到串選擇線以導(dǎo)通結(jié)合到被選擇的位線BL的串選擇晶體管 STll并截止結(jié)合到未被選擇的位線BL的串選擇晶體管ST12的第一電壓VSSL可以在電壓 范圍DV(VB-VA)內(nèi)(VB 上限電壓，VA 下限電壓，VDD 供應(yīng)電壓)。
圖7是在編程模式中的圖3的存儲(chǔ)器單元陣列160中的兩個(gè)串且電壓施加到被選 擇的位線BL的電路圖。參照圖7，被選擇的塊BP的第一(被選擇的)串選擇晶體管STll 和未被選擇的塊BNP的第二(未被選擇的)串選擇晶體管STlla連接到圖3的存儲(chǔ)器單元 陣列160的被選擇的位線BL1。圖7示出在存儲(chǔ)器單元陣列160中的形成在一個(gè)袋式ρ-阱 區(qū)域103中的兩個(gè)存儲(chǔ)器塊(BP和BNP)，袋式ρ-阱區(qū)域103可以形成在n_阱區(qū)域102中。參照圖1和圖7，存儲(chǔ)器單元陣列160包括位線BL1、第一塊BP(將被編程 的塊(BLOCK TO BE PROGRAMMED))、第二塊 BNP (將不被編程的塊(BLOCK NOT TO BE PROGRAMMED))，第一塊BP和第二塊BNP可以在位線BLl和共源極線CSL之間并聯(lián)地彼此結(jié) 合。第一塊BP將被編程，而第二塊BNP將保留不被編程。參照圖7，第一塊BP (將被編程的塊(BLOCK TO BE PROGRAMMED))包括全部設(shè)置 在袋式P-阱區(qū)域103中的(被選擇的)串選擇晶體管STll以及串聯(lián)連接到(被選擇的) 串選擇晶體管STll的十六個(gè)存儲(chǔ)器單元晶體管Mll至M161和地選擇晶體管GT11。被選擇 的串選擇晶體管STll的控制柵極連接到串選擇線SSL1，十六個(gè)存儲(chǔ)器單元晶體管Mll至 M161的控制柵極分別連接到十六條字線WLl至WL16。地選擇晶體管GTll的柵極連接到地 選擇線GSLl。第二塊BNP (將不被編程的塊(BLOCK NOT TO BE PROGRAMMED))包括全部設(shè)置在 袋式P-阱區(qū)域103中的(未被選擇的)串選擇晶體管STlla以及串聯(lián)連接到(未被選擇 的)串選擇晶體管STlla的十六個(gè)存儲(chǔ)器單元晶體管Mlla至M161a和地選擇晶體管GTlla。 串選擇晶體管STlla的控制柵極連接到串選擇線SSL2，十六個(gè)存儲(chǔ)器單元晶體管Mlla至 M161a的控制柵極分別連接到十六條字線WLla至WL16a。地選擇晶體管GTlla的控制柵 極連接到地選擇線GSL2。包括(被選擇的)串選擇晶體管STll的(被選擇的)NAND串和 包括(未被選擇的)串選擇晶體管STlla的(未被選擇的)NAND串共同地連接到(被選擇 的)位線BLl，而它們分別位于不同的存儲(chǔ)器塊BP和BNP中。在編程模式中，將正η-阱偏置電壓VNWELL(例如，+1. 5V)施加到n_阱區(qū)域102， 將負(fù)袋式P-阱偏置電壓VPPW(例如，-4V)施加到袋式P-阱區(qū)域103，可以將負(fù)電壓(例 如，-4V)施加到被選擇的位線BL1。在編程模式中，當(dāng)將負(fù)電壓(例如，-4V)施加到地選 擇線GSLl和GSL2時(shí)，地選擇晶體管GTll和GTlla截止。在這樣的條件下，當(dāng)將電壓電平 高于被選擇的串選擇晶體管STll的閾值電壓的電壓電平并低于未被選擇的串選擇晶體管 STlla的閾值電壓的電壓電平的第一電壓(例如，0V)施加到將被編程的第一塊BP的串選 擇線SSLl時(shí)，溝道形成在串選擇晶體管STll的漏極和源極之間，串選擇晶體管STll因此 導(dǎo)通。在這樣的條件下，響應(yīng)于施加到(被選擇的)字線WLl的較高的編程電壓VPGM，存 儲(chǔ)器單元晶體管Mll被編程。因此，電子積聚在存儲(chǔ)器單元晶體管Mll的浮置柵極中，從而 升高存儲(chǔ)器單元晶體管Mll的閾值電壓。因?yàn)檎龑⑤^低的通過電壓VPASS施加到字線WL2 至WL16，所以將保留不被編程的存儲(chǔ)器單元晶體管M12至M161的控制柵極沒有被編程。例 如，通過電壓VPASS可以為1. 5V。同時(shí)，當(dāng)將負(fù)電壓(例如，與負(fù)袋式ρ-阱偏置電壓VPPW相同的-4V電壓)施加到 將全部保留不被編程的第二塊BNP的串選擇線SSL2時(shí)，在串選擇晶體管STlla的漏極和源 極之間沒有形成溝道，因此，串選擇晶體管STlla保持截止。因?yàn)閷⒋蠹sOV的電壓(或地 電壓)施加到十六條字線WLla至WL16a，所以所有十六個(gè)存儲(chǔ)器單元晶體管Mlla至M161a沒有被編程。因此，所有十六個(gè)存儲(chǔ)器單元晶體管Mlla至M161a的閾值電壓VTH沒有改變 (例如，沒有升高)。因此，在編程模式中，因?yàn)樵诖鎯?chǔ)器單元陣列的被選擇的位線BLl (163)上的被選 擇的串選擇晶體管STll導(dǎo)通且未被選擇的串選擇晶體管STlla截止，所以第一塊BP的一 些或所有的存儲(chǔ)單元晶體管可以被編程，第二塊BNP的所有的存儲(chǔ)器單元晶體管保留不被 編程。圖8是在編程模式中的圖3的存儲(chǔ)器單元陣列160中的兩個(gè)串的電路圖，其中，串 選擇晶體管結(jié)合到圖3的存儲(chǔ)器單元陣列的未被選擇的位線，電壓施加到所述未被選擇的 位線。圖8示出在單個(gè)袋式ρ-阱區(qū)域103中的兩個(gè)存儲(chǔ)器塊，袋式ρ-阱區(qū)域103可以形 成在圖3的存儲(chǔ)器單元陣列160的η-阱區(qū)域102中。參照圖8，存儲(chǔ)器單元陣列的未被選擇的位線(164)包括(未被選擇的)位線 BL2、第一塊ΒΡ(將被編程的塊(BLOCK TO BE PROGRAMMED))、第二塊BNP (將不被編程的塊 (BLOCK NOT TO BE PROGRAMMED))，第一塊BP和第二塊BNP可以在位線BL2和共源極線CSL 之間并聯(lián)地彼此結(jié)合。第一塊BP將被編程，第二塊BNP將保持不被編程。第一塊BP(將被編程的塊(BLOCK TO BE PROGRAMMED))包括全部設(shè)置在袋式ρ-阱 區(qū)域103中的串選擇晶體管ST12以及串聯(lián)連接到串選擇晶體管ST12的十六個(gè)存儲(chǔ)器單元 晶體管Μ12至Μ162和地選擇晶體管GT12。串選擇晶體管ST12的控制柵極連接到串選擇 線SSL1，十六個(gè)存儲(chǔ)器單元晶體管Μ12至Μ162的控制柵極分別連接到十六條字線WLl至 WL16。地選擇晶體管GT12的控制柵極連接到地選擇線GSLl。第二塊BNP (將不被編程的塊(BLOCK NOT TO BE PROGRAMMED))包括全部設(shè)置在 袋式P-阱區(qū)域103中的串選擇晶體管ST12a以及可以串聯(lián)連接到串選擇晶體管ST12a的 十六個(gè)存儲(chǔ)器單元晶體管Mlh至M16M和地選擇晶體管GT12a。串選擇晶體管STlh的控 制柵極連接到串選擇線SSL2，十六個(gè)存儲(chǔ)器單元晶體管Mlh至的控制柵極可以分別 連接到十六條字線WLla至WL16a。地選擇晶體管GT12a的控制柵極連接到地選擇線GSL2。圖7中示出的存儲(chǔ)器單元陣列160的被選擇的位線BLl (163)和圖8中示出的存 儲(chǔ)器單元陣列160的未被選擇的位線BL2 (164)可以形成在一個(gè)(相同的)袋式阱區(qū)域103 中。此外，第一塊BP包括圖7的串選擇晶體管STll和串聯(lián)連接到串選擇晶體管STll的 十六個(gè)存儲(chǔ)器單元晶體管Mll至M161、以及圖8的串選擇晶體管ST12及串聯(lián)連接到串選擇 晶體管ST12的十六個(gè)存儲(chǔ)器單元晶體管M12至M162和地選擇晶體管GT12。同樣，第二塊 BNP包括圖7的串選擇晶體管STlla和串聯(lián)連接到串選擇晶體管STlla的十六個(gè)存儲(chǔ)器單 元晶體管Mlla至M161a和地選擇晶體管GTlla、以及串選擇晶體管STlh及串聯(lián)連接到串 選擇晶體管ST12a的十六個(gè)存儲(chǔ)器單元晶體管Mlh至M16M和地選擇晶體管GT12a。在編程模式中，將正η-阱偏置電壓VNWELL施加到η_阱區(qū)域102，將負(fù)袋式ρ-阱 偏置電壓VPPW施加到袋式P-阱區(qū)域103，可以將正電壓施加到位線BL2，因?yàn)閷⒗?4V 的負(fù)電壓施加到地選擇線GSLl和GSL2，所以地選擇晶體管GTll和GTlla截止。在這樣的條件下，當(dāng)將OV的電壓施加到第一塊BP (將被編程的塊(BLOCK TO BE PROGRAMMED))的被選擇的串選擇線SSLl時(shí)，與在被選擇的位線BLl (163)的情況下不同，在 串選擇晶體管ST12的漏極和源極之間沒有形成溝道，串選擇晶體管ST12保持截止。在這 樣的條件下，即使當(dāng)將較高的編程電壓VPGM施加到連接到存儲(chǔ)器單元晶體管M12的柵極的(被選擇的)字線WLl (并將較低的通過電壓VPASS施加到字線WL2至WL16)時(shí)，存儲(chǔ)器單 元晶體管M12保留不被編程。在這樣的條件下，當(dāng)將大約-4V的電壓施加到將全部保留不被編程的第二塊BNP 的串選擇線SSL2時(shí)，在串選擇晶體管ST12a的漏極和源極之間沒有形成溝道，串選擇晶體 管STlh保持截止。因?yàn)閷V的電壓(或地電壓)施加到十六條字線WLla至WL16a，所以 所有十六個(gè)存儲(chǔ)器單元晶體管Mlh至M16M保留不被編程(沒有被編程)。因此，十六個(gè) 存儲(chǔ)器單元晶體管Mlh至M162a的閾值電壓VTH沒有改變(沒有升高)。因此，在編程模式中，在將正電壓施加到位線BL2的同時(shí)，因?yàn)榇鎯?chǔ)器單元陣列的 未被選擇的位線的串選擇晶體管ST12和STlh截止，所以連接到位線BL2的第一塊BP和 第二塊BNP的存儲(chǔ)器單元晶體管沒有被編程。雖然圖7和圖8示出了具有在一個(gè)袋式阱區(qū)域103中的兩個(gè)存儲(chǔ)器塊的存儲(chǔ)器單 元陣列160的示例，但是存儲(chǔ)器單元陣列106可以包括在任意數(shù)量的袋式阱區(qū)域103中的 任意數(shù)量的存儲(chǔ)器塊。圖9是示出圖1的NAND型閃速存儲(chǔ)裝置的編程模式操作的時(shí)序圖。圖9的時(shí)序 圖示出預(yù)設(shè)置時(shí)間段、編程時(shí)間段、放電時(shí)間段。參照圖9，在編程模式中，例如將OV的電壓施加到被選擇的串選擇線SSL，而將大 約-4V的負(fù)電壓施加到未被選擇的串選擇線SSL ；例如，將大約9V的正電壓施加到被選擇 的字線WL，而將大約1. 5V的電壓施加到未被選擇的字線WL ；將負(fù)電壓施加到被選擇的位 線，而將正電壓施加到未被選擇的位線；將負(fù)袋式P-阱偏置電壓VPPW施加到袋式ρ-阱區(qū) 域 103。圖10是根據(jù)本發(fā)明構(gòu)思的另一示例性實(shí)施例的圖1的NAND型閃速存儲(chǔ)裝置的可 選的存儲(chǔ)器單元陣列160a的電路圖，圖11是在編程模式中的施加到圖10的存儲(chǔ)器單元陣 列160a的電壓的波形的時(shí)序圖。參照圖10，存儲(chǔ)器單元陣列160a包括η個(gè)串選擇晶體管STll至STln、η個(gè)地選 擇晶體管GTll至GTln、nX 16個(gè)存儲(chǔ)晶體管Mll至M16n。存儲(chǔ)晶體管Mll至M16n結(jié)合到 η條位線BLl至BLru結(jié)合到串選擇線SSL、結(jié)合到地選擇線GSL、結(jié)合到字線至札16。在圖10的存儲(chǔ)器單元陣列160a中，將編程電壓VPGM施加到結(jié)合到將被編程的存 儲(chǔ)晶體管M21的被選擇的字線WL2，將通過電壓VPASS施加到未被選擇的字線WLl和WL3至 WL16。在編程模式中，可以將電壓電平高于被選擇的串選擇晶體管ST的閾值電壓VTHl的電 壓電平(并低于未被選擇的串選擇晶體管的閾值電壓VTH2的電壓電平)的第一電壓VSSL 施加到串選擇線SSL。圖10的存儲(chǔ)器單元陣列160a可以是存儲(chǔ)器單元陣列的與包括結(jié)合到16條字線 WLl至札16和η條位線BLl至BLn的存儲(chǔ)晶體管Mll至Μ16η的存儲(chǔ)器塊對應(yīng)的一部分。在編程模式中，將負(fù)袋式ρ-阱偏置電壓VPPW施加到袋式ρ-阱區(qū)域103，將負(fù)電 壓施加到位線BL1。在編程模式中，因?yàn)閷⒇?fù)電壓施加到地選擇線GSL，地選擇晶體管GTll 截止。在這樣的條件下，當(dāng)將OV的電壓施加到串選擇線SSL時(shí)，在串選擇晶體管STll的漏 極和源極之間形成溝道，串選擇晶體管STll導(dǎo)通。在這樣的條件下，存儲(chǔ)器單元晶體管Mll 可以響應(yīng)于施加到字線WLl的編程電壓VPGM而被編程。因此，電子積聚在存儲(chǔ)器單元晶體 管Mll的浮置柵極中，以升高存儲(chǔ)器單元晶體管Mll的閾值電壓。
參照圖10，存儲(chǔ)器單元陣列160a包括η個(gè)串選擇晶體管STll至STln、η個(gè)地選 擇晶體管GTll至GTlrunX 16個(gè)存儲(chǔ)器單元晶體管Mil至Μ16η。串選擇晶體管ST11、存儲(chǔ) 器單元晶體管Mll至Μ161、地選擇晶體管GTll結(jié)合到位線BL1。串選擇晶體管ST12、存儲(chǔ) 器單元晶體管Μ12至Μ162、地選擇晶體管GT12結(jié)合到位線BL2。串選擇晶體管STlru存儲(chǔ) 器單元晶體管Mln至Μ16η、地選擇晶體管GTln結(jié)合到位線BLn。將第一編程電壓VPGMl施加到與將被編程的被選擇的存儲(chǔ)器單元晶體管結(jié)合的 被選擇的字線WLi。將第二通過電壓VPASS2施加到與被選擇的字線WLi直接相鄰(靠近被 選擇的字線WLi)的未被選擇的字線WLi+Ι和WLi-Ι，將第一通過電壓VPASSl施加到不與被 選擇的字線WLi直接相鄰的未被選擇的字線WLi+2和WLi-2。參照圖11，在時(shí)間點(diǎn)t2啟用第一編程電壓VPGM1，在時(shí)間點(diǎn)tl啟用第一通過電壓 VPASSl0第二通過電壓VPASS2在時(shí)間點(diǎn)tl變?yōu)橄峦ㄟ^電壓VPASSD的電壓電平，并在預(yù)定 的時(shí)間T之后在時(shí)間點(diǎn)t2變?yōu)橥ㄟ^電壓VPASS的電壓電平。在編程模式中，包括圖10的存儲(chǔ)器單元陣列160a的NAND型閃速存儲(chǔ)裝置將電壓 電平高于被選擇的串選擇晶體管的閾值電壓VTHl的電壓電平(并低于未被選擇的串選擇 晶體管的閾值電壓VTH2的電壓電平)的第一電壓VSSL施加到串選擇線SSL，從而防止與結(jié) 合到被選擇的位線的將被編程的存儲(chǔ)器單元晶體管結(jié)合到同一字線的結(jié)合到未被選擇的 位線的存儲(chǔ)器單元晶體管的編程。因此，包括圖10的存儲(chǔ)器單元陣列的NAND型閃速存儲(chǔ)裝置可以減小在結(jié)合到被 選擇的位線的單元串和結(jié)合到未被選擇的位線的單元串之間的編程干擾。此外，包括圖10的存儲(chǔ)器單元陣列160a的NAND型閃速存儲(chǔ)裝置可以初始地將下 通過電壓信號(hào)VPASSD施加到與被選擇的字線WL2相鄰的未被選擇的字線WLl和WL3，并在 預(yù)定的時(shí)間之后將通過電壓VPASS施加到未被選擇的字線WLl和WL3，所以防止了施加到未 被選擇的字線WLl和WL3的電壓因電容耦合效應(yīng)而變得高于通過電壓VPASS。因此，如圖 10和圖11中所示，當(dāng)將電壓施加到被選擇的線(位線和字線)時(shí)，可以防止結(jié)合到未被選 擇的字線的存儲(chǔ)器單元晶體管的編程。圖12是根據(jù)本發(fā)明構(gòu)思的另一示例性實(shí)施例的圖1的NAND型閃速存儲(chǔ)裝置的可 選的存儲(chǔ)器單元陣列160b的電路圖，圖13是在編程模式中施加到圖12的存儲(chǔ)器單元陣列 160b的電壓的波形的時(shí)序圖。與圖10的存儲(chǔ)器單元陣列160a不同，在圖12的存儲(chǔ)器單元陣列160b中，初始地 將施加到被選擇的字線WL2的電壓VPGMl變?yōu)橥ㄟ^電壓VPASS的電平，然后在預(yù)定的時(shí)間 逝去之后變?yōu)榫幊屉妷篤PGM的電平。參照圖13，第一編程電壓VPGMl在時(shí)間點(diǎn)tl變?yōu)橥ㄟ^電壓(VPASS)電平，然后在 預(yù)定時(shí)間T之后在時(shí)間點(diǎn)t2變?yōu)榫幊屉妷?VPGM)電平，在時(shí)間點(diǎn)tl啟用第一通過電壓 VPASSl。第二通過電壓VPASS2在時(shí)間點(diǎn)11變?yōu)橄峦ㄟ^電壓VPASSD的電壓電平，在預(yù)定時(shí) 間T之后在時(shí)間點(diǎn)t2變?yōu)橥ㄟ^電壓VPASS的電壓電平。在編程模式中，包括圖12的存儲(chǔ)器單元陣列160b的NAND型閃速存儲(chǔ)裝置將電壓 電平高于被選擇的串選擇晶體管的閾值電壓VTHl的電壓電平(并低于未被選擇的串選擇 晶體管的閾值電壓VTH2的電壓電平)的第一電壓VSSL施加到串選擇線SSL，從而防止與結(jié)合到被選擇的位線的將被編程的存儲(chǔ)器單元晶體管結(jié)合到同一字線的結(jié)合到未被選擇的 位線的存儲(chǔ)器單元晶體管的編程。因此，包括圖12的存儲(chǔ)器單元陣列160b的NAND型閃速存儲(chǔ)裝置可以減小在結(jié)合 到被選擇的位線的單元串和結(jié)合到未被選擇的位線的單元串之間的編程干擾。此外，包括圖12的存儲(chǔ)器單元陣列160b的NAND型閃速存儲(chǔ)裝置可以初始地將下 通過電壓VPASSD施加到與被選擇的字線WL2相鄰的未被選擇的字線WLl和WL3，在預(yù)定的 時(shí)間之后施加通過電壓VPASS，并將第一編程電壓VPGMl施加到被選擇的字線WL2。在這樣 的情況下，被選擇的字線WL2充電到通過電壓(VPASS)電平，并在預(yù)定時(shí)間T之后充電到編 程電壓(VPGM)電平。結(jié)果，防止了未被選擇的字線WLl和WL3的電壓因電容耦合效應(yīng)而變 得高于通過電壓VPASS。因此，如圖12和圖13中所示，當(dāng)將電壓施加到被選擇的線(位線 和字線)時(shí)，可以防止結(jié)合到未被選擇的字線的存儲(chǔ)器單元晶體管的編程。圖14是根據(jù)本發(fā)明構(gòu)思的另一示例性實(shí)施例的NAND型閃速存儲(chǔ)裝置的框圖。參照圖14，NAND型閃速存儲(chǔ)裝置1000包括編程控制電路1100、行控制電路1300、 存儲(chǔ)器單元陣列1700。(高電壓產(chǎn)生電路1200產(chǎn)生編程電壓VPGM、通過電壓VPASS、升壓 電壓VPP)。響應(yīng)于命令信號(hào)CMD和行地址信號(hào)X_ADDR，編程控制電路1100產(chǎn)生編程電壓 使能信號(hào)VPGM_EN、通過電壓使能信號(hào)VPASS_EN、下通過電壓使能信號(hào)DVPASS_EN。行控制 電路1300產(chǎn)生第一編程電壓VPGMl、第一通過電壓VPASS 1、第二通過電壓VPASS2、串選擇信 號(hào)VSSL、地選擇信號(hào)VGSL。響應(yīng)于通過電壓使能信號(hào)VPASS_EN，第一通過電壓VPASSl變?yōu)?通過電壓VPASS的電壓電平。第二通過電壓VPASS2在編程電壓使能信號(hào)VPGM_EN啟用之 前可以具有下通過電壓VPASSD的電壓電平，可以在編程電壓使能信號(hào)VPGM_EN啟用之后具 有通過電壓VPASS的電壓電平。第一編程電壓VPGMl、第一通過電壓VPASSl、第二通過電壓 VPASS2傳輸?shù)浇Y(jié)合到存儲(chǔ)器單元陣列1700的字線。NAND型閃速存儲(chǔ)裝置1000還包括地址緩沖器1900、列解碼器1400、列門1500、感 測放大器1600。地址緩沖器1900緩沖地址ADDR，并產(chǎn)生行地址X_ADDR和列地址Y_ADDR。列解碼 器1400解碼列地址Y_ADDR，并產(chǎn)生經(jīng)解碼的列地址。響應(yīng)于經(jīng)解碼的列地址，列門1500對 從外部接收的第一數(shù)據(jù)進(jìn)行選通操作，并對輸出到外部的第二數(shù)據(jù)進(jìn)行選通操作。感測放 大器1600放大存儲(chǔ)器單元陣列1700的輸出數(shù)據(jù)，將經(jīng)放大的數(shù)據(jù)傳輸?shù)搅虚T1500，接收列 門1500的輸出數(shù)據(jù)，并將接收的數(shù)據(jù)傳輸?shù)酱鎯?chǔ)器單元陣列1700。NAND型閃速存儲(chǔ)裝置1000還包括輸入/輸出(I/O)緩沖器1800，輸入/輸入(I/ 0)緩沖器1800可以從外部接收命令CMD、地址ADDR、數(shù)據(jù)，緩沖接收的命令CMD、地址ADDR、 數(shù)據(jù)，將經(jīng)緩沖的命令CMD、地址ADDR、數(shù)據(jù)傳輸?shù)絻?nèi)部電路，從內(nèi)部電路接收數(shù)據(jù)，緩沖接 收的數(shù)據(jù)，并將經(jīng)緩沖的數(shù)據(jù)輸出到外部。包括在圖14的閃速存儲(chǔ)裝置1000中的存儲(chǔ)器單元陣列1700的結(jié)構(gòu)可以與圖3 的存儲(chǔ)器單元陣列160的結(jié)構(gòu)相同，或者可以與圖10的存儲(chǔ)器單元陣列160a的結(jié)構(gòu)相同， 或者可以與圖12的存儲(chǔ)器單元陣列160b的結(jié)構(gòu)相同。NAND型閃速存儲(chǔ)裝置1000可以防 止與結(jié)合到被選擇的位線的將被編程的存儲(chǔ)器單元晶體管結(jié)合到同一字線的結(jié)合到未被 選擇的位線的存儲(chǔ)器單元晶體管的編程。因此，圖14的NAND型閃速存儲(chǔ)裝置1000可以減小在結(jié)合到被選擇的位線的單元串和結(jié)合到未被選擇的位線的單元串之間的編程干擾。此外，NAND型閃速存儲(chǔ)裝置1000可 以有效地防止與被選擇的字線直接相鄰的未被選擇的字線的電壓的電壓電平因電容耦合 效應(yīng)而變得高于通過電壓的電壓電平。結(jié)果，NAND型閃速存儲(chǔ)裝置1000可以防止結(jié)合到 未被選擇的字線的存儲(chǔ)器單元晶體管的編程。圖15是示出根據(jù)本發(fā)明構(gòu)思的另一示例性實(shí)施例的NAND型閃速存儲(chǔ)裝置的編程 方法的流程圖。NAND型閃速存儲(chǔ)裝置可以包括存儲(chǔ)器單元陣列，存儲(chǔ)器單元陣列包括多個(gè)單元 串。每個(gè)單元串包括串選擇晶體管；地選擇晶體管，具有連接到共源極線的第一輸出端； 多個(gè)存儲(chǔ)器單元晶體管，串聯(lián)連接在串選擇晶體管和地選擇晶體管的第二輸出端之間。單 元串結(jié)合到對應(yīng)的位線。此外，存儲(chǔ)器單元陣列包括沿與位線垂直的方向設(shè)置并彼此平行 的多條字線。參照圖15，NAND型閃速存儲(chǔ)裝置的編程方法包括下面的操作。1)將與將被編程的數(shù)據(jù)對應(yīng)的電壓施加到位線(步驟Si)。2)將負(fù)偏置電壓施加到袋式阱區(qū)域(步驟S2)。3)停用包括在每個(gè)單元串中的地選擇晶體管(步驟S； )。停用地選擇晶體管的方 法可以為浮置方法。4)在編程模式中，將電壓電平高于被選擇的串選擇晶體管的閾值電壓的電壓電平 并低于未被選擇的串選擇晶體管的閾值電壓的電壓電平的第一電壓施加到串選擇線(步 驟 S4)。5)將通過電壓施加到未被選擇的字線(步驟S5)。6)將編程電壓施加到被選擇的字線(步驟S6)。圖16是示出根據(jù)本發(fā)明構(gòu)思的另一示例性實(shí)施例的NAND型閃速存儲(chǔ)裝置的編程 方法的流程圖。參照圖16，NAND型閃速存儲(chǔ)裝置的編程方法包括如下步驟。1)將與將被編程的數(shù)據(jù)對應(yīng)的電壓施加到位線(步驟Si)。2)將負(fù)偏置電壓施加到袋式阱區(qū)域(步驟S2)。3)停用包括在每個(gè)單元串中的地選擇晶體管(步驟S； )。停用地選擇晶體管的方 法可以為浮置方法。4)在編程模式中，將電壓電平高于被選擇的串選擇晶體管的閾值電壓的電壓電平 并低于未被選擇的串選擇晶體管的閾值電壓的電壓電平的第一電壓施加到串選擇線(步 驟 S4)。5)將通過電壓施加到不與被選擇的字線直接相鄰的未被選擇的字線(步驟S7)。6)將低于通過電壓的下通過電壓施加到與被選擇的字線相鄰的未被選擇的字線 (步驟S8)。7)將通過電壓施加到與被選擇的字線直接相鄰的未被選擇的字線(步驟S9)。8)當(dāng)將通過電壓施加到與被選擇的字線直接相鄰的未被選擇的字線時(shí)，將編程電 壓施加到被選擇的字線(步驟S10)。圖17是示出根據(jù)本發(fā)明構(gòu)思的另一示例性實(shí)施例的NAND型閃速存儲(chǔ)裝置的編程 方法的流程圖。
參照圖17，NAND型閃速存儲(chǔ)裝置的編程方法可以包括下面的操作。1)將與將被編程的數(shù)據(jù)對應(yīng)的電壓施加到位線(步驟Si)。2)將負(fù)偏置電壓施加到袋式阱區(qū)域(步驟S2)。3)停用包括在每個(gè)單元串中的地選擇晶體管(步驟S； )。停用地選擇晶體管的方 法可以為浮置方法。4)在編程模式中，將電壓電平高于被選擇的串選擇晶體管的閾值電壓的電壓電平 并低于未被選擇的串選擇晶體管的閾值電壓的電壓電平的第一電壓施加到串選擇線(步 驟 S4)。5)將通過電壓施加到不與被選擇的字線直接相鄰的未被選擇的字線(步驟S7)。6)將低于通過電壓的下通過電壓施加到與被選擇的字線直接相鄰的未被選擇的 字線(步驟S8)。7)當(dāng)將下通過電壓施加到與被選擇的字線直接相鄰的未被選擇的字線時(shí)，將通過 電壓施加到被選擇的字線(步驟Sll)。8)將通過電壓施加到與被選擇的字線直接相鄰的未被選擇的字線(步驟S9)。9)當(dāng)將通過電壓施加到與被選擇的字線直接相鄰的未被選擇的字線時(shí)，將編程電 壓施加到被選擇的字線(步驟S10)。雖然在上面描述了具有負(fù)偏置電壓的NAND型閃速存儲(chǔ)裝置，但是本發(fā)明構(gòu)思也 可以應(yīng)用于其他的非易失性半導(dǎo)體存儲(chǔ)裝置，諸如具有負(fù)偏置電壓的相變隨機(jī)存取存儲(chǔ)器 (PRAM)。本發(fā)明構(gòu)思可以應(yīng)用于非易失性存儲(chǔ)裝置和包括該非易失性存儲(chǔ)裝置的存儲(chǔ)系 統(tǒng)，具體地講，可以應(yīng)用于NAND型閃速存儲(chǔ)裝置和包括該NAND型閃速存儲(chǔ)裝置的存儲(chǔ)系 統(tǒng)。根據(jù)本發(fā)明構(gòu)思的實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置的編程方法可以在使用負(fù) 偏置電壓的非易失性半導(dǎo)體存儲(chǔ)裝置中減小在被選擇的單元串和未被選擇的單元串之間 的編程干擾。此外，非易失性半導(dǎo)體存儲(chǔ)裝置的編程方法可以防止連接到與連接到將被編 程的存儲(chǔ)器單元晶體管的字線相鄰的字線的未被選擇的存儲(chǔ)器單元晶體管被編程。前述是對示例性實(shí)施例的舉例說明，且并不被解釋為限制本發(fā)明構(gòu)思。雖然已經(jīng) 描述了一些實(shí)施例，但是本領(lǐng)域技術(shù)人員將容易地理解的是，在不實(shí)質(zhì)性脫離本發(fā)明構(gòu)思 的情況下，再次可以修改實(shí)施例。因此，所有的修改意在被包括在如權(quán)利要求所限定的本發(fā) 明構(gòu)思的范圍中。因此，應(yīng)該理解的是，前述是各種實(shí)施例的舉例說明，且不應(yīng)被解釋為限 制于公開的特定實(shí)施例，對公開的實(shí)施例和其他的實(shí)施例的修改意在被包括在權(quán)利要求的 范圍內(nèi)。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置的編程方法，該非易失性半導(dǎo)體存儲(chǔ)裝置具有設(shè)置在 袋式阱中的NAND型存儲(chǔ)器單元陣列，所述方法包括如下步驟將負(fù)偏置電壓施加到袋式阱；將第一電壓施加到形成在袋式阱中的存儲(chǔ)器塊中的串的串選擇晶體管的柵極，其中，第一電壓高于連接到被選擇的位線的每個(gè)串的串選擇晶體管的閾值電壓，并低 于連接到未被選擇的位線的串的每個(gè)串選擇晶體管的閾值電壓。
2.如權(quán)利要求1所述的方法，其中，將負(fù)電壓施加到被選擇的位線，將編程禁止電壓施 加到未被選擇的位線。
3.如權(quán)利要求2所述的方法，其中，編程禁止電壓高于施加到袋式阱的負(fù)偏置電壓，并 高于第一電壓。
4.如權(quán)利要求2所述的方法，其中，編程禁止電壓高于0V。
5.如權(quán)利要求2所述的方法，其中，將電壓電平與施加到袋式阱的負(fù)偏置電壓的電壓 電平相同的電壓施加到被選擇的位線。
6.一種非易失性半導(dǎo)體存儲(chǔ)裝置的編程方法，所述方法包括如下步驟將負(fù)電壓作為偏置電壓施加到袋式阱，在袋式阱中形成有共用相同的位線的第一存儲(chǔ) 器塊和第二存儲(chǔ)器塊；在編程模式中，將第一電壓施加到第一存儲(chǔ)器塊內(nèi)的串選擇晶體管的柵極，其中，第一 電壓高于第一存儲(chǔ)器塊中的連接到被選擇的位線的每個(gè)串選擇晶體管的閾值電壓，第一電 壓低于第一存儲(chǔ)器塊中的連接到未被選擇的位線的每個(gè)串選擇晶體管的閾值電壓。
7.如權(quán)利要求6所述的方法，所述方法還包括如下步驟在編程模式中，將電壓電平與袋式阱的偏置電壓的電壓電平相同的負(fù)電壓施加到第二 存儲(chǔ)器塊中的串選擇晶體管的柵極。
8.如權(quán)利要求6所述的方法，其中，第二存儲(chǔ)器塊的每條位線接觸與第一存儲(chǔ)器塊的 串選擇晶體管分開的第二存儲(chǔ)器塊的串選擇晶體管。
9.如權(quán)利要求6所述的方法，其中，將第一電壓施加到第一存儲(chǔ)器塊中的串選擇晶體 管的柵極，將電壓電平與施加到袋式阱的負(fù)偏置電壓的電壓電平相同的第二電壓施加到第 二存儲(chǔ)器塊中的串選擇晶體管的柵極。
10.如權(quán)利要求9所述的方法，其中，第一存儲(chǔ)器塊中的串選擇晶體管的柵極連接到第 一串選擇線，第二存儲(chǔ)器塊中的串選擇晶體管的柵極連接到第二串選擇線，第二串選擇線 與第一串選擇線電性斷開。
全文摘要
本發(fā)明公開一種非易失性半導(dǎo)體存儲(chǔ)裝置的編程方法，所述編程方法利用負(fù)偏置電壓。所述方法包括在編程模式中，在同一存儲(chǔ)器塊中導(dǎo)通連接到被選擇的位線的串選擇晶體管并截止連接到未被選擇的字線的串選擇晶體管。這可以通過將負(fù)偏置電壓施加到體基底并施加電壓電平高于連接到被選擇的位線的串選擇晶體管的閾值電壓并低于連接到未被選擇的位線的串選擇晶體管的閾值電壓的電壓來實(shí)現(xiàn)。所述方法可以減小在被選擇的單元串和未被選擇的單元串之間的編程干擾。
文檔編號(hào)G11C16/02GK102136293SQ201010624510
公開日2011年7月27日 申請日期2010年12月31日 優(yōu)先權(quán)日2010年1月22日
發(fā)明者楊升震, 金龍?zhí)?申請人:三星電子株式會(huì)社