專利名稱：用于比較SeOI上的內(nèi)容尋址存儲器中數(shù)據(jù)的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的技術(shù)領(lǐng)域在于半導體器件，更具體地，本發(fā)明的技術(shù)領(lǐng)域是在絕緣體上 半導體襯底襯底)上制造的內(nèi)容尋址存儲器。本發(fā)明更具體地涉及用于比較內(nèi)容尋址存儲器中的數(shù)據(jù)的裝置、用于控制這樣的 比較裝置的方法和內(nèi)容尋址存儲器。
背景技術(shù)：
內(nèi)容尋址存儲器(CAM :content-addressable memory)是一種在相對高速的搜索 應用中使用的計算機存儲器。與由用戶應用提供存儲地址且隨機存取存儲器(RAM)返回存儲在該地址的數(shù)據(jù) 的標準計算機存儲器(特別是RAM類型)不同的是，CAM存儲器被設計成使得由用戶應用 提供數(shù)據(jù)字且CAM搜索整個存儲器以確定其中是否存儲有該字。如果發(fā)現(xiàn)該字，則CAM返 回發(fā)現(xiàn)該字的一個或更多個地址的列表。由于CAM存儲器被設計成通過并行地執(zhí)行多個操作而在單個操作中搜索其整個 存儲器，所以CAM存儲器在所有搜索應用中都比RAM快。然而，與具有簡單的存儲器單元 (RAM的單一功能是存儲數(shù)據(jù))的RAM不同的是，CAM還必須操作比較功能。因而每個單獨 的存儲器單元都必須具有自己的比較電路以檢測被存儲在該單元中的比特和提出的輸入 比特之間的匹配。因此CAM單元的物理尺寸(尤其是在占有的表面單位方面)大于RAM單 元的物理尺寸。圖1示出了常規(guī)的NOR型CAM單元。這樣的單元包括十個晶體管并且通常占用大 約300個表面單位(300F2)。由于此類型的CAM存儲器針對僅包含1和0的數(shù)據(jù)使用系統(tǒng)搜索，因此此類型的 CAM存儲器被認為是二態(tài)的。還已知一種三態(tài)CAM存儲器，其允許所存儲的數(shù)據(jù)字中的一個 或更多個比特的被稱為“X”或“任意”的對應的第三種狀態(tài)，使得能夠增加搜索的靈活性。圖2示出了常規(guī)的NOR型三態(tài)CAM單元。該單元由16個晶體管組成并且通常占 用500個表面單位。應當理解的是，常規(guī)的CAM單元占用很大的表面區(qū)域。而在本發(fā)明的應用領(lǐng)域中 經(jīng)常存在著將半導體器件小型化的需求。而且，僅僅就存在大量的晶體管且需要在CAM存 儲器陣列中提供電源線這方面而言，常規(guī)的CAM存儲器具有耗電多的缺點。

發(fā)明內(nèi)容
本發(fā)明的目的是彌補上述缺點，并且因此根據(jù)第一方面提出了一種用于比較內(nèi)容 尋址存儲器中的數(shù)據(jù)的裝置，該裝置包括由存儲數(shù)據(jù)比特的第一晶體管和存儲所述數(shù)據(jù) 比特的補碼的第二晶體管形成的存儲器單元，所述晶體管被制造在絕緣體上半導體襯底 上，并且所述晶體管中的每一個都具有前控制柵極和后控制柵極，所述前控制柵極和后控 制柵極可以被控制以截止所述晶體管；比較電路，所述比較電路被配置為執(zhí)行以下操作通過向所述晶體管中的每一個的所述前控制柵極施加標定的讀電壓，同時控制所述晶體管 中的每一個的所述后控制柵極，使得一個晶體管具有提出的比特，另一個晶體管具有所提 出的比特的補碼，以在所提出的比特與存儲的比特一致的情況下截止所述晶體管中的導通 晶體管，從而在讀模式中操作所述第一晶體管和所述第二晶體管；和檢測在連接到所述晶 體管中的每一個的源極的源極線上是否存在電流，以指示所提出的比特和存儲的比特是否 相同。該裝置的一些優(yōu)選的但非限制的方面如下所述比較電路被配置為向所述第一晶體管的所述后控制柵極提供所提出的比特 的補碼并向所述第二晶體管的所述后控制柵極提供所提出的比特；所述絕緣體上半導體襯底包括由絕緣層與基體襯底分隔開的半導體材料的薄膜， 并且所述晶體管的所述后控制柵極以面對所述晶體管的溝道的方式被布置在所述絕緣層 下的所述基體襯底中；所述晶體管中的每一個的所述后控制柵極在所述基體襯底中被反向偏置的阱隔 罔；所述晶體管中的每一個的所述后控制柵極都具有功函數(shù)；所述比較電路還被配置成執(zhí)行三態(tài)運算，所提出的比特在三態(tài)運算期間被忽略；在三態(tài)運算期間，所述比較電路在讀模式下操作所述第一晶體管和所述第二晶體 管，同時以同一個電壓來控制所述晶體管中的每一個的所述后控制柵極，該同一個電壓被 選擇為使得通常導通的晶體管截止；該裝置還包括用于控制所述存儲器單元的電路，該電路被配置為在讀模式、編程 模式和擦除模式下通過以同一個電壓控制所述晶體管中的每一個的所述后控制柵極來操 作所述晶體管，該同一個電壓被選擇為使得導通晶體管不被截止；所述控制電路還被配置為在保持模式中通過以同一個電壓控制所述晶體管中的 每一個的所述后控制柵極來操作所述晶體管，該同一個電壓被選擇為使得導通晶體管被截 止；該裝置包括兩條平行的后選通線，所述后選通線中的每一條都連接到所述晶體管 中的每一個的所述后控制柵極；字線連接到所述晶體管的所述前控制柵極，所述字線垂直于所述后選通線；所述晶體管是浮置柵極FET晶體管，并且所述晶體管的所述后控制柵極被設置在 所述基體襯底中，所述后控制柵極通過所述絕緣層與所述晶體管的溝道分隔開；所述晶體管是浮置溝道FET晶體管，并且所述晶體管的所述后控制柵極被設置在 所述基體襯底中，所述后控制柵極通過所述絕緣層與所述晶體管的溝道分隔開。根據(jù)另一方面，本發(fā)明涉及一種內(nèi)容尋址存儲器單元，該內(nèi)容尋址存儲器單元包 括被設計為存儲數(shù)據(jù)比特的第一晶體管和被設計為存儲所述數(shù)據(jù)比特的補碼的第二晶體 管，所述晶體管被制造在絕緣體上半導體襯底上并且所述晶體管中的每一個都具有源極、 漏極、前控制柵極和后控制柵極，所述前控制柵極和所述后控制柵極可以被控制以截止所 述晶體管，在該單元中，源極線連接到所述晶體管中的每一個的所述源極，后選通線連接到 所述晶體管中的每一個的所述后控制柵極，所述后選通線彼此平行并垂直于所述源極線。與所述源極線平行的字線也可以連接到所述晶體管中的每一個的所述前控制柵極。根據(jù)另一方面，本發(fā)明涉及一種存儲器陣列，該存儲器陣列包括多個根據(jù)本發(fā)明 的存儲器單元。根據(jù)另一方面，本發(fā)明涉及一種比較內(nèi)容尋址存儲器中的數(shù)據(jù)的方法，所述存儲 器包括由存儲數(shù)據(jù)比特的第一晶體管和存儲所述數(shù)據(jù)比特的補碼的第二晶體形成的存儲 器單元，所述晶體管被制造在絕緣體上半導體襯底上并且所述晶體管中的每一個都具有前 控制柵極和后控制柵極，所述前控制柵極和后控制柵極可以被控制以截止所述晶體管，該 方法包括以下步驟通過向所述晶體管中的每一個的所述前控制柵極施加標定的讀電壓，同時控制所 述晶體管中的每一個的所述后控制柵極，使得一個晶體管具有所提出的比特，另一個晶體 管具有所提出的比特的補碼，以在所提出的比特和存儲的比特一致的情況下截止所述晶體 管中的導通晶體管，從而在讀模式中操作所述第一晶體管和所述第二晶體管；檢測在連接到所述晶體管中的每一個的所述源極的源極線上是否存在電流，以指 示所提出的比特和存儲的比特是否相同。


通過閱讀以下對以非限制性示例的方式提供的本發(fā)明的優(yōu)選實施方式的詳細描 述并參考附圖，本發(fā)明的其它方面、目的和優(yōu)點將變得更加明顯，在附圖中前面已經(jīng)討論過的圖1和圖2分別表示二態(tài)和三態(tài)的常規(guī)NOR型CAM單元，其中 為了清楚起見未示出存取晶體管；圖3是表示根據(jù)本發(fā)明的具有兩個晶體管的CAM存儲器單元的一個可能的實施方 式的圖；圖4示出了根據(jù)本發(fā)明的CAM存儲器陣列的優(yōu)選拓撲；圖5示出了根據(jù)本發(fā)明的CAM存儲器單元的等效圖；圖6至圖8分別示出了在提出的4比特字和根據(jù)本發(fā)明的4個CAM存儲器單元中 存儲的字之間匹配、不匹配以及針對所提出的字中的一個比特的匹配不進行搜索的情況下 在所提出的字與所存儲的字之間的比較操作；圖9a和圖9b表示可以用于根據(jù)本發(fā)明的CAM存儲器中的閃存型晶體管的兩個可 能的實施方式；圖IOa至圖IOe表示后控制柵極的多種可能的實施方式。
具體實施例方式根據(jù)第一方面，本發(fā)明涉及一種用于比較內(nèi)容尋址存儲器中的數(shù)據(jù)的裝置，該裝 置包括存儲數(shù)據(jù)比特BIT的存儲器單元和被配置成檢測所提出的比特DATA是否與存儲的 比特BIT相同的比較電路。參考圖3，示出了在根據(jù)本發(fā)明第一方面的用于比較數(shù)據(jù)的裝置中使用的存儲器 單元的一個可能的實施方式。存儲器單元包括兩個晶體管第一晶體管Tl存儲數(shù)據(jù)比特BIT，并且第二晶體管 T2存儲數(shù)據(jù)比特的補碼BITb。因而其中一個晶體管通常導通(該晶體管存儲邏輯“0”值)，而另一個晶體管通常截止(該晶體管存儲邏輯“1”值)。這些晶體管被制造在絕緣體上半導體襯底上并且每個晶體管都具有前控制柵極 CG和后控制柵極BGl、BG2，可以控制前控制柵極CG和后控制柵極BG1、BG2以截止晶體管。絕緣體上半導體襯底包括通過絕緣層而與基體襯底分開的半導體材料的薄膜。絕 緣體上半導體襯底例如是絕緣體上硅SOI襯底。根據(jù)優(yōu)選實施方式，絕緣層是隱埋氧化物層(BOX)。絕緣層例如由S^2制成。每個晶體管Tl、T2都具有源極區(qū)域S、漏極區(qū)域D以及在源極區(qū)域和漏極區(qū)域之 間延伸的溝道C。前控制柵極CG以傳統(tǒng)已知方式在襯底表面上在溝道C上方延伸。在本發(fā)明的上 下文中，晶體管的后控制柵極BG1、BG2以面對所述晶體管的溝道的方式布置在絕緣層BOX 下的基體襯底中。后控制柵極通常通過絕緣層下的雜質(zhì)注入而制成。漏極D區(qū)域和源極S區(qū)域優(yōu)選地與絕緣層BOX接觸，使得晶體管被完全用完。因此可以在兩個鄰近的存儲器單元(參見圖4中兩個鄰近單元Cl和C2)間共用 源極S。這樣的共用使得能夠減少被存儲器單元占用的表面區(qū)域。可以理解的是，本發(fā)明不局限于完全用完的存儲器單元，而且還擴展到部分用完 的上的存儲器單元。在本身已知的常規(guī)方式中，則有必要按存儲器陣列中的行來隔離 單元以使相鄰單元的溝道彼此隔離。在常規(guī)方式中，這是通過利用從襯底的表面到BOX在 深度方向上延伸的側(cè)向隔離溝槽(利用淺溝隔離(STI shallow trenchisolation)技術(shù)) 完成的。根據(jù)本發(fā)明的優(yōu)選施實方式，存儲器單元由兩個浮置柵極閃存晶體管形成。根據(jù)圖9a中表示的第一個變型，閃存晶體管是平坦的浮置柵極12被布置在 SeOI襯底的薄膜的表面上并且經(jīng)由柵介電層13與在薄膜中延伸的溝道C絕緣。前控制柵 極10形成在浮置柵極12的上方同時通過柵間介電層11與浮置柵極12絕緣。根據(jù)圖9b中表示的第二個變型，閃存晶體管是凹進型浮置柵型浮置柵極22形成 在于溝道C中制造的溝槽中，并且經(jīng)由布置在溝槽壁上的柵介電層23與溝道絕緣。前控制 柵極20形成在襯底表面上同時通過柵間介電層21與浮置柵極22絕緣。然而，本發(fā)明不局限于使用閃存晶體管，而是還擴展到上使用具有浮置柵極 晶體管的DRAM。根據(jù)優(yōu)選變型，DRAM晶體管的前控制柵極被置于浮置溝道中以增加其表觀 長度，同時通過柵介電層與溝道絕緣。因而，限定了 RCAT(RecessChannel Array Transistor 凹進溝道陣列晶體管)型晶體管。圖3的左側(cè)是根據(jù)本發(fā)明的具有兩個晶體管Tl和T2 (在此情況下，具有凹入的浮 置柵極的閃存型晶體管)的CAM單元的平面圖，其中在晶體管的多個區(qū)域中具有多條存取 線或控制線連接每個晶體管的源極區(qū)域S的源極線SL ；用于尋址每個晶體管的漏極區(qū)域 的比特線BL1、BL2 ；連接每個晶體管的前控制柵極的字線WL ；用于尋址每個晶體管的后控 制柵極的后選通線BG1、BG2。圖3的右側(cè)是沿晶體管Tl的軸線AA'的橫截面圖，其示出了前控制柵極CG和后 控制柵極BGl的各個源極S、漏極D和溝道C區(qū)域以及多條存取線BL1、WL、SL的布置。兩個晶體管的有源區(qū)域沿兩個平行帶設置。字線WL連接到每個晶體管的前控制 柵極CG，而源極線SL連接到兩個晶體管中的每一個的源極S。
字線WL和源極線SL垂直于有源區(qū)域帶，同時每個晶體管的漏極通過比特線BL1、 BL2尋址。后控制柵極BG1、BG2與比特線平行。因此，后控制柵極BG1、BG2垂直于源極線SL， 這使得能夠并行地比較同一個提出的字的所有比特(源極線實際上為所有存儲的字的比 特所共用)。后控制柵極BG1、BG2還因此垂直于字線WL，這使得能夠同時對提出的字與不 同行上的若干個存儲字進行比較(通過相應的字線WL選擇行進行選擇性的比較)。根據(jù)第一方面的數(shù)據(jù)比較裝置還包括比較電路(未示出)，該比較電路被配置成 通過向晶體管的前控制柵極施加標定的讀電壓，同時控制晶體管中的每一個的后控制柵 極，使得一個晶體管具有提出的比特DATA，另一個則具有所提出的比特的補碼，以在所提出 的比特和存儲的比特匹配的情況下截止所述晶體管中的導通晶體管，從而在讀模式中操作 第一和第二晶體管。這樣，通常導通的晶體管(存儲邏輯“1”值的晶體管)的后控制柵極在BIT和DATA 匹配的情況下被控制為在讀模式中截止該晶體管，而在BIT和DATA不匹配的情況下使該晶 體管導通。具有N型導電性溝道和P型導電性后控制柵極(則該后控制柵被認為具有功函 數(shù))的晶體管具有非常高的閾值電壓。通過向后控制柵施加正電壓，可以降低該閾值電壓。具有N型導電性溝道和N型導電性后控制柵極(則該后控制柵極被認為不具有功 函數(shù))的晶體管具有標定的閾值電壓，通過向后控制柵極施加正電極，可以降低該標定的 閾值電壓。晶體管的閾值電壓通過后控制柵極的變化可以根據(jù)Vth = Vto-Q. Vk來計算，其中 Vth表示晶體管的閾值電壓，VBe表示施加到后柵極的電壓，Vttl表示標定的閾值電壓(根據(jù)使 用N型還是P型的后控制柵極，其可通過功函數(shù)而偏移)，并且α表示與晶體管的幾何形狀 相關(guān)聯(lián)的系數(shù)。
31 ,可以根據(jù)^ 特別地為系數(shù)α建模，其中t。x@出了將前控制柵極與溝
rSi 十 ^ttox2
道分隔開的柵介電層的厚度，t。x2指出了將后控制柵極與溝道分隔開的絕緣層的厚度，并且 tSi指出了薄膜的厚度。例如，當前或未來工藝的柵介電層t。xl的厚度是15A的級別或更小，薄膜tSi的厚度 是25A的級別或更小，并且絕緣層t。x2的厚度是50A的級別或更大。應該注意，如果絕緣層厚度較大，則可能難以通過后控制柵極來完全截止晶體管。 但是，在這種情況下仍然能夠檢測殘留的電流，因此本發(fā)明的原理還可以應用于這樣的情 況。在本發(fā)明的上下文中，優(yōu)選地選擇具有功函數(shù)以減少對晶體管的厚度、摻雜和其 它的限制。因而，選擇向通常導通的晶體管的后控制柵極施加零電壓以截止該晶體管(后控 制柵極截止)。于是晶體管的閾值電壓顯著地非常高。向晶體管的控制柵極施加正電壓(后控制柵極導通)降低了晶體管的閾值電壓， 使得通常導通的晶體管將不會被后控制柵極截止。這意味著必須將所提出的比特的補碼DATAb施加到存儲數(shù)據(jù)比特BIT的第一晶體管的后控制柵極，并且必須將所提出的比特DATA施加到存儲數(shù)據(jù)比特的補碼BITb的第二 晶體管的后控制柵極。這樣，如果BIT = 1，則第一晶體管的后控制柵極具有以下情況在BIT和DATA匹配的情況下截止，使得該晶體管截止并且并不傳輸電流，在BIT和DATA不匹配的情況下導通，使得該晶體管保持導通并傳輸電流。應當理解，本發(fā)明不局限于使用功函數(shù)，而是擴展到?jīng)]有功函數(shù)的情況。而且本發(fā) 明不局限于使用零或正后控制柵極電壓，而且還擴展到使用零或負后控制柵極電壓。參考圖IOa至圖IOe詳細描述了后控制柵極的多個可能實施方式。應該注意，在 這些附圖中，僅示出了在絕緣層下方延伸的部分。通常，后控制柵極通過絕緣層下的雜質(zhì)注 入而形成。根據(jù)在圖IOc和圖IOe中表示的第一個實施方式，后控制柵極BG在單元的整個寬 度下延伸。根據(jù)圖10a、圖IOb和圖IOd表示的另一個實施方式，后控制柵極BG被設置為僅朝 向浮置溝道(在DRAM的情況下)或浮置柵極(在閃存的情況下)延伸。如圖IOa所示，后控制柵極BG通過反向偏置的阱W(針對N型晶體管功的具有功 函數(shù)的P+后控制柵極來說為N型阱)而與基體襯底1絕緣。阱電壓被選擇為使得由后控制柵極和阱之間的電節(jié)點產(chǎn)生的寄生二極管總是反 向的，該二極管將后控制柵極與阱隔離開來，并且將后控制柵極與其可能包含的任何部分 (尤其是其它后控制柵極)隔離開來。在后控制柵極在單元的整個寬度下延伸的情況下，還必須提供在深度方向上延伸 到基體襯底1中的側(cè)向絕緣區(qū)域20以使后控制柵極與基體襯底絕緣。在圖IOc中，側(cè)向絕 緣區(qū)域20被隠埋在絕緣層BOX下面。在圖IOe中，側(cè)向絕緣區(qū)域20從表面開始延伸，穿過 絕緣層BOX。當把后控制柵極局部化以有助于阱的絕緣時，也可以設置這樣的側(cè)向絕緣區(qū)域 20。特別地是，在這種情況下，可能會需要僅針對單個后控制柵極偏置來產(chǎn)生阱(例如，為 了絕緣P+后控制柵極而產(chǎn)生N-阱，而N+后控制柵極將被直接設置在P-偏至的基體襯底 中)。在圖IOb中，側(cè)向絕緣區(qū)域20被隠埋在絕緣層BOX下。在圖IOd中，側(cè)向絕緣區(qū)域 20從表面開始延伸，穿過絕緣層BOX。根據(jù)未示出的變型實施方式，在絕緣層BOX下布置在基體襯底中的第二絕緣層可 以全部或部分地作用于使后控制柵極與基體襯底絕緣。返回到對根據(jù)本發(fā)明第一方面的數(shù)據(jù)比較裝置的描述，該比較電路還被配置為檢 測在連接到每個晶體管的源極的源極線SL上是否存在電流，以指示所提出的比特DATA和 數(shù)據(jù)比特BIT是否相同。更具體地說，不存在電流表示BIT和DATA之間的匹配(導通晶體 管實際上已經(jīng)被截止，使得具有兩個晶體管的單元不向源極線提供電流)，而存在電流則表 示DATA不同于BIT(導通晶體管尚未被截止并且單元向源極線提供電流)。應該注意，對于圖1和圖2的常規(guī)CAM存儲器來說，設置了特定的線路(通常表示 為“匹配線”)以提供比較結(jié)果。該線路與接地不同。還需要產(chǎn)生互連，單元的相對大的尺 寸(10或16個晶體管)可以使之成為可能。在本發(fā)明的上下文中，源極線(通常用作單元的接地)被用作“匹配線”。
這使得能夠避免不得不產(chǎn)生互連，同時單元僅包括兩個晶體管并由此具有最小的
覆蓋區(qū)。而且，源極線與字線平行，并且因此對于存儲的字的所有比特來說是公用的。因此 能夠針對字的所有比特并行地在一個(或多個)存儲字與提出的字之間進行比較。如果單元中的源極線的電學功能主要是形成接地，則源極線的電壓在所有情況下 都為OV(或盡可能接近)以確保單元的正確操作。另一方面，可以測量該線中是否存在電 流，倘若該線具有相對低的阻抗，則在任何電壓下都會有電流流動。字的與進行比較的存儲字和提出的字之間的差異相對應的比特可以導致在源極 線上存在電流。唯有所有比特都完美地匹配才會導致在源極線中沒有電流。圖4表示了根據(jù)本發(fā)明的CAM存儲器陣列的優(yōu)選拓撲。在該圖中，虛線標識了前 述的相鄰的CAM存儲器單元Cl和C2。應該注意的是，有利地，源極線SL對于沿有源區(qū)域帶 的兩個相鄰的單元Cl和C2來說是共用的(單元Cl通過字線WLl尋址，單元C2通過字線 WL2尋址)。因此，對WLl或WL2的選擇性激活使得能夠?qū)⑻岢龅谋忍嘏c存儲在單元Cl和 C2中的一個或其它比特進行比較。圖5的右側(cè)是根據(jù)本發(fā)明的CAM單元的等效電路圖。由于每個晶體管都具有兩個控制柵極(前控制柵極和后控制柵極)，所以每個晶 體管都起到了兩個串聯(lián)起來的晶體管的作用。該單元因而像具有四個晶體管的單元那樣工 作。使用具有后控制柵極的晶體管的優(yōu)勢在于，這樣的晶體管比兩個串聯(lián)起來的晶體管小 得多。參考圖6，示出了對所提出的字(包括四個比特0100)與存儲在四個根據(jù)本發(fā)明 的CAM單元中的字的示例性比較，這四個根據(jù)發(fā)明的CAM單元被設置在存儲器陣列的同一 行上，使得這些單元的晶體管共用相同的字線WL和相同的源極線SL。當提出的比特(DATA3-DATA2-DATA1-DATA0)等于存儲的比特 (BIT3-BIT2-BIT1-BIT0)時，源極線SL上沒有電流流動。以所提出的比特DATAO = 0為例，單元的第一晶體管存儲BITO = 0，同時單元的第 二晶體管存儲互補比特BITOb = 1。在正常的讀操作(通過向字線WL施加標定的讀電壓， 并且向第一和第二晶體管中的每一個的比特線BL1、BL2施加大約VDD/2的電壓)中，第一 晶體管被截止，而第二個晶體管導通。在功函數(shù)起作用的情況下，根據(jù)本發(fā)明的比較電路被 配置為執(zhí)行該正常的讀操作同時向第一晶體管的后控制柵極施加DATAb值并且向第二晶 體管的后控制柵極施加DATA值。則第二晶體管被其后控制柵極截止(由于后控制柵極受 到DATAO = 0的控制，所以截止)。因此，該單元不向源極線SL提供任何電流。如果觀察到所提出字的所有比特和存儲的比特之間的完美匹配，則在源極線上沒 有電流流動。應該注意，不存在對于所提出的字的寬度(比特數(shù)量)的限制。參考圖7，其示出了對具有4個比特0100的提出的字的相同的示例性比較。在圖 7中，所提出的字的比特DATA2 = 0與存儲的比特BIT2 = 1之間不存在匹配。以提出的比特DATA2 = 0為例，單元的第一晶體管存儲BIT2 = 1，同時單元的第 二晶體管存儲互補比特BIT2b = 0。在正常的讀操作中，第一晶體管導通，同時第二晶體管 截止。根據(jù)本發(fā)明的比較電路被配置為執(zhí)行該正常的讀操作并同時向第一晶體管的后控制 柵極施加DATAb值并且向第二晶體管的后控制柵極施加DATA值。則第一晶體管保持導通(因為受到DATA2b = 1的控制，所以第一晶體管的后控制柵極為導通)。于是該單元向源 極線SL傳輸電流。因而，可以由于字的任一個比特而導致的電流的存在對應于提出的字和 存儲的字之間的差異。參考圖8，其示出了三態(tài)比較，該三態(tài)比較對應于對所提出的比特DATAl “不關(guān)心” 的情況。對于這樣的三態(tài)比較，迫使相應的CAM單元的后控制柵極截止，使得導通晶體管截 止并且不向源極線傳輸電流。然后對比特BITl的比較截止。這樣的三態(tài)比較例如對應對 不完整或含有錯誤的字的搜索。作為變型，可以控制兩個晶體管以使其中每一個都存儲“0”。則對該比特的比較截 止，由于該對晶體管，沒有電流能在源極線上進行傳輸。這樣的變形例如對應于在可能含有 “拼寫錯誤”的數(shù)據(jù)庫中進行的搜索。上面已經(jīng)描述了所提出的比特和存儲在根據(jù)本發(fā)明的CAM單元中的比特間的比 較操作。下面描述該單元的讀、編程、擦除和保持操作。關(guān)于將被施加到每個晶體管的前控制柵極和漏極的這些操作按照本質(zhì)上常規(guī)已 知的方式運行。針對讀、編程和擦除模式，控制電路還以同一個電壓來控制每個晶體管的后控制 柵極，該同一個電壓被選擇為使得導通的晶體管不被截止。在這里描述的示例中，這兩個晶 體管中的每一個的后控制柵極在這些操作中都為導通。盡管并非強制，但針對保持模式可以提供不同的操作，因此控制電路被配置為以 同一個電壓來控制每個晶體管的后控制柵極，該同一個電壓被選擇為使得導通的晶體管不 被截止。在這里描述的示例中，兩個晶體管中的每一個的后控制柵極將為截止以在該保持 操作期間減少電力消耗。因此，下面是根據(jù)本發(fā)明的CAM單元的真值表。
權(quán)利要求
1.一種比較內(nèi)容尋址存儲器中的數(shù)據(jù)的裝置，該裝置包括存儲器單元，所述存儲器單元由存儲數(shù)據(jù)比特(BIT)的第一晶體管(Tl)和存儲所述數(shù) 據(jù)比特的補碼(BITb)的第二晶體管(1 形成，所述晶體管被制造在絕緣體上半導體襯底 上并且所述晶體管中的每一個都具有前控制柵極(CG)和后控制柵極(BG1、BG2)，所述前控 制柵極和所述后控制柵極能夠被控制以截止所述晶體管；比較電路，所述比較電路被配置為執(zhí)行以下操作通過向所述晶體管中的每一個的所述前控制柵極施加標定的讀電壓，同時控制所述晶 體管中的每一個的所述后控制柵極，使得一個晶體管具有所提出的比特(DATA)，另一個晶 體管具有所提出比特的補碼(DATAb)，以在所提出的比特(DATA)和存儲的比特(BIT) —致 的情況下截止所述晶體管中的導通晶體管，從而在讀模式下操作所述第一晶體管和所述第二晶體管；和檢測在連接到所述晶體管中的每一個的源極的源極線(SL)上是否存在電流，以指示 所提出的比特(DATA)和存儲的比特(BIT)是否相同。
2.根據(jù)權(quán)利要求1所述的裝置，其中，所述比較電路被配置為向所述第一晶體管的所 述后控制柵極(BGl)提供所提出的比特的補碼(DATAb)，并向所述第二晶體管的所述后控 制柵極(BG2)提供所提出的比特(DATA)。
3.根據(jù)前述權(quán)利要求中一項所述的裝置，其中，所述絕緣體上半導體襯底包括通過絕 緣層而與基體襯底分隔開的半導體材料的薄膜，并且所述晶體管的所述后控制柵極以面對 所述晶體管的溝道的方式被布置在在所述絕緣層下的所述基體襯底中。
4.根據(jù)前述權(quán)利要求中一項所述的裝置，其中，所述晶體管中的每一個的所述后控制 柵極被具有反向偏置的阱在所述基體襯底中隔離。
5.根據(jù)前述權(quán)利要求中一項所述的裝置，其中，所述晶體管中的每一個的所述后控制 柵極都具有功函數(shù)。
6.根據(jù)前述權(quán)利要求中一項所述的裝置，其中，所述比較電路還被配置為執(zhí)行三態(tài)操 作，所提出的比特在三態(tài)操作期間被忽略。
7.根據(jù)權(quán)利要求6所述的裝置，其中，在三態(tài)操作期間，所述比較電路在讀模式下操作 所述第一晶體管和所述第二晶體管，同時以同一個電壓來控制所述晶體管中的每一個的所 述后控制柵極，該同一個電壓被選擇為使得通常導通的晶體管被截止。
8.根據(jù)前述權(quán)利要求中一項所述的裝置，該裝置還包括用于控制所述存儲器單元的電 路，該電路被配置為在讀模式、編程模式和擦除模式中通過以同一個電壓控制所述晶體管 中的每一個的所述后控制柵極來操作所述晶體管，該同一個電壓被選擇為使得導通的晶體 管不被截止。
9.根據(jù)前述權(quán)利要求中一項所述的裝置，該裝置還包括用于控制所述存儲器單元的電 路，該電路被配置為在保持模式下通過以同一個電壓控制所述晶體管中的每一個的所述后 控制柵極來操作所述晶體管，該同一個電壓被選擇為使得導通晶體管被截止。
10.根據(jù)前述權(quán)利要求中一項所述的裝置，該裝置包括兩條平行的后選通線，所述后選 通線中的每一條都連接到所述晶體管中的一個的所述后控制柵極。
11.根據(jù)權(quán)利要求10所述的裝置，其中，字線連接所述晶體管的所述前控制柵極，所述字線垂直于所述后選通線。
12.根據(jù)權(quán)利要求1到11中一項所述的裝置，其中，所述晶體管是浮置柵極FET晶體 管，所述絕緣體上半導體襯底包括通過絕緣層與基體襯底分隔開的半導體材料的薄膜，并 且晶體管的所述后控制柵極被布置在所述基體襯底中，所述后控制柵極通過所述絕緣層與 所述晶體管的溝道分隔開。
13.根據(jù)權(quán)利要求1到11中一項所述的裝置，其中，所述晶體管是浮置溝道FET晶體 管，所述絕緣體上半導體襯底包括通過絕緣層與基體襯底分隔開的半導體材料的薄膜，并 且晶體管的所述后控制柵極被布置在所述基體襯底中，所述后控制柵極通過所述絕緣層與 所述晶體管的溝道分隔開。
14.一種內(nèi)容尋址存儲器單元，其包括被設計為存儲數(shù)據(jù)比特(BIT)的第一晶體管 (Tl)和被設計為存儲所述數(shù)據(jù)比特的補碼(BITb)的第二晶體管(T2)，所述晶體管被制造 在絕緣體上半導體襯底上并且所述晶體管中的每一個都具有源極、漏極、前控制柵極(CG) 和后控制柵極(BG1、BG2)，所述前控制柵極和所述后控制柵極能夠被控制以截止所述晶體 管，在該單元中，源極線(SL)連接到所述晶體管中的每一個的所述源極，后選通線(BG1、 BG2)與所述晶體管中的每一個的所述后控制柵極相關(guān)聯(lián)，所述后選通線彼此平行并垂直于 所述源極線。
15.根據(jù)權(quán)利要求14所述的單元，其中，字線(WL)連接到所述晶體管中的每一個的所 述前控制柵極，所述字線平行于所述源極線。
16.一種內(nèi)容尋址存儲器，其包括以行和列布置的多個根據(jù)權(quán)利要求14或15中一項所 述的存儲器單元。
17.—種比較內(nèi)容尋址存儲器中的數(shù)據(jù)的方法，所述存儲器包括由存儲數(shù)據(jù)比特 (BIT)的第一晶體管和存儲所述數(shù)據(jù)比特的補碼(BITb)的第二晶體管形成的存儲器單元， 所述晶體管被制造在絕緣體上半導體襯底上并且所述晶體管中的每一個都具有前控制柵 極和后控制柵極，所述前控制柵極和所述后控制柵極能夠被控制以截止所述晶體管，該方 法包括如下步驟通過向所述晶體管中的每一個的所述前控制柵極施加標定的讀電壓，同時控制所述晶 體管中的每一個的所述后控制柵極，使得一個晶體管具有所提出的比特(DATA)，另一個晶 體管具有所提出比特的補碼(DATAb)，以在所提出的比特(DATA)與存儲的比特(BIT) —致 的情況下截止所述晶體管中的導通晶體管，從而在讀模式下操作所述第一晶體管和所述第二晶體管；檢測在連接到所述晶體管中的每一個的源極的源極線上是否存在電流，以指示所提出 的比特(DATA)與存儲的比特(BIT)是否相同。
全文摘要
本發(fā)明涉及一種用于比較SeOI上的內(nèi)容尋址存儲器中的數(shù)據(jù)的裝置，其包括存儲器單元，其由存儲數(shù)據(jù)比特的第一晶體管和存儲數(shù)據(jù)比特的補碼的第二晶體管組成，晶體管被制造在絕緣體上半導體襯底上且每個晶體管都具有可被控制以截止該晶體管的前控制柵極和后控制柵極；比較電路，其被配置為通過向每個晶體管的前控制柵極施加標定讀電壓，同時控制每個晶體管的后控制柵極，使得一個晶體管具有提出的比特，另一個晶體管具有提出比特的補碼，以在所提出的比特和存儲的比特一致的情況下截止所述晶體管中的導通晶體管，從而在讀模式下操作第一和第二晶體管；和檢測在連接到每個晶體管的源極的源極線上是否存在電流以指示提出的比特和存儲的比特是否相同。
文檔編號G11C15/04GK102142278SQ20101062500
公開日2011年8月3日 申請日期2010年12月10日 優(yōu)先權(quán)日2010年1月14日
發(fā)明者卡洛斯·馬祖拉, 理查德·費朗 申請人:硅絕緣體技術(shù)有限公司