專利名稱：基于fpga的sdram雙口圖像數(shù)據(jù)讀寫控制器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種數(shù)據(jù)讀寫控制器，尤其涉及一種基于FPGA的SDRAM雙口圖像 數(shù)據(jù)讀寫控制器。
背景技術(shù)：
紙幣清分機(jī)是采用機(jī)電一體化結(jié)構(gòu)，可同時(shí)實(shí)現(xiàn)人民幣紙幣的點(diǎn)鈔、計(jì)數(shù)，識(shí)別真 假、殘破、新舊及對(duì)不同幾何尺寸、不同版別的人民幣紙幣的清理分選歸類。紙幣清分機(jī)具 有速度快、噪音小、耗能少、重量輕等特點(diǎn)，克服了現(xiàn)有點(diǎn)鈔機(jī)的不足，減輕了金融部門出納 人員勞動(dòng)強(qiáng)度，同時(shí)提高工作效率，是各金融部門可選的一種理想的金融機(jī)具。FPGA即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步 發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了 定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA也被應(yīng)用到了紙幣 清分機(jī)的制造領(lǐng)域中，但目前紙幣清分機(jī)的圖像處理過程中常會(huì)遇到采集、存儲(chǔ)、轉(zhuǎn)發(fā)圖像 數(shù)據(jù)同時(shí)進(jìn)行的情況，前端采集部分和存儲(chǔ)轉(zhuǎn)發(fā)部分兩側(cè)的速度不同步，這樣會(huì)造成數(shù)據(jù) 存儲(chǔ)和轉(zhuǎn)發(fā)的沖突，從而影響了紙幣清分的速度，使用雙口的SRAM能解決這一問題，但雙 口的SRAM價(jià)格過于昂貴。

實(shí)用新型內(nèi)容本實(shí)用新型的目的是提供一種基于FPGA的SDRAM雙口圖像數(shù)據(jù)讀寫控制器，它具 有的兩片SDRAM以乒乓方式工作，從而提高了紙幣清分機(jī)的清分速度。本實(shí)用新型的上述目的是通過以下技術(shù)方案實(shí)現(xiàn)的一種基于FPGA的SDRAM雙口圖像數(shù)據(jù)讀寫控制器，其中，包括主控制芯片F(xiàn)PGA、 SDRAM芯片，所述SDRAM芯片有兩片；所述主控制芯片F(xiàn)PGA內(nèi)包括仲裁器、輸入緩沖區(qū)、輸 出緩沖區(qū)；所述輸入緩沖區(qū)、輸出緩沖區(qū)、兩片SDRAM芯片分別與仲裁器連接。上述基于FPGA的SDRAM雙口圖像讀寫控制器，其中，所述主控制芯片F(xiàn)PGA內(nèi)還包 括兩個(gè)SDRAM控制接口，所述兩片SDRAM芯片分別通過兩個(gè)SDRAM控制接口與仲裁器相連。上述基于FPGA的SDRAM雙口圖像讀寫控制器，其中，所述主控制芯片F(xiàn)PGA連接有 USB2. 0 芯片。上述基于FPGA的SDRAM雙口圖像讀寫控制器，其中，所述SDRAM芯片內(nèi)置有數(shù)據(jù) 初始化模塊。上述基于FPGA的SDRAM雙口圖像讀寫控制器，其中，所述主控芯片F(xiàn)PGA中還包括 一多端口數(shù)據(jù)控制模塊，所述多端口數(shù)據(jù)控制模塊與所述仲裁器相連。由于采用了上述技術(shù)本實(shí)用新型基于FPGA的SDRAM雙口圖像數(shù)據(jù)讀寫控制器相 比于現(xiàn)有技術(shù)具有以下優(yōu)點(diǎn)1.充分利用FPGA主控芯片的靈活性，使用兩片SDRAM以乒乓方式工作，在不使用 價(jià)格昂貴的SRAM的情況下解決了現(xiàn)有技術(shù)中FPGA主控芯片進(jìn)行數(shù)據(jù)存儲(chǔ)和轉(zhuǎn)發(fā)的沖突，影響了清分的速度的問題。2.安裝有USB2. 0芯片，可將圖像數(shù)據(jù)傳輸?shù)诫娔X，方便調(diào)試和使用。
圖1是本實(shí)用新型基于FPGA的SDRAM雙口圖像數(shù)據(jù)讀寫控制器的結(jié)構(gòu)示意圖。
具體實(shí)施方式

以下結(jié)合附圖對(duì)本實(shí)用新型的具體實(shí)施方式
做進(jìn)一步的說明請(qǐng)參見圖1所示的一種基于FPGA的SDRAM雙口圖像數(shù)據(jù)讀寫控制器，其中，包括 主控制芯片F(xiàn)PGA1、SDRAM芯片5，所述SDRAM芯片5有兩片；所述主控制芯片F(xiàn)PGAl內(nèi)包 括仲裁器2、輸入緩沖區(qū)4、輸出緩沖區(qū)3 ；所述輸入緩沖區(qū)4、輸出緩沖區(qū)3、兩片SDRAM芯 片5分別與仲裁器2連接，其中將FPGA作為主控制器，并在其中置有輸入緩沖區(qū)4和輸出 緩沖區(qū)3，輸出緩沖區(qū)3接收外部設(shè)備慢速數(shù)據(jù)流，經(jīng)處理后寫入到SDRAM芯片5，后者讀取 SDRAM芯片5中數(shù)據(jù)，為外圍高速設(shè)備提供高速數(shù)據(jù)流。高速數(shù)據(jù)流按自定義數(shù)據(jù)包間續(xù)發(fā) 送，在此間隔中執(zhí)行慢速數(shù)據(jù)寫入SDRAM芯片5和自動(dòng)刷新SDRAM芯片5其內(nèi)部數(shù)據(jù)的操 作。兩片SDRAM芯片5以乒乓方式工作，一個(gè)用于接收新的數(shù)據(jù)、一個(gè)用于處理和轉(zhuǎn) 發(fā)，處理完一幀后交替緩沖區(qū)，之前接受的SDRAM芯片5用于處理和轉(zhuǎn)發(fā)，之前用于處理和 轉(zhuǎn)發(fā)的用于接收。主控制芯片F(xiàn)PGAl內(nèi)還包括兩個(gè)SDRAM控制接口 8，所述兩片SDRAM芯片5分別通 過兩個(gè)SDRAM控制接口 8與仲裁器2相連，兩個(gè)SDRAM控制接口 8的加入使得使用時(shí)兩片 SDRAM芯片5可拆卸，出現(xiàn)故障后方便更換。主控制芯片F(xiàn)PGAl連接有USB2. 0芯片，可通過USB2. 0芯片與計(jì)算機(jī)實(shí)現(xiàn)交流和 數(shù)據(jù)傳輸。SDRAM芯片5內(nèi)置有數(shù)據(jù)初始化模塊，初始化模塊的加入使得SDRAM芯片5可進(jìn)行 初始化操作。主控芯片F(xiàn)PGAl中還包括一多端口數(shù)據(jù)控制模塊9，其聯(lián)結(jié)至仲裁器，用于與外部 進(jìn)行數(shù)據(jù)交換，多端口數(shù)據(jù)控制模塊的加入方便了主控芯片F(xiàn)PGAl與外界的信號(hào)傳輸，實(shí) 現(xiàn)信號(hào)的采集和控制。一種基于FPGA的SDRAM雙口圖像數(shù)據(jù)讀寫控制方法，其中，首先，所述仲裁器2將 多端口數(shù)據(jù)控制模塊9傳入的圖像數(shù)據(jù)存入輸入緩沖區(qū)4并判斷所述圖像數(shù)據(jù)為存入的奇 數(shù)幅圖像還是偶數(shù)幅圖像a.當(dāng)判斷結(jié)果為奇數(shù)幅時(shí)，仲裁器將寫時(shí)序送入第一片SDRAMJf FPGA中輸入緩 沖區(qū)中的圖像數(shù)據(jù)送給第一片SDRAM存儲(chǔ)，并將讀時(shí)序送入第二片SDRAM，將第二片SDRAM 中的前一幅圖像數(shù)據(jù)通過仲裁總線送入輸出緩沖區(qū)；b.當(dāng)判斷結(jié)果為偶數(shù)幅時(shí)，仲裁器將寫時(shí)序送入第二片SDRAMJf FPGA中輸入緩 沖區(qū)中的圖像數(shù)據(jù)送給第二片SDRAM存儲(chǔ)，并將讀時(shí)序送入第一片SDRAM，將第一片SDRAM 中的前一幅圖像數(shù)據(jù)通過仲裁總線送入輸出緩沖區(qū)；之后，進(jìn)入輸出緩沖區(qū)的數(shù)據(jù)通過多端口數(shù)據(jù)控制模塊9為外圍設(shè)備提供數(shù)據(jù)流；數(shù)據(jù)流按FPGA內(nèi)自定義的數(shù)據(jù)間續(xù)發(fā)送，在此間隔中執(zhí)行多端口數(shù)據(jù)控制模塊傳入圖 像數(shù)據(jù)的寫入SDRAM和自動(dòng)刷新SDRAM的操作。最后，完成當(dāng)前圖像數(shù)據(jù)的操作后，輸入下一幅圖像數(shù)據(jù)，并將FPGA中的仲裁總線與兩片SDRAM的連接情況互換。輸出緩沖區(qū)的圖像數(shù)據(jù)以及仲裁器統(tǒng)計(jì)的時(shí)序通過顯示裝置顯示出來，通過顯示裝置顯示出來，方便機(jī)器的調(diào)試使用。圖像數(shù)據(jù)通過存儲(chǔ)裝置進(jìn)行存儲(chǔ)，將圖像數(shù)據(jù)進(jìn)行存儲(chǔ)使得遇到問題時(shí)可進(jìn)行查閱。FPGA通電后，仲裁器對(duì)SDRAM內(nèi)部的初始化模塊進(jìn)行控制，以完成SDRAM的初始化操作。當(dāng)圖像數(shù)據(jù)采集過來時(shí)，F(xiàn)PGA內(nèi)部的仲裁器首先判斷當(dāng)前圖像是奇數(shù)幅圖像還 是偶數(shù)幅圖像，奇數(shù)幅圖像就將寫時(shí)序送給第一片SDRAMJfFPGA中的輸入緩沖區(qū)中的圖 像數(shù)據(jù)送給第一片SDRAM存儲(chǔ)，并將讀時(shí)序送給第二片SDRAM，將第二片SDRAM中的前一幅 的圖像數(shù)據(jù)通過仲裁總線送入輸出緩沖區(qū)，之后將發(fā)送數(shù)據(jù)的時(shí)序和輸出緩沖區(qū)中數(shù)據(jù)給 USB2. 0芯片，由USB2. 0芯片將圖像數(shù)據(jù)傳輸?shù)诫娔X中。之后下一幅圖像數(shù)據(jù)采集過來時(shí)， 又將FPGA與兩片SDRAM的鏈接情況對(duì)換，實(shí)現(xiàn)乒乓控制。綜上所述，本實(shí)用新型基于FPGA的SDRAM雙口圖像數(shù)據(jù)讀寫控制器通過使用FPGA 對(duì)兩片SDRAM芯片進(jìn)行控制實(shí)現(xiàn)兩片SDRAM以乒乓方式工作，使得在高速的走鈔的時(shí)候不 會(huì)發(fā)生當(dāng)前圖像數(shù)據(jù)還未處理完就被下一幅紙幣圖像覆蓋掉。從而實(shí)現(xiàn)紙幣清分機(jī)能在更 高速的入鈔速度下完成圖像的采集和識(shí)別。以上對(duì)本實(shí)用新型的具體實(shí)施例進(jìn)行了詳細(xì)描述，但其只是作為范例，本實(shí)用新 型并不限制于以上描述的具體實(shí)施例。對(duì)于本領(lǐng)域技術(shù)人員而言，任何對(duì)本實(shí)用新型進(jìn)行 的等同修改和替代也都在本實(shí)用新型的范疇之中。因此，在不脫離本實(shí)用新型的精神和范 圍下所作的均等變換和修改，都應(yīng)涵蓋在本實(shí)用新型的范圍內(nèi)。
權(quán)利要求一種基于FPGA的SDRAM雙口圖像數(shù)據(jù)讀寫控制器，其特征在于，包括主控制芯片F(xiàn)PGA、SDRAM芯片，所述SDRAM芯片有兩片；所述主控制芯片F(xiàn)PGA內(nèi)包括仲裁器、輸入緩沖區(qū)、輸出緩沖區(qū)；所述輸入緩沖區(qū)、輸出緩沖區(qū)、兩片SDRAM芯片分別與仲裁器連接。
2.如權(quán)利要求1所述的基于FPGA的SDRAM雙口圖像讀寫控制器，其特征在于，所述主 控制芯片F(xiàn)PGA內(nèi)還包括兩個(gè)SDRAM控制接口，所述兩片SDRAM芯片分別通過兩個(gè)SDRAM控 制接口與仲裁器相連。
3.如權(quán)利要求1所述的基于FPGA的SDRAM雙口圖像讀寫控制器，其特征在于，所述主 控制芯片F(xiàn)PGA連接有USB2. 0芯片。
4.如權(quán)利要求1所述的基于FPGA的SDRAM雙口圖像讀寫控制器，其特征在于，所述 SDRAM芯片內(nèi)置有數(shù)據(jù)初始化模塊。
5.如權(quán)利要求1所述的基于FPGA的SDRAM雙口圖像讀寫控制器，其特征在于，所述主 控芯片F(xiàn)PGA中還包括一多端口數(shù)據(jù)控制模塊，所述多端口數(shù)據(jù)控制模塊與所述仲裁器相 連。
專利摘要本實(shí)用新型基于FPGA的SDRAM雙口圖像數(shù)據(jù)讀寫控制器，包括主控制器芯片F(xiàn)PGA、兩片SDRAM芯片，通過主控制芯片F(xiàn)PGA對(duì)數(shù)據(jù)進(jìn)行處理并對(duì)兩片SDRAM進(jìn)行控制，實(shí)現(xiàn)兩片SDRAM以乒乓方式工作，一個(gè)用于接收新的數(shù)據(jù)，另一個(gè)用于處理和轉(zhuǎn)發(fā)，處理完一幀后交替緩沖區(qū)，之前用于接受的SDRAM芯片用于處理和轉(zhuǎn)發(fā)，之前用于處理和轉(zhuǎn)發(fā)的SDRAM芯片用于接收，從而有效解決了圖像處理過程中遇到采集、存儲(chǔ)、轉(zhuǎn)發(fā)圖像同時(shí)進(jìn)行時(shí)由于采集部分和存儲(chǔ)轉(zhuǎn)發(fā)部分兩側(cè)的速度不同步而導(dǎo)致的沖突。
文檔編號(hào)G11C11/413GK201773441SQ20102028951
公開日2011年3月23日 申請(qǐng)日期2010年8月12日 優(yōu)先權(quán)日2010年8月12日
發(fā)明者鄭淵博, 陳崇軍 申請(qǐng)人:上海古鰲電子機(jī)械有限公司