專利名稱：半導(dǎo)體存儲器裝置及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器裝置及其控制方法。
背景技術(shù)：
ReRAM(電阻式隨機存取存儲器)是NAND閃速存儲器之后吸引注意力的半導(dǎo)體存儲器裝置的例子(例如，日本專利申請公開2008-276904和2008-27690 。NAND閃速存儲器是最近被引入到諸如SD卡(注冊商標(biāo))的存儲卡的廣泛普及的半導(dǎo)體存儲器裝置。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面的半導(dǎo)體存儲器裝置包括多個存儲器基元(memory cell)陣列，每個存儲器基元陣列包括多個存儲器基元，所述多個存儲器基元陣列被層疊在半導(dǎo)體基底上以形成三維結(jié)構(gòu)；以及數(shù)據(jù)輸入/輸出電路，其包括第一地址緩沖器和第二地址緩沖器以及控制器，所述第一地址緩沖器和第二地址緩沖器被配置為存儲所述多個存儲器基元的第一地址和第二地址，所述控制器被配置為在數(shù)據(jù)輸入/輸出時執(zhí)行控制以將所述第一地址和所述第二地址分時(time-divisionally)輸出到第一地址總線和第二地址總線。根據(jù)本發(fā)明的另一方面的半導(dǎo)體存儲器裝置包括多個存儲器基元陣列，每個存儲器基元陣列包括多個存儲器基元，所述多個存儲器基元陣列被層疊在半導(dǎo)體基底上以形成三維結(jié)構(gòu)；以及數(shù)據(jù)輸入/輸出電路，其包括第一地址緩沖器、算術(shù)單元和控制器，所述第一地址緩沖器被配置為存儲所述多個存儲器基元的第一地址，所述算術(shù)單元被配置為從所述第一地址根據(jù)預(yù)定的運算表達(dá)式來確定第二地址，所述控制器被配置為在數(shù)據(jù)輸入/ 輸出時執(zhí)行控制以將所述第一地址和所述第二地址分時輸出到第一地址總線和第二地址總線。根據(jù)本發(fā)明的再一方面的半導(dǎo)體存儲器裝置的控制方法包括多個存儲器基元陣列，每個存儲器基元陣列包括多個存儲器基元，所述多個存儲器基元陣列被層疊在半導(dǎo)體基底上以形成三維結(jié)構(gòu)，所述方法包括控制在存儲器基元中寫入數(shù)據(jù)的操作的序列，以便 作為第一單位輸入第一輸入命令、第一地址和第一數(shù)據(jù)；作為第二單位輸入第二輸入命令、 第二地址和第二數(shù)據(jù)；以及在輸入寫命令之后，在所述多個存儲器基元中寫入數(shù)據(jù)。


圖1是示出了根據(jù)本發(fā)明的第一實施例的半導(dǎo)體存儲器裝置的總體配置的視圖；圖2是示出了圖1中所示的存儲器基元陣列的平面圖；圖3是示出了圖2中所示的基元陣列的等效電路圖；圖4是示出了圖3中所示的存儲器基元的截面圖；圖5是示出了存儲器基元陣列的三維結(jié)構(gòu)的透視圖；圖6是示出了根據(jù)第一實施例的數(shù)據(jù)輸入/輸出電路和一個MAT的視圖7是示出了根據(jù)第一實施例的列選通器(column gate)的等效電路圖；圖8是示出了根據(jù)第一實施例的讀出放大器(sense amplifier)的等效電路圖；圖9是示出了根據(jù)第一實施例的半導(dǎo)體存儲器裝置的控制序列的視圖；圖10是示出了根據(jù)第一實施例的半導(dǎo)體存儲器裝置的正常模式(normal mode) 的控制序列的視圖；圖11是示出了根據(jù)第一實施例的半導(dǎo)體存儲器裝置的兩列模式(1)的控制序列的視圖；圖12是示出了根據(jù)第一實施例的半導(dǎo)體存儲器裝置的兩列模式O)的控制序列的視圖；圖13是示出了根據(jù)第一實施例的半導(dǎo)體存儲器裝置的兩列模式(3)的控制序列的視圖；圖14是示出了根據(jù)第二實施例的數(shù)據(jù)輸入/輸出電路和一個MAT的視圖；圖15是示出了根據(jù)第二實施例的半導(dǎo)體存儲器裝置的控制序列(1)的視圖；圖16是示出了根據(jù)第二實施例的半導(dǎo)體存儲器裝置的控制序列(2)的視圖；圖17是示出了根據(jù)第一修改例的數(shù)據(jù)輸入/輸出電路和一個MAT的視圖；圖18是示出了根據(jù)第一修改例的半導(dǎo)體存儲器裝置的控制序列的視圖；圖19是示出了對處于忙碌狀態(tài)的存儲器基元進(jìn)行存取的狀態(tài)的視圖；圖20是示出了圖19所示的對處于忙碌狀態(tài)的存儲器基元進(jìn)行存取的狀態(tài)的視圖；圖21是示出了圖19所示的對處于忙碌狀態(tài)的存儲器基元進(jìn)行存取的狀態(tài)的視圖；圖22是示出了圖19所示的對處于忙碌狀態(tài)的存儲器基元進(jìn)行存取的狀態(tài)的視圖；圖23是示出了根據(jù)第二修改例的數(shù)據(jù)輸入/輸出電路和一個MAT的視圖；圖M是示出了根據(jù)第二修改例的半導(dǎo)體存儲器裝置的控制序列的視圖；圖25是示出了圖M所示的對處于忙碌狀態(tài)的存儲器基元進(jìn)行存取的狀態(tài)的視圖；圖沈是示出了圖M所示的對處于忙碌狀態(tài)的存儲器基元進(jìn)行存取的狀態(tài)的視圖；圖27是示出了圖M所示的對處于忙碌狀態(tài)的存儲器基元進(jìn)行存取的狀態(tài)的視圖；圖觀是示出了根據(jù)第三修改例的數(shù)據(jù)輸入/輸出電路和一個MAT的視圖；圖四是示出了根據(jù)第三修改例的半導(dǎo)體存儲器裝置的控制序列的視圖；圖30是示出了圖四所示的對處于忙碌狀態(tài)的存儲器基元進(jìn)行存取的狀態(tài)的視圖；圖31是示出了根據(jù)第四修改例的數(shù)據(jù)輸入/輸出電路和一個MAT的視圖；圖32是示出了根據(jù)第四修改例的半導(dǎo)體存儲器裝置的控制序列的視圖；圖33是示出了圖32所示的對處于忙碌狀態(tài)的存儲器基元進(jìn)行存取的狀態(tài)的視圖34是示出了根據(jù)比較例的半導(dǎo)體存儲器裝置(NAND閃速存儲器)的總體配置的視圖；圖35是示出了根據(jù)比較例的半導(dǎo)體存儲器裝置的存儲器基元陣列的視圖；以及圖36是示出了圖35所示的塊的等效電路圖。
具體實施例方式當(dāng)將符合NAND閃速存儲器接口(NAND接口)應(yīng)用到諸如上述ReRAM的存儲器時， 由于管腳的數(shù)目少，地址必須被分時輸入。因此，需要能夠?qū)Χ鄠€存儲器基元同時進(jìn)行存取的結(jié)構(gòu)(盡管這不是對NAND閃速存儲器的頁存取)。因此，當(dāng)將NAND接口應(yīng)用到上述ReRAM等時，不可能對多個存儲器基元同時進(jìn)行存取。這在提高對存儲器基元的存取速度時通常是不利的。下面將參考附圖來說明本發(fā)明的實施例。注意，在下面的說明中，在附圖中相同的參考標(biāo)號表示相同的部件。[第一實施例(ReRAM)]首先，下面將參考圖1至13來說明根據(jù)本發(fā)明的第一實施例的半導(dǎo)體存儲器裝置及其控制方法。在該實施例中，ReRAM(電阻式隨機存取存儲器)將作為其中存儲器基元被隨機存取的半導(dǎo)體存儲器裝置的實例進(jìn)行說明。<1.配置實例>1-1.總體配置實例首先，下面將參考圖1來說明根據(jù)第一實施例的半導(dǎo)體存儲器裝置的總體配置的實例。如圖1所示，根據(jù)該實施例的半導(dǎo)體存儲器裝置包括存儲器基元陣列10、行解碼器11、列選通器12、讀出放大器13、地址緩沖器14-1、命令緩沖器14-2、熔絲寄存器(fuse register) 15、上電復(fù)位(power-on-reset)電路16、控制器17、電壓生成器18和輸入/輸出緩沖器19。存儲器基元陣列10包括存儲器基元陣列區(qū)域10-1和10-2，以及ROM合并陣列區(qū)域10-3，其中陣列區(qū)域10-1和10-2各自包括在多個位線和字線交叉處的矩陣中設(shè)置的將被隨機存取的多個存儲器基元。并且，存儲器基元陣列10具有三維結(jié)構(gòu)，其中多個存儲器基元陣列沿與稍后描述的半導(dǎo)體基底的基底表面垂直的方向被層疊。行解碼器11對沿行方向(WL方向)的地址解碼。并且，行解碼器11包括用于驅(qū)動字線的驅(qū)動器。列選通器12對沿列方向(BL方向)的地址解碼。并且，列選通器12包括用于驅(qū)動位線的驅(qū)動器。在該實施例中，盡管未在圖1中示出，如下所述，列選通器12被設(shè)置在存儲器基元陣列10的上部和下部中。讀出放大器13被電連接到列選通器12和位線，并且從存儲器基元讀出數(shù)據(jù)。在該實施例中，盡管未在圖1中示出，讀出放大器13被設(shè)置在存儲器基元陣列10的上部和下部中。讀出放大器13的數(shù)目比I/O管腳0至7(稍后將描述)的位(bit)的數(shù)目多若干倍。地址緩沖器14-1被電連接到行解碼器11和列選通器12，并且暫時地保持行地址和列地址。
命令緩沖器14-2被電連接到控制器17，并且暫時地保持控制命令。熔絲寄存器15通過數(shù)據(jù)總線而被電連接到輸入/輸出緩沖器19，并且保持必要的數(shù)據(jù)，例如管理數(shù)據(jù)。上電復(fù)位電路16感測該裝置的上電，并且將復(fù)位信號輸出到控制器17。電壓生成器18被電連接到行解碼器11、列選通器12和讀出放大器13、并且在控制器17的控制下施加這些電路所需的電壓。輸入/輸出緩沖器19通過數(shù)據(jù)總線而被電連接到讀出放大器13和熔絲寄存器 15，并且暫時地保持來自外部設(shè)備(例如，主機設(shè)備)的數(shù)據(jù)、地址和命令。控制器17控制上述電路。例如，通過控制上述電路，控制器17執(zhí)行數(shù)據(jù)寫入、數(shù)據(jù)讀取、以及數(shù)據(jù)擦除。1-2.存儲器基元陣列的配置實例下面將參考圖2來說明根據(jù)該實施例的存儲器基元陣列10的配置的實例。如圖2所示，根據(jù)該實施例的存儲器基元陣列10包括多個MAT(簇(mat))21、外部電路25和 PAD (襯墊(pad))。多個MAT 21被設(shè)置在存儲器基元區(qū)域20-3中。并且，如用虛線所包圍的，多個 MAT 21中的每一個(一個MAT)包括基元陣列22、列選通器12_1和12_2、以及讀出放大器 13-1 和 13-2。基元陣列22被形成在基元陣列區(qū)域27中，并且包括將被隨機存取的多個存儲器基元，所述多個存儲器基元被設(shè)置在多個字線和多個位線相交處的矩陣中。列選通器12-1被形成在基元陣列周邊區(qū)域沈-1中的基元陣列22的上部。列選通器12-2被形成在基元陣列周邊區(qū)域沈-2中的基元陣列22的下部。讀出放大器13-1被形成在基元陣列周邊區(qū)域沈-1中的列選通器12-1的上部。讀出放大器13-2被形成在基元陣列周邊區(qū)域沈-2中的列選通器12-2的下部。周邊電路25被形成在周邊區(qū)域20-2中。周邊電路25包括數(shù)據(jù)輸入/輸出電路 (稍后描述)。PAD (襯墊)被設(shè)置在PAD區(qū)域20_1中。襯墊包括地址和命令被輸入到的I/O襯墊0至7，以及芯片使能信號(chip enable signal)被輸入到的控制襯墊(例如，/CE襯墊)。1-3.基元陣列的電路配置和操作實例下面將參考圖3來說明根據(jù)該實施例的基元陣列22的電路配置和操作實例。如圖3所示，根據(jù)該實施例的基元陣列22包括將被隨機存取的多個存儲器基元MC，這些存儲器基元MC被設(shè)置在多個位線BLj-I到BLj+Ι與多個字線WLi-I到WLi+1的交叉處的矩陣中。每個存儲器基元MC包括可變電阻元件33和二極管34。可變電阻元件的電流路徑具有連接到位線BLj-I到BLj+Ι中的一個的一端，并且具有連接到二極管34的陽極的另一端。二極管；34的陰極連接到字線WLi-I到WLi+1中的一個。字線WfLi-I到flfLi+1中的每一個的一端通過作為選擇開關(guān)的MOS晶體管RSW而連接到行解碼器11。位線BLj-I到BLj+Ι的每一個的一端被電連接到列選通器12。用于選擇一個字線(行)的每個選擇信號Ri-1、Ri和Ri+Ι被輸入到MOS晶體管RSff的柵極。<數(shù)據(jù)寫入操作(信息記錄/設(shè)定操作)>下面將簡要地說明存儲器基元MC的數(shù)據(jù)寫入操作?？梢酝ㄟ^對所選擇的存儲器基元MC的可變電阻元件33施加電壓，并在所選擇的可變電阻元件33中產(chǎn)生電位梯度并因此提供電流，來寫入數(shù)據(jù)。例如，形成這樣的狀態(tài)，其中字線WLi的電位與位線BLj的電位相比相對較低。假設(shè)位線BLj處于固定的電位(例如， 大約3V)，僅需要對字線WfLi施加接地電位。注意，在該數(shù)據(jù)寫入操作中，未選擇的字線WLi-I和WLi+1以及未選擇的位線BLj-I和BLj+Ι優(yōu)選地都被偏置相同電位。還要注意，在數(shù)據(jù)寫入操作之前的待機 (standby)狀態(tài)下，所有的字線W^Li-I JLi和^^+1以及所有的位線BLj-I、BLj和BLj+1優(yōu)選被預(yù)充電。此外，還可以通過形成這樣的狀態(tài)來產(chǎn)生用于信息記錄的電壓，在該狀態(tài)下， 位線BLj的電位與字線WLi的電位相比相對較高。<數(shù)據(jù)讀取操作(信息再現(xiàn)操作)>通過，例如，對所選擇的可變電阻元件13施加電壓脈沖，并且檢測由存儲器基元 MC的電阻確定的電路，來執(zhí)行數(shù)據(jù)讀取操作。希望電壓脈沖具有非常小的幅度，形成可變電阻元件33的材料通過該幅度不引起狀態(tài)改變。例如，通過將讀取電壓從位線BLj施加到所選擇的存儲器基元MC，并且通過讀出放大器13測量基元電流水平，來執(zhí)行數(shù)據(jù)讀取操作。<數(shù)據(jù)擦除操作 < 復(fù)位操作》通過利用大電流脈沖對所選擇的可變電阻元件33進(jìn)行焦耳加熱，從而促進(jìn)可變電阻元件33中的氧化還原反應(yīng)，來執(zhí)行數(shù)據(jù)擦除操作。1-4.存儲器基元的配置實例下面將參考圖4來說明根據(jù)該實施例的存儲器基元MC的配置的實例。如圖4所示，根據(jù)該實施例的存儲器基元MC具有這樣的結(jié)構(gòu)，其中可變電阻元件33和二極管34被層疊在位線BLj與字線WLi之間?？勺冸娮柙?3具有這樣的結(jié)構(gòu)，其中記錄層30、加熱層31和保護層32依次層疊在二極管34之上。1-5.存儲器基元陣列的三維配置實例下面將參考圖5來說明根據(jù)該實施例的存儲器基元陣列10的三維配置的實例。如圖5所示，根據(jù)該實施例的存儲器基元陣列10具有三維結(jié)構(gòu)，其中沿與半導(dǎo)體基底35的基底表面垂直的方向?qū)盈B多個層(存儲器基元陣列10(d)、存儲器基元陣列IO(U).......)。例如，在如圖5所示的該實施例中，在與半導(dǎo)體基底35的基底表面垂直的方向上層疊多個存儲器基元陣列10。更具體地，在與半導(dǎo)體基底35的基底表面垂直的方向上，在字線(WLi-l(d), WLi (d) ^P ffLi+l(d))與位線(BLj-1、BLj 和 BLj+Ι)的交叉處形成第一存儲器基元陣列 10(d)。此外，在字線(WLi-1 (u), WLi (u) ^P WLi+l(u))與位線(BLj-1、BLj 和BLj+1)的交叉處形成第二存儲器基元陣列10(U)。如上所述，根據(jù)該實施例的存儲器基元陣列10具有三維結(jié)構(gòu)，其中沿與半導(dǎo)體基底35的基底表面垂直的方向?qū)盈B多個層(存儲器基元陣列10(d)、存儲器基元陣列
10(u).......)。當(dāng)與例如具有其中僅在半導(dǎo)體基底上形成一個層的二維結(jié)構(gòu)的存儲器基
元陣列相比時，這有利于增加容量。
注意，本發(fā)明并不限于此，還可以通過層疊3個、4個......以及更多個存儲器基
元陣列10來形成三維結(jié)構(gòu)。盡管未示出，在半導(dǎo)體基底35上形成用于選擇層疊的存儲器基元陣列(存儲器基元陣列10(d)、存儲器基元陣列IO(U).......)中的一個的選擇晶體管。1-6.數(shù)據(jù)輸入/輸出電路的配置實例下面將參考圖6來說明根據(jù)該實施例的數(shù)據(jù)輸入/輸出電路40的配置的實例。根據(jù)該實施例的數(shù)據(jù)輸入/輸出電路40具有適于對兩列配置的上側(cè)(upper)列選通器12_1 和下側(cè)(lower)列選通器12-2同時進(jìn)行存取的電路配置。注意，根據(jù)該實施例的數(shù)據(jù)輸入 /輸出電路40包括地址緩沖器(CAl和CA》，因此不僅控制數(shù)據(jù)的輸入/輸出，還控制與數(shù)據(jù)相關(guān)的地址等的輸入/輸出。如圖6所示，數(shù)據(jù)輸入/輸出電路40包括第一和第二地址緩沖器CAl和CA2、第一和第二地址總線CAU和CAL、2C0L控制器48、多路復(fù)用器MU1、輸出緩沖器41、數(shù)據(jù)輸出電路 42、輸入緩沖器43、數(shù)據(jù)加載電路44、N0R電路45、逆變器46、數(shù)據(jù)輸出切換控制器49_1、以及數(shù)據(jù)加載切換控制器49-2。數(shù)據(jù)輸入/輸出電路40被形成在周邊區(qū)域20-2中。第一和第二地址緩沖器CAl和CA2具有連接到輸入緩沖器43的輸入端、以及通過多路復(fù)用器MUl而連接到第一和第二地址總線CAU和CAL的輸出端。如稍后將描述的，在 2C0L控制器48的控制下在正常模式下使用第一地址緩沖器CAl。在2C0L控制器48的控制下僅在兩列模式下使用第二地址緩沖器CA2。第一和第二地址總線CAU和CAL將從第一和第二地址緩沖器CAl和CA2傳送的列地址連接到列選通器12-1和12-2。2C0L控制器48從逆變器46接收輸出(CYC_2ND)，并且將控制信號(CA_M0DE)輸出到多路復(fù)用器MU1，該控制信號(CA_M0DE)用于選擇將第一和第二地址緩沖器CAl和CA2 中保持的列地址連接到第一地址總線CAU還是第二地址總線CAL。如上所述，第一和第二地址緩沖器CAl和CA2不是分別專用于上側(cè)和下側(cè)；2C0L控制器48基于輸入地址而確定將第一地址緩沖器CAl連接到第一地址總線CAU還是連接到第二地址總線CAL，從而選擇性地傳送合適的地址。根據(jù)控制信號(CA_M0DE)，多路復(fù)用器MUl選擇性地將第一和第二地址緩沖器CAl 和CA2中保持的列地址輸出到第一地址總線CAU或第二地址總線CAL。輸出緩沖器41接收讀取使能信號/RE，并且輸出讀出的數(shù)據(jù)。輸出緩沖器42被電連接到I/O襯墊，并且輸出從基元陣列22讀出的數(shù)據(jù)。根據(jù)/RE的循環(huán)數(shù)目，數(shù)據(jù)輸出電路42輸出信號DATA_0UT_2ND。該信號變成用于通過OR電路進(jìn)行時分控制(time-division control)的信號CYC_2ND。L_ENB和U_ENB 根據(jù)循環(huán)數(shù)目和CA2中存儲的地址而改變，并且數(shù)據(jù)輸出總線DOUT被分時連接到DB_L或 DB_U。輸入緩沖器43輸出寫入數(shù)據(jù)總線PGMDATA<15:0>和數(shù)據(jù)輸入總線DIN<7:0>。將 DIN<7:0>輸入到地址緩沖器或命令緩沖器。寫入數(shù)據(jù)總線PGMDATA<15:0>被連接到用于傳送到083或08立的傳輸門。數(shù)據(jù)加載電路44對寫入使能信號/WE的數(shù)目進(jìn)行計數(shù)，并且輸出指示出計數(shù)的信號 DATA_L0AD_2ND。
NOR電路45的輸出端被連接到逆變器46的輸入端。逆變器46的輸出端(CYC_2ND) 被連接到2C0L控制器48。當(dāng)從2C0L控制器48接收控制信號(L_ENB或U_ENB)時，數(shù)據(jù)輸出切換控制器49_1 控制切換，以將數(shù)據(jù)總線DB_U或DB_L連接到數(shù)據(jù)輸出D0UT。當(dāng)從2C0L控制器48接收控制信號(L_ENB或U_ENB)時，數(shù)據(jù)加載切換控制器49_2 控制切換，以將數(shù)據(jù)總線DB_U或DB_L連接到寫入數(shù)據(jù)總線PGMDATA。(上側(cè))數(shù)據(jù)總線DB_U包括分別被連接到(上側(cè))讀出放大器13-1的輸入和輸出的輸入總線DB_U_IN和輸出總線DB_U_0UT。(下側(cè))數(shù)據(jù)總線DB_L包括分別被連接到(下側(cè))讀出放大器13-2的輸入和輸出的輸入總線DB_L_IN和輸出總線DB_L_0UT。如上所述，根據(jù)該實施例的數(shù)據(jù)輸入/輸出電路40包括第一和第二地址緩沖器 CAl和CA2，還包括用于將第一和第二地址緩沖器CAl和CA2傳送至列選通器12_1和12_2 的第一和第二地址總線CAU和CAL。此外，數(shù)據(jù)總線(DB_U*DB_L)的輸入總線(DB_U_IN和DB_L_IN)和輸出總線(DB_ U_0UT和DB_L_0UT)分別被一起連接到讀出放大器13-1和13_2。根據(jù)從2C0L控制器48輸出的計時(timing)控制信號(CA_M0DE，L_ENB和U_ENB)， 在地址系統(tǒng)中通過CA_M0DE來切換多路復(fù)用器MUl的輸出。當(dāng)加載或輸出數(shù)據(jù)時，通過時分控制在第一循環(huán)(cycle)中將CAl傳送到CAL和CAU并在第二循環(huán)中將CA2傳送到CAL 和CAU。在作為基元存取時段(period)的忙碌時段中，根據(jù)CA2的地址是下側(cè)還是上側(cè)， CAl和CA2被傳送為使得CAL = CAl且CAU = CA2，或CAL = CA2且CAU = CAl。在數(shù)據(jù)系統(tǒng)中，L_ENB或U_ENB控制鄰近S/A的切換電路，從而切換用于數(shù)據(jù)加載和輸出的數(shù)據(jù)總線。 稍后將描述該操作的細(xì)節(jié)。1-7.列選通器的配置實例下面將參考圖7來說明根據(jù)該實施例的列選通器的配置的實例。在下面的說明中，采用(上側(cè))列選通器12-1作為實例。如圖7所示，根據(jù)該實施例的列選通器12-1包括NAND電路NA1、逆變器1附和 IN2、電平位移器LSl和LS2、以及晶體管NO、PO和Ni。將列地址(CA)輸入到NAND電路NAl的輸入端，并且輸出到逆變器1附的輸入端。逆變器mi的輸出端被連接到電平位移器LSl的輸入端和逆變器IN2的輸入端。 逆變器IN2的輸出端被連接到電平位移器LS2的輸入端。電平位移器LSl通過電壓轉(zhuǎn)換而將列地址CA的解碼的信號轉(zhuǎn)換成內(nèi)部電源電壓 VPP的邏輯信號，從而控制晶體管NO的柵極。電平位移器LS2通過電壓轉(zhuǎn)換而將列地址CA的解碼的信號轉(zhuǎn)換成內(nèi)部電源電壓 VPP的邏輯信號，從而控制晶體管PO和m的柵極。晶體管PO的電流路徑具有被連接到讀出放大器13-1的一端和被連接到位線的另一端。晶體管NO的電流路徑具有被連接到讀出放大器13-1的一端和被連接到位線的另一端。晶體管W的電流路徑具有被連接到位線的一端和被連接到未選擇的位線的電壓 VUB (由電壓生成器118生成)的另一端。晶體管m的柵極被連接到晶體管PO的柵極和電平位移器LS2的輸出端。
1-8.讀出放大器的配置實例下面將參考圖8來說明根據(jù)該實施例的讀出放大器的配置實例。在該說明中，采用(上側(cè))讀出放大器13-1作為實例。如圖8所示，根據(jù)該實施例的讀出放大器13-1包括逆變器IN3、電流鏡電路(current mirror circuit) 50、電流源II、晶體管N2、運算放大器OPl和閂鎖電路Li。逆變器IN3具有輸入端和被連接到電流鏡電路50的輸出端，從2C0L控制器48輸出的列選擇信號(L_ENB)被輸入到該輸入端。電流鏡電路50包括PMOS晶體管P1到P4。晶體管P1和P2控制電流鏡電路的激勵和去激勵。晶體管Pl和P2中的每一個的電流路徑的一端被連接到設(shè)定電壓VSET，并且晶體管Pl和P2的柵極被連接到逆變器IN3的輸出端。晶體管P3的電流路徑的一端被連接到晶體管Pl的電流路徑的另一端，并且電流路徑的另一端與晶體管P3的柵極連接。晶體管P4的電流路徑具有被連接到晶體管P2的電流路徑的另一端的一端和被連接到晶體管 N2的電流路徑的一端的另一端。晶體管P4的柵極連接到晶體管P3的柵極。以這種方式， 形成了電流鏡電路。電流源Il具有被連接到晶體管P3的電流路徑的另一端的輸入端、以及被連接到參考電壓源VSS的另一端，并且產(chǎn)生參考電流IREF。晶體管N2固定(clamp)位線電平。晶體管N2的電流路徑具有被連接到運算放大器OPl的輸入端的一端和被連接到列選通器12-1的另一端。將電壓VCLAMP施加到晶體管 N2的柵極。運算放大器OPl具有輸入端和被連接到閂鎖電路Ll的輸入端的輸出端，參考電壓 VREF被施加到該輸入端。閂鎖電路Ll的輸出端被連接到數(shù)據(jù)總線DB_U。<2.控制操作〉2-0.控制序列下面將參考圖9來說明根據(jù)該實施例的半導(dǎo)體存儲器裝置的控制序列。圖9中示出的控制序列對應(yīng)于依據(jù)NAND閃速存儲器的NAND接口。注意，在該說明中，芯片使能信號 /CE總是“低”，所以將省略對其的說明。在(a)命令輸入中，命令閂鎖使能信號CLE為“高”，地址閂鎖使能信號ALE為 “低”，寫入使能信號/WE為“低”，讀取使能信號/RE為“高”，并且命令被輸入到I/O管腳0 至7。在(b)地址輸入中，命令閂鎖使能信號CLE為“低”，地址閂鎖使能信號ALE為 “高”，寫入使能信號/WE為“低”，讀取使能信號/RE為“高”，并且地址從I/O管腳0至7輸入。在(c)數(shù)據(jù)輸入中，命令閂鎖使能信號CLE為“低”，地址閂鎖使能信號ALE為 “低”，寫入使能信號/WE為“低”，讀取使能信號/RE為“高”，并且數(shù)據(jù)從I/O管腳0至7輸入。在(d)數(shù)據(jù)輸出中，命令閂鎖使能信號CLE為“低”，地址閂鎖使能信號ALE為 “高”，寫入使能信號/WE為“高”，讀取使能信號/RE為“低”，并且數(shù)據(jù)從I/O管腳0至7輸入。
2-1.正常模式下的控制序列下面將參考圖10來說明根據(jù)該實施例的半導(dǎo)體存儲器裝置的正常模式下的數(shù)據(jù)寫入和數(shù)據(jù)讀取的控制序列。2-1-1.數(shù)據(jù)寫入(“編程”)首先，當(dāng)依次輸入數(shù)據(jù)寫入(編程)地址/數(shù)據(jù)輸入命令C3、列地址AC、行地址 AR、(寫入)數(shù)據(jù)輸入DI、以及數(shù)據(jù)寫入(編程)開始輸入命令C4時，在存儲器基元中寫入輸入數(shù)據(jù)(忙碌狀態(tài)忙碌1)。2-1-2.數(shù)據(jù)讀取(“讀取”)隨后，當(dāng)依次輸入數(shù)據(jù)讀取地址/數(shù)據(jù)輸入命令Cl、列地址AC、行地址AR、以及數(shù)據(jù)讀取開始輸入命令C2時，從存儲器基元讀出數(shù)據(jù)(忙碌狀態(tài)忙碌2、，并執(zhí)行數(shù)據(jù)輸出 DO。2-2.兩列模式(1)下面將參考圖11來說明根據(jù)該實施例的半導(dǎo)體存儲器裝置的兩列模式(1)下的控制序列。如圖11所示，兩個數(shù)據(jù)輸入/輸出控制序列重復(fù)1個單位(命令+列地址+行地址+數(shù)據(jù)(C-AC-AR-數(shù)據(jù)))兩次。2-2-1.數(shù)據(jù)寫入(“編程”)即，當(dāng)依次輸入1個單位的[數(shù)據(jù)寫入地址/數(shù)據(jù)輸入命令C3、列地址AC、行地址 AR以及數(shù)據(jù)輸入DI]、另1個單位的[數(shù)據(jù)寫入地址/數(shù)據(jù)輸入命令C3、列地址AC、行地址 AR和數(shù)據(jù)輸入DI]、以及數(shù)據(jù)寫入開始輸入命令C4時，輸入數(shù)據(jù)被寫入存儲器基元中(忙碌1)。在數(shù)據(jù)寫入(“編程”)時數(shù)據(jù)輸入/輸出電路40的操作在如上所述的根據(jù)該實施例的兩列模式下的數(shù)據(jù)寫入(“編程”)時，通過重復(fù)所述單位[命令+地址輸入+數(shù)據(jù)輸入]兩次來輸入兩個地址和兩個數(shù)據(jù)。在所述單位的第一序列中，將存儲在第一地址緩沖器CAl中的地址傳送到第一地址總線CAU。在所述單位的第二序列中，將存儲在第二地址緩沖器CA2中的地址傳送到第二地址總線CAL。當(dāng)之后輸入數(shù)據(jù)寫入開始命令C4時，將存儲器基元陣列10設(shè)定為存取狀態(tài)。在該狀態(tài)下，兩個地址被同時傳送到第一和第二地址總線CAL和CAU。從2C0L控制器48輸出的控制信號(CA_M0DE)如下控制將存儲在第一和第二地址緩沖器CAl和CA2中的哪個數(shù)據(jù)傳送給第一和第二地址總線CAL和CAU。當(dāng)在第二地址緩沖器CA2中存儲的地址位于下側(cè)時，要傳送到第一和第二地址總線CAU和CAL的數(shù)據(jù)分別對應(yīng)于在第一和第二地址緩沖器CAl和CA2中存儲的數(shù)據(jù)(CAL =CA2 并且 CAU = CAl)。另一方面，當(dāng)在第二地址緩沖器CA2中存儲的地址位于上側(cè)時，要傳送到第一和第二地址總線CAU和CAL的數(shù)據(jù)分別對應(yīng)于在第二和第一地址緩沖器CA2和CAl中存儲的數(shù)據(jù)(CAL = CAl 并且 CAU = CA2)。在上面的情況下，當(dāng)然還可以通過在第一地址緩沖器CAl中存儲的地址來做出判斷。然而，通過在第二地址緩沖器CA2中存儲的地址來做出判斷具有這樣的優(yōu)點如果下側(cè)地址(lower address)或上側(cè)地址(upper address)既進(jìn)入第一地址緩沖器CAl也進(jìn)入第二地址緩沖器CA2，那么可以防止讀出放大器13-1和13-2被“第二數(shù)據(jù)”覆寫(overwrite) 的操作錯誤。如上所述，可以防止操作錯誤并且執(zhí)行正常操作，而不論是下側(cè)地址還是上側(cè)位址進(jìn)入第一和第二地址緩沖器CAl和CA2 二者。2-2-2.數(shù)據(jù)讀取(“讀取，，)當(dāng)依次輸入1個單位的[數(shù)據(jù)讀取地址/數(shù)據(jù)輸入命令Cl、列地址AC和行地址 AR]、另1個單位的[數(shù)據(jù)讀取地址/數(shù)據(jù)輸入命令Cl、列地址AC和行地址AR]、以及數(shù)據(jù)讀取開始輸入命令C2時，從存儲器基元讀出數(shù)據(jù)(忙碌2、，并且通過輸入數(shù)據(jù)輸出波形DO 兩次來從I/O管腳輸出該數(shù)據(jù)。在數(shù)據(jù)讀取(“讀取”)時數(shù)據(jù)輸入/輸出電路40的操作在如上所述的數(shù)據(jù)讀取時，當(dāng)“讀取”完成時，在忙碌狀態(tài)(忙碌2、之后的就緒狀態(tài)下執(zhí)行數(shù)據(jù)輸出DO (X 2)。在忙碌狀態(tài)下，兩個地址被同時傳送到第一和第二地址總線CAL和CAU。之后，第一和第二地址總線CAL和CAU在就緒狀態(tài)下再次返回到時分模式。在第一數(shù)據(jù)輸出DO中，將在第一地址緩沖器CAl中存儲的地址傳送到CAU和CAL， 并且判斷在第二地址緩沖器CA2中存儲的地址是上側(cè)的或還是下側(cè)的。如果地址是下側(cè)的，將數(shù)據(jù)總線DOUT連接到上側(cè)S/A，而如果地址是上側(cè)的，則連接到下側(cè)S/A，并且向外部輸出S/A數(shù)據(jù)。在第二數(shù)據(jù)輸出DO中，將在第二地址緩沖器CA2中存儲的地址傳送到CAU 和CAL。如果地址是下側(cè)的，將數(shù)據(jù)總線DOUT連接到下側(cè)S/A，而如果地址是上側(cè)的，則連接到上側(cè)S/A，并且向外部輸出S/A數(shù)據(jù)。如上所述，2-2.的地址輸入控制方法(兩列模式)可以實現(xiàn)兩列同時存取模式和數(shù)據(jù)存取模式。這使得該方法具有這樣的優(yōu)點列地址CAl和CA2可以被單獨地設(shè)定。由于可以兩列同時存取，所以該方法在提高對存儲器基元存取的速度方面也是有利的。2-3.兩列模式O)下面將參考圖12來說明根據(jù)該實施例的半導(dǎo)體存儲器裝置的兩列模式( 下的控制序列。如圖12所示，該序列是作為上述2-2.的變型的地址/數(shù)據(jù)輸入方法。即，盡管在2-2.中行地址被輸入兩次，但在本模式下僅輸入一個行地址，所以同一行地址必須被用于第二輸入。同樣，在2-3.中省略了行地址(第二次省略行地址AR)2-3-1.數(shù)據(jù)寫入(“編程”)更具體地，當(dāng)依次輸入[數(shù)據(jù)寫入地址/數(shù)據(jù)輸入命令C3、列地址AC、行地址AR 以及數(shù)據(jù)輸入DI]、[數(shù)據(jù)寫入地址/數(shù)據(jù)輸入命令C3、列地址AC和數(shù)據(jù)輸入DI]、以及數(shù)據(jù)寫入開始輸入命令C4時，輸入數(shù)據(jù)被寫入存儲器基元中(忙碌1)。2-3-2.數(shù)據(jù)讀取(“讀取”)當(dāng)輸入[數(shù)據(jù)讀取地址/數(shù)據(jù)輸入命令Cl、列地址AC和行地址AR]、[數(shù)據(jù)讀取地址/數(shù)據(jù)輸入命令Cl和列地址AC]、以及數(shù)據(jù)讀取開始輸入命令C2時，從存儲器基元讀取數(shù)據(jù)(忙碌幻，并且數(shù)據(jù)被輸出DO (X 2)。2-4.兩列模式(3)下面將參考圖13來說明根據(jù)該實施例的半導(dǎo)體存儲器裝置的兩列模式C3)下的控制序列。如圖13所示，該序列是上述2-2.的變型。在該序列中，改變了行地址和列地址的輸入順序(在列地址AC之前輸入行地址AR)。
2-4-1.數(shù)據(jù)寫入(“編程”)更具體地，當(dāng)依次輸入1個單位的[數(shù)據(jù)寫入地址/數(shù)據(jù)輸入命令C3、行地址AR、 列地址AC和數(shù)據(jù)輸入DI]、另1個單位的[數(shù)據(jù)寫入地址/數(shù)據(jù)輸入命令C3、行地址AR、列地址AC和數(shù)據(jù)輸入DI]、以及數(shù)據(jù)寫入開始輸入命令C4時，在存儲器基元中寫入輸入數(shù)據(jù) (忙碌1)。2-4-2.數(shù)據(jù)讀取(“讀取，，)當(dāng)依次輸入1個單位的[數(shù)據(jù)讀取地址/數(shù)據(jù)輸入命令Cl、行地址AR和列地址 AC]，另1個單位的[數(shù)據(jù)讀取地址/數(shù)據(jù)輸入命令Cl、行地址AR和列地址AC]、以及數(shù)據(jù)讀取開始輸入命令C2時，從存儲器基元讀出數(shù)據(jù)(忙碌2、，并且數(shù)據(jù)被輸出D0(X 2)。<3.效果〉根據(jù)第一實施例的半導(dǎo)體存儲器裝置及其控制方法至少實現(xiàn)了下面的(1)到(4) 的效果。(1)有利地提高了對存儲器基元MC的存取速度。如上所述，根據(jù)該實施例的半導(dǎo)體存儲器裝置包括多個存儲器基元MC，并且所述多個存儲器基元陣列10被層疊在半導(dǎo)體基底35上而形成三維結(jié)構(gòu)。該半導(dǎo)體存儲器裝置還包括數(shù)據(jù)輸入/輸出電路40以及控制器48，其中數(shù)據(jù)輸入 /輸出電路40包括用于存儲所述多個存儲器基元陣列的第一地址的第一地址緩沖器CAl和用于存儲所述多個存儲器基元陣列的第二地址的第二地址緩沖器CA2，控制器48用于執(zhí)行控制以在數(shù)據(jù)輸入/輸出時通過時分控制(例如，圖9)來將第一和第二地址CAl和CA2輸入到第一和第二地址總線CAU和CAL，或從第一和第二地址總線CAU和CAL輸出第一和第二地址CAl禾口 CA2。因此，如在例如上述2-2.的地址輸入控制方法(兩列模式)中所述，可以為將被隨機存取的存儲器基元MC實現(xiàn)兩列同時存取模式和數(shù)據(jù)存取模式。由于兩列可以被同時存取，有利地提高了對存儲器基元MC的存取速度。此外，在該實施例中，將被隨機存取的ReRAM符合NAND接口。因此，可以通過與符合NAND接口的輸入方法來對ReRAM的多個列進(jìn)行存取。這可以有利地減少管腳的數(shù)目，并且分時地輸入和輸出地址。(2)可以獨立地設(shè)定第一和第二列地址CAl和CA2，并防止操作錯誤。從2C0L控制器48輸出的控制信號(CA_M0DE)如下控制將在第一和第二地址總線 CAl和CA2中存儲的哪個數(shù)據(jù)傳送到第一和第二地址總線CAL和CAU。當(dāng)在第二地址緩沖器CA2中存儲的地址位于下側(cè)時，要傳送到第一和第二地址總線CAU和CAL的數(shù)據(jù)分別對應(yīng)于在第一和第二地址緩沖器CAl和CA2中存儲的數(shù)據(jù)(CAL =CA2 并且 CAU = CAl)。另一方面，當(dāng)在第二地址緩沖器CA2中存儲的地址位于上側(cè)時，要傳送到第一和第二地址總線CAU和CAL的數(shù)據(jù)分別對應(yīng)于在第二和第一地址緩沖器CA2和CAl中存儲的數(shù)據(jù)(CAL = CAl 并且 CAU = CA2)。在上面的情況下，當(dāng)然還可以通過在第一地址緩沖器CAl中存儲的地址做出判斷。然而，通過在第二地址緩沖器CA2中存儲的地址來做出判斷具有這樣的優(yōu)點如果下側(cè)地址或上側(cè)地址既進(jìn)入第一地址緩沖器CAl也進(jìn)入第二地址緩沖器CA2，那么可以防止讀出放大器13-1和13-2被“第二數(shù)據(jù)”覆寫的操作錯誤。如上所述，該實施例具有這樣的優(yōu)點可以獨立地設(shè)定第一和第二列地址CAl和 CA2，并且阻止操作錯誤，而不論是下側(cè)地址還是上側(cè)位址進(jìn)入第一和第二地址緩沖器CAl 和CA2 二者。(3)可以對兩個或更多不同地址同時進(jìn)行存取如上所述，在根據(jù)該實施例的設(shè)置和其控制操作中可以獨立地輸入地址。這具有可以對兩個或更多不同地址同時進(jìn)行存取的優(yōu)點。(4)功率分散是可能的在如上所述的根據(jù)該實施例的設(shè)置和其控制操作中，下側(cè)列選通器12-1和上側(cè)列選通器12-2可以同時對存儲器基元陣列10進(jìn)行存取。這似乎等價于增加要被存取的位 (bit)的數(shù)目。然而，由于可以獨立地指定地址，因此可以對完全不同的位置進(jìn)行存取。盡管在電流消耗較大的存儲器中電源電壓容易下降，但由于可以分隔要存取的位置，該實施例可以改善該問題。因此，該實施例有利地使得功率分散是可能的。[第二實施例(不包括第二地址緩沖器的實例)]下面將參考圖14到16來說明根據(jù)第二實施例的半導(dǎo)體存儲器裝置及其控制方法。該實施例涉及不包括第二地址緩沖器CA2的實例。在該說明中，將省略與上述第一實施例中相同的部分的重復(fù)說明?！磁渲脤嵗凳紫?，下面將參考圖14來說明根據(jù)第二實施例的半導(dǎo)體存儲器裝置的配置的實例。如圖14所示，根據(jù)該實施例的半導(dǎo)體存儲器裝置與第一實施例的區(qū)別在于，數(shù)據(jù)輸入/輸出電路40不包括第二地址緩沖器CA2，并且還包括算術(shù)單元CALl。算術(shù)單元CALl通過使用預(yù)定的運算表達(dá)式而從第一列地址CAl的值唯一地確定與上述第二列地址(CA》相應(yīng)的列地址。因此，在該實施例的配置中，在數(shù)據(jù)輸入/輸出之前不需要輸入命令，所以符合 NAND接口的“NAND序列”是直接適用的。這將在下面更為詳細(xì)地說明?！纯刂撇僮鳌悼刂菩蛄?1) (NAND序列)下面將參考圖15來說明根據(jù)該實施例的半導(dǎo)體存儲器裝置的控制序列(1)。如圖 15所示，該控制序列是符合NAND接口的NAND序列的應(yīng)用。數(shù)據(jù)寫入(“編程”)更具體地，當(dāng)依次輸入[數(shù)據(jù)寫入地址/數(shù)據(jù)輸入命令C3、列地址AC、行地址AR、 數(shù)據(jù)輸入DI和數(shù)據(jù)輸入DI]以及寫入開始命令C4時，輸入數(shù)據(jù)被寫入存儲器基元中(忙碌1)。數(shù)據(jù)讀取(“讀取”)隨后，當(dāng)依次輸入[數(shù)據(jù)讀取地址/數(shù)據(jù)輸入命令Cl、列地址AC和行地址AR]以及數(shù)據(jù)讀取開始輸入命令C2時，從存儲器基元讀取數(shù)據(jù)(忙碌2、，并且數(shù)據(jù)被輸出DO (X 2)。控制序列⑵(在輸入“AC”之前輸入“AR” )下面將參考圖16來說明根據(jù)該實施例的半導(dǎo)體存儲器裝置的控制序列( 。如圖16所示，該控制序列與上述控制序列(1)的區(qū)別在于，在輸入列地址AC之前輸入行地址 AR0數(shù)據(jù)寫入(“編程”)更具體地，當(dāng)依次輸入[數(shù)據(jù)寫入地址/數(shù)據(jù)輸入命令C3、行地址AR、列地址AC、 數(shù)據(jù)輸入DI和數(shù)據(jù)輸入DI]以及寫入開始命令C4時，輸入數(shù)據(jù)被寫入存儲器基元中(忙碌1)。數(shù)據(jù)讀取(“讀取”)隨后，當(dāng)依次輸入[數(shù)據(jù)讀取地址/數(shù)據(jù)輸入命令Cl、行地址AR和列地址AC]以及數(shù)據(jù)讀取開始輸入命令C2時，從存儲器基元讀出數(shù)據(jù)(忙碌幻，并且數(shù)據(jù)被輸出D0(X2)。< 效果 >如上所述，根據(jù)第二實施例的半導(dǎo)體存儲器裝置及其控制方法至少實現(xiàn)了與之前介紹的效果(1)和⑵相同的效果。此外，該實施例包括算術(shù)單元CAL1，該算術(shù)單元CALl通過使用預(yù)定的運算表達(dá)式而從第一列地址CAl的值唯一地確定與第二列地址(CA》相應(yīng)的列地址。由于第二地址緩沖器CA2不是必要的，因此，不需要在數(shù)據(jù)輸入/輸出之前輸入命令，所以符合NAND接口的NAND序列是直接適用的。由于不需要第二命令輸入，第二實施例同樣有利地提高了存取速度。此外，可以使用在NAND閃速存儲器中使用的評估資源并且保持存儲控制器的兼容性。這使得第二實施例有利地降低了制造成本。[第一修改例(包括計數(shù)器電路(+2)和(+2)的實例)]下面將參考圖17到22來說明根據(jù)第一修改例的半導(dǎo)體存儲器裝置及其控制方法。該修改例涉及包括第一和第二地址緩沖器CAl和CA2中的計數(shù)器電路的實例。在該說明中，將省略與上述第一實施例相同的部分的重復(fù)說明?！磁渲脤嵗凳紫?，下面將參考圖17來說明根據(jù)第一修改例的半導(dǎo)體存儲器裝置的配置的實例。如圖17所示，根據(jù)該修改例的半導(dǎo)體存儲器裝置與上述第一實施例的區(qū)別在于， 第一和第二地址緩沖器CAl和CA2包括第一和第二計數(shù)器電路COl (+2)和C02 (+2)。計數(shù)器電路COl (+2)和C02 (+2)對在第一和第二地址緩沖器CAl和CA2中存儲的地址進(jìn)行每次加1的向上計數(shù)(+幻。更具體地，無論在數(shù)據(jù)加載期間何時輸入時鐘/WE或者無論在數(shù)據(jù)輸出期間何時輸入時鐘/RE，第一和第二計數(shù)器電路0)1(+ 和C02(+2)將在第一和第二地址緩沖器CAl和CA2中存儲的地址進(jìn)行每次加1計數(shù)(+2)?！纯刂撇僮鳌迪旅鎸⒖紙D18到22來說明根據(jù)該修改例的符合半導(dǎo)體存儲器裝置的控制序列的控制操作。將根據(jù)圖18中示出的控制序列中的數(shù)據(jù)寫入操作(忙碌狀態(tài)(忙碌1) pgml、pgm2、pgm3jnpgm4)進(jìn)行該說明。將省略與之前描述的相同的部分的重復(fù)說明。忙碌狀態(tài)(忙碌1) :pgml圖19示出了在該狀態(tài)下對存儲器基元進(jìn)行存取的狀態(tài)。如圖19所示，第一和第二計數(shù)器電路COl和C02對在第一和第二地址緩沖器CAl 和CA2中存儲的地址計數(shù)增加2。因此，當(dāng)將地址I輸入到第二地址緩沖器CA2時，例如，在上側(cè)部分中從基元陣列22的左端，以及在下側(cè)部分中從基元陣列22的中心，對存儲器基元進(jìn)行存取。忙碌狀態(tài)(忙碌1) :pgm2圖20示出了在該狀態(tài)下對存儲器基元進(jìn)行存取的狀態(tài)。如圖20所示，進(jìn)一步在上側(cè)部分中從基元陣列22的左端朝向右側(cè)，以及進(jìn)一步在下側(cè)部分中從基元陣列22的中心朝向右側(cè)，對存儲器基元進(jìn)行存取。當(dāng)存取到達(dá)下側(cè)部分中基元陣列22的右端時，再次從左端對存儲器基元進(jìn)行存取。忙碌狀態(tài)(忙碌1) :pgm3圖21示出了在該狀態(tài)下對存儲器基元進(jìn)行存取的狀態(tài)。如圖21所示，進(jìn)一步在上側(cè)部分中從基元陣列22的中心朝向右側(cè)，以及進(jìn)一步在下側(cè)部分中從基元陣列22的左端朝向右側(cè)，對存儲器基元進(jìn)行存取。忙碌狀態(tài)(忙碌1) :pgm4圖22示出了在該狀態(tài)下對存儲器基元進(jìn)行存取的狀態(tài)。如圖22所示，進(jìn)一步在上側(cè)部分中朝向基元陣列22的右側(cè)，以及進(jìn)一步在下側(cè)部分中朝向基元陣列22的右側(cè)，對存儲器基元進(jìn)行存取。注意，控制器17控制該忙碌狀態(tài)(忙碌1)下的存取，并且改變存取地址I次(I 循環(huán))。圖18示出的控制序列中的數(shù)據(jù)讀取操作(忙碌狀態(tài)(忙碌2)讀取1、讀取2、讀取3和讀取4)與上述數(shù)據(jù)寫入操作(忙碌狀態(tài)(忙碌1))是相同的。因此，將省略對相同部分的重復(fù)說明。< 效果 >如上所述，根據(jù)第一修改例的設(shè)置和控制操作至少實現(xiàn)了與之前介紹的效果(1) 到(4)相同的效果。此外，該修改例至少實現(xiàn)了下面的效果(5)。(5)該修改例在分散功率和提高存取速度方面更有利。如上所述，該修改例進(jìn)一步包括用于對在第一和第二地址緩沖器CAl和CA2中存儲的地址按每次加1的方式進(jìn)行計數(shù)(+ 的計數(shù)器電路0)1(+ 和C02(+2)。換句話說， 為地址緩沖器CAl和CA2提供計數(shù)器功能，并且執(zhí)行對兩個或更多個地址緩沖器CAl和CA2 的計數(shù)器計算。這進(jìn)一步分散了功率且提高了存取速度。計數(shù)器電路COl和C02的計數(shù)器功能是，例如，在NAND閃速存儲器中使用的地址緩沖器等的計數(shù)器功能。更具體地，首先輸入要存取的地址，并且然后輸入時鐘/WE。因此， 通過該時鐘(CLK)來執(zhí)行向上計數(shù)(count-up)。這使得可以通過一次輸入地址來讀出多個數(shù)據(jù)。類似地，該修改例的第一和第二地址緩沖器CAl和CA2包括具有向上計數(shù)功能的計數(shù)器電路0)1(+ 和C02(+2)。因此，在將不同的地址輸入到計數(shù)器電路COl (+2)和 C02(+2)后，通過時鐘/WE交替地加載或輸出第一和第二地址中的數(shù)據(jù)，并且地址緩沖器 CAl和CA2執(zhí)行向上計數(shù)(+ 。還可以通過輸入多個時鐘/WE或多個時鐘/RE快速地加載或讀出數(shù)據(jù)。因此，該修改例有利地進(jìn)一步分散功率并提高存取速度。[第二修改例(包括計數(shù)器電路(+2)和(-2)的實例)]
下面將參考圖23到27來說明根據(jù)第二修改例的半導(dǎo)體存儲器裝置及其控制方法。該修改例涉及包括第一和第二地址緩沖器CAl和CA2中的計數(shù)器電路的實例。在該說明中，將省略與之前描述的第一實施例中相同的部分的重復(fù)說明。<配置實例>首先，下面將參考圖23來說明根據(jù)第二修改例的半導(dǎo)體存儲器裝置的配置的實例。如圖23所示，根據(jù)該修改例的半導(dǎo)體存儲器裝置與第一實施例的區(qū)別在于，第一和第二地址緩沖器CAl和CA2包括具有向上計數(shù)功能的計數(shù)器電路COl (+2)和C02 (-2)。第二計數(shù)器電路C02 (-2)對在第二地址緩沖器CA2中存儲的地址進(jìn)行每次_2的向下計數(shù)(count down) (-2)。更具體地，無論在數(shù)據(jù)加載期間何時輸入時鐘/WE或者無論在數(shù)據(jù)輸出期間何時輸入時鐘/RE，第二計數(shù)器電路C02(1)對在第二地址緩沖器CA2中存儲的地址進(jìn)行每次-2的向下計數(shù)(-2)。<控制操作>下面將參考圖M到27來說明根據(jù)該修改例的遵從半導(dǎo)體存儲器裝置的控制序列的控制操作。將根據(jù)圖M中示出的控制序列中的數(shù)據(jù)寫入操作(忙碌狀態(tài)(忙碌1) pgml、pgm2和pgm3)進(jìn)行該說明。將省略與之前描述的相同部分的重復(fù)說明。忙碌狀態(tài)(忙碌1) :pgml圖25示出了在該狀態(tài)下對存儲器基元進(jìn)行存取的狀態(tài)。如圖25所示，第一和第二計數(shù)器電路COl和C02分別對在第一和第二地址緩沖器 CAl和CA2中存儲的地址進(jìn)行加2或減2的計數(shù)。因此，例如，當(dāng)將地址4K輸入到第二地址緩沖器CA2時，在上側(cè)部分中從基元陣列22的左端朝向中心對存儲器基元進(jìn)行存取，而在相反方向上，即，在下側(cè)部分中從基元陣列22的右端朝向中心，對存儲器基元進(jìn)行存取。忙碌狀態(tài)(忙碌1) :pgm2圖沈示出了在該狀態(tài)下對存儲器基元進(jìn)行存取的狀態(tài)。如圖沈所示，進(jìn)一步在上側(cè)部分中朝向基元陣列22的右側(cè)，以及在下側(cè)部分中朝向基元陣列22的左側(cè)，對存儲器基元進(jìn)行存取。忙碌狀態(tài)(忙碌1) :pgm3圖27示出了在該狀態(tài)下對存儲器基元進(jìn)行存取的狀態(tài)。如圖27所示，進(jìn)一步在上側(cè)部分中朝向基元陣列22的右側(cè)，而在相反方向上，即， 進(jìn)一步在下側(cè)部分中朝向基元陣列22的左側(cè)，對存儲器基元進(jìn)行存取。注意，控制器17控制該忙碌狀態(tài)(忙碌1)下的存取，并且改變存取地址I次(I 循環(huán))。圖M示出的控制序列中的數(shù)據(jù)讀取操作(忙碌狀態(tài)(忙碌2)讀取1、讀取2和讀取幻與上述數(shù)據(jù)寫入操作(忙碌狀態(tài)(忙碌1))是相同的。因此，將省略對相同部分的重復(fù)說明。< 效果 >如上所示，根據(jù)第二修改例的設(shè)置和控制操作至少實現(xiàn)了與之前介紹的效果(1) 到(5)相同的效果。在上述該修改例中，第一計數(shù)器電路COl對在第一地址緩沖器CAl中存儲的地址進(jìn)行加2向上計數(shù)，且第二計數(shù)器電路C02對在第二地址緩沖器CA2中存儲的地址進(jìn)行減2 向下計數(shù)。當(dāng)例如將地址“00”輸入到第一計數(shù)器電路COl并且將地址“MAX”輸入到第二計數(shù)器電路C02時，由于存儲器基元在存儲器基元陣列22中彼此交叉，所以可以對存儲器基元進(jìn)行存取。如在該修改例中所述，還可以根據(jù)需要改變第一和第二地址緩沖器CAl和CA2執(zhí)行計數(shù)的方式。[第三修改例(其中算術(shù)電路執(zhí)行+ 計數(shù)器運算的實例)]下面將參考圖觀到30來說明根據(jù)第三修改例的半導(dǎo)體存儲器裝置及其控制方法。該修改例涉及其中當(dāng)頁大小為4K字節(jié)時算術(shù)單元CALl執(zhí)行觀字節(jié)加法(adding)運算的實例。在該說明中，將省略與之前描述的第一實施例相同的部分的重復(fù)說明。<配置實例>首先，下面將參考圖28來說明根據(jù)第三修改例的半導(dǎo)體存儲器裝置的配置的實例。如圖觀所示，根據(jù)該修改例的半導(dǎo)體存儲器裝置與第一實施例的區(qū)別在于，算術(shù)單元CALl加上IK字節(jié)。也就是說，該修改例涉及這樣的實例，其中以第一地址緩沖器CAl 是唯一的地址緩沖器且算術(shù)單元生成與第二地址緩沖器相應(yīng)的地址這樣的形式，第一地址緩沖器CAl包括具有+2向上計數(shù)功能的計數(shù)器電路C01，并且當(dāng)頁大小為4K字節(jié)時，算術(shù)單元CALl執(zhí)行I-K字節(jié)加法運算。<控制操作>下面將參考圖四和30來說明根據(jù)該修改例的遵從半導(dǎo)體存儲器裝置的控制序列的控制操作。將通過采用例如圖四中示出的控制序列中的數(shù)據(jù)寫入操作(忙碌狀態(tài)(忙碌1) =Pgml)進(jìn)行該說明。將省略與之前介紹的相同部分的重復(fù)說明。忙碌狀態(tài)(忙碌1) :pgml圖30示出了在該狀態(tài)下對存儲器基元進(jìn)行存取的狀態(tài)。如圖30所示，第一計數(shù)器電路COl對在第一地址緩沖器CAl中存儲的地址進(jìn)行+2 向上計數(shù)，并且算術(shù)單元CALl通過IK字節(jié)加法運算對與算術(shù)單元CAL相應(yīng)的地址進(jìn)行+2 向上計數(shù)。因此，例如，在上側(cè)部分中從基元陣列22的左端朝向中心，以及在下側(cè)部分中從基元陣列22的中心朝向左側(cè)，對存儲器基元進(jìn)行存取。如上所述，根據(jù)第三修改例的設(shè)置和控制操作至少實現(xiàn)了與之前介紹的效果(1) 至(5)相同的效果。此外，如在該修改例中，還可以根據(jù)需要而應(yīng)用該修改例的設(shè)置和控制操作。[第四修改例(其中算術(shù)電路使所有位反轉(zhuǎn)(invert)的實例)]下面將參考圖31到33來說明根據(jù)第四修改例的半導(dǎo)體存儲器裝置及其控制方法。該修改例涉及其中算術(shù)單元CALl使第一地址處的所有位反轉(zhuǎn)的實例。在該說明中，將省略與之前介紹的第一實施例相同的部分的重復(fù)說明。<配置實例>首先，下面將參考圖31來說明根據(jù)第三修改例的半導(dǎo)體存儲器裝置的配置的實例。如圖31所示，根據(jù)該修改例的半導(dǎo)體存儲器裝置與第一實施例的區(qū)別在于，算術(shù)單元CALl執(zhí)行使所有位反轉(zhuǎn)的運算。也就是說，該修改例是這樣的實例，其中第一地址緩沖器CAl具有+2向上計數(shù)功能，且算術(shù)單元CALl通過使第一地址反轉(zhuǎn)而實際上提供-2向下計數(shù)功能。<控制操作>下面將參考圖32和33來說明根據(jù)該修改例的遵從半導(dǎo)體存儲器裝置的控制序列的控制操作。將通過采用例如圖32中示出的控制序列中的數(shù)據(jù)寫入操作(忙碌狀態(tài)(忙碌1) =Pgml)進(jìn)行該說明。將省略與之前介紹的相同部分的重復(fù)說明。忙碌狀態(tài)(忙碌1) :pgml圖33示出了在該狀態(tài)下對存儲器基元進(jìn)行存取的狀態(tài)。如圖33所示，第一計數(shù)器電路COl對在第一地址緩沖器CAl中存儲的地址進(jìn)行 +2向上計數(shù)，并且算術(shù)單元CALl通過所有位反轉(zhuǎn)運算而對與算術(shù)單元CALl相應(yīng)的地址進(jìn)行-2向下計數(shù)。因此，例如，在上側(cè)部分中從基元陣列22的左端朝向中心對存儲器基元進(jìn)行存取，而在相反方向上，即，在下側(cè)部分中從基元陣列22的左側(cè)朝向中心對存儲器基元進(jìn)行存取。如上所述，根據(jù)第四修改例的設(shè)置和控制操作至少實現(xiàn)了與之前介紹的效果(1) 至(5)相同的效果。此外，如在該修改例中，還可以根據(jù)需要而應(yīng)用該修改例的設(shè)置和控制操作。[比較例(NAND閃速存儲器)]下面將參考圖34到36來說明根據(jù)比較例的半導(dǎo)體存儲器裝置及其控制方法，以與上述根據(jù)第一和第二實施例的半導(dǎo)體存儲器裝置及其控制方法進(jìn)行比較。該比較例是 NAND閃速存儲器的實例。在該說明中，將省略與第一實施例相同的部分的重復(fù)說明。<總體配置實例>如圖34所示，根據(jù)該比較例NAND閃速存儲器包括存儲器基元陣列100、行解碼器 111、列選通器112、讀出放大器113、地址緩沖器114-1、命令緩沖器114-2、熔絲寄存器115、 上電復(fù)位電路116、控制器117、電壓生成器118和輸入/輸出緩沖器119。<存儲器基元陣列100的配置實例>如圖35所示，存儲器基元陣列100包括具有多個塊(塊1、塊2........塊η)的
基元陣列122、讀出放大器112-1和112-2、以及列選通器113-1和113-2。如圖35所示，讀出放大器112-1和112-2和列選通器113-1和113-2的沿BL方向的位置與上述實施例的情況不同。即，在該比較例中，將讀出放大器112-1和112-2設(shè)置為更靠近基元陣列122。讀出放大器112-1和112-2的數(shù)目等于位線數(shù)目或位線數(shù)目的一半。該比較例與上述實施例的區(qū)別還在于，在IO總線(未示出)與讀出放大器112-1 和112-2之間執(zhí)行對地址緩沖器所希望的列的選擇。在根據(jù)該比較例的NAND閃速存儲器中，因此，讀出放大器112-1和112-2被設(shè)置為與位線BL —一對應(yīng)。通過比較，在根據(jù)上述實施例的ReRAM(非易失性隨機存取存儲器)中，讀出放大器12-1和12-2并非被設(shè)置為與位線BL —一對應(yīng)；讀出放大器12-1和12-2的數(shù)目非常小。注意，盡管未示出，根據(jù)該比較例的NAND閃速存儲器包括一個地址緩沖器以及在存儲器基元區(qū)域(CORE)與周邊區(qū)域之間形成的一個地址總線。
<塊的配置實例>下面將參考圖36來說明根據(jù)該比較例的塊的配置實例。通過采用圖35中示出的一個塊(塊1)作為實例來進(jìn)行該說明。對每個塊執(zhí)行NAND閃速存儲器的擦除操作。因此， 所述塊是擦除單位。所述塊，塊1，包括沿字線方向設(shè)置的多個存儲器基元單元MU、以及用于選擇存儲器基元單元MU的選擇晶體管S3和S4。存儲器基元單元MU包括32個存儲基元晶體管MT，晶體管MT的電流路徑被串聯(lián)連接。選擇晶體管S3的電流路徑的一端被連接到存儲器基元單元MU的電流路徑的一端。選擇晶體管S4的電流路徑的一段被連接到存儲器基元單元MU的電流路徑的另一端。在該比較例中，存儲器基元單元MU包括32個存儲器基元MT。然而，存儲器基元單元MU僅需要包括兩個或更多個存儲區(qū)，所以存儲區(qū)的數(shù)目并不特別地限制為32。對于為字線Wi)到札31中的每一個形成的每個頁，執(zhí)行對NAND閃速存儲器的讀取操作和寫入操作。因此，頁是讀取單位和寫入單位。選擇晶體管S3的電流路徑的另一端被連接到源極線SL。選擇晶體管S4的電流路徑的另一端被連接到位線BL。字線WL沿字線方向延伸，并且被連接到字線方向上的多個存儲器基元晶體管MT 的控制電極CG。選擇柵極線SGS沿字線方向延伸，并且被連接到字線方向上的多個選擇晶體管S3的柵極電極。選擇柵極線SGD也沿字線方向延伸，并且被連接到字線方向上的多個選擇晶體管S4的柵極電極。本領(lǐng)域的技術(shù)人員將容易想到其他優(yōu)點和修改。因此，本發(fā)明在其更廣泛的方面并不限于本文中示出的和描述的這些具體細(xì)節(jié)和代表性實施例。因此，在不脫離由附加的權(quán)利要求及其等價內(nèi)容所限定的總發(fā)明構(gòu)思的精神或范圍的情況下，可以進(jìn)行各種修改。
權(quán)利要求
1.一種半導(dǎo)體存儲器裝置，包括多個存儲器基元陣列，每個存儲器基元陣列包括多個存儲器基元，所述多個存儲器基元陣列被層疊在半導(dǎo)體基底上以形成三維結(jié)構(gòu)；以及數(shù)據(jù)輸入/輸出電路，其包括第一地址緩沖器和第二地址緩沖器以及控制器，所述第一地址緩沖器和第二地址緩沖器被配置為存儲所述多個存儲器基元的第一地址和第二地址，所述控制器被配置為在數(shù)據(jù)輸入/輸出時執(zhí)行控制以將所述第一地址和所述第二地址分時輸出到第一地址總線和第二地址總線。
2.根據(jù)權(quán)利要求1的裝置，其中所述存儲器基元陣列進(jìn)一步包括第一讀出放大器和第二讀出放大器，其被電連接到第一數(shù)據(jù)總線和第二數(shù)據(jù)總線；以及第一列選通器和第二列選通器，其被配置為對所述第一地址和所述第二地址解碼。
3.根據(jù)權(quán)利要求1的裝置，其中將符合NAND閃速存儲器的接口應(yīng)用于所述半導(dǎo)體存儲器裝置。
4.根據(jù)權(quán)利要求1的裝置，其中所述第一地址緩沖器和所述第二地址緩沖器進(jìn)一步包括第一計數(shù)器電路和第二計數(shù)器電路，其被配置為對所述第一地址和所述第二地址進(jìn)行向上計數(shù)。
5.根據(jù)權(quán)利要求2的裝置，其中所述數(shù)據(jù)輸入/輸出電路進(jìn)一步包括第一地址總線和第二地址總線，其被分別連接到所述第一讀出放大器和所述第二讀出放大器；多路復(fù)用器，其被配置為根據(jù)來自所述控制器的控制信號，選擇性地將在所述第一地址緩沖器和所述第二地址緩沖器中保持的列地址輸出到所述第一地址總線和所述第二地址總線中的一者；以及輸入緩沖器，其被連接到所述第一地址緩沖器、所述第二地址緩沖器、所述第一地址總線和所述第二地址總線。
6.根據(jù)權(quán)利要求2的裝置，其中所述數(shù)據(jù)輸入/輸出電路進(jìn)一步包括數(shù)據(jù)輸出電路，其具有被連接到所述第一地址總線和所述第二地址總線的輸入端，并且被配置為根據(jù)外部讀取信號的循環(huán)數(shù)目而輸出所讀出的數(shù)據(jù)；以及輸出緩沖器，其具有被連接到所述數(shù)據(jù)輸出電路的輸出端的輸入端，并且被配置為當(dāng)接收到所述外部讀取信號時向外部輸出所讀出的數(shù)據(jù)。
7.根據(jù)權(quán)利要求1的裝置，其中存儲器基元包括可變電阻元件，其電流路徑具有被連接到位線的一端；以及二極管，其包括被連接到所述可變電阻元件的電流路徑的另一端的陽極以及被連接到字線的陰極。
8.一種半導(dǎo)體存儲器裝置，包括多個存儲器基元陣列，每個存儲器基元陣列包括多個存儲器基元，所述多個存儲器基元陣列被層疊在半導(dǎo)體基底上以形成三維結(jié)構(gòu)；以及數(shù)據(jù)輸入/輸出電路，其包括第一地址緩沖器、算術(shù)單元和控制器，所述第一地址緩沖器被配置為存儲所述多個存儲器基元的第一地址，所述算術(shù)單元被配置為從所述第一地址根據(jù)預(yù)定的運算表達(dá)式而確定第二地址，所述控制器被配置為在數(shù)據(jù)輸入/輸出時執(zhí)行控制以將所述第一地址和所述第二地址分時輸出到第一地址總線和第二地址總線。
9.根據(jù)權(quán)利要求8的裝置，其中所述存儲器基元陣列進(jìn)一步包括第一讀出放大器和第二讀出放大器，其被電連接到第一數(shù)據(jù)總線和第二數(shù)據(jù)總線；以及第一列選通器和第二列選通器，其被配置為對所述第一地址和所述第二地址解碼。
10.根據(jù)權(quán)利要求8的裝置，其中將符合NAND閃速存儲器的接口應(yīng)用于所述半導(dǎo)體存儲器裝置。
11.根據(jù)權(quán)利要求8的裝置，其中所述第一地址緩沖器和所述第二地址緩沖器進(jìn)一步包括第一計數(shù)器電路和第二計數(shù)器電路，其被配置為對所述第一地址和所述第二地址進(jìn)行向上計數(shù)。
12.根據(jù)權(quán)利要求9的裝置，其中所述數(shù)據(jù)輸入/輸出電路進(jìn)一步包括第一地址總線和第二地址總線，其被分別連接到所述第一讀出放大器和所述第二讀出放大器；多路復(fù)用器，其被配置為根據(jù)來自所述控制器的控制信號，選擇性地將在所述第一地址緩沖器和所述第二地址緩沖器中保持的列地址輸出到所述第一地址總線和所述第二地址總線中的一者；以及輸入緩沖器，其被連接到所述第一地址緩沖器、所述第二地址緩沖器、所述第一地址總線和所述第二地址總線。
13.根據(jù)權(quán)利要求9的裝置，其中所述數(shù)據(jù)輸入/輸出電路進(jìn)一步包括數(shù)據(jù)輸出電路，其具有被連接到所述第一地址總線和所述第二地址總線的輸入端，并且被配置為根據(jù)外部讀取信號的循環(huán)數(shù)目而輸出所讀出的數(shù)據(jù)；以及輸出緩沖器，其具有被連接到所述數(shù)據(jù)輸出電路的輸出端的輸入端，并且被配置為當(dāng)接收到所述外部讀取信號時向外部輸出所讀出的數(shù)據(jù)。
14.根據(jù)權(quán)利要求8的半導(dǎo)體存儲器裝置，其中所述存儲器基元包括 可變電阻元件，其電流路徑具有被連接到位線的一端；以及二極管，其包括被連接到所述可變電阻元件的電流路徑的另一端的陽極以及被連接到字線的陰極。
15.一種半導(dǎo)體存儲器裝置的控制方法，所述半導(dǎo)體存儲器裝置包括多個存儲器基元陣列，每個存儲器基元陣列包括多個存儲器基元，所述多個存儲器基元陣列被層疊在半導(dǎo)體基底上以形成三維結(jié)構(gòu)，所述方法包括控制在存儲器基元中寫入數(shù)據(jù)的操作的序列，以便作為第一單位輸入第一輸入命令、第一地址和第一數(shù)據(jù)； 作為第二單位輸入第二輸入命令、第二地址和第二數(shù)據(jù)；以及在輸入寫命令之后，數(shù)據(jù)被寫入所述多個存儲器基元中。
16.根據(jù)權(quán)利要求15的方法，其中所述存儲器基元陣列進(jìn)一步包括第一讀出放大器和第二讀出放大器，其被電連接到第一數(shù)據(jù)總線和第二數(shù)據(jù)總線；以及第一列選通器和第二列選通器，其被配置為對所述第一地址和所述第二地址解碼。
17.根據(jù)權(quán)利要求15的控制方法，其中將符合NAND閃速存儲器的接口應(yīng)用于所述半導(dǎo)體存儲器裝置。
18.根據(jù)權(quán)利要求15的方法，其中所述第一地址緩沖器和所述第二地址緩沖器進(jìn)一步包括第一計數(shù)器電路和第二計數(shù)器電路，其被配置為對所述第一地址和所述第二地址進(jìn)行向上計數(shù)。
19.根據(jù)權(quán)利要求16的方法，其中所述數(shù)據(jù)輸入/輸出電路進(jìn)一步包括第一地址總線和第二地址總線，其被分別連接到所述第一讀出放大器和所述第二讀出放大器；多路復(fù)用器，其被配置為根據(jù)來自所述控制器的控制信號，選擇性地將在所述第一地址緩沖器和所述第二地址緩沖器中保持的列地址輸出到所述第一地址總線和所述第二地址總線中的一者；以及輸入緩沖器，其被連接到所述第一地址緩沖器、所述第二地址緩沖器、所述第一地址總線和所述第二地址總線。
20.根據(jù)權(quán)利要求16的方法，其中所述數(shù)據(jù)輸入/輸出電路進(jìn)一步包括數(shù)據(jù)輸出電路，其具有被連接到所述第一地址總線和所述第二地址總線的輸入端，并且被配置為根據(jù)外部讀取信號的循環(huán)數(shù)目而輸出所讀出的數(shù)據(jù)；以及輸出緩沖器，其具有被連接到所述數(shù)據(jù)輸出電路的輸出端的輸入端，并且被配置為當(dāng)接收到所述外部讀取信號時向外部輸出所讀出的數(shù)據(jù)。
全文摘要
一種半導(dǎo)體存儲器裝置，包括多個存儲器基元陣列，每個存儲器基元陣列包括多個存儲器基元，所述多個存儲器基元陣列被層疊在半導(dǎo)體基底上以形成三維結(jié)構(gòu)；以及數(shù)據(jù)輸入/輸出電路，其包括第一地址緩沖器和第二地址緩沖器以及控制器，所述第一地址緩沖器和第二地址緩沖器被配置為存儲所述多個存儲器基元的第一地址和第二地址，所述控制器被配置為在數(shù)據(jù)輸入/輸出時執(zhí)行控制以將所述第一地址和所述第二地址分時輸出到第一地址總線和第二地址總線。
文檔編號G11C13/00GK102341862SQ20108001018
公開日2012年2月1日 申請日期2010年3月12日 優(yōu)先權(quán)日2009年3月18日
發(fā)明者神田和重 申請人:株式會社東芝