專利名稱：支持低存儲器單元電容的dram讀出放大器的制作方法
技術(shù)領(lǐng)域：
本公開內(nèi)容涉及存儲器電路的設(shè)計(jì)。更具體而言，本公開內(nèi)容涉及用于動(dòng)態(tài)隨機(jī)存取存儲器(DRAM)的讀出放大器的設(shè)計(jì)，其中讀出放大器被設(shè)計(jì)成支持低存儲器單元電容。
背景技術(shù)：
隨著DRAM器件上的特征尺寸持續(xù)減少，變得更難以維持現(xiàn)有存儲器單元電容的水平。因而存儲器單元電容可能減少。這意味著用來放大來自存儲器單元的信號的讀出放大器需要更靈敏以精確放大與這樣的更低存儲器單元電容關(guān)聯(lián)的較小信號。在生產(chǎn)更靈敏的讀出放大器時(shí)的一個(gè)問題歸因于在典型讀出放大器中用來放大信號的η型場效應(yīng)晶體管(NFET)之間的閾值電壓失配。在典型讀出放大器內(nèi)，放大過程始于兩個(gè)交叉耦合的NFET，這些NFET用來放大來自單元的信號。如果這兩個(gè)NFET具有相同的閾值電壓，則讀出放大器可以讀出任意小的信號。然而制造工藝變化通常引起在這些 NFET的閾值電壓之間的失配。該失配限制讀出放大器的、精確讀出與更低單元電容關(guān)聯(lián)的更低信號幅度的能力。


圖1圖示根據(jù)一些公開的實(shí)施例的讀出放大器。圖2呈現(xiàn)根據(jù)一些公開的實(shí)施例的圖，該示了存儲器單元的保存時(shí)間如何依賴于用于關(guān)聯(lián)讀出放大器的閾值電壓失配。圖3Α呈現(xiàn)根據(jù)一些公開的實(shí)施例的圖，該示了摻雜如何影響讀出放大器中的NFET的閾值電壓。圖:3Β呈現(xiàn)根據(jù)一些公開的實(shí)施例的圖，該示了晶體管柵極材料的功函數(shù)電壓如何影響泄漏電流和讀出放大器性能；圖4Α呈現(xiàn)根據(jù)一些公開的實(shí)施例的流程圖，該流程示了另一讀出放大器如何操作。圖4Β呈現(xiàn)根據(jù)一些公開的實(shí)施例的表格，該表格圖示最小所需閾值電壓。圖4C圖示根據(jù)一些公開的實(shí)施例的交叉耦合NFET的示例性配對。圖5Α圖示根據(jù)一些公開的實(shí)施例的用于在NFET上形成金屬柵極的工藝中的第一步驟。圖5Β圖示根據(jù)一些公開的實(shí)施例的用于在NFET上形成金屬柵極的工藝中的第二步驟。圖5C圖示根據(jù)一些公開的實(shí)施例的用于在NFET上形成金屬柵極的工藝中的第三步驟。圖5D圖示根據(jù)一些公開的實(shí)施例的用于在NFET上形成金屬柵極的工藝中的第四步驟。
圖6圖示根據(jù)一些公開的實(shí)施例的讀出放大器的備選設(shè)計(jì)。圖7呈現(xiàn)根據(jù)一些公開的實(shí)施例的圖6中所示讀出放大器中的信號的時(shí)序圖。圖8呈現(xiàn)根據(jù)一些公開的實(shí)施例的流程圖，該流程示圖6中所示的讀出放大器如何操作。
具體實(shí)施例方式一些公開的實(shí)施例提供一種用于DRAM器件的改進(jìn)的讀出放大器。該改進(jìn)的讀出放大器使用輕度摻雜的NFET以提供在NFET之間的低閾值電壓失配，這使得讀出放大器能夠讀出來自具有更低單元電容的較小的存儲器單元的信號。該輕度摻雜的NFET的一個(gè)問題在于它們的閾值電壓為負(fù)，這導(dǎo)致不可接受的高泄漏電流。一些公開的實(shí)施例通過將具有如下功函數(shù)的柵極材料用于NFET來應(yīng)對這一問題，該功函數(shù)補(bǔ)償輕度襯底摻雜所致的負(fù)閾值電壓。使用這一新柵極材料導(dǎo)致更高的閾值電壓，這顯著減少了泄漏電流。本公開內(nèi)容也呈現(xiàn)其它一些實(shí)施例，這些實(shí)施例通過使用兩個(gè)不同NFET配對來解決泄漏電流問題，這兩個(gè)NFET配對包括輕度摻雜的讀出配對(該讀出配對初始地讀出位線上的電壓)和正常摻雜的鎖存配對(在讀出配對完成讀出電壓之后該鎖存配對鎖存位線上的電壓)。讀出配對具有相對高的泄漏電流，但是它僅在讀出電壓所需的短時(shí)間期間活躍。對照而言，鎖存配對具有較少的泄漏電流并且活躍持續(xù)更長時(shí)間段。在本公開中，首先描述使用不同柵極材料的實(shí)施例，然后描述利用兩個(gè)不同NFET 配對的實(shí)施例。在讀出放大器NFET中使用不同柵極材料圖1圖示使用輕度摻雜的NFET的示例讀出放大器，NFET具有的柵極材料補(bǔ)償輕度摻雜的NFET的低閾值電壓。更具體而言，圖1包括在激活關(guān)聯(lián)字線(WL) 102時(shí)電耦合到位線(BL) 110的存儲器單元140。圖1也包括補(bǔ)碼位線(BLC) 112，該補(bǔ)碼位線輸送位線上的信號的補(bǔ)碼。在放大過程完成并且在BL 110和BLC 112上完全放大來自存儲器單元140的信號之后，片選(CSL)信號122激活NFET 137-138以分別向信號線LDQT IM和LDQC 126 上輸出來自BL 110和BLC 112的值。注意在存儲器操作發(fā)生之前，將BL 110和BLC 112預(yù)充電成半電平電壓(VBlEQ 118)。這通過確立EQL信號104(這經(jīng)過NFET 130將BL 110和BLC 112短接在一起，并且也分別經(jīng)過NFET 1 和1 將BL 110和BLC 112耦合到Vbm 118)來實(shí)現(xiàn)。接著，在讀取單元140上的電荷之前，取消確立EQL信號104，這使BL 110和BLC 112浮置于半電平電壓。接著確立WL 102，這向BL 110上轉(zhuǎn)儲來自單元140的電荷。如果單元140保持一個(gè)值，則該充電將使BL 110上的電壓增加。反言之，如果單元140保持零值，則該充電將使BL 110上的電壓減少。接著，確立NSET信號106為高，這使節(jié)點(diǎn)139經(jīng)過NFET 131耦合到接地。此夕卜， 確立PEST信號108為低，這使節(jié)點(diǎn)141經(jīng)過PFET 136耦合到高位線電壓(Vbui 120)。注意在讀出過程期間，NFET 132-133具有更靈敏的閾值行為，并且因此將在激活PFET134-135 之前被激活。這意味著NFET 132-133將支配讀出過程。NFET 132-133交叉耦合以形成雙穩(wěn)態(tài)電路。因此，如果BL 110上的電壓略高于BLC 112上的電壓，則NFET 133在NFET 132接通之前接通。這使BLC 112被驅(qū)動(dòng)成接地而 BL 110被驅(qū)動(dòng)成高位線電壓。反言之，如果BL 110具有略低于BLC 112的電壓，則NFET132 在NFET 133接通之前接通，這使BL 110被驅(qū)動(dòng)成接地而BLC 112被驅(qū)動(dòng)成高位線電壓。如果NFET 132-133失配則出現(xiàn)問題。例如，假設(shè)BL 110上的電壓略高于BLC 112 上的電壓，但是閾值電壓失配使NFET 132在NFET 133接通之前接通。在這一情況下，BL 110被驅(qū)動(dòng)成接地而BLC 112被驅(qū)動(dòng)成高位線電壓。這意味著讀出放大器將從單元140讀取錯(cuò)誤值。在晶體管132與133之間的閾值電壓失配可能隨著存儲器單元電容繼續(xù)減少而不利地影響保存時(shí)間。例如圖2中的曲線圖針對不同單元電容值圖示保存時(shí)間如何受在晶體管132與133之間的閾值電壓失配的影響。對于給定的單元電容(比如25fF)，隨著閾值電壓失配增加，讀出放大器變成對小電壓差更不靈敏。這意味著在電壓有機(jī)會明顯衰減之前必須更快讀出單元上的電，這減少了存儲器單元保存時(shí)間。公開的實(shí)施例通過輕度摻雜NFET 132-133來減少這一閾值電壓失配。可以在圖 3A中所示曲線圖中看見這一輕度摻雜的效果。圖3A中的線表明與用于NFET的不同摻雜水平關(guān)聯(lián)的閾值電壓。更具體而言，實(shí)線示出當(dāng)使用η+多晶柵極材料(NFET的正常柵極材料)時(shí)的閾值電壓，虛線示出當(dāng)使用P+多晶柵極材料時(shí)的閾值電壓。在更高摻雜水平，當(dāng)摻雜劑濃度超過IO17個(gè)原子/cm3時(shí)，線具有更陡的斜率。這意味著閾值電壓隨著摻雜劑濃度的少量變化而明顯變化，這使得難以制造具有匹配閾值電壓的NFET配對。反言之，當(dāng)摻雜劑濃度為低(例如IO17個(gè)原子/cm3或者較少)時(shí)，閾值電壓未隨著摻雜劑濃度差而明顯變化，這使得更易于匹配閾值電壓。參照圖3A，將摻雜濃度在曲線的平坦區(qū)域(例如IO17個(gè)原子/cm3或者較少)中的晶體管稱為“輕度摻雜的”。在這些輕度摻雜的區(qū)域中，摻雜變化僅引起很小的閾值電壓變化。因此輕度摻雜的NFET 132-133具有較少閾值電壓失配，這使它們能夠讀出與更低單元電容關(guān)聯(lián)的較小位線電壓。然而具有η+多晶柵極的輕度摻雜的NFET的閾值電壓為負(fù)，這在活躍待用期間引起高到不可接受的泄漏電流?？梢酝ㄟ^為NFET選擇具有如下功函數(shù)的柵極材料來彌補(bǔ)這一問題，該功函數(shù)補(bǔ)償負(fù)閾值電壓。例如假設(shè)使用η+多晶硅作為柵極材料的輕度摻雜的 NFET具有-300mV的閾值電壓，其中η+多晶硅的功函數(shù)約為4. 15V。接著假設(shè)使用功函數(shù)的范圍為4. 6-4. 7V的金屬而不是η+多晶硅作為柵極材料。在這一情況下，輕度摻雜的NFET 將具有范圍為150-250mV的正閾值電壓，這明顯減少泄漏電流。實(shí)際上，功函數(shù)等于或者超過4. 5V的任何材料將明顯抑制NFET的泄漏電流。然而功函數(shù)超過4. 7V的材料將妨礙讀出放大器的性能。在圖:3B中出現(xiàn)的曲線示這些折衷。當(dāng)功函數(shù)電壓低于4. 5V時(shí)，NFET的泄漏電流超過最大可允許泄漏電流(如在圖:3B的左手側(cè)上出現(xiàn)的反向泄漏電流曲線圖所示)。另一方面，當(dāng)功函數(shù)超過約4. 7V時(shí)，讀出放大器不能提供足夠電流(如在約4. 7V落入最小電流以下的讀出放大器電流的向下傾斜繪圖所示)。從4. 5到4. 7V的電壓范圍是用于功函數(shù)電壓的基本上最優(yōu)范圍，因?yàn)樵谠摲秶行孤╇娏鞑⑽刺卟⑶掖嬖诔浞值淖x出放大器電流。注意泄漏電流隨著功函數(shù)電壓呈指數(shù)改變，而讀出放大器電流在功函數(shù)電壓超出4. 7V時(shí)線性改變。因此，用于功函數(shù)電壓的下界是比上界嚴(yán)格得多的限制。另外參照圖3A中的虛線，注意使用ρ+多晶材料作為柵極材料獲得0. 8V到IV以上這一量級的閾值電壓。這些閾值電壓對于有效的讀出放大器操作而言太高。圖1中所示讀出放大器一般如在圖4A中出現(xiàn)的流程圖中所示那樣操作。首先通過激活WL 102將存儲器單元140耦合到BL 110 (操作402)。接著，NFET配對132-133放大BL 110上的信號，這造成BL 110或者BLC 112被驅(qū)動(dòng)成接地，其中NFET配對132-133 為輕度摻雜并且具有由具有如下功函數(shù)的材料制成的柵極，該功函數(shù)補(bǔ)償輕度摻雜所致的負(fù)閾值電壓(操作404)。同時(shí)，PFET配對134-135用來將BL 110或者BLC 112耦合到高位線電壓VBm 120(操作406)。詵擇柵極材料在為NFET選擇柵極材料時(shí)，需要考慮多個(gè)因素(比如材料的成本以及它們是否可以容易并入到制造工藝中)。存在成本有效并且并入到制造工藝中切實(shí)可行的多種材料。 例如有希望的金屬和金屬化合物包括氮化鉭(TaN)、氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)、 鎢(W)、銅(01)^1(鋁)^1則氮化鋁)、11~(銥)、110(氧化銥)和鎳(Ni)。為了在這些材料之中選擇，有必要考慮它們的功函數(shù)和所得NFET閾值電壓。如果NFET閾值電壓太高，則讀出放大器變成較不靈敏，這意味著它將不能讀出與較小單元電容關(guān)聯(lián)的較小電壓。另一方面，如果NFET閾值電壓太低，則待用泄漏電流將高到不可接受。泄漏限制用于閾值電壓的下限依賴于當(dāng)庫(bank)打開并且設(shè)置讀出放大器時(shí)出現(xiàn)的待用泄漏電流的可接受的量。在該情形中，晶體管之一完全接通而其它晶體管完全關(guān)斷。經(jīng)過關(guān)斷的晶體管的泄漏取決于該晶體管的寬度、它的閾值電壓及其亞閾值斜率(以mV/十進(jìn) (mV/decade)為單位測量)，該斜率確定為了 10倍改變電流而必需在閾值電壓以下改變多少電壓。DRAM晶體管中的亞閾值斜率隨著技術(shù)換代而改變很少并且可以假設(shè)為IOOmV/十進(jìn)以求簡單估計(jì)。另外，在閾值電壓時(shí)的電流為40ηΑ/μπι·寬度(這是廣泛使用的閾值電
壓定義)。用于泄漏電流的等式因此是 nAIleak = 40— -W-IO mmV。
μπι讀出配對晶體管的典型寬度為2 μπι。與指定的泄漏電流對應(yīng)的最小閾值電壓然后可以計(jì)算為
V1ΛΑ T/ 1 80ηΑVthtmn =IOOmF-Ig-~。
leak在DRAM設(shè)計(jì)過程中，也需要考慮閾值電壓變化。經(jīng)驗(yàn)法則是以標(biāo)稱閾值電壓為目標(biāo)，該閾值電壓是一個(gè)亞閾值斜率(即在最低要求以上IOOmV)。對于與每個(gè)讀出放大器的最大泄漏Ileak對應(yīng)的最小標(biāo)稱閾值電壓而言，得出VthMn =I0OmF- 1+ Ig^-。
Vleak J可以根據(jù)在活躍待用時(shí)的最大允許電流計(jì)算一個(gè)讀出放大器的最大泄漏。在活躍待用時(shí)，所有庫中的每個(gè)頁面打開。頁面大小通常介于IkB和4kB之間，并且通常具有4個(gè)或8個(gè)庫。打開頁面中的各個(gè)比特對應(yīng)于一個(gè)設(shè)置的讀出配對。讀出放大器中的作為貢獻(xiàn)而允許的泄漏電流份額通常在ImA與數(shù)mA之間。這更容易在移動(dòng)DRAM規(guī)范中可見，因?yàn)樵跇?biāo)準(zhǔn)DRAM中，其它電路(主要為與時(shí)鐘有關(guān)的電路)的貢獻(xiàn)比泄漏電流高得多。在圖4B 中出現(xiàn)的表格呈現(xiàn)與針對關(guān)于頁面大小、庫數(shù)目和允許的泄漏電流的不同假設(shè)來計(jì)算最小所需閾值電壓關(guān)聯(lián)的數(shù)。如從這一表格可見，根據(jù)這一等式的最小所需閾值電壓在82mV與 23anV之間。讀出件能參照在圖4C中出現(xiàn)的示意圖，上方的晶體管由下式描述
權(quán)利要求
1.一種用于動(dòng)態(tài)隨機(jī)存取存儲器(DRAM)的讀出放大器，包括位線，待耦合到所述DRAM中的待讀出的單元；補(bǔ)碼位線，輸送所述位線上的信號的補(bǔ)碼；P型場效應(yīng)晶體管(PFET)配對，包括將所述位線或者所述補(bǔ)碼位線選擇性地耦合到高位線電壓的交叉耦合的PFET ；以及η型場效應(yīng)晶體管(NFET)配對，包括將所述位線或者所述補(bǔ)碼位線選擇性地耦合到接地的交叉耦合的NFET ；其中所述NFET配對被輕度摻雜以提供在所述NFET配對中的NFET之間的低閾值電壓失配。
2.根據(jù)權(quán)利要求1所述的讀出放大器，其中用于所述NFET配對中的所述NFET的柵極材料被選擇成具有如下功函數(shù)，所述功函數(shù)補(bǔ)償所述NFET中的由于所述輕度襯底摻雜所致的負(fù)閾值電壓。
3.根據(jù)權(quán)利要求2所述的讀出放大器，其中用于所述NFET的所述柵極材料被選擇成產(chǎn)生用于所述NFET的如下閾值電壓，所述閾值電壓將亞閾值泄漏電流保持于特定值以下。
4.根據(jù)權(quán)利要求3所述的讀出放大器，其中用于所述NFET的所述柵極材料具有至少4. 5V的功函數(shù)。
5.根據(jù)權(quán)利要求3所述的讀出放大器，其中用于所述NFET的所述柵極材料具有范圍為4. 5V到4. 7V的功函數(shù)。
6.根據(jù)權(quán)利要求3所述的讀出放大器，其中用于所述NFET的柵極材料為金屬。
7.根據(jù)權(quán)利要求3所述的讀出放大器，其中用于所述NFET的所述柵極材料為金屬合金。
8.根據(jù)權(quán)利要求3所述的讀出放大器，其中用于所述NFET的所述柵極材料為非金屬。
9.根據(jù)權(quán)利要求3所述的讀出放大器，其中用于所述NFET的所述柵極材料為非堿金屬。
10.根據(jù)權(quán)利要求3所述的讀出放大器，其中用于所述NFET的所述柵極材料為過渡金屬。
11.根據(jù)權(quán)利要求3所述的讀出放大器，其中用于所述NFET的所述柵極材料為氮化鉭(TaN)、氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)、鎢(W)、銅(Cu)、鋁(Al)、氮化鋁(AlN)、銥(Ir)、氧化銥(IrO)和鎳(Ni)之一。
12.根據(jù)權(quán)利要求1所述的讀出放大器，其中所述交叉耦合NFET配對中的所述輕度摻雜的NFET具有少于IO17個(gè)原子/cm3的摻雜劑濃度。
13.一種動(dòng)態(tài)隨機(jī)存取存儲器(DRAM)，包括布置成行和列的單元陣列；字線集，其中每個(gè)字線與所述單元陣列中的行關(guān)聯(lián)；位線集，其中所述單元陣列中的每列與來自所述位線集的位線和補(bǔ)碼位線關(guān)聯(lián)；以及讀出放大器集，其中每個(gè)讀出放大器針對所述單元陣列中的列讀出位線和補(bǔ)碼位線上的電壓，其中給定的讀出放大器包括PFET配對，包括將所述位線或者所述補(bǔ)碼位線選擇性地耦合到高位線電壓的交叉耦合PFET，以及2NFET配對，包括將所述位線或者所述補(bǔ)碼位線選擇性地耦合到接地的交叉耦合NFET，其中所述NFET配對被輕度摻雜以提供在所述NFET配對中的NFET之間的低閾值電壓失配。
14.根據(jù)權(quán)利要求13所述的DRAM，其中用于所述NFET配對中的所述NFET的柵極材料被選擇成具有如下功函數(shù)，所述功函數(shù)補(bǔ)償所述NFET中的由于所述輕度襯底摻雜所致的負(fù)閾值電壓。
15.根據(jù)權(quán)利要求14所述的DRAM，其中用于所述NFET的所述柵極材料被選擇成產(chǎn)生用于所述NFET的閾值電壓，所述閾值電壓將亞閾值泄漏電流保持于特定值以下。
16.根據(jù)權(quán)利要求15所述的DRAM，其中用于所述NFET的所述柵極材料具有至少4.5V 的功函數(shù)。
17.根據(jù)權(quán)利要求15所述的DRAM，其中用于所述NFET的所述柵極材料具有范圍為 4. 5V到4. 7V的功函數(shù)。
18.根據(jù)權(quán)利要求15所述的DRAM，其中用于所述NFET的所述柵極材料為金屬合金。
19.根據(jù)權(quán)利要求15所述的DRAM，其中用于所述NFET的所述柵極材料為金屬。
20.根據(jù)權(quán)利要求15所述的DRAM，其中用于所述NFET的所述柵極材料為非堿金屬。
21.根據(jù)權(quán)利要求15所述的DRAM，其中用于所述NFET的所述柵極材料為過渡金屬。
22.根據(jù)權(quán)利要求17所述的DRAM，其中用于所述NFET的所述柵極材料為氮化鉭 (TaN)、氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)、鎢(W)、銅(Cu)、鋁(Al)、氮化鋁(AlN)、銥(Ir)、 氧化銥(IrO)和鎳(Ni)之一。
23.根據(jù)權(quán)利要求13所述的DRAM，其中所述交叉耦合NFET配對中的所述輕度摻雜的 NFET具有少于IO17個(gè)原子/cm3的摻雜劑濃度。
24.—種用于讀出DRAM中的單元中的值的方法，包括通過激活關(guān)聯(lián)字線將所述單元耦合到位線；并且使用讀出放大器來讀出所述位線上的值，其中讀出所述值包括使用包括交叉耦合P型場效應(yīng)晶體管(PFET)的PFET配對將所述位線或者補(bǔ)碼位線選擇性地耦合到高位線電壓，所述補(bǔ)碼位線輸送所述位線上的信號的補(bǔ)碼；并且使用包括交叉耦合η型場效應(yīng)晶體管(NFET)的NFET配對將所述位線或者所述補(bǔ)碼位線選擇性地耦合到接地，其中所述NFET配對被輕度摻雜以提供在所述NFET配對中的NFET之間的低閾值電壓失配。
25.根據(jù)權(quán)利要求M所述的方法，其中用于所述NFET配對中的所述NFET的柵極材料被選擇成具有如下功函數(shù)，所述功函數(shù)補(bǔ)償所述NFET中的由于所述輕度襯底摻雜所致的負(fù)閾值電壓。
26.根據(jù)權(quán)利要求25所述的方法，其中用于所述NFET的所述柵極材料被選擇成產(chǎn)生用于所述NFET的閾值電壓，所述閾值電壓將亞閾值泄漏電流保持于特定值以下。
27.根據(jù)權(quán)利要求沈所述的方法，其中用于所述NFET的所述柵極材料具有至少4.5V 的功函數(shù)。
28.根據(jù)權(quán)利要求沈所述的方法，其中用于所述NFET的所述柵極材料具有范圍為 4. 5V到4. 7V的功函數(shù)。
29.根據(jù)權(quán)利要求沈所述的方法，其中用于所述NFET的所述柵極材料為金屬。
30.一種用于動(dòng)態(tài)隨機(jī)存取存儲器(DRAM)的讀出放大器，包括位線，待耦合到所述DRAM中的待讀出的單元；補(bǔ)碼位線，輸送所述位線上的信號的補(bǔ)碼；PFET配對，包括將所述位線或者所述補(bǔ)碼位線選擇性地耦合到高位線電壓的交叉耦合 PFET ；讀出NFET配對，包括將所述位線或者所述補(bǔ)碼位線選擇性地耦合到接地的交叉耦合 NFET，其中所述讀出NFET配對被配置成在待讀出的單元耦合到所述位線時(shí)讀出所述位線上的電壓；以及鎖存NFET配對，包括將所述位線或者所述補(bǔ)碼位線選擇性地耦合到接地的交叉耦合 NFET，其中所述鎖存NFET配對被配置成在所述讀出NFET配對完成讀出所述位線上的所述電壓之后鎖存所述位線上的所述電壓。
31.根據(jù)權(quán)利要求30所述的讀出放大器，其中所述讀出NFET配對中的所述NFET被輕度摻雜，并且因而具有負(fù)閾值電壓而在所述NFET之間有低閾值電壓失配；并且其中所述鎖存NFET配對中的所述NFET被正常摻雜，并且因而具有較高的閾值電壓。
32.根據(jù)權(quán)利要求30所述的讀出放大器，還包括讀出設(shè)置的晶體管配對，其中所述讀出NFET配對中的每個(gè)NFET經(jīng)過所述讀出設(shè)置的晶體管配對中的不同晶體管耦合到接地；以及單個(gè)鎖存設(shè)置的晶體管，其中所述鎖存NFET配對中的兩個(gè)NFET經(jīng)過所述單個(gè)鎖存設(shè)置的晶體管耦合到接地。
33.根據(jù)權(quán)利要求32所述的讀出放大器，其中在所述讀出過程開始時(shí)，所述讀出設(shè)置的晶體管配對中的所述讀出設(shè)置的晶體管接通，并且所述鎖存設(shè)置的晶體管關(guān)斷；并且其中在對所述位線和所述補(bǔ)碼位線實(shí)現(xiàn)充分信號放大之后，所述鎖存設(shè)置的晶體管接通，并且所述讀出設(shè)置的晶體管關(guān)斷以減少活躍待用泄漏電流。
34.根據(jù)權(quán)利要求32所述的讀出放大器，其中所述讀出NFET配對中的所述讀出NFET 和所述讀出設(shè)置的晶體管在尺度上定制成使得在所述讀出過程期間電流受所述讀出NFET 限制。
35.根據(jù)權(quán)利要求30所述的讀出放大器，其中在讀出操作完成之后并且在所述位線和所述補(bǔ)碼位線在預(yù)備后續(xù)讀出操作時(shí)后續(xù)均衡之后，所述讀出放大器被配置成向所述讀出 NFET配對的所述柵極發(fā)送脈沖以將所述位線和所述補(bǔ)碼位線上的均衡電壓減少至比半電平電壓更低的電平。
36.根據(jù)權(quán)利要求30所述的讀出放大器，其中所述交叉耦合NFET配對中的所述輕度摻雜的NFET具有低于IO17個(gè)原子/cm3的摻雜劑濃度。
37.一種動(dòng)態(tài)隨機(jī)存取存儲器(DRAM)，包括布置成行和列的單元陣列；字線集，其中每個(gè)字線與所述單元陣列中的行關(guān)聯(lián)；位線集，其中所述單元陣列中的每列與來自所述位線集的位線和補(bǔ)碼位線關(guān)聯(lián)；以及讀出放大器集，其中每個(gè)讀出放大器針對所述單元陣列中的列讀出位線和補(bǔ)碼位線上的電壓，其中給定的讀出放大器包括PFET配對，包括將所述位線或者所述補(bǔ)碼位線選擇性地耦合到高位線電壓的交叉耦合 PFET ；讀出NFET配對，包括將所述位線或者所述補(bǔ)碼位線選擇性地耦合到接地的交叉耦合 NFET，其中所述讀出NFET配對被配置成在待讀出的單元耦合到所述位線時(shí)讀出所述位線上的電壓；以及鎖存NFET配對，包括將所述位線或者所述補(bǔ)碼位線選擇性地耦合到接地的交叉耦合 NFET,其中所述鎖存NFET配對被配置成在所述讀出NFET配對完成讀出所述位線上的所述電壓之后鎖存所述位線上的所述電壓。
38.根據(jù)權(quán)利要求37所述的DRAM，其中所述讀出NFET配對中的所述NFET被輕度摻雜，并且因而具有負(fù)閾值電壓而在所述NFET之間有低閾值電壓失配；并且其中所述鎖存NFET配對中的所述NFET被正常摻雜，并且因而具有更高閾值電壓。
39.根據(jù)權(quán)利要求37所述的DRAM，還包括讀出設(shè)置的晶體管配對，其中所述讀出NFET配對中的每個(gè)NFET經(jīng)過所述讀出設(shè)置的晶體管配對中的不同晶體管耦合到接地；以及單個(gè)鎖存設(shè)置的晶體管，其中所述鎖存NFET配對中的兩個(gè)NFET經(jīng)過所述單個(gè)鎖存設(shè)置的晶體管耦合到接地。
40.根據(jù)權(quán)利要求39所述的DRAM，其中在所述讀出過程開始時(shí)，所述讀出設(shè)置的晶體管配對中的所述讀出設(shè)置的晶體管接通，并且所述鎖存設(shè)置的晶體管關(guān)斷；并且其中在對所述位線和所述補(bǔ)碼位線實(shí)現(xiàn)充分信號放大之后，所述鎖存設(shè)置的晶體管接通，并且所述讀出設(shè)置的晶體管關(guān)斷以減少活躍待用泄漏電流。
41.根據(jù)權(quán)利要求39所述的DRAM，其中所述讀出NFET配對中的所述讀出NFET和所述讀出設(shè)置的晶體管在尺度上定制成使得在所述讀出過程期間電流受所述讀出NFET限制。
42.根據(jù)權(quán)利要求37所述的DRAM，其中在讀出操作完成之后并且在所述位線和所述補(bǔ)碼位線在預(yù)備后續(xù)讀出操作時(shí)后續(xù)均衡之后，所述讀出放大器被配置成向所述讀出NFET 配對的所述柵極發(fā)送脈沖以將所述位線和所述補(bǔ)碼位線上的均衡電壓減少至比半電平電壓更低的電平。
43.根據(jù)權(quán)利要求37所述的DRAM，其中所述交叉耦合NFET配對中的所述輕度摻雜的 NFET具有低于IO17個(gè)原子/cm3的摻雜劑濃度。
44.一種用于讀出DRAM中的單元中的值的方法，包括 通過激活關(guān)聯(lián)字線將所述單元耦合到位線；并且使用讀出放大器來讀出所述位線上的值，其中讀出所述值包括 使用包括交叉耦合PFET的PFET配對將所述位線或者補(bǔ)碼位線選擇性地耦合到高位線電壓，所述補(bǔ)碼位線輸送所述位線上的信號的補(bǔ)碼；使用包括交叉耦合NFET的讀出NFET配對將所述位線或者所述補(bǔ)碼位線選擇性地耦合到接地，其中所述讀出NFET配對被配置成在待讀出的單元耦合到所述位線時(shí)讀出所述位線上的電壓；并且使用包括交叉耦合NFET的鎖存NFET配對將所述位線或者所述補(bǔ)碼位線鎖存到接地， 其中所述鎖存NFET配對被配置成在所述讀出NFET配對完成讀出所述位線上的所述電壓之后鎖存所述位線上的所述電壓。
45.根據(jù)權(quán)利要求44所述的方法，其中所述讀出NFET配對中的所述NFET被輕度摻雜，并且因而具有負(fù)閾值電壓而在所述NFET之間有低閾值電壓失配；并且其中所述鎖存NFET配對中的所述NFET被正常摻雜，因而具有更高閾值電壓。
46.根據(jù)權(quán)利要求44所述的方法，其中使用所述讀出NFET配對包括使用讀出設(shè)置的晶體管配對來激活所述讀出NFET配對，其中所述讀出NFET配對中的每個(gè)NFET經(jīng)過所述讀出設(shè)置的晶體管配對中的不同晶體管耦合到接地；以及其中使用所述鎖存NFET晶體管包括使用單個(gè)鎖存設(shè)置的晶體管來激活所述鎖存NFET 配對，其中所述鎖存NFET配對中的兩個(gè)NFET經(jīng)過所述單個(gè)鎖存設(shè)置的晶體管耦合到接地。
47.根據(jù)權(quán)利要求44所述的方法，其中在讀出操作完成之后并且在所述位線和所述補(bǔ)碼位線在預(yù)備后續(xù)讀出操作時(shí)后續(xù)均衡之后，所述方法還包括向所述讀出NFET配對的所述柵極發(fā)送脈沖以將所述位線和所述補(bǔ)碼位線上的所述均衡電壓減少至比半電平電壓更低的電平。
48.一種用于制作半導(dǎo)體芯片的方法，所述半導(dǎo)體芯片在選擇的晶體管中具有金屬柵極，包括執(zhí)行初始晶片加工操作以制作所述半導(dǎo)體芯片，其中所述半導(dǎo)體芯片包括多個(gè)晶體管；將絕緣層放置于所述半導(dǎo)體芯片頂部，從而所述絕緣層覆蓋所述多個(gè)晶體管；對所述絕緣層執(zhí)行化學(xué)機(jī)械拋光(CMP)操作，從而暴露所述多個(gè)晶體管的柵極；以及在所述半導(dǎo)體芯片上執(zhí)行一個(gè)或者多個(gè)掩模操作以覆蓋所述多個(gè)晶體管中的未選擇成具有金屬柵極的晶體管的柵極；在所述半導(dǎo)體芯片上執(zhí)行一個(gè)或者多個(gè)蝕刻操作以從所述多個(gè)晶體管中的選擇成具有金屬柵極的晶體管去除柵極材料；在所述半導(dǎo)體芯片之上沉積金屬層；以及執(zhí)行掩模和蝕刻操作或者化學(xué)機(jī)械拋光操作以從所述半導(dǎo)體芯片上的除了所選擇的晶體管的柵極之上之外的各處去除所述金屬層。
全文摘要
公開的實(shí)施例提供一種用于動(dòng)態(tài)隨機(jī)存儲器的讀出放大器。該讀出放大器包括位線，待耦合到DRAM中的待讀出的單元；以及補(bǔ)碼位線，輸送位線上的信號補(bǔ)碼。讀出放大器還包括p型場效應(yīng)晶體管配對，其包括將位線或者補(bǔ)碼位線選擇性耦合到高位線電壓的交叉耦合PFET。讀出放大器還包括n型場效應(yīng)晶體管配對，其包括將位線或者補(bǔ)碼位線選擇性地耦合到接地的交叉耦合NFET。NFET配對輕度摻雜以提供在NFET配對中NFET之間的低閾值電壓失配。在一種變化中，NFET的柵極材料選擇成具有補(bǔ)償NFET中因輕度襯底摻雜所致的負(fù)閾值電壓的功函數(shù)。在另一變化中，讀出放大器還包括交叉耦合鎖存NFET配對。該鎖存NFET正常摻雜并配置成在輕度摻雜的NFET完成讀出位線上的電壓之后鎖存位線上的電壓。
文檔編號G11C11/4091GK102598140SQ201080050288
公開日2012年7月18日 申請日期2010年11月19日 優(yōu)先權(quán)日2009年12月4日
發(fā)明者G·B·布羅納, T·沃吉而桑 申請人:拉姆伯斯公司