專利名稱：具有不同于感測放大器電路的頁寄存器和存儲器陣列下方的感測放大器接口的3d存儲器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于非易失性存儲的 技術(shù)。
背景技術(shù)：
半導(dǎo)體存儲器已變得更加普遍地用于各種電子裝置中。例如，非易失性半導(dǎo)體存儲器被用于蜂窩電話、數(shù)碼相機(jī)、個人數(shù)字助理、移動計算裝置、非移動計算裝置以及其它裝置中。隨著用戶想要存儲的數(shù)據(jù)量變大，需要更高密度的存儲。三維存儲器是更高密度存儲的一個示例。然而，更高的密度不應(yīng)以更低的性能為代價來實現(xiàn)。


圖I是存儲器系統(tǒng)的一個實施例的框圖；圖2是存儲器單元的一個實施例的簡化透視圖；圖3是示出在存儲器單元的一個示例中使用的可逆電阻切換元件的I-V特性的圖形；圖4A是三維存儲器陣列的一個實施例的一部分的簡化透視圖；圖4B是三維存儲器陣列的一個實施例的一部分的簡化透視圖；圖5是示出三維存儲器陣列的不同層的框圖；圖6是襯底的俯視圖，該襯底上方實現(xiàn)存儲器系統(tǒng)；圖7是示出存儲器陣列的組織結(jié)構(gòu)的一個示例的框圖；圖8是示出存儲條(memory stripe)的組織結(jié)構(gòu)的一個示例的框圖；圖9是用于存儲器陣列的支持電路的一個實施例的框圖；圖10是頁寄存器的一個實施例的框圖；圖11是用于存儲條的支持電路的一個實施例的框圖；圖12是描述對數(shù)據(jù)進(jìn)行編程的過程的一個實施例的流程圖；圖13是描述對數(shù)據(jù)進(jìn)行編程的過程的一個實施例的時序圖；圖14是描述包括跳過循環(huán)(skipping cycle)的對數(shù)據(jù)進(jìn)行編程的過程的一個實施例的流程圖；圖15是描述包括跳過循環(huán)的對數(shù)據(jù)進(jìn)行編程的過程的一個實施例的時序圖；圖16是描述包括跳過循環(huán)的對數(shù)據(jù)進(jìn)行編程的過程的一個實施例的流程圖；圖17是描述包括跳過循環(huán)的對數(shù)據(jù)進(jìn)行編程的過程的一個實施例的時序圖。
具體實施例方式這里提出了一種非易失性存儲裝置，該非易失性存儲裝置包括三維存儲器結(jié)構(gòu)以增加存儲密度。包括多個非易失性存儲元件的三維存儲器結(jié)構(gòu)被布置在襯底(或其它材料)上方。為了使來自較長信號長度的延遲最小化，在三維存儲器結(jié)構(gòu)下方放置多數(shù)控制電路。然而，不是所有的控制電路都能適合在三維存儲器結(jié)構(gòu)的合適部分下方，并且具有長信號線可帶來RC延遲。因此，提出了在三維存儲器結(jié)構(gòu)外部布置頁寄存器(或其它類似的中間存儲裝置)，并且在三維存儲器結(jié)構(gòu)下方包括一組臨時存儲裝置(例如，鎖存器或寄存器)和感測放大器。由感測放大器從非易失性存儲元件讀出的數(shù)據(jù)被傳送至臨時存儲裝置，并且隨后傳送至頁寄存器。要被編程到非易失性存儲元件中的數(shù)據(jù)從頁寄存器被傳送至臨時存儲裝置。注意，該頁寄存器存儲數(shù)據(jù)的邏輯頁，其中，邏輯頁是編程單元。也可以使用頁寄存器的其它變型或不同的存儲裝置。圖I是示出能實現(xiàn)本文所述技術(shù)的存儲器系統(tǒng)100的一個示例的框圖。存儲器系統(tǒng)100包括存儲器陣列102，其可為二維或三維的存儲器單元陣列。在一個實施例中，存儲器陣列102是單片式三維存儲器陣列。存儲器陣列102的陣列終端線包括被組織為行的不同層的字線和被組織為列的不同層的位線。然而，也可實施其它方位。
存儲器系統(tǒng)100包括行控制電路120，該行控制電路120的輸出108與存儲器陣列102的相應(yīng)字線相連。出于本文的目的，連接可以是直接連接或者間接連接(例如經(jīng)由一個或多個其它部件)。行控制電路120從系統(tǒng)控制邏輯電路130接收一組M個行地址信號以及一個多個不同控制信號，并且通?？梢园ɡ缧薪獯a器122、陣列驅(qū)動器124和塊選擇電路126等的電路，以用于讀出和編程操作。存儲器系統(tǒng)100還包括列控制電路110，該列控制電路110的輸入/輸出106與存儲器陣列102的相應(yīng)位線相連。列控制電路110從系統(tǒng)控制邏輯電路130接收一組N個列地址信號以及一個多個不同控制信號。在一些實施例中，列控制電路110可以接收數(shù)據(jù)信號。列控制電路110包括例如列解碼器112、驅(qū)動電路114、塊選擇電路116、感測放大器118及頁寄存器120等的電路。在一個實施例中，感測放大器118向位線提供信號并且感測位線上的信號。在本文中可使用本領(lǐng)域中已知的各種感測放大器。系統(tǒng)控制邏輯130從控制器134接收數(shù)據(jù)和命令，并且向控制器134提供輸出數(shù)據(jù)和狀態(tài)?？刂破?34與主機(jī)(例如，照相機(jī)、計算機(jī)、蜂窩電話等)進(jìn)行通信。系統(tǒng)控制邏輯130可以包括一個或多個狀態(tài)機(jī)、寄存器和其它控制邏輯，以用于控制存儲器系統(tǒng)100的操作。在其它實施例中，系統(tǒng)控制邏輯130從主機(jī)直接接收數(shù)據(jù)和命令，并且向該主機(jī)提供輸出數(shù)據(jù)，這是因為系統(tǒng)控制邏輯130 (在本實施例中)包括控制器的功能。在一個實施例中，系統(tǒng)控制邏輯130、列控制電路110、行控制電路120以及存儲器陣列102形成在同一集成電路上。例如，系統(tǒng)控制邏輯130、列控制電路110、以及行控制電路120可形成在襯底的表面上；而存儲器陣列102是形成在該襯底上方(因此被形成在系統(tǒng)控制邏輯130、列控制電路110、以及行控制電路120中的至少一部分上方)的單片式三維存儲器陣列。在一些情況中，控制電路的一部分與有些存儲器陣列可形成在相同的層上。關(guān)于與圖I所示類似的合適實施例的更多信息可在以下美國專利中找到美國專利6，879，505、美國專利7，286，439、美國專利6，856，572、以及美國專利7，359，279，這些美國專利通過引用以其全部內(nèi)容并入本文中?？刂破?34可以與圖I中示出的其它組件位于相同的或不同的襯底上。可將控制器134、系統(tǒng)控制邏輯130、列控制電路110、以及行控制電路120單獨(dú)地或者以任何組合看作一個或多個控制電路。存儲器陣列102包括多個存儲器單元。在一個實施例中，每個存儲器單元均包括控向元件(例如，二極管)和電阻元件。在一個示例實施方案中，存儲器單元可以是如下單元它們能夠被編程一次而被讀取許多次。一個示例存儲器單元包括在上導(dǎo)體和下導(dǎo)體之間的交叉點處形成的、層的支柱。在一個實施例中，支柱包括與狀態(tài)變更元件(例如反熔絲層)串聯(lián)連接的控向元件(例如，二極管)。當(dāng)反熔絲層完整時，存儲器單元在電學(xué)上為開路。當(dāng)反熔絲層被破壞時，該存儲器單元在電學(xué)上是與被破壞的反熔絲層的電阻串聯(lián)連接的二極管。存儲器單元的示例可在美國專利6，034，882、美國專利6，525，953、美國專利6，952，043、美國專利6，420，215、美國專利6，951，780、以及美國專利7，081，377中找到。在另一實施例中，存儲器單元是可重寫的。例如，美國專利申請公布No. 2006/0250836描述了包括與可逆電阻切換元件串聯(lián)耦接的二極管的可重寫非易失性存儲器單元，該申請通過弓I用以其全部內(nèi)容并入本文中。可逆電阻切換元件包括具有可以在兩個或更多狀態(tài)之間可逆切換的電阻性的可逆電阻切換材料。例如，一旦制造后，可逆電阻切換材料可以處于初始高阻態(tài)，在施加第一電壓和/或電流時，該初始高阻態(tài)可切換至低阻態(tài)。施加第二電壓和/或電流可以使可逆電阻切換材料返回至高阻態(tài)?？商孢x地，一旦制造后，可逆電阻切換元件可以處于初始低阻態(tài)，在施加合適的電壓和/或電流時，該初始 低阻態(tài)能夠可逆切換至高阻態(tài)。一個阻態(tài)可以表示二進(jìn)制“0”而另一阻態(tài)可以表示二進(jìn)制“I”。可以使用超過兩個的數(shù)據(jù)狀態(tài)/阻態(tài)，以使得存儲器單元存儲兩位或更多位數(shù)據(jù)。在一個實施例中，將電阻從高阻態(tài)切換至低阻態(tài)的過程被稱為“置位”(SET)操作。將電阻從低阻態(tài)切換至高阻態(tài)的過程被稱為“復(fù)位”(RESET)操作。高阻態(tài)與二進(jìn)制數(shù)據(jù)“0”關(guān)聯(lián)，而低阻態(tài)與二進(jìn)制數(shù)據(jù)“I”關(guān)聯(lián)。在其它實施例中，置位及復(fù)位和/或數(shù)據(jù)編碼可被顛倒。在一些實施例中，首次對電阻切換元件進(jìn)行置位需要比正常電壓更高的電壓，并且被稱為“形成”(FORMING)操作。圖2是存儲器單元150的一個示例的簡化透視圖，該存儲器單元150包括位于第一導(dǎo)體166與第二導(dǎo)體168之間且串聯(lián)耦接的可逆電阻切換元件162、控向元件164以及阻擋體165。可逆電阻切換元件162包括具有可在兩個或更多個狀態(tài)之間進(jìn)行可逆切換的電阻的可逆電阻切換材料170。在一些實施例中，可逆電阻切換材料170可由金屬氧化物形成。可使用各種不同的金屬氧化物。在一個示例中，使用了氧化鎳。在至少一個實施例中，通過使用選擇性沉積工藝，氧化鎳層可以在該氧化鎳層不被蝕刻的情況下被用在可逆電阻切換材料中。例如，可逆電阻切換元件可以通過采用例如電鍍或無電沉積等的沉積工藝來形成，以選擇性地將含鎳層僅沉積在襯底上形成的導(dǎo)電表面上。通過這種方式，僅對襯底上的導(dǎo)電表面進(jìn)行圖案化和/或蝕刻(在沉積含鎳層之前)而不對含鎳層進(jìn)行圖案化和/或蝕刻。在至少一個實施例中，可逆電阻切換材料170包括通過有選擇地沉積鎳并且隨后使鎳層氧化而形成的氧化鎳層的至少一部分。例如，Ni、NixPy或鎳的其它類似形式可以通過使用無電沉積、電鍍或類似選擇性工藝而被選擇性沉積，并且隨后被氧化以形成氧化鎳(例如，使用快速熱氧化或其它氧化工藝)。在其它實施例中，氧化鎳自身可以被選擇性沉積。例如，含Ni0、Ni0x或NiOxPy層可以通過使用選擇性沉積工藝被選擇性沉積在控向元件上，并且隨后被退火和/或氧化(必要時)?？梢赃x擇性沉積其它材料，并且隨后在必要時使其退火和/或氧化，以形成用于存儲器單元中的可逆電阻切換材料。例如，可以例如通過電鍍而選擇性沉積Nb、Ta、V、Al、Ti、Co、鈷鎳合金等的層，并且將其氧化，以形成可逆電阻切換材料。另一可變電阻材料是摻雜有V、Co、Ni、Pd、Fe或Mn的非晶硅，例如，如Rose等人在美國專利No. 5，541，869中更加完整描述的那樣。另一類材料由Ignatiev等人在美國專利 No. 6，473，332 中公開它們是例如 Pr1-XCaxMnO3 (PCMO)、La1-XCaxMnO3 (LCMO)、LaSrMnO3(LSMO)或GdBaCoxOy(GBCO)的鈣鈦礦材料。對于這個可變電阻材料的其它選擇是包括(例如被混合到塑料聚合物中的)炭黑顆?；蚴奶季酆衔锬ぃ鏙acobson等人在美國專利No. 6，072，716中公開的那樣。另一示例是將碳納米管用作可逆電阻切換材料。Campbell等人在美國專利申請2003/0045054中以及Campbell在美國專利申請2003/0047765中公開了另一材料。這個材料是摻雜質(zhì)的硫?qū)倩锊Ａ?，具有分子式AxBy,其 中 A 包括來自周期表的 IIIA 組(B，Al，Ga，In，Ti)、IVA 組(C，Si，Ge，Sn，Pb)、VA 組(N，P，As，Sb，Bi)、或VIIA組(F，Cl, Br, I，At)中的至少一個元素，其中B選自S、Se、Te及其混合物。摻雜物選自貴金屬和過渡金屬，包括Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。這個硫?qū)倩锊Ａ?非晶硫?qū)倩?，不為結(jié)晶狀態(tài))被形成在與移動金屬離子的儲蓄器相鄰的存儲器單元中。一些其它固體電解質(zhì)材料可能替代硫?qū)倩锊Ａ?。其它可變電阻材料包括非晶碳、石墨和碳納米管。對于本文中描述的技術(shù)也可使用其它材料。與使用可逆電阻切換材料來制造存儲器單元有關(guān)的更多信息可在題為"MemoryCell That Employs A Selectively Deposited Reversible Resistance SwitchingElement and Methods of Forming The Same"的美國專利申請公布2009/0001343 中找到，該美國專利申請公布通過引用以其全部內(nèi)容并入本文中。另外的信息還可在于2008年12月 19 日提交的題為"Reverse Set With Current Limit for Non-Volatile Storage"的美國專利申請12/339，313中找到，該美國專利申請通過弓I用以其全部內(nèi)容并入本文中?？赡骐娮枨袚Q元件162包括電極172和174。電極172位于可逆電阻切換材料170與導(dǎo)體168之間。在一個實施例中，電極172由鉬制成。電極174位于可逆電阻切換材料170與控向元件164之間。在一個實施例中，電極174由氮化鈦制成，并且用作阻擋層?？叵蛟?64可以為二極管，或者通過對跨可逆電阻切換元件162的電壓和/或流過該可逆電阻切換元件162的電流進(jìn)行選擇性限制而展現(xiàn)出非歐姆導(dǎo)電的其它合適控向元件。通過這種方式，存儲器單元150可以被用作二維或三維存儲器陣列的一部分，并且數(shù)據(jù)可以被寫入存儲器單元150和/或從存儲器單元150讀出而不影響陣列中其它存儲器單元的狀態(tài)?？叵蛟?64可以包括任何合適的二極管，例如垂直多晶p-n或p-i-n 二極管，無論是二極管的n區(qū)在p區(qū)上方而朝上指向，還是二極管的p區(qū)在n區(qū)上方而朝下指向。在一些實施例中，控向元件164可以是由多晶半導(dǎo)體材料(例如多晶硅、多晶硅鍺合金、多晶鍺或任何其它合適材料)形成的二極管。例如，控向元件164可以為包括重?fù)诫sn+多晶硅區(qū)182、在該n+多晶硅區(qū)182上方的輕摻雜或本征(無意摻雜的)多晶硅區(qū)180、以及在該本征區(qū)180上方的重?fù)诫sp+多晶硅區(qū)186的二極管。在一些實施例中，薄的(例如幾百?；蚋?鍺和/或硅鍺合金層(未示出，在使用硅鍺合金層時具有約10%或更多的鍺)可以形成在n+多晶硅區(qū)182上以防止并且/或者減小摻雜物從n+多晶硅區(qū)182遷移至本征區(qū)180中，例如在2005年12月9日提交的題為"DEPOSITED SEMICONDUCTORSTRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING"的美國專利申請公布No. 2006/0087005中所述，該美國專利申請公布通過引用以其全部內(nèi)容并入本文中。應(yīng)當(dāng)理解，n+區(qū)和p+區(qū)的位置可以顛倒。當(dāng)控向元件164由沉積硅(例如，非晶硅或多晶硅)制造時，一個實施例可以包括在二極管上形成的硅化物層，以將沉積硅置于低阻態(tài)。如題為"MemoryCell Comprising a Semiconductor Junction DiodeCrystallized Adjacent to a Silicide"的美國專利申請 7，176，064 中所述,例如欽和 /或鈷的硅化物形成材料在退火期間與沉積硅反應(yīng)以形成硅化物層，該申請通過引用以其全部內(nèi)容并入本文中。硅化鈦與硅化鈷的晶格間距接近硅的晶格間距，并且似乎這樣的硅化物層可以在沉積硅進(jìn)行晶化時用作針對鄰近的沉積硅的“結(jié)晶化模板”或“種子”(例如硅化物層在退火期間加強(qiáng)硅二極管的晶體結(jié)構(gòu))。從而提供了低阻的硅。硅鍺合金和/或鍺二極管可以獲得類似的結(jié)果。導(dǎo)體166和導(dǎo)體168包括任何合適導(dǎo)電材料例如鎢、任何合適金屬、重?fù)诫s半導(dǎo)體材料、導(dǎo)電硅化物、導(dǎo)電硅鍺化物或?qū)щ婃N化物等。在圖2的實施例中，導(dǎo)體166和導(dǎo)體168 是條軌形的并且以不同的方向(例如，彼此基本垂直的方向)延伸。可以使用其它導(dǎo)體形狀和/或構(gòu)造。在一些實施例中，可以與導(dǎo)體166和導(dǎo)體168 —起使用阻擋層、粘附層和/或抗反射涂層等(未示出)，以改進(jìn)裝置性能并且/或者助于裝置制造。盡管在圖2中可逆電阻切換元件162被示為位于控向元件164上方，但是應(yīng)當(dāng)理解，在可替選實施例中，可逆電阻切換元件162可以位于控向元件164的下方。雖然圖2示出存儲器單元的一個示例，但本文中公開的技術(shù)不是需要一種特定類型或結(jié)構(gòu)的存儲器單元。可使用許多不同類型的存儲器單元。圖3是金屬氧化物可逆電阻切換元件的一個示例實施例的電壓相對電流的圖示。線250表示可逆電阻切換元件處于高阻態(tài)時的I-V特性。線252表示可逆電阻切換元件處于低阻態(tài)時的I-V特性。為了確定可逆電阻切換元件處于哪個狀態(tài)，施加電壓并且測量得到的電流。較高的測量電流(見線252)表示可逆電阻切換元件處于低阻態(tài)。較低的測量電流(見線250)表示可逆電阻切換元件處于高阻態(tài)。注意，對于本文中的技術(shù)，也可以使用具有不同I-V特性的可逆電阻切換元件的其它變型。當(dāng)處于高阻態(tài)時(見線250)，如果向存儲器單元施加電壓Vw4和足夠的電流，則可逆電阻切換元件將被“置位”為低阻態(tài)。線254示出在施加Vw4時的行為。電壓將保持頗為恒定并且電流將朝著I _ — _增大。在某點處，可逆電阻切換元件將被“置位”，并且裝置行為將基于線252。注意，可逆電阻切換元件被首次“置位”時，需要Vf(形成電壓)來“置位”該裝置。在這之后可使用VM。形成電壓Vf可以大于Vb位。當(dāng)處于低阻態(tài)時(見線252)，如果向存儲器單元施加電壓和足夠的電流(Is
&)，則可逆電阻切換元件將被“復(fù)位”為高阻態(tài)。線256示出在施加Vsfi時的行為。在某點處，可逆電阻切換元件將被“復(fù)位”，并且裝置行為將基于線250。在頭施例中，V置位近似5伏，V復(fù)位近似3伏，I設(shè)置—限制近似5uA而I復(fù)位電流可以高達(dá)30uA。在一些實施例中，Vw4可以比Vsft低，不需要形成操作，并且/或者“置位”或“復(fù)位”所需時間可以不同。對可逆電阻切換材料的電阻進(jìn)行“置位”和“復(fù)位”的編程操作是本領(lǐng)域已知的。對可逆電阻切換材料的電阻進(jìn)行“置位”和“復(fù)位”的電路的許多不同實施方案是已知的，并且可以在本文描述的技術(shù)中使用。“置位”和“復(fù)位”的示例可以在2008年12月19日提交的題為"Reverse Set With Current Limit for Non-Volatile Storage"的美國專利申請12/339，313、在美國專利申請2007/0072360、以及在美國專利申請2007/0008785中找到，這些申請通過弓I用以其全部內(nèi)容并入本文中。在一些實施方案中，“置位”和“復(fù)位”操作(也被稱為編程操作)后面可跟著驗證操作，以察看“置位”操作是否成功。如果沒有成功，則可再次嘗試編程操作。在一個示例實施方案中，驗證操作是讀操作。因此，系統(tǒng)控制邏輯130將首先致使一個或多個存儲器單 元被編程(“置位”或“復(fù)位”)，并且隨后將讀出所有經(jīng)編程的存儲器單元。如果讀出的數(shù)據(jù)與要編程的數(shù)據(jù)匹配，則該過程完成。如果一些讀出的數(shù)據(jù)與被編程的數(shù)據(jù)不匹配(最大可能是由于編程沒有成功)，則重復(fù)編程。在一些情況中，以一次一個邏輯頁的方式對數(shù)據(jù)進(jìn)行編程；因此，如果驗證操作指出編程操作沒有成功，則整個頁可能被重新編程。存儲器陣列102包括許多存儲器單元。圖4A是單片式三維陣列102的一部分的簡化透視圖，該陣列102包括位于第二存儲器級220下面的第一存儲器級218。在圖4A的實施例中，每個存儲器級218和220包括交叉點陣列形式的多個存儲器單元200。應(yīng)當(dāng)理解，在第一存儲器級218和第二存儲器220之間、上方或下方可以存在額外的層(例如，層間電介質(zhì))，但出于簡化目的而未在圖4A中示出。可以使用其它存儲器陣列構(gòu)造，同樣可以使用額外的存儲器級。在圖4A的實施例中，所有二極管可以“指向”相同的方向，例如朝上或朝下，這取決于采用了具有位于二極管下方還是二極管上方的P參雜區(qū)的P-i-n 二極管，簡化了二極管的制造。存儲器單元200可與存儲器單元150相同或不同。圖4B是單片式三維存儲器陣列102的第二實施例的一部分的簡化透視圖，該單片式三維存儲器陣列102包括位于第二存儲器級221下面的第一存儲器級219。圖4B的存儲器陣列包括多個存儲器單元200。關(guān)于第一存儲器級219，存儲器單元200位于位線集合207和字線集合209之間并與它們相連。關(guān)于第二存儲器級221，其存儲器單元200位于位線集合210和字線集合209之間并與它們相連。第一存儲器級的上導(dǎo)體可以被用作位于第一存儲器級上方的第二存儲器級的下導(dǎo)體，如圖4B中所示。其它信息記載在題為"High-Density Three-Dimensional Memory Cell"的美國專利申請No. 6，952，030 中，該美國專利申請通過引用以其全部內(nèi)容并入本文中。在圖4B的實施例中，在相鄰存儲器級上的二極管(或其它控向裝置)優(yōu)選指向相反方向，如在2007年3月27日提交的題為"Method to Form Upward Pointing P-I-NDiodes Having Large And Uniform Current"的美國專利申請公開No. 20070190722 中所述，該美國專利申請公開通過引用以其全部內(nèi)容并入本文中。例如，第一存儲器級219的二極管可以是朝上指向的二極管，如箭頭A1所示(例如，具有在二極管底部的p區(qū))，而第二存儲器級221的二極管可以是朝下指向的二極管，如箭頭^所示(例如，具有位于二極管底部的n區(qū))，或反之亦然。在單片式三維存儲器陣列中，多個存儲器級被形成在單個襯底(例如晶片)上方，但沒有中間襯底。形成一個存儲器級的層直接被沉積或生長在已有的一個級或多個級的層上方。與此形成對照，堆棧式存儲器是通過在不同襯底上形成存儲器級并將該存儲器級彼此上下附著而構(gòu)造的，如同Leedy的題為"Three Dimensional Structure Memory "的美國專利No. 5，915，167中那樣。襯底可以很薄或者在結(jié)合之前從存儲器級取出，但是由于存儲器級初始形成在單獨(dú)的襯底上，因此這樣的存儲器并不是真正的單片式三維存儲器陣列。如上所提及的，圖4A和4B示出單片式三維存儲器陣列的一部分?？梢钥吹剑痪€被布置在第一方向上且字線被布置在垂直于位線的第二方向上。在具有額外存儲器單元層的存儲器陣列中，可能具有額外的字線層或位線層。支持電路(例如，列控制電路110、行控制電路120、以及系統(tǒng)控制邏輯130)被布置在襯底的表面上，其中存儲器陣列被制造在支持電路的至少一部分上方。示出集成電路的不同層的圖5示出了位于襯底上方的存儲器陣列102。存儲器陣列包括位線層BL和字線層WL。圖5僅僅示出三個位線層BL和兩個字線層WL，然而，在其它實施例中，可實現(xiàn)額外的位線層和字線層。實現(xiàn)半導(dǎo)體存儲器系統(tǒng)的集成電路還包括多個金屬層，該多個金屬層用于在支持電路的不同組件之間、以及在支持電路與位線及字線之間對信號進(jìn)行路由。這些金屬層被布置在支持電路(其被實施在襯底的 表面上及存儲器陣列下方)上方。圖5示出了用于路由的兩個金屬層Rl和R2，然而，其它實施例可包括多于或少于兩個的金屬層。在一個示例中，這些金屬層Rl和R2由具有相對高的電阻和電容的鎢(約I. 5歐姆/平方)形成。在存儲器陣列上方可設(shè)置有用于在存儲器系統(tǒng)的不同組件之間對信號進(jìn)行路由的一個或多個金屬層。圖5示出了在存儲器陣列上方的一個這樣的金屬層，被標(biāo)記為“頂部金屬層”。在一個示例中，頂部金屬層由鋁或銅形成(約0.05歐姆/平方)，其具有小于層Rl和層R2的電阻和電容。金屬層Rl和R2并不使用與用于頂部金屬層相同的材料來實施，這是因為用于Rl和R2的金屬需要經(jīng)受住在Rl和R2的頂部制作存儲器陣列的處理步驟。可添加通孔以在相鄰金屬層之間生成連接?？商砑舆^孔(zia)以在非相鄰金屬層之間生成連接。過孔是多層通孔，并且可連接多于兩個或更多的層(在這個情況中，過孔看起來像階梯形)。圖6是用于實施存儲器系統(tǒng)100的襯底300的俯視圖。圖6示出了向下看襯底300的俯視圖。在一個實施例中，在襯底300的頂表面上制作用于存儲器102的支持電路。單片式三維存儲器陣列102被布置在襯底300的表面上方,并且在支持電路的一部分上方。因此，支持電路的一部分被布置在存儲器陣列102下方，并且支持電路302的一部分被布置在襯底300上，位于不在單片式三維存儲器陣列102下方的區(qū)域中。在存儲器陣列102下方的支持電路在圖6的視圖中由于被存儲器陣列102遮蔽而無法看到。注意，所使用的術(shù)語“上方”和“下方”是相對于襯底而使用的相對術(shù)語。因此，襯底以其側(cè)邊進(jìn)行翻轉(zhuǎn)將不改變存儲器陣列102仍然位于襯底上方的事實，這是因為術(shù)語“上方”的使用與襯底的表面相關(guān)而與襯底的方位無關(guān)。支持電路包括列控制電路110、行控制電路120、以及系統(tǒng)控制邏輯130。注意，圖5示出了比存儲器陣列102寬的金屬層Rl和R2以容納在襯底的表面上而不在存儲器陣列102下方的支持電路。存儲器陣列102被分為隔區(qū)(bay)，每個隔區(qū)(可選地)可被劃分為多個塊。對于不同的實施方案，隔區(qū)的數(shù)量可不同。在一個實施例中，在隔區(qū)中有16個塊。然而，其它實施例可使用不同數(shù)量的塊。塊是連續(xù)的一組存儲器單元，其具有一般未被解碼器、驅(qū)動器、感測放大器和輸入/輸出電路所中斷的連續(xù)字線和位線。這樣做可出于各種理由。例如，沿著字線和位線行進(jìn)的、由這些線的電阻和電容引起的信號延遲(即，RC延遲)在大陣列中可能非常顯著。通過將大陣列分為一組較小子陣列，以使得每個字線和/或每個位線的長度減小，可以減小這些RC延遲。如另一示例，與訪問一組存儲器單元關(guān)聯(lián)的功率會對在給定存儲器周期期間可以同時訪問的存儲器單元的數(shù)量規(guī)定上限。因此，大存儲器陣列往往被分為較小子陣列以減小被同時訪問的存儲器單元的數(shù)量。集成電路可以包括一個或多于一個的存儲器陣列。在一個實施例中，存儲器陣列102被布置成條(例如16個條)。條是從存儲器陣列的一端到另一端的線性的一組存儲器元件塊，條可以具有一個隔區(qū)、多于一個的隔區(qū)或者小于一個隔區(qū)。在一個實施例中，隔區(qū)包括兩個條，并且每個條包括32個塊。因此，隔區(qū)包括64個塊。圖7是描述一個示例存儲器陣列102的組織結(jié)構(gòu)的框圖，該存儲器陣列被布置在襯底300上方且包括M個條。圖8描述條的一個示例?？梢钥闯觯瑝K只從一端布置到另一端。圖8示出具有N個塊的條。條中的塊的確切數(shù)量取決于特定實施方案，并且本文中描述的技術(shù)不需要特定 的位于條中的塊的數(shù)量?；乜磮D6，來自存儲器陣列102的支持電路可包括列控制電路110、行控制電路120、以及系統(tǒng)控制邏輯130。在一個實施例中，控制器134被實施在單獨(dú)的襯底上。然而，在其它實施例中，控制器134可被實施在與存儲器陣列相同的襯底上。如上面關(guān)于圖6說明的那樣，支持電路的一部分會被制作在襯底300的、在存儲器陣列102下方的表面上,而支持電路的另外部分將被實施在襯底300的、在存儲器陣列102外部的表面上。圖9是示出被實施在存儲器陣列102下方以及存儲器陣列102外部的支持電路的示例的框圖。例如，圖9示出了在不處于單片式三維存儲器陣列102下方的區(qū)域中被布置在襯底300表面上的支持電路302。圖9示出了被布置在襯底300的表面上、在存儲器陣列102下方的支持電路304。在一些實施例中，支持電路的一些部分可以被實施在三維存儲器陣列102的不同級上。圖9的支持電路302包括(至少)頁寄存器120和狀態(tài)機(jī)306 (系統(tǒng)控制邏輯130的部分)。支持電路302中還可包括支持電路的其它部分。在一個實施例中，數(shù)據(jù)的邏輯頁是用于編程的最小數(shù)據(jù)單位。因而，以頁的集合對存儲器進(jìn)行編程和讀入。頁寄存器102將包括能夠存儲用于讀出和寫入的數(shù)據(jù)邏輯頁的寄存器。頁通常跨多個塊實現(xiàn)。在一個實施例中，頁包括2048字節(jié)的數(shù)據(jù)和128字節(jié)的頭信息(例如包括ECC)，總計2176字節(jié)。頁寄存器120還會包括邏輯電路，該邏輯電路在寫入(例如數(shù)據(jù)編碼)之前操作數(shù)據(jù)，并且用于驗證在寫過程之后被讀出的數(shù)據(jù)是否匹配旨在被寫入的數(shù)據(jù)(例如，驗證操作)。頁寄存器相對于主機(jī)和存儲器陣列用作中間存儲裝置。狀態(tài)系統(tǒng)控制邏輯130 (見圖I)會包括狀態(tài)機(jī)306、用于提供各種電壓的電路、以及其它控制電路。狀態(tài)機(jī)306用來控制數(shù)據(jù)的讀出和寫入。圖9示出了與頁寄存器120通信的狀態(tài)機(jī)306。在襯底300的表面上、在存儲器陣列102下方實施的控制電路304被劃分成對應(yīng)于各個存儲條的電路集合。因此，每個存儲條具有位于該存儲條下方的、為該存儲條提供支持的電路集合。例如，用于存儲條0的支持部包括用于存儲條0的支持電路。注意，在單片式三維存儲器陣列中存儲條具有多個級。在存儲器陣列102的存儲條0下方是用于存儲條0的支持部，在存儲條I下方是用于存儲條I的支持部，在存儲條2下方是用于存儲條2的支持部......，在存儲條M-I的下方是用于存儲條M-I的支持部。狀態(tài)機(jī)306與用于存儲條O的支持部、用于存儲條I的支持部、用于存儲條2的支持部.....以及用于存儲條M-I
的支持部通信。頁寄存器102也與用于存儲條0的支持部、用于存儲條I的支持部、用于存儲條2的支持部、...、以及用于存儲條M-I的支持部通信。圖10是頁寄存器120的框圖。在一個實施例中，頁寄存器120包括控制邏輯340，該控制邏輯340可包括用于控制頁寄存器120的電路(數(shù)字和/或模擬電路)?？刂七壿?40與陰影寄存器(SR) 342、數(shù)據(jù)寄存器(DR) 344以及錯誤寄存器(ER) 346進(jìn)行通信。控制邏輯340與不同的支持電路304以及系統(tǒng)控制邏輯130 (包括狀態(tài)機(jī)306)進(jìn)行通信。陰影寄存器342接收數(shù)據(jù)并將數(shù)據(jù)提供給系統(tǒng)控制邏輯130。在其它實施例中，去往/來自陰影寄存器342的數(shù)據(jù)可被提供給控制器134/從控制器134提供，或直接提供給主機(jī)。數(shù)據(jù)寄存器344從支持電路304接收數(shù)據(jù)并且向支持電路304提供數(shù)據(jù)。在一個實施例中，陰影寄存器342、數(shù)據(jù)寄存器344以及錯誤寄存器346與數(shù)據(jù)頁的大小相同。因此，如果數(shù)據(jù)頁包括2048字節(jié)的數(shù)據(jù)和128字節(jié)的頭部，則陰影寄存器342、數(shù)據(jù)寄存器344以及錯誤寄存 器346可存儲2176字節(jié)。由頁寄存器120接收到的數(shù)據(jù)被輸入到陰影寄存器342中?？刂七壿?40可以處理該數(shù)據(jù)，以執(zhí)行各種數(shù)據(jù)編碼、增加ECC(糾錯碼)、或其它功能。此后數(shù)據(jù)從陰影寄存器342被傳送至數(shù)據(jù)寄存器344。注意，出于本文的目的，術(shù)語“傳送”包括將拷貝從源提供給目的地并且可以包括在源處留下拷貝或者從源刪除拷貝。數(shù)據(jù)可以從數(shù)據(jù)寄存器344被傳送至用于適當(dāng)存儲條的支持電路304，以編程至存儲器陣列102中。從存儲器陣列102讀出的數(shù)據(jù)從用于適當(dāng)存儲條的適當(dāng)支持電路304提供給數(shù)據(jù)寄存器344。隨后在數(shù)據(jù)寄存器344中的數(shù)據(jù)可被傳送至陰影寄存器342，在該陰影寄存器342中可執(zhí)行各種解碼、ECC及驗證過程。最后的數(shù)據(jù)從陰影寄存器342被傳送至系統(tǒng)控制邏輯130、控制器134和/或主機(jī)?？刂七壿?40使用錯誤寄存器346以進(jìn)行下列各種功能中的任一個確定ECC錯誤(在一些實施例中)、確定寫入驗證錯誤、和/或其它功能。ECC還可在控制器中確定。圖11是示出頁寄存器120和用于一個存儲條的支持電路420的框圖。支持電路420是電路304的子集。例如，支持電路可以表示圖9中描述的用于存儲條0的支持部、用
于存儲條I的支持部、用于存儲條2的支持部、......、用于存儲條M-I的支持部中的任一
個。在一個實施例中，用于存儲條的支持電路被分成支持電路組，其中每個塊包括其自身的組。例如，圖11標(biāo)示了 32個電路組，其中每個組與所述塊(例如塊0，...塊31)中的一個相關(guān)聯(lián)。例如，支持電路組400與塊0相關(guān)聯(lián)，并且被實施在襯底200的表面上、在塊0下方。支持電路組402與塊15相關(guān)聯(lián),并且被實施在襯底300的表面上、在塊15下方。支持電路410組與塊16相關(guān)聯(lián)，并且被實施在襯底300的表面上、在塊16下方。支持電路412組與塊31相關(guān)聯(lián)，并且被實施在襯底300的表面上、在塊31下方。盡管圖11的架構(gòu)包括32個塊，因而包括32個支持電路組，但是由于頁面的空間所限在圖11中僅示出4個支持電路組。但是，”用于表示沒有被示出的14個支持電路組。圖11示出了雙向數(shù)據(jù)總線PR_0UT[15:0]，其與頁寄存器120相連并且跨越整個條，以使得每個支持電路組(400...402,410...412)與16位總線PR_0UT[15:0]中的一個位相連；在其它實施例中，總線可比16位更寬或更窄。每個支持電路組(400. ..402，410...412)包括與PR_0UT[ 15:0]中的一個位相連的緩沖&解碼器集合。例如，與塊0關(guān)聯(lián)的支持電路組400連接到PR_0UT
，與塊I關(guān)聯(lián)的支持電路組連接到PR_0UT[1]，與塊2關(guān)聯(lián)的支持電路組連接到PR_0UT[2],,并且與塊15關(guān)聯(lián)的支持電路組402連接到PR_OUT [15]。此外，與塊16關(guān)聯(lián)的支持電路組410連接到PR_0UT
，與塊17關(guān)聯(lián)的支持電路組連接到PR_0UT[1]，與塊18關(guān)聯(lián)的支持電路組連接到PR_0UT[2]，...，并且與塊31關(guān)聯(lián)的支持電路組412連接到PR_0UT[15]。每個支持電路組(例如組400)還包括五鎖存器的集合。還可以使用其它存儲裝置(例如觸發(fā)器)而不使用鎖存器。這五個鎖存器包括讀鎖存器RL、寫入數(shù)據(jù)陰影鎖存器(ff-Data Shadow Latch) WSL、寫入數(shù)據(jù)數(shù)據(jù)鎖存器(W-Data Data Latch)、感測放大器使能陰影鎖存器SSL以及感測放大器使能數(shù)據(jù)鎖存器SDL。讀鎖存器RL用于存儲從存儲器陣列讀取的讀出數(shù)據(jù)。要存儲在存儲器陣列中的寫入數(shù)據(jù)首先被存儲在寫入數(shù)據(jù)陰影鎖存器WSL中，隨后被存儲在寫入數(shù)據(jù)數(shù)據(jù)鎖存器WDL中，并且隨后被寫入到存儲器陣列102中。頁寄存器將感測放大器使能信息發(fā)送給感測放大器(下面論述)。感測放大器使能信息首先被存儲在感測放大器使能陰影鎖存器SSL中，隨后被存儲在陰影數(shù)據(jù)鎖存器SDL中，并且隨后由感測放大器用作編程過程的一部分。
為了完成上面的功能，緩沖&解碼器與讀鎖存器RL相連，以用于從讀鎖存器RL接收數(shù)據(jù)。緩沖&解碼器與寫入數(shù)據(jù)陰影鎖存器WSL相連，以向?qū)懭霐?shù)據(jù)陰影鎖存器WSL提供寫入數(shù)據(jù)，并且與感測放大器使能陰影鎖存器SSL相連，以將感測放大器使能信息發(fā)送至感測放大器使能陰影鎖存器SSL。寫入數(shù)據(jù)陰影鎖存器WSL與寫入數(shù)據(jù)數(shù)據(jù)鎖存器相連。感測放大器使能陰影鎖存器與感測放大器使能數(shù)據(jù)鎖存器相連。寫入數(shù)據(jù)數(shù)據(jù)鎖存器WDL和陰影數(shù)據(jù)鎖存器SDL都連接至合適的感測放大器并將信息發(fā)送至該感測放大器。
感測放大器將其讀取輸出發(fā)送至讀鎖存器RL。作為支持電路組400的一部分并位于塊0下方的感測放大器由于與塊0關(guān)聯(lián)而被稱為感測放大器0 ;作為支持電路組402的一部分的感測放大器由于在塊15下方并且與用于塊15的支持電路關(guān)聯(lián)而被稱為感測放大15 ;等等。支持電路組(400. 402,410. 412)中的每個均包括關(guān)聯(lián)的感測放大器。感測放大器用于將合適的信號施加給位線以對位線進(jìn)行編程，并且在讀過程期間感測位線的狀態(tài)以確定由與位線連接的關(guān)聯(lián)存儲器單元所存儲的讀出數(shù)據(jù)。每個感測放大器被示為具有表示存儲器操作已成功執(zhí)行的輸出(MEM_0K)。這些信號通過AND門集合而串鏈，以使得如果所有感測放大器都輸出存儲器操作已成功，則信號PR_WRT_0K將為邏輯I。這個信號被發(fā)送至頁寄存器120以表示存儲器操作成功。如上所述，數(shù)據(jù)總線PR_0UT[15:0]是16位數(shù)據(jù)總線；然而，存在32個支持電路組和32個感測放大器。因此多個感測放大器(及關(guān)聯(lián)的支持電路組)必須共享數(shù)據(jù)總線PR_OUT [15:0]中的位。如上所述，用于塊0的支持電路組400和用于塊16的支持電路組410共享位PR_0UT
，用于塊2的支持電路組和用于塊17的支持電路組共享位PR_0UT [I]，…，用于塊15的支持電路組402和用于塊31的支持電路組412共享位PR_0UT[15]。存儲器系統(tǒng)使用信號SMI_CNT_ADR來指出共享該數(shù)據(jù)總線上的位的兩個塊中哪個塊正利用該總線通信。如果SMI_CNT_ADR等于0，則塊0_15正利用總線PR_0UT[15:0]進(jìn)行通信，如果如果SMI_CNT_ADR等于1，則塊16-31正利用總線PR_0UT [15:0]進(jìn)行通信。注意，針對不同實施例的不同實施方案，所使用的塊的數(shù)量可不同。因此，如果超過了 32個塊，則信號SMI_CNT_ADR可能需要超過I位。例如，如果在存儲條中具有64個塊，則信號SMI_CNT_ADR會具有2位以指示4個感測放大器子集中的哪一個子集將被連接至數(shù)據(jù)總線。類似地，如果在存儲條中具有256個塊，則信號SMI_CNT_ADR會需要4位寬以指示16個感測放大器子集中的哪一個子集將被連接至數(shù)據(jù)總線。圖11還示出從狀態(tài)機(jī)傳送至用于存儲條的支持電路420的信號集合。這些信號包括 SMI_WDXSAE、SMI_TL_WE、SMI_TL_RE、SMI_TL_RXW、SMI_TL_CPY 以及 SAE。信號SMI_WDXSAE確定總線PR_0UT[15:0]是否正用于傳送數(shù)據(jù)或感測放大器使能信息。在總線PR_0UT[15:0]上傳送的要被編程的數(shù)據(jù)被送至寫入數(shù)據(jù)陰影鎖存器WSL，并且在總線PR_0UT[15:0]上傳達(dá)的感測放大器使能信息被送至感測放大器使能陰影鎖存器SSL。由于使用總線上的同一位來傳送寫入數(shù)據(jù)和感測放大器使能信息這二者，所以信號SMI_TOXSAE (其來自狀態(tài)機(jī))被用來指示總線PR_0UT[15:0]當(dāng)前正用于哪個功能。信號SMI_TL_RXW用于指出數(shù)據(jù)總線PR_0UT[15:0]是正用于將讀出數(shù)據(jù)從支持電路發(fā)送至頁寄存器120，還是正用于將寫入數(shù)據(jù)從頁寄存器120發(fā)送至適當(dāng)支持電路。對于用于特定存儲條的所有組400. . . 401和410. . . 412，信號SMI_TL_WE被用作用于寫入數(shù)據(jù) 陰影鎖存器WSL以及感測放大器使能陰影鎖存器SSL的鎖存器使能信號。信號SMI_TL_RE是用于整個存儲條的讀鎖存器RL的鎖存器使能信號。信號SMI_TL_CPY是拷貝信號，用于將數(shù)據(jù)分別從寫入數(shù)據(jù)陰影鎖存器WSL和感測放大器使能數(shù)據(jù)鎖存器SDL拷貝至寫入數(shù)據(jù)數(shù)據(jù)鎖存器WDL和感測放大器使能數(shù)據(jù)鎖存器SDL。信號SAE是感測放大使能信號，其指示存儲條的所有感測放大器將數(shù)據(jù)從寫入數(shù)據(jù)數(shù)據(jù)鎖存器編程至單片式三維存儲器陣列102的適當(dāng)存儲器單元中。圖12是示出使用圖1-11所示組件的編程過程的一個實施例的流程圖。通過使用這些組件，也可使用編程過程的其它實施例來對數(shù)據(jù)進(jìn)行編程。在圖12的步驟502中，系統(tǒng)接收數(shù)據(jù)以及將該數(shù)據(jù)編程到存儲器陣列102中的請求。例如，主機(jī)會發(fā)出命令給控制器134以對數(shù)據(jù)進(jìn)行編程并提供該數(shù)據(jù)。該數(shù)據(jù)首先由主機(jī)接收，并且隨后傳送至系統(tǒng)控制邏輯130。在另一實施例中，系統(tǒng)控制邏輯130或控制器134可確定需要被編程的數(shù)據(jù)并且必要時呈現(xiàn)該數(shù)據(jù)。例如，控制器134可以請求對數(shù)據(jù)進(jìn)行編程，作為垃圾收集過程、存儲器重組過程等等的一部分。在步驟504中，要被編程的數(shù)據(jù)被加載到頁寄存器120中。例如，數(shù)據(jù)從系統(tǒng)控制邏輯130、控制器134或直接從主機(jī)被加載到頁寄存器120的陰影寄存器342中。如上所述，在一個示例中，每個存儲條包括數(shù)據(jù)總線PR_0UT [15:0]。在具有16個存儲條的示例中，256位的數(shù)據(jù)可同時被發(fā)送至支持電路(假設(shè)每個存儲條具有其自己的數(shù)據(jù)總線PR_0UT)。如果頁寄存器保留2176字節(jié)的數(shù)據(jù)，并且每次只有傳輸256位，則狀態(tài)機(jī)306必須確定要選擇哪256位以在16個數(shù)據(jù)總線上輸出。在上面提及的示例中，具有十六個數(shù)據(jù)總線PR_0UT [15:0]，S卩，關(guān)于十六個存儲條中的每一個存儲條有一個數(shù)據(jù)總線。圖12的步驟506包括狀態(tài)機(jī)選擇頁寄存器中的哪個數(shù)據(jù)集合以在每一個數(shù)據(jù)總線PR_0UT[15:0]上輸出。在一個實施例中，存儲器陣列102中的各個存儲器單元被布置成列。在每個塊中具有多個列。例如，一個塊可以包括64個列。如果存儲條包括32個塊，則該存儲條包括32X64 = 2048列。如上所述，對于一個存儲條只具有32個感測放大器(在每個塊下方有一個)。因此，列解碼器電路112 (見圖I)用來解碼列地址并且將每個感測放大器連接到適當(dāng)?shù)拇鎯ζ鲉卧牧?在步驟506中)。在一個示例中，系統(tǒng)每次只對一個塊進(jìn)行讀取或?qū)懭搿?br> —旦在步驟506中執(zhí)行了從頁寄存器中選擇數(shù)據(jù)集合，則該數(shù)據(jù)在每個雙向數(shù)據(jù)總線PR_0UT[15:0]上輸出。在步驟508中，寫入數(shù)據(jù)陰影鎖存器WSL鎖存來自總線的數(shù)據(jù)。在于每個存儲條的數(shù)據(jù)總線PR_0UT[15:0]上發(fā)送了數(shù)據(jù)之后，頁寄存器于是會在每個存儲條的數(shù)據(jù)總線PR_0UT[15:0]上發(fā)送感測放大使能信息。感測放大使能信息會由狀態(tài)陰影鎖存器SSL鎖存，作為步驟508的一部分。即使頁寄存器120可能具有用于存儲條的所有32個感測放大器的數(shù)據(jù)，頁寄存器或狀態(tài)機(jī)也可能決定并非所有的數(shù)據(jù)都不會被編程到存儲器陣列中。在一個示例中，如果數(shù)據(jù)與尋址到的存儲器單元中已有的數(shù)據(jù)匹配，則改寫該數(shù)據(jù)是沒有意義的。在另一實施例中，系統(tǒng)可以只對第一次未被正確編程的數(shù)據(jù)子集進(jìn)行重寫。也可能存在不期望寫入數(shù)據(jù)的其它理由。被傳送至狀態(tài)陰影鎖存器SSL的感測放大器使能信息向相關(guān)聯(lián)的感測放大器指示是否將經(jīng)由寫入數(shù)據(jù)陰影鎖存器WSL和寫入數(shù)據(jù)數(shù)據(jù)鎖存器WDL傳送的對應(yīng)數(shù)據(jù)進(jìn)行寫入。在步驟510中，在每個支持電路組的陰影鎖存器WSL和SSL中存儲的信息從陰影鎖存器WSL和SSL傳送至數(shù)據(jù)鎖存器WDL和SDL。注意，上述步驟針對所有存儲條同時執(zhí) 行。在步驟512中，針對存儲在頁寄存器中的下一個數(shù)據(jù)/信息集合，加載陰影鎖存器WSL和SSL。在步驟514中，在寫入數(shù)據(jù)數(shù)據(jù)鎖存器WDL中的數(shù)據(jù)通過使用合適的感測放大器而被編程到適當(dāng)尋址的存儲器單元中。如果感測放大器在其感測放大器使能數(shù)據(jù)鎖存器SDL中接收到合適的感測放大器使能信息，則感測放大器會對來自寫入數(shù)據(jù)數(shù)據(jù)鎖存器WDL的數(shù)據(jù)進(jìn)行編程。在編程過程結(jié)束時，在步驟516中，感測放大器會將剛剛被寫入到存儲器單元的數(shù)據(jù)的拷貝提供給讀鎖存器RL。在一個實施例中，感測放大器會實際上執(zhí)行新的讀過程來讀出該數(shù)據(jù)。在另一實施例中，感測放大器會僅僅采用其從寫入數(shù)據(jù)數(shù)據(jù)鎖存器接收到的數(shù)據(jù)，并且如果寫操作成功(WRITE_0K= 1)，則將該數(shù)據(jù)發(fā)回至讀鎖存器RL，或者如果寫操作不成功(WRITE_0K = 0)，則將該數(shù)據(jù)反轉(zhuǎn)并發(fā)回至RL。在步驟518中，在讀鎖存器RL中的數(shù)據(jù)經(jīng)由用于存儲條中的每個存儲條的數(shù)據(jù)總線PR_0UT[15:0]被發(fā)回至頁寄存器120。在步驟520中，頁寄存器120會將從感測放大器讀回的結(jié)果發(fā)送至狀態(tài)機(jī)306。如果沒有更多需要被編程的數(shù)據(jù)(步驟522)，則圖12的過程結(jié)束。如果還有需要被編程的數(shù)據(jù)(該數(shù)據(jù)在步驟512的前一迭代中會已被加載到陰影鎖存器中)，則圖12的過程循環(huán)回到步驟510，并且將數(shù)據(jù)從陰影鎖存器WSL和SSL拷貝到數(shù)據(jù)鎖存器WDL和SDL中。在下面的步驟S512中，下一個數(shù)據(jù)集被加載到陰影鎖存器中，并且重復(fù)步驟510至522的過程，直到?jīng)]有更多要編程的數(shù)據(jù)為止。注意，盡管圖12的流程圖示出了以連續(xù)順序進(jìn)行的步驟，但是許多步驟實際上可同時執(zhí)行。此外，還可使用其它的步驟順序。例如，步驟512和514可同時執(zhí)行，且步驟516和518可同時執(zhí)行。圖13是示出執(zhí)行步驟510-518的一個迭代的時序圖。圖13示出信號SAE、SMI_TL_CPY、SMI_WDATASAE、SMI_CNT_ADR、SMI_TL_RXW、SMI_CAD[4:0]、SMI_TL_WE 及 SMI_TL_RE的行為。注意，信號SMI_CAD[4:0]是從狀態(tài)機(jī)306至頁寄存器120及其它選擇電路的信號，該其它選擇電路指出選擇哪列存儲器單元用于編程。在一個實施例中，每個塊中具有32個列，并且信號SMI_CAD[4:0]指出選擇這32個列中的哪個列用于編程。在時間TO和Tl之間，信號SMI_TL_CPY脈動至高位，并且隨后保持低位直到時間T8。這個脈沖是用于寫入數(shù)據(jù)數(shù)據(jù)鎖存器WDL及感測放大器使能數(shù)據(jù)鎖存器SDL的鎖存器使能信號，該鎖存器使能信號致使來自陰影鎖存器的數(shù)據(jù)被拷貝至數(shù)據(jù)鎖存器WDL和SDL (其作為步驟510的一部分)。從時間Tl至T5，系統(tǒng)針對下一個數(shù)據(jù)集合加載陰影鎖存器(步驟512)，并且同時根據(jù)寫入數(shù)據(jù)數(shù)據(jù)鎖存器WDL對適當(dāng)尋址的存儲器單元同時編程(步驟514)。在時間Tl處，SAE升高，以向狀態(tài)機(jī)指示開始編程過程，以將來自合適的寫入數(shù)據(jù)數(shù)據(jù)鎖存器WDL的數(shù)據(jù)編程至存儲器陣列102中的適當(dāng)尋址的存儲器單元中。在時間Tl至T2之間，信號SMI_TL_WE產(chǎn)生脈動。在這個脈沖期間，SMI_WDXSAE為高，表示寫入數(shù)據(jù)在數(shù)據(jù)總線PR_OUT [15:0]上正從頁寄存器120傳送至寫入數(shù)據(jù)陰影鎖存器WSL。信號SMI_CNT_ADR被設(shè)置為低，以表示支持電路組的子集400. . . 402被選擇與PR_0UT[15:0]連接。從Tl至T6，信號SMI_TL_RXW為低，以使得總線PR_0UT[15:0]只用于將寫入數(shù)據(jù)和感測放大器使能信息從頁寄存器120傳送至合適的支持電路304。在時間T2至T3之間，信號SMI_TL_WE再次產(chǎn)生脈動，這時，SMI_CNT_ADR被設(shè)置為邏輯1，以使得用于第二支持電路組410. . . 412的寫入數(shù)據(jù)數(shù)據(jù)鎖存器WDL將接收用于編程的寫入數(shù)據(jù)。
在時間T3和T4之間，SMI_TL_WE將接收另一脈沖，以致使感測放大器使能陰影鎖存器鎖存從頁寄存器120通過PR_0UT [15:0]發(fā)送的感測放大器使能信息。在時間T3至T4之間，SMI_CNT_ADR被設(shè)置為低，以表示用于第一支持電路組400. . . 402的感測放大器使能陰影鎖存器接收感測放大器使能信息，并且SMI_WDATAXSAE被設(shè)置為高，以表示正在數(shù)據(jù)總線PR_0UT[15:0]上發(fā)送感測放大器使能信息。在時間T4至T5之間，SMI_TL_WE接收另一脈沖，以從頁寄存器120經(jīng)由數(shù)據(jù)總線PR_0UT[15:0]將感測放大器使能信息鎖存在用于第二支持電路組410. . . 412的感測放大器使能陰影鎖存器中。在時間T4至T5之間，SMI_CNT_ADR被設(shè)置為高，以表示數(shù)據(jù)被鎖存在用于第二支持電路組410. . . 412的感測放大器使能陰影鎖存器中。信號SMI_WDXSAE被設(shè)置為低，以表示正在PR_0UT[15:0]上傳送感測放大器使能數(shù)據(jù)。在T5處，SAE降低，表示寫過程已經(jīng)完成了將數(shù)據(jù)寫入到合適的存儲器單元中。響應(yīng)于SAE過渡為低，合適的感測放大器會將數(shù)據(jù)讀回至讀鎖存器RL。因此，數(shù)據(jù)總線PR_OUT此時會用于將數(shù)據(jù)從支持電路304發(fā)回至頁寄存器120，并且信號SMI_TL_RXW在T6處轉(zhuǎn)至邏輯1，并且保持高，直到T8為止。在T6和T8之間的時間段用來執(zhí)行圖12的步驟516。當(dāng)執(zhí)行516的同時，系統(tǒng)將執(zhí)行圖12的步驟518，該步驟包括將讀出數(shù)據(jù)發(fā)回至頁寄存器120。為了執(zhí)行步驟516，信號SMI_TL_RE產(chǎn)生脈動兩次，一次在時間T6和17之間，而第二次在時間17和T8之間。對于第一次脈沖，SMI_CNT_ADR被設(shè)置為低，而對于第二次脈沖，SMI_CNT_ADR被設(shè)置為高。這樣，第一次脈沖將致使數(shù)據(jù)被加載到用于第一支持電路組400. . . 402的讀鎖存器RL中，而第二次脈沖將致使數(shù)據(jù)被加載到用于第二支持電路組410. . . 412的讀鎖存器RL中。一旦SMI_TL_RE轉(zhuǎn)至高，相應(yīng)的數(shù)據(jù)被加載到鎖存器RL中，并且可出現(xiàn)在PR_0UT[ 15:0]上以傳送至頁寄存器120。在T8處，執(zhí)行步驟510至518的過程已完成。在T8開始，將執(zhí)行步驟510至518的下一次迭代。因此，在時間T8處，SMI_TL_CPY接收另一脈沖，以將來自陰影鎖存器的數(shù)據(jù)傳送至數(shù)據(jù)鎖存器，并且過程繼續(xù)。此外，在時間T8處，列地址SMI_CAD[4:0]將變?yōu)橄乱涣?。如上所述，在存儲器陣?02中的存儲器單元被布置成列，以使得每個塊具有其自己的列集合。例如，每個塊可以具有32列存儲器單元。每列存儲器單元可具有處于該列中的16、32、64或其它數(shù)量的存儲器單元。數(shù)據(jù)的單個頁將跨越多個列。在對特定頁的數(shù)據(jù)進(jìn)行編程時，存在存儲器系統(tǒng)未必對存儲器單元的特定的列進(jìn)行編程的很多情況。例如，如果在頁寄存器中的數(shù)據(jù)量小于一頁，則通過該頁尋址的一些存儲器單元不需要被編程。例如，如果頁寄存器只存儲了 80%的數(shù)據(jù)頁，則20%的存儲器單元不需要被編程。該頁中最初80%的位被用于用戶數(shù)據(jù)，并且最后20%的位不具有用戶數(shù)據(jù)。在另一示例中，有可能接收到用于編程的一些數(shù)據(jù)已與存儲器單元中的數(shù)據(jù)匹配。在這情況中，存儲有與要被編程的數(shù)據(jù)匹配的數(shù)據(jù)的這些存儲器單元不需要被編程。有可能要被編程的一系列連續(xù)的數(shù)據(jù)位與存儲在整列存儲器單元中的數(shù)據(jù)匹配。在這情況中，整列存儲器單元不需要被編程。例如，在圖像文件中，圖像的大部分可能是白色的并且針對白色的數(shù)據(jù)可能已存儲在存儲器單元中。在另一示例中，存儲器系統(tǒng)在編程之后將讀回整個頁，并且驗證所讀回的頁與期望要編程的數(shù)據(jù)的匹配。如果不是所有數(shù)據(jù)都匹配(或者少于預(yù)定數(shù)量的位匹配)，則該頁將被重新編程。當(dāng)對該頁重新編程時，存儲 器單元的許多列可被跳過，這是因為它們的數(shù)據(jù)確實與要被編程的數(shù)據(jù)匹配。通過跳過對一列或多列存儲器單元的編程，編程過程可以更快完成并且用更少功率來完成。一些現(xiàn)有系統(tǒng)能夠跳過對存儲器單元的列的編程。在這些現(xiàn)有系統(tǒng)中，當(dāng)將數(shù)據(jù)編程到第一列存儲器單元中時，系統(tǒng)將評估其是否應(yīng)該跳過第二列存儲器單元。如果系統(tǒng)確定其不應(yīng)該跳過第二列存儲器單元，則當(dāng)?shù)谝涣写鎯ζ鲉卧呀?jīng)完成編程時，將對第二列存儲器單元編程。如果系統(tǒng)確定其應(yīng)該跳過對第二列存儲器單元的編程，則系統(tǒng)將等待，直到第一列存儲器單元已經(jīng)完成編程為止。在第一列存儲器單元已經(jīng)完成之后，此時系統(tǒng)將評估是否應(yīng)該跳過第三列存儲器單元。如果系統(tǒng)不應(yīng)該跳過第三列存儲器單元，則隨后將對第三列存儲器單元編程。這個過程會繼續(xù)。這個過程的一個缺點是一旦確定了系統(tǒng)應(yīng)該跳過存儲器的列，則系統(tǒng)保持空閑，直到存儲器單元的當(dāng)前列已經(jīng)完成編程為止。因此，提出了一種過程，其使得存儲器系統(tǒng)能夠在對先前的存儲器單元列編程時評估和決定跳過存儲器單元的多個列。這個過程在圖14的流程圖中予以說明。在圖14的步驟560中，接收一個數(shù)據(jù)頁(或更多)和對該數(shù)據(jù)頁進(jìn)行編程的請求。例如，可以在控制器132從主機(jī)接收數(shù)據(jù)和請求?？商孢x地，可在(包括狀態(tài)機(jī)306的)系統(tǒng)控制邏輯130接收數(shù)據(jù)和請求。在步驟562中，該數(shù)據(jù)頁被加載到頁寄存器120的陰影寄存器342中。在步驟564中，在陰影寄存器342中的數(shù)據(jù)被傳送至頁寄存器120的數(shù)據(jù)寄存器344。在步驟566中，系統(tǒng)將對目的用于存儲當(dāng)前駐留在數(shù)據(jù)寄存器344中的數(shù)據(jù)頁的存儲器單元進(jìn)行讀取。注意，編程過程和讀過程這二者皆在狀態(tài)機(jī)306的指引下執(zhí)行，作為系統(tǒng)控制邏輯130的一部分。該頁數(shù)據(jù)從目標(biāo)存儲器單元被讀回，并且流送至頁寄存器120的控制邏輯304。當(dāng)控制邏輯304接收每一位時，其與數(shù)據(jù)寄存器344中對應(yīng)的位進(jìn)行比較。如果這兩個位匹配，則在錯誤寄存器346中對應(yīng)的位中存儲O。如果這兩個位不匹配，則在錯誤寄存器346中對應(yīng)的位中存儲邏輯I。當(dāng)從存儲器單元讀出的所有數(shù)據(jù)已完成流送至控制邏輯304時，錯誤寄存器346將存儲結(jié)果的集合，以用于在要編程的數(shù)據(jù)與已駐留在存儲器單元中的數(shù)據(jù)之間的比較(步驟570)。匹配的那些位不需要被編程。與存儲器單元中的數(shù)據(jù)位不匹配的那些數(shù)據(jù)位需要被編程。錯誤寄存器于是將被用作感測放大器使能信息的源，該感測放大器使能信息將被加載到合適的感測放大器使能陰影鎖存器SSL中，以開啟對各個位的編程。步驟S570還包括將列計數(shù)器X初始化為O。在步驟572中，對于CAD [X](其為通過X尋址的列，例如列0)，針對每個存儲條的第一數(shù)據(jù)集合，加載陰影鎖存器(WSL和SSL)。在上面的示例中，對于每個條，同時傳送16位的感測放大器使能信息(SSL)和16位的數(shù)據(jù)(WSL)，作為步驟572的一部分。在一個實施例中，需要四個周期(I)傳送16位的寫入數(shù)據(jù)，(2)傳送16位的寫入數(shù)據(jù)，(3)傳送16位的感測放大器使能信息，以及(4)傳送16位的感測放大器使能信息。在具有不同數(shù)量的感測放大器和不同總線寬度的其它實施例中，周期可能不同。在步驟574中，在所有存儲條的陰影鎖存器(WSL和SSL)中的數(shù)據(jù)被拷貝至數(shù)據(jù)鎖存器(WDL和SDL)。在步驟576中，當(dāng)前被尋址到的特定列的數(shù)據(jù)從WDL鎖存器被編程到合適的存儲單元中。此外，變量Y被設(shè)置為變量X的值加I。這個變量的使用將會在后面解釋。如果CAD[X]是要被編程的最后一列(步驟577)，則過程完成。否則，在步驟578 中，以用于下一列(由CAD[Y]尋址)的寫入數(shù)據(jù)及感測放大器使能數(shù)據(jù)來加載陰影鎖存器WSL和SSL?；叵朐诓襟E572中，列CAD [X]是被尋址到的列，并且該列在步驟576的前一迭代中被編程。變量Y被設(shè)置為比X大I (如果X不是最后一列的話)，以使得此刻CAD[Y]尋址到CAD[X]之后的下一列。被加載到陰影鎖存器中的感測放大器使能信息來自錯誤寄存器346。在步驟580中，頁寄存器120將評估下一列CAD[Y]的寫入數(shù)據(jù)，以查看該數(shù)據(jù)是否需要被編程。在列CAD
為當(dāng)前正處于編程中的列的示例中，下一列是列CAD[1]。步驟578和580可并行執(zhí)行或(以任一順序)相繼執(zhí)行。在一個實施例中，頁寄存器120通過查看錯誤寄存器346中的位來評估是否跳過下一列。如果列的所有對應(yīng)的位都被設(shè)置為0，則沒有數(shù)據(jù)需要被編程至該列中，并且頁寄存器120將推斷該列可被跳過。如果確定下一列可被跳過(步驟582)，則在步驟584中，頁寄存器120將向其它組件(包括狀態(tài)機(jī)306)指出下一列應(yīng)被跳過。在一些實施例中，將數(shù)據(jù)傳送至陰影鎖存器(步驟578)可能由于不再需要而中止。該傳送可能會已經(jīng)完成。如果CAD[Y]是要被編程的最后一列(步驟585)，則過程完成。否則，在步驟586中，變量Y遞增，并且過程循環(huán)回到步驟578。在步驟578的下一迭代中，針對用于后續(xù)列CAD[Y]的數(shù)據(jù)和感測放大器使能信息，加載陰影鎖存器，并且如上所述那樣，所述過程繼續(xù)。步驟578、580、582、584和586的循環(huán)將重復(fù)，直到確定不跳過列為止?？梢钥吹?，當(dāng)頁寄存器120確定列應(yīng)該被跳過時，頁寄存器120在評估下一列之前并不等待當(dāng)前所尋址的列結(jié)束編程。因而，在當(dāng)前數(shù)據(jù)頁正被編程并且不等待該當(dāng)前頁完成編程時，頁寄存器120能評估多個列，直到其發(fā)現(xiàn)要編程的列為止。如果頁寄存器120確定其不應(yīng)跳過列(步驟582)，則在步驟588中，頁寄存器120和狀態(tài)機(jī)306將等待當(dāng)前列(例如CAD [X])完成編程。在當(dāng)前列CAD [X]完成編程之后，在步驟590中，針對當(dāng)前列CAD [X]寫入的數(shù)據(jù)頁將被讀回至頁寄存器120。在步驟592中，狀態(tài)機(jī)306將確定是否存在更多的數(shù)據(jù)集合要編程。如果沒有，則圖14的過程結(jié)束。如果還有數(shù)據(jù)要編程，則變量X被設(shè)置為等于Y，并且所述過程循環(huán)回到步驟574，如上所述那樣繼續(xù)。圖15是示出在步驟574-582的三次迭代期間不同信號的行為的時序圖。在圖 15 中示出的信號包括 SAE、SMI_TL_CPY、SMI_WDXSAE、SMI_CNT_ADR, SMI_TL_RXW、SMI_CAD [4:0]、SMI_TL_WE、SMI_TL_RE、SMI_CAD ARY [4:0]及 PR_SKIP。信號 PR_SKIP 指出頁寄存器120已確定應(yīng)跳過對下一列的編程(見圖14的步驟584)。信號SMI_CAD[4:0]指示正被編程的當(dāng)前列。信號SMI_CADARY[4:0]指示當(dāng)前針對跳過而正進(jìn)行評估的列。因而，SMI_CAD[4:0]類似于圖 14 的 CAD [X]，并且 SMI_CAD ARY [4:0]類似于圖 14 的 CAD [Y]。在圖15的時間TO處，信號SMI_TL_CPY產(chǎn)生脈動。這對應(yīng)于步驟574，這是因為SMI_TL_CPY是用于WDL和SDL將來自WSL和SSL的數(shù)據(jù)拷入的的鎖存器使能信號。在Tl處，SMI_CAD[4:0]變?yōu)槭境鲠槍Υ幊虜?shù)據(jù)的新的列地址(例如CAD1)。列地址的變化類似于圖14中的步驟594。同樣在Tl處，SAE被設(shè)置為高，以開始對于CAD[X](在該情況中為CAD[I])的編程進(jìn)展。SAE將持續(xù)為高，直到T4與T5之間的點。同樣在Tl處，SMI_CADARY [4:0]發(fā)生變化以指出要被評估的下一列，在本示例中，該列是CAD2。SMI_CAD ARY [4:0]的變化對應(yīng)于在步驟576中將Y值設(shè)置為“X+1”。在時間Tl之后不久，針對通過SMI_CAD ARY[4:0](類似于CAD[Y])所尋址的列 加載陰影鎖存器WSL和SSL。因而，在時間Tl之后，信號SMI_TL_WE脈動四次。在所有四個脈沖期間，信號SMI_TL_RXW被設(shè)置為低，以表示寫入數(shù)據(jù)正通過總線PR_0UT傳送。在SMI_TL_WE的第一個和第三個脈沖期間，信號SMI_CNT_ADR被設(shè)置為低，以示出支持電路組400. . . 402。在SMI_TL_WE的第二個和第四個脈沖上，信號SMI_CNT_ADR被設(shè)置為高，以選擇支持電路組410. . . 412。在SMI_TL_WE的前兩個脈沖期間，SMI_WDXSAE為高，指出寫入數(shù)據(jù)正通過總線PR_0UT傳送。在SMI_TL_WE的后兩個脈沖期間，信號SMI_WDATAXSAE被設(shè)置為低，以指出感測放大器使能信息正通過總線PR_0UT從頁寄存器120傳送至感測放大器使能陰影鎖存器SSL。在這四個脈沖期間，頁寄存器并行地評估錯誤寄存器346中的數(shù)據(jù)，以確定列CAD2是否應(yīng)該被跳過。在這個示例中，頁寄存器120確定要被編程到CAD2中的數(shù)據(jù)與已經(jīng)在CAD2中的數(shù)據(jù)相同；因此，可跳過對CAD2的編程。因此，在時間T2處，頁寄存器120將PR_SKIP設(shè)置為高，以指出下一列(CAD2)應(yīng)該被跳過。PR_SKIP被發(fā)送至狀態(tài)機(jī)306。將PR_SKIP設(shè)置為高對應(yīng)于圖14的步驟584。注意，步驟580的評估發(fā)生在Tl和T2之間。在時間T3處，SMI_CAD ARY[4:0]改變，以指出要進(jìn)行估計的下一列。列地址的這個變化類似于在圖14的步驟586中變量Y的遞增。響應(yīng)于列地址的遞增，以針對新的列(CAD3)的數(shù)據(jù)再次加載陰影鎖存器。這樣，對應(yīng)于步驟578，SMI_TL_WE脈動四次。如上所述，在第二個和第四個脈沖期間，SMI_CNT_ADR被設(shè)置為高，而在第一個和第三個脈沖期間，SMI_CNT_ADR被設(shè)置為低。在前兩個脈沖期間，SMI_WDXSAE為高，而在后兩個脈沖期間，該信號為低。在T3和T5之間，頁寄存器120將評估針對CAD3的數(shù)據(jù)，以確定該CAD3是否需要被編程。在這個示例中，頁寄存器120確定在錯誤寄存器346中的信息指出要被編程到CAD3中的數(shù)據(jù)與CAD3中的數(shù)據(jù)匹配，所以可跳過CAD3的編程。這通過在時間T4處抬高PR_SKIP來示出(類似于步驟584)。在時間T5處，PR_SKIP被降低，并且由SMI_CAD ARY[4:0]表示的地址遞增以指示CAD4 (類似于步驟586)。隨后，陰影鎖存器將被加載(類似于步驟578)，如在T5之后不久由SMI_TL_WE的四個脈沖所示。如上所述，在第一個和第三個脈沖期間，SMI_CNT_ADR被設(shè)置為低，而在第二個和第四個脈沖期間，SMI_CNT_ADR為高。在前兩個脈沖期間SMI_WDXSAE為高，而在后兩個脈沖期間，SMI_WDXSAE為低。在T5和T6之間的這個時間段期間，頁寄存器120對針對CAD4的數(shù)據(jù)進(jìn)行評估(見步驟578)。在這個示例中，頁寄存器120確定(基于錯誤寄存器346中的信息)要被編程到CAD4中的數(shù)據(jù)與CAD4中存儲的所有數(shù)據(jù)并不匹配。例如，一個或多個位不同。因此，PR_SKIP保持低并且系統(tǒng)會等待CADO的編程完成(步驟588)。在時間T6處，被編程到CADO中的數(shù)據(jù)被送回至讀鎖存器RL(步驟590)。這由SMI_TL_RE(RL的鎖存器使能信號)的兩個脈沖表明。在SMI_TL_RE的第一個脈沖期間，信號SMI_CNT_ADR為低，而在第二個脈沖期間，SMI_CNT_ADR為高，從而每個支持電路組將具有被發(fā)送至適當(dāng)讀鎖存器RL的數(shù)據(jù)。在SMI_TL_RE上的兩個脈沖的時間期間，信號SMI_TL_RXW被設(shè)置為高，以指示總線PR_0UT[15:0]上的數(shù)據(jù)是從讀鎖存器RL到頁寄存器120的。至?xí)r間T8時，所有讀出數(shù)據(jù)已由頁寄存器120接收，并且被存儲在數(shù)據(jù)寄存器344中。讀出的數(shù)據(jù)將被傳送至陰影寄存器342并且(有可能)被傳送至狀態(tài)機(jī)306和/或控制器134。在時間T6處，CAD4的數(shù)據(jù)(其在陰影寄存器WDL中)被傳送至數(shù)據(jù)鎖存器WSL (類似于步驟574)。在時間T8處，用于編程的當(dāng)前列地址SMI_CAD[4:0]遞增，以指示要被編程的列。在這個示例中，SMI_CAD[4:0]將被設(shè)置為CAD4。此外，在時間T8處，要進(jìn)行評估的列遞增，以使得SMI_CAD ARY[4:0]被設(shè)置為CAD5。隨后這個過程繼續(xù)，如圖14所述。
在所述示例中，存儲條具有32個數(shù)據(jù)塊、32個感測放大器和用于關(guān)聯(lián)塊的32個支持電路組。在這個示例中，總線PR_0UT[15:0]包括16位；因此，在兩個周期中須加載32個鎖存器集合。一旦這兩個加載周期完成，則同時由32個感測放大器對32位進(jìn)行了編程。在另一實施例中，系統(tǒng)可能通過同時使用少于32個感測放大器來嘗試減小功率。例如，系統(tǒng)可能只同時使用32個感測放大器中的16個。在這樣的示例中，需要執(zhí)行兩個編程周期，以針對列而對存儲條中尋址到的所有32位進(jìn)行編程。在列的第一編程周期期間，前16個感測放大器將對其相應(yīng)的位進(jìn)行編程，并且在第二編程周期期間，后16個感測放大器將對其相應(yīng)的位進(jìn)行編程。這兩個編程周期被稱為感測放大器周期。出于本文的目的，感測放大器周期將被簡稱為SAD周期。在另一示例中，系統(tǒng)對于給定的存儲條可能只同時使用8個感測放大器。因此，對于每個列，實施四個SAD周期。在另一示例中，系統(tǒng)可能限于每次只使用4個感測放大器；因此，對于每個列將需要8個SAD周期。在其它實施例中，可使用不同數(shù)量的感測放大器，并且會使用合適數(shù)量的SAD周期。當(dāng)對列的數(shù)據(jù)進(jìn)行評估以確定是否要跳過對該列的編程時，可能有如下情況由于一位或多位數(shù)據(jù)不同于已存儲在存儲器中的數(shù)據(jù)，因而頁寄存器120確定該列不能被跳過。在這些情況中，頁寄存器還可試圖評估每個SAD周期的數(shù)據(jù)，目的在于跳過下述這些SAD周期所述SAD周期具有與已存儲在對應(yīng)存儲器單元中的數(shù)據(jù)匹配的、要被編程的對應(yīng)數(shù)據(jù)位。因此，如果系統(tǒng)確定可跳過整個列，則系統(tǒng)將跳過該列。如果系統(tǒng)確定該列不可被跳過，則系統(tǒng)于是將查看每個SAD周期的數(shù)據(jù)，并且跳過如下這些SAD周期在該SAD周期中要被編程的對應(yīng)數(shù)據(jù)與存儲在存儲器單元中的對應(yīng)數(shù)據(jù)匹配。圖16示出了描述這種過程的流程圖。在圖16的示例過程中，假設(shè)每個塊具有32個列；因此，信號SMI_CAD[4:0]將尋址CAD0-CAD31。此外，對于每個列，具有四個SAD周期SAD1、SAD2、SAD3和SAD4。在圖16的步驟640中，執(zhí)行初始的一組步驟，包括執(zhí)行圖14的步驟560-574。此外，變量b被初始化為1，變量n被初始化為0，并且SM_CECK被設(shè)置為I。變量b被用來指示當(dāng)前SAD周期。變量n被用來指示當(dāng)前CAD周期或列地址。變量SMI_CHECK被用來指示是否對列(CAD)的跳過或SAD的跳過進(jìn)行評估。在步驟642中，系統(tǒng)將對當(dāng)前列的當(dāng)前SAD周期執(zhí)行編程操作。如圖16所示，系統(tǒng)將執(zhí)行關(guān)于CAD(n)的SAD(b)的編程。在步驟644中，確定是否變量SMI_CHECK = I。如果是，則過程在步驟660繼續(xù)。如果不是，則過程繼續(xù)至步驟680。在新的列開始時，SMI_CHECK將被設(shè)置為1，以使得首先評估列跳過。如果列跳過評估指示該列不應(yīng)該被跳過，則SMI_CHECK將被設(shè)置為0，以使得可對SAD周期跳過進(jìn)行估計。在以上論述中，由于這是進(jìn)行檢查的第一列，并且所述過程處于列檢查的開始，所以SMI_CHECK被設(shè)置為I并且圖16的過程將繼續(xù)至步驟660。在步驟660中，變量m將被設(shè)置為n+1。頁寄存器120將評估是否跳過下一列，頁寄存器120將評估CAD (m),其中m = n+1,并且n是當(dāng)前的列地址。如上所述，步驟660通過頁寄存器120檢查錯誤寄存器346來執(zhí)行。在步驟664中，針對下一列CAD (m)，寫入數(shù)據(jù)從數(shù)據(jù)寄存器304傳送至合適的寫入陰影寄存器WSL。在一個實施例中，步驟660和664被 同時執(zhí)行。在其它實施例中，它們以任一順序被相繼執(zhí)行。變量d(下面描述)被初始化為I。如果頁寄存器120確定下一列應(yīng)該被跳過(步驟666)，則在步驟668中，頁寄存器120將向其它組件(包括狀態(tài)機(jī)306)指示下一列應(yīng)該被跳過。如果CAD(m)是要被編程的最后一列(步驟669)，則過程完成；否則在步驟670中變量m(列地址)遞增，并且所述過程循環(huán)回到步驟660以評估是否跳過下一列。例如，如果步驟660正評估CADl并且頁寄存器120確定該CADl應(yīng)該被跳過，則當(dāng)所述過程循環(huán)回到步驟660時，頁寄存器將評估是否跳過列CAD2。頁寄存器120會在無需等待當(dāng)前列結(jié)束編程的情況下繼續(xù)對列進(jìn)行評估，直到不應(yīng)該被跳過的列為止。當(dāng)頁寄存器120確定列不應(yīng)該被跳過時￠60)，則在步驟670中變量SMI_CHECK被重置為0(自從步驟666)，并且過程繼續(xù)至步驟680。在此處，確定下一列不能被跳過。在步驟680中，頁寄存器120將評估是否要跳過下一 SAD周期。下一 SAD周期被記為CAD (m)的SAD (d)。步驟680包括比較與SAD周期SAD (d)的感測放大器關(guān)聯(lián)的、錯誤寄存器346的合適的位。在步驟682中，用于CAD(m)的SAD(d)的感測放大器使能信息被傳送至感測放大器使能陰影鎖存器SSL。在一個實施例中，所有SSL鎖存器將接收數(shù)據(jù)。然而，該數(shù)據(jù)將指示不針對在CAD (m)的SAD(d)的所選一組感測放大器中沒有的鎖存器進(jìn)行編程。在一個實施例中，步驟680和682可被同時執(zhí)行。在其它實施例中，它們可以任一順序相繼執(zhí)行。如果下一 SAD周期應(yīng)該被跳過(步驟684)，則在步驟695中頁寄存器向其它組件指出下一 SAD周期應(yīng)該被跳過。在一些實施例中，不需要步驟695。在步驟696中，確定CAD(m)的SAD(d) ( S卩，要被跳過的SAD周期)是否是列CAD(m)的最后SAD周期。如果SAD (d)是列CAD (m)的最后SAD周期，則在步驟697中確定CAD (m)是否為要被編程的最后一列。如果CAD(m)是要被編程的最后一列，則過程完成；否則，在步驟699中變量被設(shè)置為n = m、b = I、并且SMI_CHECK = I。這具有遞增至下一列的第一 SAD周期的效果。在步驟699之后，所述過程繼續(xù)至步驟644。如果在步驟696中確定SAD (d)不是列CAD (m)的最后SAD周期，則在步驟698中d被遞增I以尋址列CAD (m)的下一 SAD周期。在步驟698之后，過程繼續(xù)至步驟680，并且評估下一 SAD周期。
如果下一 SAD周期不應(yīng)該被跳過(步驟684)，則在步驟6896中，系統(tǒng)將等待正被編程的當(dāng)前SAD周期完成編程。在步驟690中，在陰影鎖存器SSL和WSL中的感測放大器使能信息和寫入數(shù)據(jù)將被傳送至數(shù)據(jù)鎖存器SDL和WDL。此外，變量將被設(shè)置為如下n =m、b = d、d = d+1 (在設(shè)置b = d之后)。如果在步驟680的前一迭代中剛剛評估的SAD周期是列的最后SAD周期，則過程繼續(xù)至步驟694，并且變量SMI_CHECK被設(shè)置為1，以使得系統(tǒng)將考慮下一列。如果在步驟680的前一迭代中評估的SAD周期不是當(dāng)前列的最后SAD周期，則在步驟692處的過程將繼續(xù)至步驟642，以編程下一 SAD周期。在步驟694之后，過程還將繼續(xù)至步驟642以編程下一 SAD周期。圖17是描述關(guān)于圖16所示過程的一個示例實施方案的不同信號的行為的時序圖。更具體地，圖17的信號圖示示出了關(guān)于一個特定列的表現(xiàn)，包括步驟660-670的一次迭代以及步驟680-684的四次迭代。在這個示例中，當(dāng)針對列CADl的SAD周期SAD4正對數(shù)據(jù)編程時，系統(tǒng)評估是否跳過列CAD2和列CAD2的四個SAD周期。作為這個示例的一部分，系統(tǒng)確定跳過SADlJjfeS SAD2并且對列CAD2的SAD3編程。 圖 17 示出下面信號的行為SAE、SMI_TL_CPY、SMI_WDXSAE、SMI_CNT_ADR、SMI_TL_RXW、SMI_CAD[4:0]、SMI_TL_WE、SMI_RL_WE、SMI_CAD ARY[4:0]、PR_SKIP、SMI_CHECK和 SMI_SAD ARY[1:0] 0信號SMI_SAD ARY[1:0]指出正針對跳過而進(jìn)行評估的SAD周期。在圖17的時間TO處，SMI_TL_CPY產(chǎn)生脈動以指出來自陰影鎖存器的數(shù)據(jù)被傳送至數(shù)據(jù)鎖存器(WSL和SSL至WDL和SDL)。這個脈沖是步驟690針對將要被編程的當(dāng)前列的表現(xiàn)的一部分。在這個示例中，當(dāng)前列是CADl。在步驟Tl，SAE被抬高以開始對于CADl的SAD4的編程過程(見步驟642)。在Tl之后，執(zhí)行圖16的步驟660，并且頁寄存器120將評估是否跳過下一列。因為SMI_CHECK為高，所以執(zhí)行步驟660。在Tl之后，SMI_TL_WE脈動兩次，以使得寫入數(shù)據(jù)可被傳送至陰影鎖存器WSL，作為步驟664的一部分。在這個示例中，頁寄存器120將確定下一列(CAD2——如SMI_CAD ARY[4:0]所示)不應(yīng)該被跳過。因此，SMI_CHECK為低(步驟670的一部分)并且頁寄存器120將評估CAD2的SADl是否應(yīng)該被跳過。在對CAD2的SADI進(jìn)行估計期間，信號SMI_TL_WE脈動兩次(就在時間T2之后)以將感測放大器使能信息從頁寄存器120傳送至感測放大器使能陰影鎖存器SSL。在第一脈沖期間，SMI_CNT_ADR為低，而在該對脈沖的第二脈沖期間，SMI_CNT_ADR為高。在這個示例中，頁寄存器120確定SADl應(yīng)該被跳過；因此PR_SKIP被設(shè)置為高(作為步驟695的一部分)，并且頁寄存器于是將評估SAD2。因而，在時間T4處，SMI_SAD ARY[1:0]被變?yōu)镾AD2 (類似于步驟698)。在T4之后，頁寄存器將評估SAD2是否應(yīng)被跳過。當(dāng)評估SAD2時，感測放大器使能信息將被傳送至陰影鎖存器SSL，如由T4時開始的SMI_TL_WE上的兩個脈沖所表明的那樣。用于SAD2的感測放大器使能數(shù)據(jù)將改寫用于SADl的感測放大器使能數(shù)據(jù)。在這個示例中，頁寄存器120將確定SAD2應(yīng)該被跳過；因此，在時間T5處PR_SKIP被抬高(步驟695)。盡管圖17示出SMI_TL_WE的兩個脈沖，但在一些實施例中，當(dāng)維持PR_SKIP時傳送將被中止。在T6處，SMI_SAD ARY [1:0]將遞增至下一 SAD周期，即SAD3，并且頁寄存器120將評估SAD3以確定是否跳過SAD3的編程。當(dāng)進(jìn)行評估時，SAD3的感測放大器使能信息將從頁寄存器120被傳送至感測放大器使能陰影鎖存器SSLJnS T4處開始的SMI_TL_WE上的兩個脈沖所表明的那樣。SAD3的感測放大器使能信息將改寫存儲在SSL中的SAD2的感測放大器使能信息。在這個示例中，頁寄存器120將確定針對SAD3的編程不應(yīng)該被跳過；因此，PR.SKIP在T6之后將保持低。在確定SAD3應(yīng)該被編程之后，系統(tǒng)將等待編程完成，該編程完成發(fā)生在T7之后不久。在時間T8處，(用于對SAD3編程的)數(shù)據(jù)從陰影鎖存器WSL和SSL發(fā)送至數(shù)據(jù)鎖存器WDL和SDL，如在SMI_TL_CPY上的脈沖所示。在時間T9處，SAE被抬高以開始針對SAD2的SAD3的編程過程(見圖16的步驟642)。在T9之后并且在對SAD2的SAD3編程時，頁寄存器120將評估是否跳過CAD2的SAD4。同時，將針對SAD4傳送感測放大器使能信息，如在時間T9之后SMI_TL_WE上的兩個脈沖所示。在這個示例中，頁寄存器確定跳過SAD4，并且PR_SKIP在T9和TlO之間維持為高。一個實施例包括襯底；布置在襯底的一部分上方的非易失性存儲元件的單片式三維存儲器陣列；與非易失性存儲元件通信的多個感測放大器；與所述感測放大器通信的 多個臨時存儲裝置；與所述臨時存儲裝置通信的頁寄存器；以及一個或多個控制電路。該一個或多個控制電路與頁寄存器、臨時存儲裝置和感測放大器通信。臨時存儲裝置被布置在襯底上、在單片式三維存儲器陣列的下方。感測放大器被布置在襯底上、在單片式三維存儲器陣列的下方。頁寄存器被布置在襯底上、在未處于單片式三維存儲器陣列下方的區(qū)域中。一個實施例包括襯底；布置在襯底上方的多個非易失性存儲元件；與非易失性存儲元件通信的多個感測放大器；與感測放大器通信的多個臨時存儲裝置；與臨時存儲裝置和感測放大器通信的一個或多個控制電路；以及與臨時存儲裝置和一個或多個控制電路通信的中間寄存器。中間寄存器被布置在襯底上、在未處于非易失性存儲裝置下方的區(qū)域中。臨時存儲裝置被布置在襯底上、在非易失性存儲元件下方。感測放大器被布置在襯底上、在非易失性存儲元件下方。響應(yīng)于所述一個或多個控制電路，由感測放大器從非易失性存儲元件讀出的數(shù)據(jù)被傳送至臨時存儲裝置，并隨后被傳送至中間寄存器。響應(yīng)于所述一個或多個控制電路，要被編程到非易失性存儲元件中的數(shù)據(jù)從中間寄存器被傳送至臨時存儲裝置。一個實施例包括布置在襯底的一部分上方的非易失性存儲元件的單片式三維存儲器；與非易失性存儲元件通信的多個感測放大器；與感測放大器通信的多個臨時存儲裝置；與臨時存儲裝置和感測放大器通信的一個或多個控制電路；與臨時存儲裝置和一個或多個控制電路通信的頁寄存器；以及在頁寄存器與臨時存儲裝置之間的雙向數(shù)據(jù)總線。對于特定感測放大器，臨時存儲裝置中用于存儲該特定感測放大器的編程數(shù)據(jù)的存儲裝置與臨時存儲裝置中用于存儲該特定感測放大器的讀出數(shù)據(jù)的存儲裝置使用雙向數(shù)據(jù)總線的同一位。響應(yīng)于一個或多個控制電路，由感測放大器從非易失性存儲元件讀出的數(shù)據(jù)被傳送至臨時存儲裝置，并隨后經(jīng)由雙向數(shù)據(jù)總線而傳送至頁寄存器。響應(yīng)于一個或多個控制電路，要被編程到非易失性存儲元件中的數(shù)據(jù)經(jīng)由雙向數(shù)據(jù)總線從頁寄存器被傳送至臨時存儲裝置。一個實施例包括接收數(shù)據(jù)和存儲該數(shù)據(jù)的請求；將數(shù)據(jù)傳送至在襯底上但不在非易失性存儲元件的單片式三維存儲器下方(其中單片式三維存儲器在襯底上方)的中間寄存器，將數(shù)據(jù)從中間寄存器傳送至在襯底上且在單片式三維存儲器下方的臨時存儲裝置；將數(shù)據(jù)從臨時存儲裝置傳送至在襯底上且在單片式三維存儲器下方的多個感測放大器；并且基于在感測放大器中的數(shù)據(jù)對非易失性存儲元件的子集進(jìn)行編程。上文中提供了具體描述以用于進(jìn)行闡述和說明。但并非要窮舉或者將本發(fā)明限于所公開的精確形式。根據(jù)以上教導(dǎo)，可實現(xiàn)很多修改和變型。上述實施例被選取用于最佳地解釋本發(fā)明的原理及其實際應(yīng)用，從而使得本領(lǐng)域技術(shù)人員能夠以不同的實施例并利用 適于特定預(yù)期用途的不同變型來最佳地利用本發(fā)明。本發(fā)明的范圍要由所附權(quán)利要求來定義。
權(quán)利要求
1.一種非易失性存儲裝置，包括 襯底； 布置在所述襯底的一部分上方的非易失性存儲元件的單片式三維存儲器陣列； 與所述非易失性存儲元件通信的多個感測放大器，所述感測放大器被布置在所述襯底上、在所述單片式三維存儲器陣列下方； 與所述感測放大器通信的多個臨時存儲裝置，所述臨時存儲裝置被布置在所述襯底上、在所述單片式三維存儲器陣列下方； 與所述臨時存儲裝置通信的頁寄存器，所述頁寄存器被布置在所述襯底上、在未處于所述單片式三維存儲器陣列下方的區(qū)域中；以及 與所述頁寄存器、所述臨時存儲裝置和所述感測放大器通信的一個或多個控制電路。
2.根據(jù)權(quán)利要求I所述的非易失性存儲裝置，還包括 在所述頁寄存器與所述臨時存儲裝置之間的雙向數(shù)據(jù)總線，對于特定感測放大器，所述臨時存儲裝置中用于存儲該特定感測放大器的編程數(shù)據(jù)的第一存儲裝置與所述臨時存儲裝置中用于存儲該特定感測放大器的讀出數(shù)據(jù)的第二存儲裝置，利用所述雙向數(shù)據(jù)總線中的同一個位通信。
3.根據(jù)權(quán)利要求2所述的非易失性存儲裝置，其中 所述臨時存儲裝置還包括第三存儲裝置，所述第三存儲裝置用于存儲針對所述特定感測放大器的編程信息；并且 所述第三存儲裝置使用所述雙向數(shù)據(jù)總線的所述同一個位。
4.根據(jù)權(quán)利要求3所述的非易失性存儲裝置，其中 所述臨時存儲裝置還包括用于存儲針對所述特定感測放大器的編程數(shù)據(jù)的第四存儲裝置，以及用于存儲針對所述特定感測放大器的編程信息的第五存儲裝置； 所述第二存儲裝置與所述雙向數(shù)據(jù)總線的所述同一個位和所述特定感測放大器通f目; 所述第一存儲裝置與所述雙向數(shù)據(jù)總線的所述同一個位和所述第四存儲裝置通信； 所述第三存儲裝置與所述雙向數(shù)據(jù)總線的所述同一個位和所述第五存儲裝置通信； 所述第四存儲裝置與所述特定感測放大器通信；并且 所述第五存儲裝置與所述特定感測放大器通信。
5.根據(jù)權(quán)利要求4所述的非易失性存儲裝置，其中 所述第一存儲裝置、所述第二存儲裝置、所述第三存儲裝置、所述第四存儲裝置、以及所述第五存儲裝置是從所述一個或多個控制電路接收控制信號的鎖存器。
6.根據(jù)權(quán)利要求4或5所述的非易失性存儲裝置，其中 所述臨時存儲裝置包括解碼電路，所述解碼電路將數(shù)據(jù)發(fā)送至所述雙向數(shù)據(jù)總線以及發(fā)送來自所述雙向數(shù)據(jù)總線的數(shù)據(jù)。
7.根據(jù)權(quán)利要求I所述的非易失性存儲裝置，還包括 在所述頁寄存器與所述臨時存儲裝置的多個存儲裝置之間的雙向數(shù)據(jù)總線，所述多個感測放大器包括第一感測放大器集合，所述第一感測放大器集合中的每個感測放大器與所述多個存儲裝置的不同子集關(guān)聯(lián)，所述多個存儲裝置的每個子集與雙向數(shù)據(jù)總線的一個位通信，以使得所述多個存儲裝置的每個子集中超過一個的存儲裝置與所述雙向數(shù)據(jù)總線的所述同一個位通信。
8.根據(jù)權(quán)利要求I所述的非易失性存儲裝置，還包括 與所述頁寄存器通信的多個雙向數(shù)據(jù)總線，所述非易失性存儲元件被布置成組，每組非易失性存儲元件與所述感測放大器的不同子集關(guān)聯(lián)，感測放大器的每個子集與所述雙向數(shù)據(jù)總線中的一個關(guān)聯(lián)，感測放大器的每個子集與所述臨時存儲裝置的子集通信；所述臨時存儲元件的每個子集和與所述臨時存儲裝置的相應(yīng)子集通信的感測放大器的子集所關(guān)聯(lián)的雙向數(shù)據(jù)總線通信。
9.根據(jù)權(quán)利要求I所述的非易失性存儲裝置，還包括 與所述頁寄存器和所述臨時存儲裝置通信的雙向數(shù)據(jù)總線，所述頁寄存器存儲用于所述三維存儲器陣列的數(shù)據(jù)頁，所述頁寄存器將所述數(shù)據(jù)頁的一部分經(jīng)由所述雙向總線傳送至所述臨時存儲裝置，并且所述雙向總線具有比感測放大器的數(shù)量更小的寬度。
10.根據(jù)權(quán)利要求I至9中的任一項所述的非易失性存儲裝置，其中 所述非易失性存儲元件是可逆電阻切換元件。
11.一種操作非易失性存儲的方法，包括 接收數(shù)據(jù)和存儲所述數(shù)據(jù)的請求； 將所述數(shù)據(jù)傳送至在襯底上而不在非易失性存儲元件的單片式三維存儲器下方的中間寄存器中，所述單片式三維存儲器在所述襯底上方； 將所述數(shù)據(jù)從所述中間寄存器傳送至在所述襯底上且在所述單片式三維存儲器下方的臨時存儲裝置； 將所述數(shù)據(jù)從所述臨時存儲裝置傳送至在所述襯底上且在所述單片式三維存儲器下方的多個感測放大器；并且 基于在所述感測放大器中的數(shù)據(jù)對所述非易失性存儲元件的子集編程。
12.根據(jù)權(quán)利要求11所述的方法，其中 在控制器處接收所述數(shù)據(jù)和存儲數(shù)據(jù)的請求； 將所述數(shù)據(jù)傳送至所述中間寄存器包括將所述數(shù)據(jù)從所述控制器傳送至頁寄存器；并且 所述控制器不在所述襯底上。
13.根據(jù)權(quán)利要求11或12所述的方法，其中 將所述數(shù)據(jù)從所述中間寄存器傳送至臨時存儲裝置包括提前至少一個周期將所述數(shù)據(jù)通過雙向數(shù)據(jù)總線傳送至陰影存儲裝置，并且隨后將所述數(shù)據(jù)從所述陰影存儲裝置傳送至與所述感測放大器通信的數(shù)據(jù)存儲裝置。
14.根據(jù)權(quán)利要求13所述的方法，其中 所述編程包括經(jīng)由所述臨時存儲裝置和所述雙向數(shù)據(jù)總線將來自所述感測放大器的數(shù)據(jù)發(fā)回到所述中間寄存器。
15.根據(jù)權(quán)利要求1至15中的任一項所述的方法，其中 所述中間寄存器存儲用于所述三維存儲器的數(shù)據(jù)頁；并且 將所述數(shù)據(jù)從所述中間寄存器傳送至所述臨時存儲裝置包括傳送所述數(shù)據(jù)頁的一部分。
全文摘要
非易失性存儲裝置包括襯底，在襯底的一部分上方的非易失性存儲元件的單片式三維存儲器陣列，與非易失性存儲元件通信的多個感測放大器，與感測放大器通信的多個臨時存儲裝置，與臨時存儲裝置通信的頁寄存器及一個或多個控制電路。一個或多個控制電路與頁寄存器、臨時存儲裝置和感測放大器通信。感測放大器在襯底上、單片式三維存儲器陣列下方。臨時存儲裝置在襯底上、單片式三維存儲器陣列下方。頁寄存器在襯底上、在未處于單片式三維存儲器陣列下方的區(qū)域中。響應(yīng)于一個或多個控制電路，感測放大器從非易失性存儲元件讀出的數(shù)據(jù)被傳送至臨時存儲裝置，隨后傳送至頁寄存器。響應(yīng)于一個或多個控制電路，待編程到非易失性存儲元件中的數(shù)據(jù)從頁寄存器傳送至臨時存儲裝置。
文檔編號G11C13/00GK102754160SQ201080056156
公開日2012年10月24日 申請日期2010年12月13日 優(yōu)先權(quán)日2009年12月15日
發(fā)明者劉滋易, 盧卡·法索利, 張宇恒, 戈皮納特·巴拉科瑞斯南, 杰弗里·庫恩·伊·李 申請人:桑迪士克3D公司