專(zhuān)利名稱(chēng)：P型mos存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器設(shè)計(jì)領(lǐng)域，更具體地說(shuō)，涉及一種閃存存儲(chǔ)器中使用的P型MOS 存儲(chǔ)單元。
背景技術(shù)：
在存儲(chǔ)器(尤其是閃存)的設(shè)計(jì)中，對(duì)組成存儲(chǔ)器的存儲(chǔ)單元的設(shè)計(jì)是一個(gè)很重 要的環(huán)節(jié)；原因在于，存儲(chǔ)單元的性能決定了存儲(chǔ)器總體性能，并且存儲(chǔ)單元的尺寸也覺(jué)得 了存儲(chǔ)器總體尺寸。現(xiàn)有技術(shù)提出了一種如圖1所示的P型存儲(chǔ)單元的結(jié)構(gòu)，該P(yáng)型存儲(chǔ)單元的結(jié)構(gòu) 具有尺寸較小的優(yōu)點(diǎn)。其中，存儲(chǔ)單元包括布置在襯底P-Sub中的N阱中的源極有源區(qū)S、 中間有源區(qū)D*、漏極有源區(qū)D ；并且在源極有源區(qū)S和中間有源區(qū)D*之間的區(qū)域的上部布 置了浮柵極re和控制柵極CG，在中間有源區(qū)D*和漏極有源區(qū)D之間的區(qū)域的上部布置了 選擇柵極SG，并且選擇柵極SG與字線連接，而漏極有源區(qū)D與位線BL連接。圖2示出了在編程時(shí)選擇了圖1所示的P型存儲(chǔ)單元的情況的示意圖，在此狀態(tài) 下，字線和位線均被選擇，圖中從中間有源區(qū)D*至浮柵極re的斜線箭頭表示了通過(guò)能帶隧 穿感應(yīng)熱電子注入來(lái)進(jìn)行編程的狀態(tài)。其中，在控制柵極CG上施加了 8V的正向電壓+HV， 在選擇柵極SG上施加了 -8V的負(fù)向電壓-HV，在位線BL上施加了 -6V的負(fù)向電壓-HV。圖3示出了在編程時(shí)未選擇圖1所示的P型存儲(chǔ)單元的情況的示意圖。其中，在 控制柵極CG上施加了 8V的正向電壓+HV，在選擇柵極SG上施加了 OV的電壓，在位線BL上 施加了 -6V的負(fù)向電壓-HV。圖4示出了對(duì)圖1所示的P型存儲(chǔ)單元進(jìn)行電擦除的示意圖。其中，在控制柵極 CG上施加了 -9V的負(fù)向電壓-HV，在選擇柵極SG上施加了 IOV的正向電壓HV，在位線BL上 施加了 IOV的正向電壓HV，并且襯底和源極均接IOV的正向電壓HV。圖5示出了對(duì)圖1所示的P型存儲(chǔ)單元進(jìn)行讀取的示意圖。其中，在控制柵極CG 上施加了 -1. 3V的負(fù)向電壓-HV，在選擇柵極SG上施加了 -1. 5V的負(fù)向電壓-HV，在位線BL 上施加了 -2V的負(fù)向電壓-HV，并且襯底和源極均接IOV的正向電壓HV。上文僅示例性地說(shuō)明了現(xiàn)有技術(shù)的存儲(chǔ)單元結(jié)構(gòu)，實(shí)際上可以從網(wǎng)絡(luò)連 接 http://www.chingistek.com/resource_center/docs/pFLASH % 20Memory % 20Architecture% 20Advantage s% 202003% 2Epdf 獲得該P(yáng)型存儲(chǔ)單元的進(jìn)一步的細(xì)節(jié)。上述P型存儲(chǔ)單元結(jié)構(gòu)還是存在一些缺點(diǎn)，或者說(shuō)需要改進(jìn)的方面。具體地說(shuō)，在 存儲(chǔ)單元的實(shí)際工作過(guò)程中，由于源極有源區(qū)D與位線BL接通，當(dāng)位線BL上施加較大電壓 時(shí)，與位線BL相鄰的選擇柵極SG下的導(dǎo)電溝道會(huì)不期望地導(dǎo)通；為了避免這種擾動(dòng)所帶來(lái) 的選擇柵極SG下的導(dǎo)電溝道不期望地被導(dǎo)通，從而避免存儲(chǔ)單元的失效或者誤操作，通常 需要將選擇柵極SG下的柵極氧化層做得較厚，和/或增大選擇柵極SG的長(zhǎng)度以增大導(dǎo)電 溝道的長(zhǎng)度。這樣，就不可避免地增大了存儲(chǔ)單元的尺寸，而且上述干擾還會(huì)影響存儲(chǔ)單元 的性能。

發(fā)明內(nèi)容
因此，本發(fā)明的一個(gè)目的是提供一種能夠克服干擾并減小存儲(chǔ)單元尺寸的P型存 儲(chǔ)單元結(jié)構(gòu)。根據(jù)本發(fā)明，提供了一種P型MOS存儲(chǔ)單元包括在襯底中依次布置的源極有源 區(qū)、柵極有源區(qū)、以及漏極有源區(qū)；在從源極有源區(qū)至漏極有源區(qū)的方向上，在襯底上依次 布置第一浮柵極、選擇柵極、以及第二浮柵極；布置在第一浮柵極上的第一控制柵極；以及 布置在第二浮柵極上的第二控制柵極。這樣，位線不再與選擇柵極相鄰，而是與相疊的浮柵極和控制柵極相鄰，并且消除 了中間有源區(qū)；從而器件尺寸大大減小。而且，相疊的浮柵極和控制柵極下面的導(dǎo)電溝道不 會(huì)像單個(gè)選擇柵極下的導(dǎo)電溝道那樣容易受到位線電壓的影響，從而無(wú)需將柵極氧化層做 的很厚，也無(wú)需與位線相鄰的柵極下的導(dǎo)電溝道做得很長(zhǎng)，從而進(jìn)一步減小了尺寸，而且器 件性能不會(huì)受到位線上的電壓的影響。此外，由于左右兩邊的存儲(chǔ)器件共用一個(gè)選擇柵極， 因此進(jìn)一步減小了單元存儲(chǔ)空間所需要的芯片面積。在上述P型MOS存儲(chǔ)單元中，第一浮柵極、第一控制柵極、選擇柵極、第二浮柵極以 及第二控制柵極布置在所述柵極有源區(qū)上方。在上述P型MOS存儲(chǔ)單元中，所述源極有源區(qū)與存儲(chǔ)器的第一位線電連接。在上述P型MOS存儲(chǔ)單元中，所述漏極有源區(qū)與存儲(chǔ)器的第二位線電連接。在上述P型MOS存儲(chǔ)單元中，所述第一控制柵極與存儲(chǔ)器的第一字線電連接。在上述P型MOS存儲(chǔ)單元中，所述第二控制柵極與存儲(chǔ)器的第二字線電連接。在上述P型MOS存儲(chǔ)單元中，所述源極有源區(qū)為P型摻雜的區(qū)域，所述柵極有源區(qū) 為N型摻雜的區(qū)域，以及所述漏極有源區(qū)為P型摻雜的區(qū)域。在上述P型MOS存儲(chǔ)單元中，所述襯底為P型襯底，并且源極有源區(qū)、柵極有源區(qū)、 以及漏極有源區(qū)被布置在所述P型襯底中的N阱中?；蛘呖蛇x地，所述襯底為N型襯底，并 且源極有源區(qū)、柵極有源區(qū)、以及漏極有源區(qū)被直接布置在所述N型襯底中。在上述P型MOS存儲(chǔ)單元中，所述P型MOS存儲(chǔ)單元被有利地用于閃存存儲(chǔ)器。


圖1示出了現(xiàn)有技術(shù)中的P型存儲(chǔ)單元的結(jié)構(gòu)的示意圖。圖2示出了在編程時(shí)選擇了圖1所示的P型存儲(chǔ)單元的情況的示意圖。圖3示出了在編程時(shí)未選擇圖1所示的P型存儲(chǔ)單元的情況的示意圖。圖4示出了對(duì)圖1所示的P型存儲(chǔ)單元進(jìn)行電擦除的示意圖。圖5示出了對(duì)圖1所示的P型存儲(chǔ)單元進(jìn)行讀取的示意圖。圖6示出了根據(jù)本發(fā)明實(shí)施例的P型存儲(chǔ)單元的結(jié)構(gòu)的示意圖。圖7示出了在對(duì)圖6所示的P型存儲(chǔ)單元進(jìn)行編程的情況的示意圖。圖8示出了對(duì)圖6所示的P型存儲(chǔ)單元進(jìn)行電擦除的示意圖。圖9示出了對(duì)圖6所示的P型存儲(chǔ)單元進(jìn)行讀取的示意圖。需要說(shuō)明的是，附圖用于說(shuō)明本發(fā)明，而非限制本發(fā)明。
具體實(shí)施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對(duì)本發(fā)明的內(nèi) 容進(jìn)行詳細(xì)描述。圖6示出了根據(jù)本發(fā)明實(shí)施例的P型存儲(chǔ)單元的結(jié)構(gòu)的示意圖。如圖6所示，P型MOS存儲(chǔ)單元包括在襯底P-Sub中依次布置的源極有源區(qū)S、 柵極有源區(qū)、以及漏極有源區(qū)D ；即源極有源區(qū)S與漏極有源區(qū)D之間的區(qū)域就是柵極有源 區(qū)。所述源極有源區(qū)S為P型摻雜的區(qū)域，所述柵極有源區(qū)為N型摻雜的區(qū)域，以及所述漏 極有源區(qū)D為P型摻雜的區(qū)域。具體地說(shuō)，在圖6中，所述襯底為P型襯底，并且源極有源區(qū)S、柵極有源區(qū)、以及漏 極有源區(qū)D被布置在所述P型襯底中的N阱N-well中。在從源極有源區(qū)S至漏極有源區(qū)D的方向上(即圖8的從左到右的方向上)，在襯 底P-Sub上依次布置第一浮柵極FG_L、選擇柵極SG、以及第二浮柵極FG_R ；布置在第一浮 柵極FG_L上的第一控制柵極CG_L ；以及布置在第二浮柵極FG_R上的第二控制柵極CG_R。 從圖中可以看出，第一浮柵極FG_L、第一控制柵極CG-_L、選擇柵極SG、第二浮柵極FG_R以 及第二控制柵極CG_R基本上布置在所述柵極有源區(qū)上方。在將上述P型MOS存儲(chǔ)單元應(yīng)用至存儲(chǔ)器作為存儲(chǔ)單元時(shí)，使得源極有源區(qū)S與 存儲(chǔ)器的第一位線BL_L電連接，使得漏極有源區(qū)D與存儲(chǔ)器的第二位線BL_R電連接，并且 使得第一控制柵極CG_L與存儲(chǔ)器的第一字線電連接，同時(shí)使得第二控制柵極與存儲(chǔ)器的 第二字線電連接。由此可以看出，與圖1所示的現(xiàn)有技術(shù)中的P型存儲(chǔ)單元不同的是，在該結(jié)構(gòu)中， 位線(第一位線BL_L或第二位線BL_R)不再與選擇柵極SG相鄰，而是與相疊的浮柵極和 控制柵極相鄰(具體地說(shuō)，第一位線BL_L鄰近第一控制柵極CG_L和第一浮柵極FG_L，而第 二位線BL_R鄰近第二控制柵極CG_R和第二浮柵極FG_R)，并且消除了中間有源區(qū)；從而器 件尺寸大大減小。而且，相疊的第一控制柵極CG_L和第一浮柵極FG_L以及相疊的第二控制柵極CG_ R和第二浮柵極FG_R下面的導(dǎo)電溝道不會(huì)像單個(gè)選擇柵極SG下的導(dǎo)電溝道那樣容易受到 位線電壓的影響，從而無(wú)需將柵極氧化層做的很厚，也無(wú)需與位線BL相鄰的柵極下的導(dǎo)電 溝道做得很長(zhǎng)，從而進(jìn)一步減小了尺寸，而且器件性能不會(huì)受到第一位線BL_L和第二位線 BL_R上的電壓的影響。此外，由于由源極有源區(qū)S、第一控制柵極CG_L、第一浮柵極FG_L以及選擇柵極SG 所組成的左邊的存儲(chǔ)器件以及由選擇柵極SG、第二控制柵極CG_R、第二浮柵極FG_R和漏極 有源區(qū)D所組成的右邊的存儲(chǔ)器件共用一個(gè)選擇柵極，因此進(jìn)一步減小了單元存儲(chǔ)空間所 需要的芯片面積。下面進(jìn)一步以示例的方式說(shuō)明對(duì)圖1所示的P型存儲(chǔ)單元進(jìn)行編程、電擦除以及 讀取的情況。圖7示出了在對(duì)圖6所示的P型存儲(chǔ)單元進(jìn)行編程的情況的示意圖。其中，第一位 線BL_L和襯底接參考電壓Vccint，第一控制柵極CG_L接電壓VCCint-3V，選擇柵極SG接參 考電壓Vccint，第二控制柵極CG_R接電壓Vccint+8V，第二位線BL_R接電壓Vccint-6. IV。 其中，參考電壓Vccint可能基本上為0V。
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可以看出，在圖7中，由選擇柵極SG、第二控制柵極CG_R、第二浮柵極re__R和漏 極有源區(qū)D所組成的右邊的存儲(chǔ)器件被選擇，而由源極有源區(qū)S、第一控制柵極CG_L、第一 浮柵極FG_L以及選擇柵極SG所組成的左邊的存儲(chǔ)器件未被選擇。也就是說(shuō)，在此情況下， 第二浮柵極存入了數(shù)據(jù)，而第一浮柵極FG_L中未存入數(shù)據(jù)。由此可以看出，實(shí)際上， 完全可以實(shí)現(xiàn)對(duì)圖6所示的P型存儲(chǔ)單元中的左邊的存儲(chǔ)器件和右邊的存儲(chǔ)器件進(jìn)行獨(dú)立 編程。圖8示出了對(duì)圖6所示的P型存儲(chǔ)單元進(jìn)行電擦除的示意圖。其中，選擇柵極 SG、第一位線BL_L和第二位線BL_R接IOV電壓，第一控制柵極CG_L和第二控制柵極CG_R 接-8V的電壓，襯底接IOV電壓。由此，可以實(shí)現(xiàn)對(duì)所示的P型存儲(chǔ)單元進(jìn)行電擦除。圖9示出了對(duì)圖6所示的P型存儲(chǔ)單元進(jìn)行讀取的示意圖。其中，第一位線BL_L 接電壓值Vcc-1. 2V，襯底接基準(zhǔn)電壓Vcc，第一控制柵極CG_L接電壓Vcc_6V，選擇柵極SG 接電壓Vcc-1. 5V，第二控制柵極CG_R接電壓Vcc-1. 3V，第二位線BL_R接電壓Vcc。其中， 基準(zhǔn)電壓Vcc同樣可能基本上為0V。在施加了上述電壓的情況下，第一浮柵極FG_L、控制柵極SG以及第二浮柵極FG_R 下的溝道均導(dǎo)通，從而形成一個(gè)讀取電流，以便將存儲(chǔ)在第二浮柵極re-_R中的信號(hào)讀出。需要說(shuō)明的是，說(shuō)明書(shū)中例舉的各種電壓值的數(shù)據(jù)僅僅是一種示例，其僅僅用于 示意性地說(shuō)明電壓狀態(tài)，實(shí)際上的電壓值可以根據(jù)實(shí)際情況而適當(dāng)調(diào)整，因此，本發(fā)明并不 限于所例舉的具體電壓值。而且，雖然示出了將源極有源區(qū)、柵極有源區(qū)、以及漏極有源區(qū) 布置在襯底的N型阱中的情況；但是，在襯底為N型的情況下，可將源極有源區(qū)、柵極有源 區(qū)、以及漏極有源區(qū)直接布置在襯底中。此外，需要說(shuō)明的是，說(shuō)明書(shū)以及說(shuō)明書(shū)附圖中僅僅描述或者繪制了與本發(fā)明技 術(shù)方案相關(guān)的結(jié)構(gòu)的布置，例如控制柵極、浮柵、以及選擇柵極等；而對(duì)于其它公知的結(jié)構(gòu) (例如柵極氧化層)并沒(méi)有描述，但是本領(lǐng)域技術(shù)人員應(yīng)該理解的是，除了本發(fā)明特別指出 的改進(jìn)結(jié)構(gòu)之外，其它結(jié)構(gòu)可以采用本領(lǐng)域公知的任何合適的結(jié)構(gòu)。并且，對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)明顯的是，可在不脫離本發(fā)明的范圍的情況下對(duì) 本發(fā)明進(jìn)行各種改變和變形。所描述的實(shí)施例僅用于說(shuō)明本發(fā)明，而不是限制本發(fā)明；本發(fā) 明并不限于所述實(shí)施例，而是僅由所附權(quán)利要求限定。
權(quán)利要求
1.一種P型MOS存儲(chǔ)單元，其特征在于包括在襯底中依次布置的源極有源區(qū)、柵極有源區(qū)、以及漏極有源區(qū)； 在從源極有源區(qū)至漏極有源區(qū)的方向上，在襯底上依次布置第一浮柵極、選擇柵極、以 及第二浮柵極；布置在第一浮柵極上的第一控制柵極；以及 布置在第二浮柵極上的第二控制柵極。
2.根據(jù)權(quán)利要求1所述的P型MOS存儲(chǔ)單元，其特征在于，其中第一浮柵極、第一控制 柵極、選擇柵極、第二浮柵極以及第二控制柵極布置在所述柵極有源區(qū)上方。
3.根據(jù)權(quán)利要求1或2所述的P型MOS存儲(chǔ)單元，其特征在于，其中所述源極有源區(qū)與 存儲(chǔ)器的第一位線電連接。
4.根據(jù)權(quán)利要求1或2所述的P型MOS存儲(chǔ)單元，其特征在于，其中所述漏極有源區(qū)與 存儲(chǔ)器的第二位線電連接。
5.根據(jù)權(quán)利要求1或2所述的P型MOS存儲(chǔ)單元，其特征在于，其中所述第一控制柵極 與存儲(chǔ)器的第一字線電連接。
6.根據(jù)權(quán)利要求1或2所述的P型MOS存儲(chǔ)單元，其特征在于，其中所述第二控制柵極 與存儲(chǔ)器的第二字線電連接。
7.根據(jù)權(quán)利要求1或2所述的P型MOS存儲(chǔ)單元，其特征在于，其中所述源極有源區(qū)為 P型摻雜的區(qū)域，所述柵極有源區(qū)為N型摻雜的區(qū)域，以及所述漏極有源區(qū)為P型摻雜的區(qū) 域。
8.根據(jù)權(quán)利要求1或2所述的P型MOS存儲(chǔ)單元，其特征在于，其中所述襯底為P型襯 底，并且源極有源區(qū)、柵極有源區(qū)、以及漏極有源區(qū)被布置在所述P型襯底中的N阱中。
9.根據(jù)權(quán)利要求1或2所述的P型MOS存儲(chǔ)單元，其特征在于，其中所述襯底為N型襯底。
10.根據(jù)權(quán)利要求1或2所述的P型MOS存儲(chǔ)單元，其特征在于，其中所述P型MOS存 儲(chǔ)單元被用于閃存存儲(chǔ)器。
全文摘要
本發(fā)明的一種P型MOS存儲(chǔ)單元包括在襯底中依次布置的源極有源區(qū)、柵極有源區(qū)、以及漏極有源區(qū)；在從源極有源區(qū)至漏極有源區(qū)的方向上，在襯底上依次布置第一浮柵極、選擇柵極、以及第二浮柵極；布置在第一浮柵極上的第一控制柵極；以及布置在第二浮柵極上的第二控制柵極。本發(fā)明通過(guò)調(diào)整P型M0S存儲(chǔ)單元的結(jié)構(gòu)，消除了干擾并減小了尺寸。
文檔編號(hào)G11C16/04GK102122662SQ20111000910
公開(kāi)日2011年7月13日 申請(qǐng)日期2011年1月17日 優(yōu)先權(quán)日2011年1月17日
發(fā)明者宗登剛, 徐愛(ài)斌, 李榮林, 胡劍, 董耀旗 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司