專利名稱：存儲(chǔ)器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及對(duì)數(shù)據(jù)進(jìn)行串行輸出的串行接口方式的存儲(chǔ)器裝置。
背景技術(shù)：
一般，在串行接口方式的存儲(chǔ)器裝置中，與外部時(shí)鐘同步地，與外部時(shí)鐘的上升沿同步地串行輸入地址信號(hào)。并且，若地址信號(hào)的最終位與外部時(shí)鐘的上升沿同步地被輸入， 則通過(guò)讀出放大器讀出由該地址信號(hào)所決定的地址的數(shù)據(jù)，與該外部時(shí)鐘的下降沿同步地，從頂端位起依次串行輸出存儲(chǔ)在存儲(chǔ)器單元陣列中的數(shù)據(jù)。例如，在數(shù)據(jù)寬度為8位的存儲(chǔ)器裝置中，串行輸出8位的數(shù)據(jù)。但是，在串行接口方式的存儲(chǔ)器裝置中，在其規(guī)格上，從地址信號(hào)的最終位的確定開(kāi)始到數(shù)據(jù)輸出開(kāi)始為止，必須在1/2時(shí)鐘的期間內(nèi)讀出頂端位的數(shù)據(jù)，讀出的高速化存在界限。因此，存在如下的方法在輸入了最終位的前一個(gè)位的地址信號(hào)的時(shí)刻，預(yù)讀成為候補(bǔ)的兩個(gè)地址量的數(shù)據(jù)。然后，在確定了地址信號(hào)的最終位之后，從預(yù)讀的兩個(gè)地址量的數(shù)據(jù)中輸出與最終確定的地址對(duì)應(yīng)的數(shù)據(jù)。此時(shí)，為了預(yù)讀成為候補(bǔ)的兩個(gè)地址量的數(shù)據(jù)， 與該兩個(gè)地址量對(duì)應(yīng)地設(shè)置了讀出放大器(例如，參照專利文獻(xiàn)1)。專利文獻(xiàn)1JP特表2002-515628號(hào)公報(bào)但是，在以往的串行接口方式的存儲(chǔ)器裝置中，由于增設(shè)了作為預(yù)讀的地址量的讀出放大器，所以電路的規(guī)模變大，存在半導(dǎo)體芯片的尺寸增大的問(wèn)題。

發(fā)明內(nèi)容
因此，本發(fā)明的存儲(chǔ)器裝置的特征在于，包括存儲(chǔ)器單元陣列，其存儲(chǔ)數(shù)據(jù)；地址譯碼器，其根據(jù)與時(shí)鐘同步地串行輸入的地址信號(hào)，選擇存儲(chǔ)器單元陣列的地址；多個(gè)讀出電路，與數(shù)據(jù)的各位對(duì)應(yīng)地一個(gè)一個(gè)設(shè)置；以及移位寄存器，其與時(shí)鐘同步地，從頂端位起依次串行輸出從多個(gè)讀出電路讀出的數(shù)據(jù)，地址譯碼器通過(guò)在確定地址信號(hào)的全部位之前，將頂端位的多個(gè)候補(bǔ)數(shù)據(jù)分別輸入到該候補(bǔ)數(shù)據(jù)的個(gè)數(shù)量的讀出電路，從而開(kāi)始多個(gè)候補(bǔ)數(shù)據(jù)的讀出。根據(jù)本發(fā)明，在串行接口方式的存儲(chǔ)器裝置中，能夠抑制電路規(guī)模的增加的同時(shí)實(shí)現(xiàn)數(shù)據(jù)讀出動(dòng)作的高速化。


圖1是表示本發(fā)明的第一實(shí)施方式的EEPROM的結(jié)構(gòu)的圖。圖2是說(shuō)明本發(fā)明的第一實(shí)施方式的EEPROM的動(dòng)作的圖。圖3是說(shuō)明本發(fā)明的第一實(shí)施方式的EEPROM的動(dòng)作的時(shí)序圖。圖4是表示分裂柵(split gate)型的存儲(chǔ)器單元的剖視圖。圖5是表示讀出放大器的結(jié)構(gòu)的圖。
圖6是說(shuō)明讀出放大器的動(dòng)作例子的信號(hào)波形圖。圖7是說(shuō)明讀出放大器的動(dòng)作例子的時(shí)序圖。圖8是表示本發(fā)明的第二實(shí)施方式的EEPROM的結(jié)構(gòu)的圖。圖9是說(shuō)明本發(fā)明的第二實(shí)施方式的EEPROM的動(dòng)作的時(shí)序圖。圖中10、10A-存儲(chǔ)器單元區(qū)域；11-行地址譯碼器；12-列地址譯碼器；13、 13a 13d、14-選擇器；15-移位寄存器；21-預(yù)充電部；22-讀出部；22A-預(yù)讀出放大器； 22B-主讀出放大器；100、100A-EEPR0M;101-半導(dǎo)體基板；105-柵極絕緣膜；109-浮動(dòng)?xùn)?(floatinggate) ；109a_ 突起部；110-隧道絕緣膜；112-控制柵(control gate) ；113-漏極區(qū)域；114-源極區(qū)域；115-溝道區(qū)域；MBO MB5、MIXO MIX3-存儲(chǔ)器模塊；SAO SA5、 SA_M0 SA_M3-讀出放大器；MCO、MCl-存儲(chǔ)器單元；BLO、BLl-位線JL-字線；SL-電源 (source)線。
具體實(shí)施例方式第一實(shí)施方式基于

本發(fā)明的第一實(shí)施方式的串行接口方式的EEPROM(Electric ally Erasable PROM,電可擦除只讀存儲(chǔ)器)100。EEraOMlOO的結(jié)構(gòu)基于附圖1說(shuō)明EEPR0M100的整體的結(jié)構(gòu)。EEPR0M100包括存儲(chǔ)器單元陣列10、 行地址譯碼器11、列地址譯碼器12、8個(gè)數(shù)據(jù)讀出用的讀出放大器SAO SA5、SA_M0、SA_ Ml、選擇器13、14以及移位寄存器15而構(gòu)成。列地址譯碼器12由第一列地址譯碼器12a、 第二列地址譯碼器12b構(gòu)成。EEPR0M100具有8位數(shù)據(jù)寬度。與8位數(shù)據(jù)寬度對(duì)應(yīng)地，存儲(chǔ)器單元陣列10包括與8位數(shù)據(jù)107 100對(duì)應(yīng)的8個(gè)存儲(chǔ)器模塊MBO MB5、MIX0、MIX1。數(shù)據(jù)107 100是以107 — 106 — 105 — 104 — 103 — 102 — 101 — 100的順序被串行輸出的數(shù)據(jù)。此時(shí)， 最高位的數(shù)據(jù)107成為頂端位的數(shù)據(jù)。存儲(chǔ)器單元陣列10包括8個(gè)存儲(chǔ)器模塊MBO MB5、MIXO、MIXl。在存儲(chǔ)器模塊 MBO MB5中，分別配置有與數(shù)據(jù)100 105對(duì)應(yīng)的存儲(chǔ)器單元。相對(duì)于此，在存儲(chǔ)器模塊 MIX0、MIX1中，混合配置了與數(shù)據(jù)I06、ID7對(duì)應(yīng)的存儲(chǔ)器單元。即，在存儲(chǔ)器模塊MIXO中， 存儲(chǔ)有最低位的列地址信號(hào)A0、與AO = 0對(duì)應(yīng)的數(shù)據(jù)106 (A0 0)、以及與AO = 1對(duì)應(yīng)的數(shù)據(jù)107 (A0 :1)。此時(shí)，列地址信號(hào)AO對(duì)應(yīng)于在串行輸入的列地址信號(hào)Ai中最后輸入的位。另一方面，在存儲(chǔ)器模塊MIXl中，存儲(chǔ)有與AO = 0對(duì)應(yīng)的數(shù)據(jù)107 (A0 :0)、以及與AO = 1對(duì)應(yīng)的數(shù)據(jù)106 (A0 1) ο與8個(gè)存儲(chǔ)器模塊MBO MB5、ΜΙΧ0、MIXl對(duì)應(yīng)地一個(gè)一個(gè)設(shè)置8個(gè)讀出放大器SAO SA5、SA_M0、SA_M1。在各存儲(chǔ)器模塊MBO MB5、MIX0、MIX1中，矩陣狀配置多個(gè)存儲(chǔ)器單元，但在圖1 中，僅圖示了與AO = 0對(duì)應(yīng)的地址的存儲(chǔ)器單元MCO和與AO = 1對(duì)應(yīng)的地址的存儲(chǔ)器單元MC1。例如，在存儲(chǔ)器模塊MIXl中，在存儲(chǔ)器單元MCO中存儲(chǔ)有數(shù)據(jù)107 (A0 :0)，在存儲(chǔ)器單元MCl中存儲(chǔ)數(shù)據(jù)106 (A0 1)。存儲(chǔ)器單元MCO連接到字線WL和位線BL0，存儲(chǔ)器單元MCl連接到字線WL和位線 BLl0此外，存儲(chǔ)器單元MCO、MCl連接到共同的電源線SL。
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行地址譯碼器11根據(jù)與外部時(shí)鐘CLK同步地串行輸入的行地址信號(hào)，從多個(gè)字線中，對(duì)一根字線輸出H電平的信號(hào)，從而選擇該字線。此外，列地址譯碼器12根據(jù)與外部時(shí)鐘CLK同步地串行輸入的M位的列地址信號(hào) M (i = 0 n、M = n+1)，選擇位線。此時(shí)，按照從最高位的地址信號(hào)An到最低位的地址信號(hào)AO的順序，向列地址譯碼器12輸入列地址信號(hào)Ai。若確定比最低位的列地址AO高1位的列地址信號(hào)Al，則第一列地址譯碼器1 選擇所述位線BLO、BLl。這對(duì)于8個(gè)存儲(chǔ)器模塊MBO MB5、MIXO、MIXl是相同的。第二列地址譯碼器12b基于最低位的列地址信號(hào)AO的確定，對(duì)6個(gè)存儲(chǔ)器模塊 MBO MB5選擇位線BLO、BLl中的任一個(gè)，并將選擇出的位線連接到對(duì)應(yīng)的讀出放大器 SAO SA5的輸入端。另一方面，第二列地址譯碼器12b對(duì)存儲(chǔ)器模塊MIXO、MIXl進(jìn)行特征性的動(dòng)作。即，第二列地址譯碼器12b在確定了列地址信號(hào)Al的時(shí)刻，將與存儲(chǔ)器模塊MIXl的 107 (AO 0)對(duì)應(yīng)的位線BLO連接到讀出放大器SA_M1的輸入端，且將與存儲(chǔ)器模塊MIXO的 107 (AO 1)對(duì)應(yīng)的位線BLl連接到讀出放大器SA_M0的輸入端。即，在確定最低位的列地址信號(hào)AO之前，將由Al為止的高位所決定的頂端位的兩個(gè)候補(bǔ)數(shù)據(jù)107 (AO 0)、107 (AO 1)分別輸入到讀出放大器SA_M1、SA_M0，從而使讀出放大器 SA_M1、SA_M0 工作。并且，若確定最低位的列地址信號(hào)A0，則第二列地址譯碼器12b將與該確定的地址對(duì)應(yīng)的107 (A0 :0)、107 (AO: 1)中的任一個(gè)數(shù)據(jù)繼續(xù)輸入到對(duì)應(yīng)的讀出放大器。由此，繼續(xù)基于該讀出放大器的該數(shù)據(jù)的讀出動(dòng)作，即數(shù)據(jù)檢測(cè)動(dòng)作。此時(shí)，第二列地址譯碼器12b被切換為將與確定的最低位的列地址信號(hào)AO對(duì)應(yīng)的 I06(A0 :0),106 (A0 1)中的任一個(gè)數(shù)據(jù)施加到另一個(gè)讀出放大器。由此，開(kāi)始基于該讀出放大器的該數(shù)據(jù)的讀出動(dòng)作。例如，在將列地址信號(hào)AO確定為“0”的情況下，第二列地址譯碼器12b將最高位的107 (A0 0)繼續(xù)輸入到讀出放大器SA_M1。另一方面，第二列地址譯碼器12b代替最終沒(méi)有被選擇的107 (AO :1)，將下一位的106 (A0 0)輸入到讀出放大器SA_M0。選擇器13、14是將由讀出放大器5々_110、54_111讀出的數(shù)據(jù)107、106輸出到移位寄存器15的電路。例如，在將列地址信號(hào)AO確定為“0”的情況下，由讀出放大器SA_M1讀出數(shù)據(jù)107 (AO :0)，所以選擇器13將該數(shù)據(jù)作為最高位而輸出到移位寄存器15。接著，由讀出放大器SA_M0讀出數(shù)據(jù)106 (AO :0)，所以選擇器14將該數(shù)據(jù)作為下一位而輸出到移位寄存器15。其他的讀出放大器SAO SA5將讀出的數(shù)據(jù)100 105與 106同時(shí)輸出到移位寄存器15。移位寄存器15獲取并保持從讀出放大器SAO SA5、SA_M0、SA_M1輸出的數(shù)據(jù)，并與外部時(shí)鐘CLK同步地移位輸出所保持的數(shù)據(jù)100 107。此時(shí)，以 107 — 106 — 105 — 104 — 103 — 102 — 101 — 100 的順序輸出數(shù)據(jù) 100 107。EEraOMlOO的動(dòng)作例接著，基于圖2和圖3說(shuō)明EEPR0M100的動(dòng)作例。在圖3的時(shí)序圖中，將107 (A0 0)略記為107_0，將107 (A0 1)略記為107_1，其他的106 (A0 0)等的記載也以此為基準(zhǔn)。首先，若輸入芯片啟動(dòng)信號(hào)，則EEPR0M100進(jìn)入動(dòng)作狀態(tài)。外部時(shí)鐘CLK的時(shí)鐘0 7的期間(從時(shí)鐘0的上升沿到時(shí)鐘7的上升沿為止的期間)為指令輸入期間，在該期間，與外部時(shí)鐘CLK同步地向EEPR0M100輸入讀出指令。之后的時(shí)鐘8 31的期間(從時(shí)鐘8的上升沿到時(shí)鐘31的上升沿為止的期間) 為地址信號(hào)輸入期間，在該期間，與外部時(shí)鐘CLK同步地，向行地址譯碼器11串行輸入行地址信號(hào)，接著，向列地址譯碼器12串行輸入列地址信號(hào)Ai。此時(shí)，與時(shí)鐘四的上升沿同步地確定列地址信號(hào)A2，與接下來(lái)的時(shí)鐘30的上升沿同步地確定列地址信號(hào)Al，與接下來(lái)的時(shí)鐘31的上升沿同步地確定最低位的列地址信號(hào) A0，確定全部的讀出地址。以下，按照列地址信號(hào)Ai各位的確定順序，說(shuō)明EEPR0M100的動(dòng)作。(a)階段1 (確定Al前)在該階段1中，由于讀出地址的候補(bǔ)還是4個(gè)以上，所以8個(gè)讀出放大器SAO SA5、SA_M0、SA_M1和列地址譯碼器12處于非動(dòng)作狀態(tài)(參照?qǐng)D2 (a))。(b)階段2 (確定Al后，確定AO前)在該階段2中，第二列地址譯碼器12b將與存儲(chǔ)器模塊MIXl的數(shù)據(jù)107 (AO 0)對(duì)應(yīng)的位線BLO連接到讀出放大器SA_M1的輸入端，且將與存儲(chǔ)器模塊MIXO的數(shù)據(jù)107 (AO 1)對(duì)應(yīng)的位線BLl連接到讀出放大器SA_M0的輸入端。此時(shí)，讀出放大器SA_M0、SA_M1成為動(dòng)作狀態(tài)，分別開(kāi)始頂端位的候補(bǔ)數(shù)據(jù)107 (AO: 1)、107 (AO :0)的讀出動(dòng)作。這是確定全部地址之前的預(yù)讀動(dòng)作。另一方面，讀出放大器SAO SA5處于非動(dòng)作狀態(tài)(參照?qǐng)D2 (b))。(c)階段3 (確定AO后，輸出數(shù)據(jù)107前)在該階段3中，確定最低位的地址信號(hào)AO。例如，若設(shè)為AO = 0，則第二列地址譯碼器1 接著階段2，將數(shù)據(jù)107 (A0 0)繼續(xù)輸入到讀出放大器SA_M1。讀出放大器SA_M1 繼續(xù)讀出數(shù)據(jù)107 (A0 0)0然后，選擇器13向移位寄存器15輸入由讀出放大器SA_M1讀出的數(shù)據(jù)107 (A0 0)。另一方面，第二列地址譯碼器12b代替最終沒(méi)有被選擇的數(shù)據(jù)I07(A0 :1)，將與下一位的數(shù)據(jù)106 (A0 0)對(duì)應(yīng)的位線BLO連接到讀出放大器SA_M0的輸入端，從而將數(shù)據(jù)
106(A0 0)輸入到讀出放大器SA_M0。由此，讀出放大器SA_M0開(kāi)始數(shù)據(jù)106 (A0 0)的讀
出ο另一方面，第二列地址譯碼器12b分別向?qū)?yīng)的讀出放大器SAO SA5輸入數(shù)據(jù)100 (A0 0) 105 (A0 0)。讀出放大器SAO SA5成為動(dòng)作狀態(tài)，分別開(kāi)始輸入的數(shù)據(jù) 100 (A0 0) 105 (A0 0)的讀出動(dòng)作(參照?qǐng)D2(c))。(d)階段4 (數(shù)據(jù)107的輸出 106的輸出)在該階段4中，與時(shí)鐘31的下降沿同步地，從移位寄存器15輸出頂端位的數(shù)據(jù)
107(A0 0)。由于讀出放大器SA_M1完成了讀出動(dòng)作，所以其動(dòng)作被停止。另一方面，讀出放大器SAO SA5、SA_M0分別繼續(xù)讀出數(shù)據(jù)100 (A0 0) 106 (A0 0)(參照?qǐng)D2(d))。選擇器14向移位寄存器15輸入由讀出放大器SA_M0讀出的數(shù)據(jù)106 (A0 0)。此外，從讀出放大器SAO SA5讀出的數(shù)據(jù)100 (A0 0) 105 (A0 0)輸入到移位寄存器15。 并且，與時(shí)鐘32的下降沿同步地，輸出數(shù)據(jù)106 (A0 :0)，之后，依次輸出數(shù)據(jù)105 (A0 0) 100(AO 0)。之后，在串行接口方式的存儲(chǔ)器裝置中，只要繼續(xù)輸入外部時(shí)鐘CLK，就會(huì)將與外部時(shí)鐘CLK同步地串行輸入的地址以一個(gè)地址一個(gè)地址增加，來(lái)繼續(xù)進(jìn)行讀出動(dòng)作。例如， 如圖3所示，與時(shí)鐘33的上升沿同步地，在內(nèi)部地址寄存器中地址被增加一個(gè)地址量。例如，在與外部時(shí)鐘CLK同步地串行輸入的列地址信號(hào)AO為“0”的情況下，在增加了一個(gè)地址量的下一個(gè)地址中，列地址信號(hào)AO成為“ 1 ”。因此，與時(shí)鐘38的上升沿同步地，讀出放大器SA_M0成為動(dòng)作狀態(tài)，開(kāi)始候補(bǔ)數(shù)據(jù)107 (AO 1)的讀出動(dòng)作。之后，與時(shí)鐘39的上升沿同步地，讀出放大器SA_M1開(kāi)始106 (AO 1)的讀出。讀出放大器SAO SA5也成為動(dòng)作狀態(tài)，分別開(kāi)始輸入的數(shù)據(jù)100 (AO 1) 105 (AO 1)的讀出動(dòng)作。然后，與時(shí)鐘39的下降沿同步地，從移位寄存器15輸出數(shù)據(jù)107 (A0 :1)，之后，與時(shí)鐘40的下降沿同步地，輸出數(shù)據(jù)106 (A0 :1)，進(jìn)而依次輸出數(shù)據(jù)105 (A0 1) 100 (A0 1)。由此，根據(jù)EEPR0M100，在確定到列地址信號(hào)Al為止時(shí)，由讀出放大器SA_M0、SA_ Ml，分別開(kāi)始頂端位的候補(bǔ)數(shù)據(jù)107 (AO :1)、107 (AO :0)的讀出動(dòng)作。之后，在確定了最低位的列地址信號(hào)AO時(shí)，即確定了全部地址時(shí)，讀出放大器SA_M1繼續(xù)進(jìn)行最終被選擇的數(shù)據(jù)107 (A0 0)的讀出，而讀出放大器SA_M0代替最終沒(méi)有被選擇的107 (A0 1)，開(kāi)始下一位的數(shù)據(jù)106 (A0 0)的讀出。由此，能夠?qū)ψ畛踺敵龅捻敹宋坏臄?shù)據(jù)107 (A0 0)確保1. 5時(shí)鐘期間(1時(shí)鐘周期的1. 5倍的期間)的讀出時(shí)間。關(guān)于下一位的數(shù)據(jù)106 (A0 :0)，由于與下一個(gè)時(shí)鐘32的下降沿同步地被輸出即可，所以能夠確保1.5時(shí)鐘期間的讀出時(shí)間。此外，關(guān)于數(shù)據(jù)105 (AO :0) Ι00(Α0:0)，由于與數(shù)據(jù)106 (A0 0)同時(shí)開(kāi)始讀出，所以能夠確保1. 5時(shí)鐘期間以上的讀出時(shí)間。因此，根據(jù)EEPR0M100，由于對(duì)全部的串行輸出數(shù)據(jù)100 107確保1. 5時(shí)鐘期間的讀出時(shí)間，所以通過(guò)使時(shí)鐘高速化，能夠使數(shù)據(jù)讀出高速化。并且，在讀出頂端位的兩個(gè)候補(bǔ)數(shù)據(jù)107 (A0 :1)、I07(A0 0)時(shí)，將用于讀出下一位的數(shù)據(jù)106 (A0 0)的讀出放大器SA_M0兼用于候補(bǔ)數(shù)據(jù)107 (A0 1)的讀出，所以所需的讀出放大器的個(gè)數(shù)與數(shù)據(jù)寬度為8位的情況相同，8個(gè)就足夠。若將其一般化，則如下若數(shù)據(jù)寬度為N位(N為2以上的自然數(shù))，則讀出放大器的個(gè)數(shù)為N個(gè)。由此，能夠?qū)⒆x出放大器的個(gè)數(shù)抑制在最小限度內(nèi)，可抑制電路規(guī)模的增加。存儲(chǔ)器單元的結(jié)構(gòu)例子以下，基于圖4說(shuō)明存儲(chǔ)器單元MCO (MCl也相同)的具體的結(jié)構(gòu)例。存儲(chǔ)器單元 MCO是分裂柵型的存儲(chǔ)器單元，在半導(dǎo)體基板101上隔著規(guī)定間隔形成的漏極區(qū)域113和源極區(qū)域114之間形成有溝道區(qū)域115。在從溝道區(qū)域115的一部分上到源極區(qū)域114的一部分上，形成有經(jīng)由柵極絕緣膜105而延伸的浮動(dòng)?xùn)?09，經(jīng)由隧道絕緣膜110覆蓋該浮動(dòng)?xùn)?09的上部和側(cè)部，且形成有在漏極區(qū)域113的一部分上延伸的控制柵112。漏極區(qū)域113與對(duì)應(yīng)的位線BLO相連，控制柵112與對(duì)應(yīng)的字線WL相連，源極區(qū)域114與對(duì)應(yīng)的電源線SL相連。接著，說(shuō)明存儲(chǔ)器單元MCO的動(dòng)作。首先，在寫(xiě)入數(shù)據(jù)時(shí)，將漏極區(qū)域113接地，向控制柵112和源極區(qū)域114施加規(guī)定的電壓(例如，向控制柵112施加12V，向源極區(qū)域114施加12V)，通過(guò)使電流流過(guò)溝道區(qū)域115，從而向浮動(dòng)?xùn)?09注入熱電子并蓄積。此外，在消除數(shù)據(jù)時(shí)，將漏極區(qū)域113和源極區(qū)域114接地，從字線WL向控制柵 112施加高電壓(例如15V)，從而將蓄積在浮動(dòng)?xùn)?09中的電子作為福勒-諾德海姆隧穿電流(Fowler-Nordheim tunneling current，以下稱為FN隧道電流)而拉拔到控制柵112。 由于在浮動(dòng)?xùn)?09的上部形成有突起部109a，所以電場(chǎng)在此集中，能夠以低電壓使FN隧道電流流過(guò)。此外，在讀出存儲(chǔ)在存儲(chǔ)器單元MCO中的數(shù)據(jù)時(shí)，將源極區(qū)域114接地，從而對(duì)控制柵112和漏極區(qū)域113施加規(guī)定的電壓(例如，對(duì)控制柵112施加3V，對(duì)漏極區(qū)域113施加IV)。則根據(jù)在浮動(dòng)?xùn)?09中所蓄積的電子的電荷量，在源極/漏極之間流過(guò)單元電流 Ic。在寫(xiě)入了數(shù)據(jù)
的情況下，由于存儲(chǔ)器單元MCl的閾值變高，所以單元電流Ic變小， 而在寫(xiě)入了數(shù)據(jù)[1]的情況下，由于存儲(chǔ)器單元MCl的閾值降低，所以單元電流Ic增加。讀出放大器SAO SA5、SA_M0、SA_M1基于單元電流Ic，判斷存儲(chǔ)在存儲(chǔ)器單元 MCO中的數(shù)據(jù)為“0”還是“1”。讀出放大器的結(jié)構(gòu)例基于圖5說(shuō)明讀出放大器SAO SA5、SA_M0、SA_M1的具體的結(jié)構(gòu)例。讀出放大器 SAO SA5、SA_M0、SA_M1包括預(yù)充電部21和讀出部22而構(gòu)成。預(yù)充電部21由第一“或非”電路NRl和將第一“或非”電路NRl的輸出施加到柵極的N溝道型晶體管Tl形成。向第一“或非”電路NRl的第一輸入端子a輸入讀出放大器使能信號(hào)ENB的反相信號(hào)，在第二輸入端子b上連接N溝道型晶體管Tl的漏極。向N溝道型晶體管Tl的源極施加電源電壓Vdd。將從第一“或非”電路NRl的第二輸入端子b看到的第一閾值設(shè)為Vt*l。若通過(guò)列地址譯碼器12選擇了位線BLO和存儲(chǔ)器單元MC0，則第一“或非”電路 NRl的第二輸入端子b經(jīng)由位線BLO連接到存儲(chǔ)器單元MC0。讀出部22由預(yù)讀出放大器22A和主讀出放大器22B構(gòu)成。預(yù)讀出放大器22A由第二 “或非”電路NR2、第二 “或非”電路NR2的輸出施加到柵極的N溝道型晶體管T2、以及與N溝道型晶體管T2串聯(lián)連接的P溝道型晶體管T3形成。向P溝道型晶體管T3的源極施加電源電壓Vdd，且柵極和漏極連接到N溝道型晶體管T2的源極。向第二“或非”電路NR2的第一輸入端子c輸入讀出放大器使能信號(hào)ENB的反相信號(hào)，第二輸入端子d連接了 N溝道型晶體管T2的漏極。第二“或非”電路NR2的第二輸入端子d經(jīng)由列地址譯碼器12連接到位線BL0。將從第二 “或非”電路NR2的第二輸入端子d看到的第二閾值設(shè)為V討2。這里，設(shè)定Vt*2 > Vt*l這樣的關(guān)系。主讀出放大器22B由在向同相輸入端子(+)上輸入N溝道型晶體管T2的源極電壓、在反相輸入端子(_)上輸入基準(zhǔn)電壓Vref的差動(dòng)放大器形成?；鶞?zhǔn)電壓Vref設(shè)定在 Vt*l 和 V討2 之間。(Vt*l < Vref < Vt*2)在主讀出放大器22B上連接有讀出放大器使能信號(hào)ENB被施加到柵極的N溝道型晶體管T4。在讀出放大器使能信號(hào)ENB為H電平(高電平)時(shí)，通過(guò)向主讀出放大器22B 提供接地電壓而成為活性狀態(tài)，在讀出放大器使能信號(hào)ENB為L(zhǎng)電平(低電平)時(shí)，主讀出放大器22B通過(guò)從接地?cái)嚅_(kāi)而成為非活性狀態(tài)。接著，基于圖6、圖7說(shuō)明在將最低位的列地址信號(hào)AO確定為“0”的情況下讀出放
8大器SA_M1的動(dòng)作。假設(shè)將位線BLO的電壓直到預(yù)充電開(kāi)始為止初始設(shè)定為0V。與外部時(shí)鐘30的上升沿同步地，確定列地址信號(hào)Al。由此，存儲(chǔ)器單元MCO經(jīng)由列地址譯碼器12連接到讀出放大器SA_M1的預(yù)充電部21。此時(shí)，如上所述，在存儲(chǔ)器單元 MCO中存儲(chǔ)頂端位的候補(bǔ)數(shù)據(jù)107 (AO 0)。此外，與外部時(shí)鐘30的上升沿同步地，讀出放大器使能信號(hào)ENB上升為H電平(參照?qǐng)D7)。貝悌一“或非”電路NRl的輸出成為H電平，由此，N溝道型晶體管Tl導(dǎo)通。由于向N溝道型晶體管Tl的源極施加電源電壓Vdd，所以通過(guò)N溝道型晶體管Tl，位線BLO直到它們的電壓成為Vt*l為止被迅速預(yù)充電。若位線BLO預(yù)充電到Vt*l以上，則第一“或非”電路NRl的輸出從H電平變化為 L電平，所以N溝道型晶體管Tl截止，至此完成預(yù)充電部21的預(yù)充電。預(yù)讀出放大器22A在完成預(yù)充電部21的預(yù)充電之后，開(kāi)始預(yù)讀出動(dòng)作。此時(shí)，在存儲(chǔ)器單元MCO的數(shù)據(jù)為“1”的情況下，由于存儲(chǔ)器單元MCO的單元電流Ic如上所述那樣增加，所以想要降低位線BLO的電壓。另一方面，由于第二輸入端子d的電壓低于V討2，所以第二“或非”電路NR2的輸出為H電平，N溝道型晶體管T2導(dǎo)通(P溝道型晶體管T3也導(dǎo)通)，所以N溝道型晶體管T2 想要提高位線BLO的電壓。通過(guò)這兩個(gè)動(dòng)作相抵消，從而位線BLO的電壓在被預(yù)充電的電壓Vt*l附近穩(wěn)定。另一方面，在存儲(chǔ)器單元MCO的數(shù)據(jù)為“0”的情況下，由于存儲(chǔ)器單元MCO的單元電流Ic如上所述那樣減小，所以此時(shí)成為導(dǎo)通狀態(tài)的N溝道型晶體管T2使位線BLO的電壓上升。但是，若位線BLO的電壓成為V討2以上，則由于第二“或非”電路NR2的輸出從H電平翻轉(zhuǎn)為L(zhǎng)電平，所以N溝道型晶體管T2截止。由此，位線BLO的電壓在Vt*2附近穩(wěn)定?？偨Y(jié)以上的動(dòng)作，在存儲(chǔ)器單元MCO的數(shù)據(jù)為“1”的情況下，位線BLO的電壓在 vt*l附近，在存儲(chǔ)器單元MCl的數(shù)據(jù)為“0”的情況下，位線BLO的電壓在V討2附近，該位線 BLO的電壓出現(xiàn)在N溝道型晶體管T2的源極(參照?qǐng)D6)。因此，通過(guò)由主讀出放大器22B讀出該位線BLO的電壓，從而能夠判別存儲(chǔ)器單元 MCl的數(shù)據(jù)為“0”還是“1”。即，主讀出放大器22B在存儲(chǔ)器單元MCl的數(shù)據(jù)為“1”的情況下，輸出H電平，而在存儲(chǔ)器單元MCO的數(shù)據(jù)為“0”的情況下，輸出L電平。由此，讀出放大器SA_M1與外部時(shí)鐘30的上升沿同步地開(kāi)始預(yù)充電動(dòng)作，之后進(jìn)行讀出動(dòng)作。讀出動(dòng)作只要在外部時(shí)鐘31的下降沿之前完成即可。預(yù)充電期間和讀出期間的總和為讀出放大器SA_M1的動(dòng)作期間Tl (1. 5時(shí)鐘的期間)。并且，與外部時(shí)鐘31的下降沿同步地從移位寄存器15輸出來(lái)自讀出放大器SA_M1的數(shù)據(jù)107(參照?qǐng)D7)。另一方面，讀出放大器SA_M0也同樣與外部時(shí)鐘30的上升沿同步地開(kāi)始預(yù)充電動(dòng)作，但與外部時(shí)鐘31的上升沿同步地，切斷與最終沒(méi)有被選擇的存儲(chǔ)器模塊MIXO的 107 (AO 1)對(duì)應(yīng)的位線BLl的連接，取而代之，連接與存儲(chǔ)器模塊MIXO的106 (AO 0)對(duì)應(yīng)的位線BL0，開(kāi)始預(yù)充電動(dòng)作，之后進(jìn)行讀出動(dòng)作。讀出放大器SAO SA5的動(dòng)作也相同，但在確定最低位的列地址信號(hào)AO之后開(kāi)始動(dòng)作這一點(diǎn)不同。即，與這些讀出放大器SAO SA5對(duì)應(yīng)的讀出放大器使能信號(hào)ENB與外部時(shí)鐘31的上升沿同步地上升為H電平。第二實(shí)施方式
基于

本發(fā)明的第二實(shí)施方式的串行接口方式的EEPR0M100A。在第一實(shí)施方式中，在確定了列地址信號(hào)Al時(shí)，同時(shí)讀出頂端位的兩個(gè)候補(bǔ)數(shù)據(jù)107 (AO :1)、I07(A0 0)，但在本實(shí)施方式中，在確定了列地址信號(hào)A2時(shí)(未確定A1、A0)，開(kāi)始頂端位的四個(gè)候補(bǔ)數(shù)據(jù) 107 (Al, AO 0,0), 107 (Al, AO :0，1)、107 (Al，AO 1，0)、107 (Al，AO :1，1)的讀出。例如，107 (Al, AO 0,0)意味著與Al = 0、A0 = 0的地址對(duì)應(yīng)的數(shù)據(jù)?；趫D8說(shuō)明EEPR0M100A的整體結(jié)構(gòu)。EEPR0M100A包括存儲(chǔ)器單元陣列10、行地址譯碼器11、列地址譯碼器12、8個(gè)數(shù)據(jù)讀出用的讀出放大器SAO SA3、SA_M0、SA_M1、 SA_M2、SA_M3、選擇器13a 13d以及移位寄存器15而構(gòu)成。列地址譯碼器12由第一列地址譯碼器12a、第二列地址譯碼器12b構(gòu)成。讀出放大器SAO SA3、SA_M0、SA_M1、SA_M2、SA_M3、存儲(chǔ)器單元的結(jié)構(gòu)可使用與第一實(shí)施方式相同的結(jié)構(gòu)。存儲(chǔ)器單元陣列10包括8個(gè)存儲(chǔ)器模塊MBO MB3、MIXO MIX3。在存儲(chǔ)器模塊MBO MB3中，分別配置有與數(shù)據(jù)100 103對(duì)應(yīng)的存儲(chǔ)器單元。相對(duì)于此，在存儲(chǔ)器模塊MIXO MIX3中，混合配置了與數(shù)據(jù)104 ID7對(duì)應(yīng)的存儲(chǔ)器單元。另外，由于存儲(chǔ)器單元、位線等的結(jié)構(gòu)與第一實(shí)施方式相同，所以在圖8中省略圖示。第二列地址譯碼器12b從各存儲(chǔ)器模塊MBO MB3、MIX0 MIX3中選擇4個(gè)數(shù)據(jù)中的一個(gè)，并輸入到讀出放大器SAO SA3、SA_M0、SA_M1、SA_M2、SA_M3。選擇器13a 13d 將從讀出放大器SA_M0、SA_M1、SA_M2、SA_M3讀出的數(shù)據(jù)選擇性地輸入到移位寄存器15。EEraOMlOOA的動(dòng)作例接著，基于圖8和圖9說(shuō)明EEPR0M100A的動(dòng)作例。在圖9的時(shí)序圖中，將107 (Al， AO 0,0)略記為107_00，將107 (Al，AO :0，1)略記為107_01，其他的記號(hào)也以此為基準(zhǔn)。與第一實(shí)施方式相同地，若輸入芯片啟動(dòng)信號(hào)，則EEPR0M100A進(jìn)入動(dòng)作狀態(tài)。外部時(shí)鐘CLK的時(shí)鐘0 7的期間(從時(shí)鐘0的上升沿到時(shí)鐘7的上升沿為止的期間)為指令輸入期間，在該期間，與外部時(shí)鐘CLK同步地向EEPR0M100A輸入讀出指令。之后的時(shí)鐘8 31的期間(從時(shí)鐘8的上升沿到時(shí)鐘31的上升沿為止的期間) 為地址輸入期間，在該期間，與外部時(shí)鐘CLK同步地，將行地址信號(hào)串行輸入到行地址譯碼器11，接著，將列地址信號(hào)Ai串行輸入到列地址譯碼器12。此時(shí)，與時(shí)鐘四的上升沿同步地確定列地址信號(hào)A2，與接下來(lái)的時(shí)鐘30的上升沿同步地確定列地址信號(hào)Al，與接下來(lái)的時(shí)鐘31的上升沿同步地確定最低位的列地址信號(hào) AO，確定全部讀出地址。在與外部時(shí)鐘四的上升沿同步地確定了列地址信號(hào)A2時(shí)，存在頂端位的4個(gè)候補(bǔ)數(shù)據(jù) 107 (Al, AO :0,0),107 (Al, AO :0，1)、107 (Al，AO :1,0),107 (Al, AO :1，1)。因此，第二列地址譯碼器12b將這些候補(bǔ)數(shù)據(jù)分別輸入到對(duì)應(yīng)的讀出放大器SA_M3、SA_M2、SA_M1、 SA_M0。由此，同時(shí)開(kāi)始這4個(gè)候補(bǔ)數(shù)據(jù)的讀出。之后，在與外部時(shí)鐘30的上升沿同步地將列地址信號(hào)Al確定為“0”的情況下， 讀出放大器SA_M3、SA_M0繼續(xù)進(jìn)行分別作為候補(bǔ)而留下的數(shù)據(jù)107 (Al，AO 0,0)、107 (Al, AO 0,1)的讀出。另一方面，讀出放大器3々_112、54_111代替從候補(bǔ)消除的107仏1^0 :1，0)、 107 (Al，AO :1，1)，而開(kāi)始下一位的候補(bǔ)數(shù)據(jù) 106 (Al，AO :0,0),106 (Al, AO :0，1)的讀出。之后，在與外部時(shí)鐘31的上升沿同步地將最低位的列地址信號(hào)AO確定為“0”的情況下，讀出放大器SA_M3繼續(xù)進(jìn)行最終被選擇的數(shù)據(jù)I07(A1，A0:0，0)的讀出。另一方面， 讀出放大器SA_M0代替從候補(bǔ)消除的107 (Al, AO :0，1)，而開(kāi)始數(shù)據(jù)104 (Al, AO :0，0)的讀出。讀出放大器SA_M2繼續(xù)進(jìn)行數(shù)據(jù)I06(A0，A0:0，0)的讀出。讀出放大器SA_M1代替從候補(bǔ)消除的106 (Al，AO :0，1)，開(kāi)始數(shù)據(jù)105 (Al，AO :0，0)的讀出。此外，讀出放大器SAO SA3 分別開(kāi)始數(shù)據(jù) 103 (Al，AO :0，0) 100 (Al，AO :0，0)的讀出。并且，與外部時(shí)鐘31的下降沿同步地，輸出頂端位的數(shù)據(jù)107 (Al，AO :0，0)，與外部時(shí)鐘32的下降沿同步地，輸出數(shù)據(jù)106 (Al，AO 0,0)。以下，同樣地，串行輸出數(shù)據(jù) 105 (Al, AO 0,0) 100 (Al，AO 0,0)。由此，根據(jù)本實(shí)施方式，由于在確定了列地址信號(hào)A2時(shí)，開(kāi)始頂端位的4個(gè)候補(bǔ)數(shù)據(jù)的讀出，所以作為各位的讀出時(shí)間，能夠確保比第一實(shí)施方式長(zhǎng)1時(shí)鐘期間的2. 5時(shí)鐘期間。此外，讀出放大器的個(gè)數(shù)為8，與第一實(shí)施方式相同。根據(jù)同樣的考慮，還可以在確定了列地址信號(hào)A3時(shí)，開(kāi)始分別通過(guò)對(duì)應(yīng)的讀出放大器讀出最高位的8個(gè)候補(bǔ)數(shù)據(jù)。此時(shí)，能夠確保3. 5時(shí)鐘期間的讀出時(shí)間。另外，本發(fā)明并不限于上述的實(shí)施方式，在不脫離其主旨的范圍內(nèi)可進(jìn)行變更是不言而喻的。例如，EEPR0M100、100A具有8位數(shù)據(jù)寬度，但如上所述，數(shù)據(jù)寬度可變更為N 位(N為2以上的自然數(shù))。此外，列地址信號(hào)的位數(shù)也一般可以根據(jù)存儲(chǔ)器容量而設(shè)定為 M位。伴隨與此，存儲(chǔ)器單元陣列10、行地址譯碼器11、列地址譯碼器12等的電路結(jié)構(gòu)被變更，則讀出放大器的個(gè)數(shù)也與數(shù)據(jù)寬度相同地被變更為N個(gè)。并且，在地址信號(hào)中確定了(M-X)位的地址信號(hào)時(shí)，列地址譯碼器12根據(jù)該(M-X) 位的地址信號(hào)，按N位的每個(gè)位選擇t個(gè)候補(bǔ)數(shù)據(jù)，將與頂端位對(duì)應(yīng)的t個(gè)候補(bǔ)數(shù)據(jù)分別輸入到N個(gè)讀出放大器中的t個(gè)讀出放大器，從而開(kāi)始基于t個(gè)候補(bǔ)數(shù)據(jù)的讀出。此時(shí)， X是1以上、M-I以下的自然數(shù)。進(jìn)而，在確定了 M位的地址信號(hào)的全部位時(shí)，列地址譯碼器12根據(jù)該確定的地址信號(hào)，從2X個(gè)候補(bǔ)數(shù)據(jù)中將一個(gè)候補(bǔ)數(shù)據(jù)選擇為最終數(shù)據(jù)，并將選擇出的一個(gè)候補(bǔ)數(shù)據(jù)繼續(xù)輸入到一個(gè)讀出放大器，將剩余的(N-I)位的數(shù)據(jù)分別輸入到剩余的(N-I)個(gè)讀出電路。 由此，能夠抑制讀出放大器的個(gè)數(shù)的增加，并且能夠?qū)崿F(xiàn)數(shù)據(jù)讀出動(dòng)作的高速化。此外，在上述的實(shí)施方式中，以具有分裂柵型的存儲(chǔ)器單元的串行接口方式的 EEPR0M100U00A為例進(jìn)行了說(shuō)明，但本發(fā)明能夠廣泛地應(yīng)用于串行接口方式的半導(dǎo)體存儲(chǔ)裝置，例如ROM、RAM等。
權(quán)利要求
1.一種存儲(chǔ)器裝置，其特征在于，包括存儲(chǔ)器單元陣列，其存儲(chǔ)數(shù)據(jù)；地址譯碼器，其根據(jù)與時(shí)鐘同步地串行輸入的地址信號(hào)，選擇所述存儲(chǔ)器單元陣列的地址；多個(gè)讀出電路，與所述數(shù)據(jù)的各位對(duì)應(yīng)地一個(gè)一個(gè)設(shè)置；以及移位寄存器，其與所述時(shí)鐘同步地，從頂端位起依次串行輸出從所述多個(gè)讀出電路讀出的數(shù)據(jù)，所述地址譯碼器通過(guò)在確定所述地址信號(hào)的全部位之前，將頂端位的多個(gè)候補(bǔ)數(shù)據(jù)分別輸入到該候補(bǔ)數(shù)據(jù)的個(gè)數(shù)量的讀出電路，從而開(kāi)始多個(gè)候補(bǔ)數(shù)據(jù)的讀出。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，所述多個(gè)讀出電路包括第一和第二讀出電路，所述地址譯碼器在除了最后一位之外確定了所述地址信號(hào)時(shí)，根據(jù)該地址信號(hào)選擇頂端位的第一和第二候補(bǔ)數(shù)據(jù)，將第一候補(bǔ)數(shù)據(jù)輸入到所述第一讀出電路，將第二候補(bǔ)數(shù)據(jù)輸入到所述第二讀出電路。
3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器裝置，其特征在于，所述地址譯碼器在確定了所述地址信號(hào)的全部位，并根據(jù)該地址信號(hào)將所述第一候補(bǔ)數(shù)據(jù)選擇為最終數(shù)據(jù)時(shí)，將所述第一候補(bǔ)數(shù)據(jù)繼續(xù)輸入到所述第一讀出電路，將所述頂端位的下一個(gè)位的數(shù)據(jù)輸入到所述第二讀出電路。
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，所述地址譯碼器在除了最后兩個(gè)位之外確定了所述地址信號(hào)時(shí)，將頂端位的四個(gè)候補(bǔ)數(shù)據(jù)分別輸入到四個(gè)讀出電路。
5.一種存儲(chǔ)器裝置，其特征在于，包括存儲(chǔ)器單元陣列，其存儲(chǔ)N位數(shù)據(jù)寬度的數(shù)據(jù)；地址譯碼器，其根據(jù)與時(shí)鐘同步地串行輸入的M位的地址信號(hào)，選擇所述存儲(chǔ)器單元陣列的地址；N個(gè)讀出電路，與所述數(shù)據(jù)的各位對(duì)應(yīng)地設(shè)置；以及移位寄存器，其與所述時(shí)鐘同步地，從頂端位起依次串行輸出從所述N個(gè)讀出電路讀出的數(shù)據(jù)，在所述地址信號(hào)中確定了(M-X)位的地址信號(hào)時(shí)，所述地址譯碼器根據(jù)該(M-X)位的地址信號(hào)，按所述N位的每個(gè)位選擇2X個(gè)候補(bǔ)數(shù)據(jù)，將與頂端位對(duì)應(yīng)的t個(gè)候補(bǔ)數(shù)據(jù)分別輸入到所述N個(gè)讀出電路中的t個(gè)讀出電路，從而開(kāi)始t個(gè)候補(bǔ)數(shù)據(jù)的讀出。
6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器裝置，其特征在于，在確定了所述地址信號(hào)的全部位時(shí)，所述地址譯碼器根據(jù)該確定的地址信號(hào)，從2X個(gè)候補(bǔ)數(shù)據(jù)中將一個(gè)候補(bǔ)數(shù)據(jù)選擇為最終數(shù)據(jù)，并將選擇的一個(gè)候補(bǔ)數(shù)據(jù)繼續(xù)輸入到一個(gè)讀出電路，將剩余的(N-I)位的數(shù)據(jù)分別輸入到剩余的(N-I)個(gè)讀出電路。
全文摘要
本發(fā)明提供一種在串行接口方式的存儲(chǔ)器裝置中抑制電路規(guī)模的增加的同時(shí)使數(shù)據(jù)的讀出高速化的存儲(chǔ)器裝置。EEPROM(100)包括存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器單元陣列(10)；根據(jù)與時(shí)鐘同步地串行輸入的地址信號(hào)選擇存儲(chǔ)器單元陣列(10)的地址的行地址譯碼器(11)和列地址譯碼器(12)；與數(shù)據(jù)的各位對(duì)應(yīng)地一個(gè)一個(gè)設(shè)置的讀出放大器(SA0～SA5、SA_M0、SA_M1)；和與時(shí)鐘同步地從頂端位起依次串行輸出從這些讀出放大器讀出的數(shù)據(jù)的移位寄存器(15)。列地址譯碼器(12)通過(guò)在確定列地址信號(hào)的全部位之前，將頂端位的兩個(gè)候補(bǔ)數(shù)據(jù)分別輸入到兩個(gè)讀出放大器(SA_M0、SA_M1)，從而開(kāi)始兩個(gè)候補(bǔ)數(shù)據(jù)的讀出。
文檔編號(hào)G11C7/06GK102194508SQ20111004539
公開(kāi)日2011年9月21日 申請(qǐng)日期2011年2月22日 優(yōu)先權(quán)日2010年2月23日
發(fā)明者吉川定男, 賴俊樹(shù) 申請(qǐng)人:安森美半導(dǎo)體貿(mào)易公司