專利名稱：半導體裝置的輸入/輸出電路和方法及具有其的系統(tǒng)的制作方法
技術領域：
本發(fā)明的各個實施例涉及一種半導體裝置，更具體而言，涉及一種包括輸入/輸出電路的半導體裝置。
背景技術：
半導體裝置被加載到測試設備上并執(zhí)行各種測試來檢測產品的正常工作及工作特性。電子系統(tǒng)的工作速度和計算能力逐漸地增強。相應地，對速度更高的半導體裝置的需求提高了。隨著半導體裝置逐漸以更高的速度工作，半導體裝置的工作速度已超過了測試設備可支持的極限速度。由此，經常能夠想到在現(xiàn)有的測試設備中不能測試速度更高的半導體裝置的高速工作。換言之，只能在用于測試以低速工作的半導體裝置的現(xiàn)有測試設備(下文稱之為“低速測試設備”)的可支持的極限速度來檢測被制造成以高速工作的半導體裝置(下文稱之為“高速測試設備”)的工作特性。相應地，需要開發(fā)一種能夠針對高速半導體裝置的高速工作來執(zhí)行操作的新型的高速測試設備。然而，對新型的高速測試設備的投入需要大量成本，這轉而影響了半導體裝置的制造成本和生產能力。如果可以將高速半導體裝置加載到低速測試設備上并進行測試，則可以顯著地降低在新型的高速測試設備上的投入的必要性，并且可以降低半導體裝置的制造成本。另外， 將高速半導體裝置加載到低速測試設備以及高速測試設備上的能力有助于提高半導體裝置的生產能力。相應地，在本領域中已經需要能夠在低速測試設備以及高速測試設備上進行測試的高速半導體裝置。在諸如DRAM的半導體存儲裝置中，在將高速半導體存儲裝置加載到低速測試設備上并測試高速半導體存儲裝置的高速工作時存在下列問題。首先，低速測試設備不能為高速半導體存儲裝置提供為保證高速工作所需的高速的外部時鐘。所述外部時鐘被輸入至內部延遲鎖定環(huán)(DLL)電路并用以產生用于控制數(shù)據輸出時間的DLL時鐘(CLK_DLL)，并且所述外部時鐘被輸入至內部命令發(fā)生電路并用以產生內部激活命令、讀取命令和寫入命令以及響應于內部命令的各種定時信號。其次，低速測試設備不能以高速向高速半導體存儲裝置提供數(shù)據。也就是說，不僅是低速測試設備向高速半導體存儲裝置所提供的外部時鐘的速度低，而且低速測試設備向高速半導體存儲裝置輸入數(shù)據的速度也低。第三，低速測試設備不能正常地接收由高速半導體存儲裝置以高速輸出的數(shù)據。 為了保證測試設備與半導體存儲裝置之間的數(shù)據交換，應在數(shù)據與數(shù)據選通信號(DQS)之間實現(xiàn)時間的匹配。通常，由于測試設備所接收的數(shù)據的邏輯值轉變的速度被設置為與通過測試設備輸入至半導體存儲裝置的外部時鐘的速度相匹配，因此低速測試設備不能正常地感測以比輸入至半導體存儲裝置的外部時鐘的速度高的速度來工作的高速半導體存儲裝置所輸出的數(shù)據的邏輯值轉變。第四，低速測試設備不能正常地接收由高速半導體存儲裝置以高速輸出的數(shù)據選通信號。正如在低速測試設備不能加載高速半導體存儲裝置并以高速執(zhí)行測試的第三個原因中所述的，低速測試設備不能正常地感測以比輸入至半導體存儲裝置的外部時鐘的速度高的速度來工作的高速半導體存儲裝置所輸出的數(shù)據選通信號的邏輯值轉變

發(fā)明內容
在本發(fā)明的一個示例性的方面中，一種系統(tǒng)包括控制器，所述控制器能夠以第一速度以及比第一速度慢的第二速度之一來工作；半導體存儲裝置，所述半導體存儲裝置以第一速度來工作；以及輸入/輸出裝置，所述輸入/輸出裝置連接在半導體存儲裝置與控制器之間，并被配置為控制控制器與半導體存儲裝置之間的信號的輸入/輸出，其中輸入/輸出裝置在正常模式和測試模式中工作，其中正常模式對應于半導體存儲裝置和以第一速度來工作的控制器之間的信號的輸入/輸出，而測試模式對應于半導體存儲裝置和以第二速度來工作的控制器之間的信號的輸入/輸出。在本發(fā)明的另一個示例性的方面中，一種半導體裝置的輸入方法包括以下步驟 將η比特的數(shù)據施加至η個輸入端子，其中η是等于或大于2的整數(shù)；響應于測試使能信號而同時產生第一脈沖和第二脈沖；響應于第一脈沖和第二脈沖而接收所述η比特的數(shù)據， 并且基于所述η比特的數(shù)據來產生并鎖存η比特的第一輸入鎖存數(shù)據和η比特的第二輸入鎖存數(shù)據；并且響應于使能信號而將η比特的第一輸入鎖存數(shù)據和η比特的第二輸入鎖存數(shù)據施加至2η個輸出線。在本發(fā)明的另一個示例性的方面中，一種半導體裝置的輸出方法包括以下步驟 基于施加至多個輸入線的數(shù)據來產生第一數(shù)據組；基于施加至所述多個輸入線的數(shù)據來產生與第一數(shù)據組相同的第二數(shù)據組；在第一時刻輸出第一數(shù)據組的至少一部分；并且在第一時刻之后的第二時刻輸出第二數(shù)據組的至少一部分。在本發(fā)明的另一個示例性的方面中，一種半導體裝置的輸出電路包括選擇信號控制單元，所述選擇信號控制單元被配置為基于使能信號而輸出第一選擇信號作為第一輸入線選擇信號以及第二選擇信號作為第二輸入線選擇信號，或者輸出第一選擇信號作為第二輸入線選擇信號以及第二選擇信號作為第一輸入線選擇信號；第一多路復用單元，所述第一多路復用單元被配置為基于第一選擇信號和第二選擇信號而將施加至輸入線的數(shù)據中的一半輸出作為第一多路復用數(shù)據；以及第二多路復用單元，所述第二多路復用單元被配置為基于第一輸入線選擇信號和第二輸入線選擇信號而將施加至輸入線的數(shù)據中的一半輸出作為第二多路復用數(shù)據。在本發(fā)明的另一個示例性的方面中，一種半導體裝置的輸入/輸出電路包括輸入模塊，所述輸入模塊被配置為響應于以第一速度輸入的外部數(shù)據選通信號而在正常模式中接收2η比特的輸入數(shù)據并且基于2η比特的輸入數(shù)據而產生2η比特的數(shù)據組，以及響應于以第二速度輸入的外部數(shù)據選通信號而在測試模式中接收η比特的輸入數(shù)據并且基于η 比特的輸入數(shù)據而產生2η比特的數(shù)據組；輸出模塊，所述輸出模塊被配置為在正常模式中以第一速度輸出2η次正常輸出數(shù)據，以及在測試模式中以第二速度輸出η次測試輸出數(shù)據；數(shù)據選通信號發(fā)生模塊，所述數(shù)據選通信號發(fā)生模塊被配置為在正常模式中產生以第一速度擺動的數(shù)據選通信號，以及在測試模式中產生以第二速度擺動的數(shù)據選通信號，其中η是等于或大于1的整數(shù)。


包含在本說明書中且構成本說明書的一部分的附圖示出了根據本發(fā)明的各個實施例，并且與說明書一起用來解釋本發(fā)明的原理。圖1是示出根據本發(fā)明的一個實施例的高速半導體裝置被加載到高速測試設備上并接收數(shù)據的情況的時序圖；圖2是示出根據本發(fā)明的實施例的高速半導體裝置被加載到低速測試設備上并接收數(shù)據的情況的時序圖；圖3是示出根據本發(fā)明的實施例的能夠執(zhí)行圖1和圖2所示的數(shù)據接收方法的半導體裝置的示意性方框圖；圖4是示出圖3所示的接收脈沖發(fā)生單元的一個示例性實施例的電路圖；圖5是示出圖3所示的第一數(shù)據接收鎖存單元和第二數(shù)據接收鎖存單元的一個示例性實施例的電路圖；圖6是示出圖3所示的第一施加單元和第二施加單元的一個示例性實施例的電路圖；圖7是示出根據本發(fā)明的實施例的半導體裝置中的高速數(shù)據輸出方法的時序圖；圖8是示出根據本發(fā)明的實施例的半導體裝置中的低速數(shù)據輸出方法的時序圖；圖9是示出根據本發(fā)明的另一個實施例的半導體裝置的輸出電路的示意性方框圖；圖10是示出圖9所示的選擇信號控制單元和第二多路復用單元的示例性實施例的具體電路圖；圖IlA是示出圖9所示的第一多路復用單元的一個示例性實施例的具體電路圖；圖IlB是示出圖9所示的第一多路復用單元的另一個示例性實施例的具體電路圖；圖12是示出根據本發(fā)明的實施例的半導體裝置中的高速數(shù)據選通信號輸出方法 (a)和低速數(shù)據選通信號輸出方法(b)的時序圖；圖13是示出被配置為利用圖12所示的低速數(shù)據選通信號輸出方法(b)的數(shù)據選通信號(DQQ發(fā)生裝置的一個示例性實施例的示意性方框圖；圖14是示出圖13所示的DQS發(fā)生裝置的工作的時序圖；圖15是示出圖13所示的信號組合部的一個示例性實施例的電路圖；并且圖16是示出根據本發(fā)明的另一個實施例的系統(tǒng)的示意性方框圖。
具體實施例方式下文將結合附圖通過示例性的實施例來說明根據本發(fā)明的半導體裝置的輸入/ 輸出電路和方法以及具有該半導體裝置的系統(tǒng)。
根據本發(fā)明的一個實施例的半導體裝置的輸入/輸出電路和方法如下所述地解決上述的、當?shù)退贉y試設備加載高速半導體裝置并執(zhí)行針對高速工作的測試時所產生的問題，使得低速測試設備能夠加載高速半導體裝置并且執(zhí)行針對高速工作的測試。根據本發(fā)明的實施例的半導體裝置的輸入/輸出電路和方法使輸入/輸出信號中的至少一部分在測試設備與半導體裝置之間以低速輸入和輸出，從而可以減少要以高速輸入和輸出的信號，并且使接收低速信號的半導體裝置以高速工作。相應地，根據本發(fā)明的實施例的半導體裝置的輸入/輸出電路和方法獲得的有益的技術效果在于高速半導體裝置可以被加載到低速測試設備上并進行測試。根據本發(fā)明的實施例的半導體裝置的輸入/輸出電路和方法以高速接收外部時鐘，或以低速接收外部時鐘并在內部將外部時鐘轉換為具有高速。如以上所述的，低速測試設備以低速輸出外部時鐘。相應地，為了使根據本發(fā)明的實施例的半導體裝置以高速接收外部時鐘，需要對低速測試設備進行改進。由于可以容易地實現(xiàn)改進低速測試設備以保證能夠以低速以及高速輸出外部時鐘(例如，外部時鐘可以在降低至其周期的一半時以低速被輸出)，因此省略對其的詳細說明。根據本發(fā)明的實施例的半導體裝置的輸入/輸出電路和方法能夠以這樣的方式在內部將以低速接收的外部時鐘轉換為具有高速?？梢酝ㄟ^將半導體裝置配置為包括諸如時鐘倍增電路的時鐘分頻器來實現(xiàn)這樣的設置。根據本發(fā)明的實施例的半導體裝置的輸入/輸出電路和方法基于以低速從低速測試設備輸入的數(shù)據而產生數(shù)量足夠以高速來執(zhí)行測試的測試數(shù)據，使得高速半導體裝置可以被加載到低速測試設備上并進行測試。例如，在每單位時間需要8比特的測試數(shù)據以高速執(zhí)行測試時，根據本發(fā)明的實施例的半導體裝置的輸入/輸出電路和方法以每單位時間4比特的測試數(shù)據的低速來接收，并基于所接收的4比特的數(shù)據來產生8比特的測試數(shù)據。以下將結合圖1對此進行具體說明。圖1是示出根據本發(fā)明的一個實施例的加載到高速測試設備上并接收數(shù)據的高速半導體裝置的時序圖。圖1示出以高速輸入的外部時鐘CLK_ex，以及周期與外部時鐘 CLK_ex的周期相同的外部數(shù)據選通信號DQS_ex。8比特的數(shù)據d0至d7基于寫入命令WL 響應于外部數(shù)據選通信號DQS_ex的上升沿和下降沿而被串行地輸入至數(shù)據焊盤DQ。第一數(shù)據d0、第三數(shù)據d2、第五數(shù)據d4和第七數(shù)據d6被串行地輸入至第一輸入端子inO。在所述數(shù)據被輸入至第一輸入端子inO的同一時刻，第二數(shù)據dl、第四數(shù)據d3、第六數(shù)據d5和第八數(shù)據d7被串行地輸入至第二輸入端子inl。將8比特的數(shù)據d0至d7的各個比特施加至第一輸入端子inO和第二輸入端子inl所需的時間對應于外部數(shù)據選通信號DQS_ex的一個周期。施加至第一輸入端子inO和第二輸入端子inl的數(shù)據在被延遲了時鐘信號CLK_ ex的一個周期時被分別施加至第三輸入端子in2和第四輸入端子in3。然后，半導體裝置響應于第一脈沖reel而同時接收并鎖存施加至第一輸入端子inO至第四輸入端子in3的數(shù)據。第一數(shù)據d0至第四數(shù)據d3由此被接收并鎖存。之后，半導體裝置響應于第二脈沖 rec2而同時接收并鎖存施加至第一輸入端子inO至第四輸入端子in3的數(shù)據。第五數(shù)據 d4至第八數(shù)據d7由此被接收并鎖存。響應于第一脈沖reel而被接收并鎖存的第一數(shù)據 d0至第四數(shù)據d3響應于使能信號en而被施加至第一輸出線(例如，第一全局輸入/輸出線GI00至第四全局輸入/輸出線GI03)，響應于第二脈沖rec2而被接收并鎖存的第五數(shù)據d4至第八數(shù)據d7響應于使能信號en而被施加至第二輸出線(例如，第五全局輸入/輸出線GI04至第八全局輸入/輸出線GI07)。如果寫入命令WL被激活并且外部時鐘CLK_ex的四個周期WL+4過去，則上述的數(shù)據接收方法完成一個周期。再次說明以上操作，在加載到高速測試設備上并接收數(shù)據的半導體裝置的數(shù)據接收方法中，通過將相繼輸入至四個輸入端子inO至in3的四個主數(shù)據d0至d3與四個次數(shù)據d4至d7聯(lián)接起來，產生8比特的數(shù)據d0至d7。由于半導體裝置使用四個輸入端子inO至in3并接收主數(shù)據d0至d3以及次數(shù)據d4至d7，因此作為用于確定從四個輸入端子inO至in3接收數(shù)據的時刻的信號的第一脈沖reel和第二脈沖rec2是在不同的時刻被激活的信號。正如可以從圖1看出的，第一脈沖reel和第二脈沖rec2是以與外部時鐘CLK_ex的兩個周期相對應的間隔而被激活的。
圖2是示出根據本發(fā)明實施例的加載到低速測試設備上并接收數(shù)據的高速半導體裝置的時序圖。圖2示出以高速輸入的外部時鐘CLK_ex。高速半導體裝置從低速測試設備接收外部數(shù)據選通信號DQS_ex。在圖2中，外部數(shù)據選通信號DQS_ex具有與圖1所示的外部數(shù)據選通信號DQS_ex的周期的兩倍相對應的周期。由于圖1所示的外部數(shù)據選通信號DQS_ex具有與外部時鐘CLK_ex的周期相同的周期，因此圖2所示的外部數(shù)據選通信號 DQS_ex具有與外部時鐘CLK_ex的兩倍相對應的周期。4比特的數(shù)據d0至d3基于寫入命令WL響應于外部數(shù)據選通信號DQS_ex的上升沿和下降沿而被串行地輸入至數(shù)據焊盤DQ。 由于圖2示出的是高速半導體裝置加載到低速測試設備上的時序圖，因此與8比特的數(shù)據 d0至d7被輸入至數(shù)據焊盤DQ的圖1的時序圖不同的是，在圖2的時序圖中4比特的數(shù)據 d0至d3被輸入至數(shù)據焊盤DQ。第一數(shù)據d0和第三數(shù)據d2被串行地輸入至第一輸入端子 inO。在所述數(shù)據被輸入至第一輸入端子inO的同一時刻，第二數(shù)據dl和第四數(shù)據d3被串行地輸入至第二輸入端子inl。將4比特的數(shù)據d0至d3的相應比特施加至第一輸入端子 inO和第二輸入端子inl所需的時間與外部數(shù)據選通信號DQS_ex的一個周期相對應。施加至第一輸入端子inO和第二輸入端子inl的數(shù)據在被延遲了時鐘信號CLK_ex的一個周期時被分別施加至第三輸入端子in2和第四輸入端子in3。接著，半導體裝置響應于被同時激活的第一脈沖reel和第二脈沖rec2而同時接收并鎖存施加至第一輸入端子inO至第四輸入端子in3的數(shù)據。第一數(shù)據d0至第四數(shù)據d3由此被接收并鎖存。響應于第一脈沖 reel而被接收并鎖存的第一數(shù)據d0至第三數(shù)據d3響應于使能信號en而被施加至第一輸出線(例如，第一全局輸入/輸出線GIOO至第四全局輸入/輸出線GI03)，響應于第二脈沖 rec2而被接收并鎖存的第一數(shù)據d0至第三數(shù)據d3響應于使能信號en而被施加至第二輸出線(例如，第五全局輸入/輸出線GI04至第八全局輸入/輸出線GI07)。如果寫入命令 WL被激活并且外部時鐘CLK_ex的四個周期WL+4過去，則上述的數(shù)據接收方法完成一個周期。再次說明以上操作，在根據本發(fā)明的實施例的半導體裝置的數(shù)據接收方法中，8比特的數(shù)據d0至d3以及d0至d3基于輸入至四個輸入端子inO至in3的四個主數(shù)據d0至d3而產生。由于8比特的數(shù)據d0至d3以及d0至d3是通過同時接收經由四個輸入端子inO至 in3而輸入的主數(shù)據d0至d3而產生的，因此作為用于確定從四個輸入端子inO至in3接收數(shù)據的時刻的信號的第一脈沖reel和第二脈沖rec2是被同時激活的信號。正如從圖2可以看出的，第一脈沖reel和第二脈沖rec2同時被激活?？梢杂貌煌姆椒▉韺崿F(xiàn)基于被輸入至四個輸入端子inO至in3的四個主數(shù)據d0至d3而產生8比特的數(shù)據d0至d3以及 d0至d3的方法。具體而言，不按照如以上所述的通過簡單地將主數(shù)據d0至d3布置兩次來產生8比特的數(shù)據d0至d3以及d0至d3，而是可以設想可以通過將主數(shù)據d0至d3與主數(shù)據d0至d3的反相值dOb至d;3b聯(lián)接來產生8比特的數(shù)據d0至d3以及dOb至d3b。除此以外，可以通過改變順序將第一數(shù)據d0至d3聯(lián)接來產生8比特的數(shù)據，例如，d0、dl、d2、 d3、d3、dl、d2和d0。另外，可以通過將主數(shù)據dO至d3以及按其順序被聯(lián)接的數(shù)據的反相值重新聯(lián)接來產生8比特的數(shù)據?？梢愿鶕O計者的意愿來改變這樣的設置，并且要注意的是這些聯(lián)接數(shù)據的實例并不旨在對本發(fā)明的范圍進行限制。之后將結合圖6來說明通過將主數(shù)據dO至d3與主數(shù)據dO至d3的反相值dOb至(1 聯(lián)接而產生8比特的數(shù)據dO至 d3以及dOb至d3b。圖3是示出根據本發(fā)明實施例的能夠執(zhí)行圖1和圖2所示的數(shù)據接收方法的半導體裝置的示意性方框圖。所述半導體裝置被配置為使得其能夠響應于測試使能信號ten而選擇性使用以上結合圖1和圖2說明的數(shù)據接收方法。測試使能信號ten是確定半導體裝置將使用以上結合圖1和圖2說明的數(shù)據接收方法中的哪一種方法的信號，并且可以通過指派被輸入至半導體裝置的測試模式信號來被使用。參見圖3，半導體裝置包括接收脈沖發(fā)生單元310、第一數(shù)據接收鎖存單元320、第二數(shù)據接收鎖存單元330、第一施加單元340和第二施加單元350。接收脈沖發(fā)生單元310被配置為響應于測試使能信號ten來產生具有預定時間間隔的第一脈沖reel和第二脈沖rec2，或同時產生第一脈沖reel和第二脈沖rec2。圖3所示的接收脈沖發(fā)生單元310被配置為基于測試使能信號ten而接收具有不同激活時間的第一脈沖源信號PffLlO和第二脈沖源信號pffL30，以及輸出第一脈沖源信號PffLlO和第二脈沖源信號pffL30作為第一脈沖reel和第二脈沖rec2。稍后說明接收脈沖發(fā)生單元310的具體配置和工作原理。第一數(shù)據接收鎖存單元320被配置為響應于第一脈沖reel而接收施加至多個輸入端子的串行數(shù)據，并且鎖存所述串行數(shù)據作為第一輸入鎖存數(shù)據。在圖3中，舉例說明的是輸入端子inO至in3作為所述多個輸入端子，四個數(shù)據ILO至IL3作為第一輸入鎖存數(shù)據。第二數(shù)據接收鎖存單元330被配置為響應于第二脈沖rec2而接收施加至四個輸入端子inO至in3的串行數(shù)據，并且鎖存所述串行數(shù)據作為第二輸入鎖存數(shù)據IL4至IL7。第一施加單元340被配置為基于第一輸入鎖存數(shù)據ILO至IL3而產生第一施加數(shù)據ADO至AD3，并且響應于使能信號en而將第一施加數(shù)據ADO至AD3施加至第一輸出線 GI00 至 GI03。第二施加單元350被配置為基于第二輸入鎖存數(shù)據IL4至IL7而產生第二施加數(shù)據AD4至AD7，并且響應于使能信號en而將第二施加數(shù)據AD4至AD7施加至第二輸出線 GI04 至 GI07。如圖3所示而配置的半導體裝置在基于測試使能信號ten而順序地產生具有預定時間間隔的第一脈沖reel和第二脈沖rec2的情況下利用圖1所示的數(shù)據接收方法來接收數(shù)據，并且在第一脈沖reel和第二脈沖rec2同時產生的情況下利用圖2所示的數(shù)據接收方法來接收數(shù)據。相應地，當接收脈沖發(fā)生單元310以第一脈沖reel和第二脈沖rec2被同時激活的方式產生第一脈沖reel和第二脈沖rec2時，第一輸入鎖存數(shù)據ILO至IL3以及第二輸入鎖存數(shù)據IL4至IL7可以分別具有相同的值。CN 102467978 A說明書7/18 頁圖4是示出圖3所示的接收脈沖發(fā)生單元310的一個示例性實施例的電路圖。接收脈沖發(fā)生單元310可以被配置為包括反相器401以及第一與非(NAND)門402 至第三與非門404。反相器401將測試使能信號ten反相。第一與非門402經由其輸入端子接收反相器401的輸出信號以及第一脈沖源信號pffLlO。第二與非門403經由其輸入端子接收第二脈沖源信號PWL30和測試使能信號ten。第三與非門404將第一與非門402所輸出的信號和第二與非門403所輸出信號進行與非操作，并輸出與非的結果作為第一脈沖 reel。另外，第二脈沖源信號pffL30被輸出作為第二脈沖信號rec2。作為在產生寫入命令 WL之后過去預定時間時而順序地產生的脈沖信號，第一脈沖源信號PWLlO和第二脈沖源信號pffL30成為了第一脈沖reel和第二脈沖rec2的源。根據圖4所示的接收脈沖發(fā)生單元 310的配置，如果測試使能信號ten被去激活為低電平，則第一脈沖源信號pffLlO被輸出作為第一脈沖reel，第二脈沖源信號pffL30被輸出作為第二脈沖rec2。也就是說，第一脈沖 reel和第二脈沖rec2以預定時間間隔順序地產生。相反，如果測試使能信號ten被激活為高電平，則第二脈沖源信號PWL30被輸出作為第一脈沖reel和第二脈沖rec2。也就是說， 第一脈沖reel和第二脈沖rec2同時產生。圖5是示出圖3所示的第一數(shù)據接收鎖存單元320和第二數(shù)據接收鎖存單元330 的一個示例性實施例的電路圖。第一數(shù)據接收鎖存單元320和第二數(shù)據接收鎖存單元330中的每個可以包括反相器501、第一傳輸門502和第一鎖存器503。圖5所示的電路是從一個輸入端子(例如，輸入端子iM)接收數(shù)據并產生一個輸入鎖存數(shù)據(例如，數(shù)據IU)的電路。在圖3所示的第一數(shù)據接收鎖存單元320被配置為包括圖5所示的電路的情況下，可以為相應的輸入端子inO至in3提供數(shù)量上為四個的圖5所示的電路。為了便于說明，假設圖5所示的電路構成第一數(shù)據接收鎖存單元320的一部分，其從第三輸入端子in2接收數(shù)據并產生第一輸入鎖存數(shù)據的第三數(shù)據IL2。反相器501將第一脈沖reel反相。第一傳輸門502經由其 NMOS輸入端子以及PMOS輸入端子接收第一脈沖reel以及反相器501的輸出值，并基于第一脈沖reel而被激活或去激活。第一傳輸門502的輸入端子與第三輸入端子in2耦合，并且第一傳輸門502的輸出端子與第一鎖存器503耦合。第一鎖存器503鎖存從第一傳輸門 502輸入的數(shù)據作為第一輸入鎖存數(shù)據的第三數(shù)據IL2。根據圖5所示的配置，第一數(shù)據接收鎖存單元320執(zhí)行在第一脈沖reel被激活的時刻接收施加至第三輸入端子in2的數(shù)據以及鎖存接收的數(shù)據作為第一輸入鎖存數(shù)據的第三數(shù)據IL2的操作。除信號的輸入/輸出之外，可以用與圖5所示的第一數(shù)據接收鎖存單元320相同的方式來配置第二數(shù)據接收鎖存單元330，并且第二數(shù)據接收鎖存單元330可以以與第一數(shù)據接收鎖存單元320相同的方式來工作。因此，此處將省略對其的具體說明。圖6是示出圖3所示的第一施加單元340和第二施加單元350的一個示例性實施例的電路圖。以下將基于第二施加單元350來進行說明。第二施加單元350可以被配置為包括數(shù)據處理部610和驅動部620。數(shù)據處理部610被配置為接收第二輸入鎖存數(shù)據IL4至IL7中的每個，基于測試控制信號tc而將第二輸入鎖存數(shù)據IL4至IL7中的每個反相，以及輸出第二施加數(shù)據AD4 至AD7中的每個。在圖6所示的第二施加單元350中，可以通過指派輸入至半導體裝置的測試模式信號來使用測試控制信號tc作為控制第二施加數(shù)據AD4至AD7的信號。
圖6所示的電路是接收第二輸入鎖存數(shù)據之一(例如，數(shù)據IU)、產生第二施加數(shù)據之一(例如，數(shù)據AM)、將一個第二施加數(shù)據AD5施加至一個第二輸出線(例如，線GI05) 的電路。在第二施加單元350被配置為包括圖6所示的電路的情況下，可以為各第二輸入鎖存數(shù)據IL4至IL7提供數(shù)量為四個的如圖6所示的電路。為了便于說明，假設圖6所示的電路構成第二施加單元350的一部分，其接收第二輸入鎖存數(shù)據IL5、產生第二施加數(shù)據 AD5并且將第二施加數(shù)據AD5施加至第二輸出線GI05。參見圖6，數(shù)據處理部610可以被配置為包括三態(tài)反相器611和傳輸門612。三態(tài)反相器611被配置為由測試控制信號tc以及測試控制信號tc的反相信號來激活。如果三態(tài)反相器611由測試控制信號tc來激活，則三態(tài)反相器611經由其輸入端子來接收第二輸入鎖存數(shù)據IL5、將第二輸入鎖存數(shù)據IL5反相并且輸出第二輸入鎖存數(shù)據IL5。傳輸門 612被配置為由測試控制信號tc以及測試控制信號tc的反相信號來激活。如果傳輸門612 由測試控制信號tc來激活，則傳輸門612經由其輸入端子來接收第二輸入鎖存數(shù)據IL5并輸出第二輸入鎖存數(shù)據IL5。三態(tài)反相器611的輸出端子和傳輸門612的輸出端子相互耦合，并且第二施加數(shù)據AD5經由三態(tài)反相器611的輸出端子和傳輸門612的輸出端子而被輸出。三態(tài)反相器611和傳輸門612具有不同的激活持續(xù)時間。具體而言，如果測試控制信號tc被激活至高電平，則傳輸門612被去激活，并且三態(tài)反相器611被激活。相反地，如果測試控制信號tc被去激活至低電平，則傳輸門612被激活，并且三態(tài)反相器611被去激活。根據此配置，如果測試控制信號tc被激活至高電平，則數(shù)據處理部610將第二輸入鎖存數(shù)據IL5反相并產生第二施加數(shù)據AD5。相反地，如果測試控制信號tc被去激活至低電平，則數(shù)據處理部610不會將第二輸入鎖存數(shù)據IL5反相并產生第二施加數(shù)據AD5。驅動部620被配置為響應于使能信號en而將數(shù)據處理部610所輸出的第二施加數(shù)據AD5施加至第二輸出線GI05。驅動部620可以被配置為包括響應于使能信號en而被激活的常用的驅動電路。當?shù)诙┘訂卧?50被配置為包括圖6所示的數(shù)據處理部610以及驅動部620時， 可以控制施加至第二輸出線GI04至GI07的數(shù)據以成為第二輸入鎖存數(shù)據IL4至IL7或第二輸入鎖存數(shù)據IL4至IL7的反相數(shù)據。由此，可以使施加至第二輸出線GI04至GI07的數(shù)據成為施加至四個輸入端子inO至in3的數(shù)據的反相值。但是，并不一定在圖6所示的第二施加單元350中執(zhí)行這樣的反相操作。在第二數(shù)據接收鎖存單元330中也可以執(zhí)行這樣的反相操作。第二數(shù)據接收鎖存單元330響應于第二脈沖rec2而接收施加至四個輸入端子inO至in3的串行數(shù)據，并鎖存所述串行數(shù)據作為第二輸入鎖存數(shù)據IL4至IL7。在這點上，在第二數(shù)據接收鎖存單元330被配置為將從四個輸入端子inO至in3輸入的數(shù)據反相并鎖存輸入的數(shù)據作為第二輸入鎖存數(shù)據IL4至IL7的情況下，可以用與圖6所示的第二施加單元350的反相操作相同的方式使施加至第二輸出線GI04至GI07的數(shù)據成為施加至四個輸入端子inO至in3的數(shù)據的反相值。由于可以通過在根據圖5所示的第二數(shù)據接收鎖存單元330的示例性實施例的電路中額外地包括傳輸門以及接收測試控制信號tc的三態(tài)反相器而容易地對執(zhí)行反相操作的第二數(shù)據接收鎖存單元330進行配置，因此此處省略對其的具體說明。除信號的輸入/輸出外，可用與圖6所示的第二施加單元350相同的方式來配置第一施加單元340，并且第一施加單元340可以以與第二施加單元350相同的方式工作。因
18此，此處將省略對其的具體說明。在一個實施例中，將響應于測試控制信號tc來控制施加至第一輸出線GIOO至 GI03以及第二輸出線GI04至GI07的數(shù)據的功能舉例說明為一種數(shù)據組合類型，但在本發(fā)明中可以不一定包括這種情況。根據設計者的意愿，第一施加單元340和第二施加單元350 中的每個都可以被配置為不包括數(shù)據處理部610而僅僅包括數(shù)據驅動器620。根據前述的實施例，以上結合圖1至圖6所述的根據本發(fā)明實施例的半導體裝置可以被加載到以高速向半導體裝置輸入數(shù)據的高速測試設備上以及以低速向半導體裝置輸入數(shù)據的低速測試設備上，使得可以執(zhí)行測試。根據本發(fā)明實施例的高速半導體裝置能夠在被加載到高速測試設備上時以高速向高速測試設備輸出數(shù)據，并且能夠在被加載到低速測試設備上時以低速向低速測試設備輸出數(shù)據。以此方式，根據本發(fā)明實施例的高速半導體裝置可以被加載到高速和低速測試設備上從而可以執(zhí)行測試?？梢园凑障铝蟹椒▽崿F(xiàn)對高速半導體裝置輸出數(shù)據的速度的控制。圖7示出根據本發(fā)明實施例的半導體裝置中的高速數(shù)據輸出方法的時序圖，圖8 示出根據本發(fā)明實施例的半導體裝置中的低速數(shù)據輸出方法的時序圖。圖7示出第一數(shù)據00至第八數(shù)據07被輸入至八個輸入線GIOO至GI07的狀態(tài)。 施加至八個輸入線GIOO至GI07的第一輸入數(shù)據00至第八輸入數(shù)據07的順序根據種子地址(seed address)而變化。種子地址是地址中的特定比特的值。根據種子地址的值，施加至八個輸入線GIOO至GI07的第一輸入數(shù)據00至第八輸入數(shù)據07的順序變化，相應地，輸出至數(shù)據焊盤DQ的數(shù)據的順序也變化。通常，種子地址使用地址的第一個比特。如圖7所示，當種子地址AO為0時，八個輸入數(shù)據00至07通過分別對應為00、01、02、03、04、05、06 和07而被施加至八個輸入線GIOO至GI07，而當種子地址AO為1時，八個輸入數(shù)據00至07 通過分別對應為01、00、03、02、05、04、07和06而被施加至八個輸入線GIOO至GI07。因此，當種子地址AO為0時，八個輸入數(shù)據00至07以00、01、02、03、04、05、06和07的順序輸出至數(shù)據焊盤DQ，而當種子地址AO為1時，八個輸入數(shù)據00至07以01、00、03、02、05、 04,07和06的順序輸出至數(shù)據焊盤DQ。為了便于說明，將在種子地址AO為0的情況下說明示出了根據本發(fā)明實施例的半導體裝置中的高速數(shù)據輸出方法和低速數(shù)據輸出方法的圖7 和圖8的時序圖。參見圖7，示出了第一輸入數(shù)據00至第八輸入數(shù)據07通過分別對應為00、01、02、 03、04、05、06和07而被施加至八個輸入線GIOO至GI07。然后，施加至八個輸入線GIOO至GI07中的奇數(shù)輸入線GI00、GI02、GI04和GI06 的數(shù)據00、02、04和06被選擇作為第一數(shù)據組RD0，施加至八個輸入線GIOO至GI07中的偶數(shù)輸入線GI01、GI03、GI05和GI07的數(shù)據01、03、05和07被選擇作為第二數(shù)據組FD0。響應于圖7所示的輸入時鐘CLK_DLL，第一數(shù)據組RDO的第一數(shù)據00在輸入時鐘 CLK_DLL的上升沿被輸出，第二數(shù)據組FDO的第一數(shù)據01在輸入時鐘CLK_DLL的下降沿被輸出。以此方式，隨著輸入時鐘CLK_DLL在高電平與低電平之間擺動，第一數(shù)據組RDO和第二數(shù)據組FDO的數(shù)據如圖7所示被串行地輸出。輸入時鐘CLK_DLL具有與外部時鐘CLK_ex 的周期相同的周期。參見圖7，由于具有不同數(shù)據值的第一數(shù)據組RDO 00, 02、04和06以及第二數(shù)據組FDO :01,03,05和07的數(shù)據隨著輸入時鐘CLK_DLL擺動而被連續(xù)地輸出，因此圖7所示的方法適用于高速半導體裝置被加載到高速測試設備上并以高速輸出數(shù)據的情況。在本實施例中，可以利用控制輸出時刻的DLL時鐘來實現(xiàn)輸入時鐘CLK_DLL。參見圖8，與圖7相似，示出了第一輸入數(shù)據00至第八輸入數(shù)據07通過分別對應為00、01、02、03、04、05、06和07而被施加至八個輸入線GIOO至GI07。然后，施加至八個輸入線GIOO至GI07中的奇數(shù)輸入線GI00、GI02、GI04和GI06 的數(shù)據00、02、04和06被選擇作為第一數(shù)據組RD0，并且與第一數(shù)據組RDO相同的數(shù)據—— 艮口，施加至八個輸入線GIOO至GI07中的奇數(shù)輸入線GI00、GI02、GI04和GI06的數(shù)據00、 02、04和06——被選擇作為第二數(shù)據組FD0。響應于輸入時鐘CLK_DLL，第一數(shù)據組RDO的第一數(shù)據00在輸入時鐘CLK_DLL的上升沿被輸出，而第二數(shù)據組FDO的第一數(shù)據00在輸入時鐘CLK_DLL的下降沿被輸出。也就是說，相同的數(shù)據在輸入時鐘CLK_DLL的上升沿和下降沿被連續(xù)輸出兩次。第一數(shù)據組 RDO和第二數(shù)據組FDO的數(shù)據隨著輸入時鐘CLK_DLL在高電平與低電平之間擺動而被順序地輸出。由于此數(shù)據輸出方法的緣故，如從圖8可以看出的那樣，隨著相同的數(shù)據被連續(xù)地輸出兩次，相同的數(shù)據在輸入時鐘CLK_DLL的一個周期期間保持不變。與輸入時鐘CLK_DLL 的每半個周期輸出一個數(shù)據例如00的圖7的輸出波形不同，參見圖8所示的輸出波形，輸入時鐘CLK_DLL的每一個周期輸出一個數(shù)據例如00。相應地，圖8所示的方法適用于高速半導體裝置被加載到低速測試設備上并以低速輸出數(shù)據的情況。參見圖8，由于第一數(shù)據組RDO和第二數(shù)據組FDO具有相同的數(shù)據00、02、04和06，因此輸出至數(shù)據焊盤DQ的數(shù)據與施加至八個輸入線GIOO至GI07的數(shù)據中的一半相對應。因此，為了將施加至八個輸入線GIOO至GI07的數(shù)據00至07中的全部數(shù)據輸出，應實施兩次圖8所示的輸出方法。具體而言，正如從圖8可以看出的，通過設置使得施加至八個輸入線GIOO至GI07的數(shù)據之中的奇數(shù)數(shù)據00、02、04和06在第一周期中被選擇性地輸出作為第一數(shù)據組RDO和第二數(shù)據組FD0，并且施加至八個輸入線GIOO至GI07的數(shù)據之中的偶數(shù)數(shù)據01、03、05和07在第二周期中被選擇性地輸出作為第一數(shù)據組RDO和第二數(shù)據組FD0，可以將施加至八個輸入線GIOO至GI07的數(shù)據00至07中的全部數(shù)據輸出?？梢酝ㄟ^改變種子地址來區(qū)分這些周期。例如，如圖8所示，可以使用如下的方法其中，如果與施加至八個輸入線GIOO至GI07 的數(shù)據相對應的地址的第一個比特AO為0，即種子地址為0，則可以選擇數(shù)據00、02、04和 06作為第一數(shù)據組RDO和第二數(shù)據組FD0，并且如果種子地址為1，則可以選擇數(shù)據01、03、 05和07作為第一數(shù)據組RDO和第二數(shù)據組FD0。如圖8所示，通過將種子地址的值設置為 1和0而將周期執(zhí)行兩次，可以輸出全部的八個輸入數(shù)據00至07。在對圖7和圖8的說明中，第一數(shù)據組RDO和第二數(shù)據組FDO的數(shù)據響應于輸入時鐘CLK_DLL的上升沿和下降沿而被輸出。這種設置作為示例性的實施例而示出，并且容易理解的是第一數(shù)據組RDO和第二數(shù)據組FDO的數(shù)據可以響應于交替的激活時刻而被連續(xù)地輸出。因此，要注意的是采用輸入時鐘CLK_DLL以及輸入時鐘CLK_DLL的上升沿和下降沿的示例性實施例并不旨在對實現(xiàn)本發(fā)明的本質特征進行限制。圖9是示出根據本發(fā)明的另一個實施例的半導體裝置的輸出電路的示意性方框圖。所述數(shù)據輸出電路被配置為使得可以基于測試使能信號ten來實施圖7所示的高速數(shù)據輸出方法和圖8所示的低速數(shù)據輸出方法中的一種。數(shù)據輸出電路可以被配置為包括選擇信號控制單元910、第一多路復用單元920、
20第二多路復用單元930、第一管道單元940、第二管道單元950、輸出驅動器960。選擇信號控制單元910被配置為基于測試使能信號ten而分別輸出第一選擇信號 sell和第二選擇信號sel2作為第一輸入線選擇信號Tsell和第二輸入線選擇信號Tsel2， 或者基于測試使能信號ten而分別輸出第二選擇信號sel2和第一選擇信號sell作為第一輸入線選擇信號Tsell和第二輸入線選擇信號Tsel2。第一多路復用單元920被配置為基于第一選擇信號sell和第二選擇信號sel2 而將施加至八個輸入線GIOO至GI07中的一半輸入線的數(shù)據輸出作為第一多路復用數(shù)據 MUXR0例如，在圖7和圖8所示的方法的情況中，如果第一選擇信號sell被激活，則第一多路復用單元920選擇施加至八個輸入線GIOO至GI07的八個輸入數(shù)據00至07之中的奇數(shù)數(shù)據00、02、04和06，并且輸出第一多路復用數(shù)據MUXR。另外，如果第二選擇信號sel2被激活，則第一多路復用單元920選擇施加至八個輸入線GIOO至GI07的八個輸入數(shù)據00至 07之中的偶數(shù)數(shù)據01、03、05和07，并且輸出第一多路復用數(shù)據MUXR。第一多路復用數(shù)據 MU)(R是多個并行數(shù)據，在圖9中，示出了第一多路復用數(shù)據MUXR由四個并行數(shù)據MUXR01、 MUXR23.MUXR45 和 MUXR67 表示，所述四個并行數(shù)據 MUXR01、MUXR23、MU)(R45 和 MUXR67 是通過選擇施加至八個輸入線GIOO至GI07的八個輸入數(shù)據00至07中的四個而構成的。第二多路復用單元930被配置為基于第一輸入線選擇信號Tsel 1和第二輸入線選擇信號Tsel2而將施加至八個輸入線GIOO至GI07中的一半輸入線的數(shù)據輸出作為第二多路復用數(shù)據MUXF。例如，在圖7和圖8所示的方法的情況中，如果第一輸入線選擇信號 Tsell被激活，則第二多路復用單元930選擇施加至八個輸入線GIOO至GI07的八個輸入數(shù)據00至07之中的奇數(shù)數(shù)據00、02、04和06，并且輸出第二多路復用數(shù)據MUXF。另外， 如果第二輸入線選擇信號Tsel2被激活，則第二多路復用單元930選擇施加至八個輸入線 GIOO至GI07的八個輸入數(shù)據00至07之中的偶數(shù)數(shù)據01、03、05和07，并且輸出第二多路復用數(shù)據MUXF。第二多路復用數(shù)據MUXF是多個并行數(shù)據，并且在圖9中，示出了第二多路復用數(shù)據MUXF由四個并行數(shù)據MUXFO 1、MUXF23、MUXF45和MUXF67表示，所述四個并行數(shù)據 MUXFO 1、MUXF23、MUXF45和MUXF67是通過選擇施加至八個輸入線GIOO至GI07的八個輸入數(shù)據00至07中的四個而構成的。第一管道單元940被配置為并行地接收第一多路復用數(shù)據MUXR，并且串行地產生和輸出第一數(shù)據組RD0。第一管道單元940可以被配置為包括多個鎖存電路。第二管道單元950被配置為并行地接收第二多路復用數(shù)據MUXF,并且串行地產生和輸出第二數(shù)據組FD0。第二管道單元950可以被配置為包括多個鎖存電路。輸出驅動器960被配置為響應于輸入時鐘CLK_DLL而交替地將第一數(shù)據組RDO和第二數(shù)據組FDO輸出至數(shù)據焊盤DQ。輸出驅動器960可以被配置為包括常見的輸出緩沖
ο從圖9所示的數(shù)據輸出電路輸出的第一數(shù)據組RDO和第二數(shù)據組FDO可以響應于測試使能信號ten而具有相同的值或不同的值。例如，如果測試使能信號ten被去激活，如圖7所示，第一數(shù)據組RDO可以是施加至八個輸入線GIOO至GI07的八個輸入數(shù)據00至07 之中的奇數(shù)數(shù)據00、02、04和06，而第二數(shù)據組FDO可以是施加至八個輸入線GIOO至GI07 的八個輸入數(shù)據00至07之中的偶數(shù)數(shù)據01、03、05和07。相反地，如果測試使能信號ten 被激活，如圖8所示，第一數(shù)據組RDO和第二數(shù)據組FDO均可以是施加至八個輸入線GIOO至GI07的八個輸入數(shù)據00至07之中的奇數(shù)數(shù)據00、02、04和06，否則第一數(shù)據組RDO和第二數(shù)據組FDO均可以是施加至八個輸入線GIOO至GI07的八個輸入數(shù)據00至07之中的偶數(shù)數(shù)據01、03、05和07。第一數(shù)據組RDO和第二數(shù)據組FDO被輸入至輸出驅動器960，并且被交替地輸出至數(shù)據焊盤DQ。例如，輸出驅動器960可以響應于輸入時鐘CLK_DLL而重復如下過程第一數(shù)據組RDO的第一數(shù)據在輸入時鐘CLK_DLL的上升沿被輸出，第二數(shù)據組 FDO的第一數(shù)據在輸入時鐘CLK_DLL的下降沿被輸出，第一數(shù)據組RDO的下一數(shù)據在輸入時鐘CLK_DLL的下個上升沿被輸出，而第二數(shù)據組FDO的下一數(shù)據在輸入時鐘CLK_DLL的下個下降沿被輸出。圖10是示出圖9所示的選擇信號控制單元910和第二多路復用單元930的示例性實施例的具體電路圖。如上所述，選擇信號控制單元910被配置為基于測試使能信號ten而分別輸出第一選擇信號sell和第二選擇信號sel2作為第一輸入線選擇信號Tsell和第二輸入線選擇信號Tsel2，或者基于測試使能信號ten而分別輸出第二選擇信號sel2和第一選擇信號 sell作為第一輸入線選擇信號Tsell和第二輸入線選擇信號Tsel2。選擇信號控制單元 910可以被配置為包括第一三態(tài)反相器1001至第四三態(tài)反相器1004以及第一反相器1005 和第二反相器1006。當測試使能信號ten被去激活時第一三態(tài)反相器1001被激活，并且將第二選擇信號sel2反相并輸出。當測試使能信號ten被激活時第二三態(tài)反相器1002被激活，并且將第一選擇信號sell反相并輸出。第一反相器1005將第一三態(tài)反相器1001和第二三態(tài)反相器1002的輸出值反相，并輸出第一輸入線選擇信號Tsell。由于第一三態(tài)反相器1001和第二三態(tài)反相器1002是根據測試使能信號ten而被激活的，因此在第一反相器1005的輸入端子處不會發(fā)生邏輯值的沖突。當測試使能信號ten被去激活時第三三態(tài)反相器1003被激活，并且將第一選擇信號sell反相并輸出。當測試使能信號ten被激活時第四三態(tài)反相器1004被激活，并且將第二選擇信號sel2反相并輸出。第二反相器1006 將第三三態(tài)反相器1003和第四三態(tài)反相器1004的輸出值反相并輸出第二輸入線選擇信號 !"sel〗。第二多路復用單元930可以被配置為包括第五三態(tài)反相器1007至第十二三態(tài)反相器1014。八個三態(tài)反相器1007至1014的輸入端子分別與八個輸入線GIOO至GI07耦合。第五三態(tài)反相器1007、第七三態(tài)反相器1009、第九三態(tài)反相器1011和第i^一三態(tài)反相器1013響應于第一輸入線選擇信號Tsell而被激活，第六三態(tài)反相器1008、第八三態(tài)反相器1010、第十三態(tài)反相器1012和第十二三態(tài)反相器1014響應于第二輸入線選擇信號 Tsel2而被激活。第五三態(tài)反相器1007的輸出端子和第六三態(tài)反相器1008的輸出端子相互耦合，并且第二多路復用數(shù)據MUXF的第一比特MUXFOl經由輸出端子被輸出。第七三態(tài)反相器1009的輸出端子和第八三態(tài)反相器1010的輸出端子相互耦合，并且第二多路復用數(shù)據MUXF的第二比特MUXF23經由輸出端子被輸出。第九三態(tài)反相器1011的輸出端子和第十三態(tài)反相器1012的輸出端子相互耦合，并且第二多路復用數(shù)據MUXF的第三比特MUXF45 經由輸出端子被輸出。第十一三態(tài)反相器1013的輸出端子和第十二三態(tài)反相器1014的輸出端子相互耦合，并且第二多路復用數(shù)據MUXF的第四比特MUXF67經由輸出端子被輸出。圖Ila是示出圖9所示的第一多路復用單元920的一個示例性實施例的具體電路圖。
第一多路復用單元920可以被配置為包括第一三態(tài)反相器1101至第八三態(tài)反相器1108。八個三態(tài)反相器1101至1108的輸入端子分別與八個輸入線GlOO至GI07耦合。 第一三態(tài)反相器1101、第三三態(tài)反相器1103、第五三態(tài)反相器1105和第七三態(tài)反相器1107 響應于第一選擇信號sell而被激活，而第二三態(tài)反相器1102、第四三態(tài)反相器1104、第六三態(tài)反相器1106和第八三態(tài)反相器1108響應于第二選擇信號sel2而被激活。第一三態(tài)反相器1101的輸出端子和第二三態(tài)反相器1102的輸出端子相互耦合，并且第一多路復用數(shù)據MU)(R的第一比特MUXROl經由輸出端子被輸出。第三三態(tài)反相器1103的輸出端子和第四三態(tài)反相器1104的輸出端子相互耦合，并且第一多路復用數(shù)據MUXR的第二比特MUXR23 經由輸出端子被輸出。第五三態(tài)反相器1105的輸出端子和第六三態(tài)反相器1106的輸出端子相互耦合，并且第一多路復用數(shù)據MUXR的第三比特MUXR45經由輸出端子被輸出。第七三態(tài)反相器1107的輸出端子和第八三態(tài)反相器1108的輸出端子相互耦合，并且第一多路復用數(shù)據MUXR的第四比特MUXR67經由輸出端子被輸出。根據圖10和圖IlA所示的選擇信號控制單元910、第一多路復用單元920和第二多路復用單元930的配置，數(shù)據輸出電路響應于測試使能信號ten、第一選擇信號sell和第二選擇信號sel2如下工作。為了便于說明，假設施加至八個輸入線GIOO至GI07的八個輸入數(shù)據00至07是通過在圖7和圖8中的種子地址AO為0時分別對應為00、01、02、03、 04、05、06和07而施加的。如果測試使能信號ten被去激活并且第一選擇信號sel 1被激活，則選擇信號控制單元910激活并輸出第二輸入線選擇信號Tsel2，并且相應地，第一多路復用單元920將施加至八個輸入線GIOO至GI07之中的奇數(shù)輸入線GI00、GI02、GI04和GI06的輸入數(shù)據00、 02、04和06輸出作為第一多路復用數(shù)據MUXR。第二多路復用單元930將施加至八個輸入線GIOO至GI07之中的偶數(shù)輸入線GIOl、GI03、GI05和GI07的輸入數(shù)據01、03、05和07 輸出作為第二多路復用數(shù)據MUXF。第一管道單元940和第二管道單元950分別基于第一多路復用數(shù)據MUXR和第二多路復用數(shù)據MUXF而產生第一數(shù)據組RDO和第二數(shù)據組FDO作為串行數(shù)據。第一數(shù)據組RDO和第二數(shù)據組FDO可以如在圖7中的種子地址AO為0時的情況下那樣產生。相應地，由輸出驅動器960輸出至數(shù)據焊盤DQ的數(shù)據的波形可以如在圖7 的種子地址AO為0時的情況下那樣產生。如果測試使能信號ten被激活并且第一選擇信號sell被激活，則選擇信號控制單元910激活并輸出第一輸入線選擇信號Tsell，并且相應地，第一多路復用單元920將施加至八個輸入線GIOO至GI07之中的奇數(shù)輸入線GI00、GI02、GI04和GI06的輸入數(shù)據00、02、 04和06輸出作為第一多路復用數(shù)據MUXR。與第一多路復用單元920中的方式相同，第二多路復用單元930將施加至八個輸入線GIOO至GI07之中的奇數(shù)輸入線GI00、GI02、GI04 和GI06的輸入數(shù)據00、02、04和06輸出作為第二多路復用數(shù)據MUXF。第一管道單元940 和第二管道單元950分別基于第一多路復用數(shù)據MUXR和第二多路復用數(shù)據MUXF而產生第一數(shù)據組RDO和第二數(shù)據組FD0。第一數(shù)據組RDO和第二數(shù)據組FDO可以如在圖8中的種子地址AO為0時的情況下那樣產生。相應地，由輸出驅動器960輸出至數(shù)據焊盤DQ的數(shù)據的波形可以如在圖8中的種子地址AO為0時的情況下那樣產生。如果測試使能信號ten被激活并且第二選擇信號sel2被激活，則選擇信號控制單元910激活并輸出第二輸入線選擇信號Tsel2，并且相應地，第一多路復用單元920將施加至八個輸入線GIOO至GI07之中的偶數(shù)輸入線GI01、GI03、GI05和GI07的輸入數(shù)據01、03、 05和07輸出作為第一多路復用數(shù)據MUXR。與第一多路復用單元920中的方式相同，第二多路復用單元930將施加至八個輸入線GIOO至GI07之中的偶數(shù)輸入線GIOl、GI03、GI05 和GI07的輸入數(shù)據01、03、05和07輸出作為第二多路復用數(shù)據MUXF。第一管道單元940 和第二管道單元950分別基于第一多路復用數(shù)據MUXR和第二多路復用數(shù)據MUXF而產生第一數(shù)據組RDO和第二數(shù)據組FDO作為串行數(shù)據。第一數(shù)據組RDO和第二數(shù)據組FDO可以在圖8中的種子地址AO為1時的情況下而產生。相應地，由輸出驅動器960輸出至數(shù)據焊盤 DQ的數(shù)據的波形可以如在圖8中的種子地址AO為1時的情況下那樣產生。參見圖11B，第一多路復用單元920可以被配置為額外地包括延遲電路1109，所述延遲電路1109接收第一選擇信號sell或第二選擇信號sel2并且將第一選擇信號sell或第二選擇信號sel2延遲預定時間。借助于延遲電路1109來延遲預定時間的延遲操作要與通過接收第一選擇信號sell和第二選擇信號sel2而被激活的第一多路復用單元920的激活時間匹配，并且與通過接收第一輸入線選擇信號Tsell和第二輸入線選擇信號Tsel2而被激活的第二多路復用單元930的激活時間匹配。如圖9所示，第一多路復用單元920在接收第一選擇信號sell或第二選擇信號sel2時立即工作，而第二多路復用單元930在第一選擇信號sell或第二選擇信號sel2被輸入至選擇信號控制單元910并且第一輸入線選擇信號Tsell和第二輸入線選擇信號Tsel2由選擇信號控制單元910輸出時工作。在實際的電路中，對于選擇信號控制單元910而言需要預定時間來產生第一輸入線選擇信號Tsell 和第二輸入線選擇信號Tsel2。在此情況下，第一選擇信號sell或第二選擇信號sel2被輸入至第一多路復用單元920的時刻與第一輸入線選擇信號Tsell和第二輸入線選擇信號 Tsel2被輸入至第二多路復用單元930的時刻變得互不相同。圖IlB所示的第一多路復用單元920的延遲電路1109要用以補償在此情況下的時間差。因此，所述預定時間——在所述預定時間期間延遲電路1109接收并延遲第一選擇信號sell或第二選擇信號sel2——與從第一選擇信號sell或第二選擇信號sel2被輸入的時間至基于選擇信號控制單元910的選擇操作而產生第一輸入線選擇信號Tsell或第二輸入線選擇信號Tsel2的時間之間的時間間隔相對應。根據本發(fā)明的實施例的高速半導體裝置在被加載到高速測試設備上時(在正常模式中)以高速將數(shù)據選通信號(DQS)輸出至高速測試設備，并且在被加載到低速測試設備上時(在測試模式中)以低速將數(shù)據選通信號(DQQ輸出至低速測試設備。這樣，根據本發(fā)明的實施例的高速半導體裝置可以被加載到高速測試設備和低速測試設備上，從而可以執(zhí)行測試。可以通過以下的方法來控制高速半導體裝置輸出數(shù)據選通信號(DQS)的速度。圖12是示出根據本發(fā)明實施例的半導體裝置中的高速數(shù)據選通信號輸出方法 (a)和低速數(shù)據選通信號輸出方法(b)的時序圖。參見圖12所示的高速數(shù)據選通信號輸出方法(a)，第一 DQS源信號DQSRDO是保持高電平的狀態(tài)信號，第二 DQS源信號DQSFDO是保持低電平的狀態(tài)信號。在高速數(shù)據選通信號輸出方法中，第一 DQS源信號DQSRDO和第二 DQS源信號DQSFDO分別響應于第一輸出脈沖RCLKDO和第二輸出脈沖FCLKDO而被交替地輸出，由此產生數(shù)據選通信號DQS。具體而言，在高速數(shù)據選通信號輸出方法中，在第一輸出脈沖RCLKDO的高電平持續(xù)期間，第一 DQS 源信號DQSRDO被接收并輸出作為數(shù)據選通信號DQS，而在第二輸出脈沖FCLKDO的高電平持續(xù)期間第二 DQS源信號DQSFDO被接收并輸出作為數(shù)據選通信號DQS。由于接收和輸出操作的緣故，從第一輸出脈沖RCLKDO和第二輸出脈沖FCLKDO被激活的時刻至輸出數(shù)據選通信號DQS的時刻存在預定的延遲時間。第一輸出脈沖RCLKDO和第二輸出脈沖FCLKDO是基于輸入時鐘CLK_DLL而產生并具有半個周期的相位差的信號。在高速數(shù)據選通信號輸出方法中，第一 DQS源信號DQSRDO和第二 DQS源信號DQSFDO交替地被輸出。在高速數(shù)據選通信號輸出方法中，由于第一 DQS源信號DQSRDO保持高電平并且第二 DQS源信號DQSFDO保持低電平，因此數(shù)據選通信號DQS是基于第一輸出脈沖RCLKDO和第二輸出脈沖FCLKDO而在預定時間段上在高電平與低電平之間擺動的擺動信號。數(shù)據選通信號DQS的擺動周期與輸入時鐘CLK_DLL的一個周期相對應。在本實施例中，可以利用在諸如DRAM的半導體存儲裝置中所使用的上升輸出時鐘和下降輸出時鐘來實現(xiàn)第一輸出脈沖RCLKDO和第二輸出脈沖 FCLKDO0在常用的半導體存儲裝置中，上升輸出時鐘和下降輸出時鐘是控制用在DDR結構中的數(shù)據選通信號的輸出時刻的信號。參見圖12所示的低速數(shù)據選通信號輸出方法(b)，與圖12所示的高速數(shù)據選通信號輸出方法(a)不同的是，第一 DQS源信號DQSRDO是在預定時間段上以具有與輸入時鐘CLK_DLL的周期的兩倍相對應的周期來擺動的信號，而第二 DQS源信號DQSFDO是通過將第一 DQS源信號DQSRDO延遲輸入時鐘CLK_DLL的半個周期而獲得的信號。與圖12所示的高速數(shù)據選通信號輸出方法(a)的方式相同，在低速數(shù)據選通信號輸出方法中，第一 DQS 源信號DQSRDO和第二 DQS源信號DQSFDO分別響應于第一輸出脈沖RCLKDO和第二輸出脈沖FCLKDO而被交替地輸出，由此產生數(shù)據選通信號DQS。具體而言，在低速數(shù)據選通信號輸出方法中，在第一輸出脈沖RCLKDO的高電平持續(xù)期間第一 DQS源信號DQSRDO被接收并輸出作為數(shù)據選通信號DQS，而在第二輸出脈沖FCLKDO的高電平持續(xù)期間第二 DQS源信號 DQSFDO被接收并輸出作為數(shù)據選通信號DQS。由于接收和輸出操作的緣故，從第一輸出脈沖RCLKDO和第二輸出脈沖FCLKDO被激活的時刻至數(shù)據選通信號DQS被輸出的時刻存在預定的延遲時間。在低速數(shù)據選通信號輸出方法中，與圖12所示的高速數(shù)據選通信號輸出方法(a)不同的是，第一 DQS源信號DQSRDO和第二 DQS源信號DQSFDO是以與輸入時鐘CLK_ DLL的周期的兩倍相對應的周期來擺動的信號，并且如圖12的低速數(shù)據選通信號輸出方法 (b)所示地響應于第一輸出脈沖RCLKDO和第二輸出脈沖FCLKDO的高電平持續(xù)時間而具有高電平和低電平。相應地，如圖12的低速數(shù)據選通信號輸出方法(b)所示，數(shù)據選通信號 DQS是基于第一輸出脈沖RCLKDO和第二輸出脈沖FCLKDO而在預定時間段上在高電平與低電平之間擺動的擺動信號。數(shù)據選通信號DQS的擺動周期與輸入時鐘CLK_DLL的兩個周期相對應。正如從圖12中的(a)和(b)可以看出的，由于第一 DQS源信號DQSRDO和第二 DQS 源信號DQSFDO是根據正常模式和測試模式而不同地產生這一事實，因此根據本發(fā)明實施例的高速半導體裝置可以控制輸出數(shù)據選通信號DQS的速度。由于數(shù)據選通信號DQS是在半導體存儲裝置中當讀取命令被激活時產生的信號，因此高速半導體裝置的高速數(shù)據選通信號輸出方法和低速數(shù)據選通信號輸出方法可以被配置為響應于讀取命令而開始。在高速半導體裝置被加載到低速測試設備上并執(zhí)行測試(在測試模式中)的情況下，可以采用低速數(shù)據選通信號輸出方法，而在高速半導體裝置被加載到高速測試設備上并執(zhí)行測試或者高速半導體裝置在封裝狀態(tài)中以高速工作(在正常模式中)的情況下，可以采用高速數(shù)據選通信號輸出方法。圖13是示出被配置為利用圖12所示的低速數(shù)據選通信號輸出方法(b)的數(shù)據選通信號(DQQ發(fā)生裝置的一個示例性實施例的示意性方框圖。數(shù)據選通信號發(fā)生裝置可以被配置為包括DQS源信號發(fā)生單元1310和DQS發(fā)生單元1320。如之前所述的，在圖12所示的低速數(shù)據選通信號輸出方法(b)中，與圖12所示的高速數(shù)據選通信號輸出方法(a)不同的是，第一 DQS源信號DQSRDO和第二 DQS源信號 DQSFDO被產生作為擺動信號，并且數(shù)據選通信號DQS以低速被輸出。DQS源信號發(fā)生單元 1310是產生第一 DQS源信號DQSRDO和第二 DQS源信號DQSFDO作為擺動信號的組成部分。 DQS源信號發(fā)生單元1310被配置為響應于產生起始信號gen和輸入時鐘CLK_DLL而產生第一 DQS源信號DQSRDO和第二 DQS源信號DQSFDO作為擺動信號。DQS發(fā)生單元1320被配置為與第一輸出脈沖RCLKDO和第二輸出脈沖FCLKDO同步地對第一 DQS源信號DQSRDO和第二 DQS源信號DQSFDO執(zhí)行操作，并產生具有與輸入時鐘CLK_DLL的周期的兩倍相對應的擺動周期的數(shù)據選通信號DQS。DQS發(fā)生單元1320可以包括常見的數(shù)據選通信號驅動器。例如，DQS發(fā)生單元1320可以被配置為包括如下的驅動電路其在第一輸出脈沖RCLKDO的高電平持續(xù)期間輸出第一 DQS源信號DQSRDO作為數(shù)據選通信號DQS，并且在第二輸出脈沖FCLKDO的高電平持續(xù)期間輸出第二 DQS源信號DQSFDO 作為數(shù)據選通信號DQS。由于DQS發(fā)生單元1320可以被容易地實現(xiàn)為包括現(xiàn)有技術中通常已知的驅動電路，所以此處省略對其的具體說明。DQS源信號發(fā)生單元1310可以被配置為包括讀取脈沖發(fā)生部1311、信號組合部 1312和源信號輸出部1313。DQS源信號發(fā)生單元1310經由讀取脈沖發(fā)生部1311和信號組合部1312而產生DQS設置信號DQSDO作為擺動信號。源信號輸出部1313被配置為接收 DQS設置信號DQSD0，將IDQS設置信號DQSDO延遲預先選定的時間，以及產生第一 DQS源信號DQSRDO和第二 DQS源信號DQSFD0。讀取脈沖發(fā)生部1311被配置為響應于發(fā)生起始信號gen和輸入時鐘CLK_DLL而產生被順序地激活的多個讀取脈沖信號。在圖13中，示出四個讀取脈沖信號，即第一讀取脈沖信號rpl至第四讀取脈沖信號rp4。發(fā)生起始信號gen是通過將讀取命令脈沖改變到輸入時鐘CLK_DLL的范圍(domain)而獲得的信號。信號組合部1312被配置為接收多個讀取脈沖信號rpl至rp4并且產生DQS設置信號DQSD0，使得DQS設置信號DQSDO在預定時間段上以所述多個讀取脈沖信號rpl至rp4 的脈沖寬度擺動。源信號輸出部1313接收DQS設置信號DQSD0，通過與輸入時鐘CLK_DLL同步來執(zhí)行操作而將DQS設置信號DQSDO延遲預先選定的時間，并且產生第一 DQS源信號DQSRDO和第二 DQS源信號DQSFD0。如上所述，由于DQS設置信號DQSDO是擺動信號，因此第一 DQS源信號DQSRDO和第二 DQS源信號DQSFDO也成為擺動信號。將基于參考圖14的時間來說明圖13所示的DQS發(fā)生裝置的工作。圖14是示出圖13所示的DQS發(fā)生裝置的工作的時序圖。參見圖14，示出了輸入至DQS發(fā)生裝置以及從DQS發(fā)生裝置輸出的信號，以及作為用于在DQS發(fā)生裝置中產生的信號的工作基準的輸入時鐘CLK_DLL。輸入時鐘CLK_DLL是基于外部時鐘CLK_ex而產生的信號。如以上所述的，由于外部時鐘CLK_ex是以高速輸入的信號，因此輸入時鐘CLK_DLL也是高速信號。輸入時鐘CLK_DLL被提供給讀取脈沖發(fā)生部1311和源信號輸出部1313。作為通過將讀取命令脈沖改變到輸入時鐘CLK_DLL的范圍而獲得的信號，發(fā)生起始信號gen被輸入至讀取脈沖發(fā)生部1311。如圖14所示，由于發(fā)生起始信號gen具有與輸入時鐘CLK_DLL相同的范圍，因此發(fā)生起始信號gen的激活時刻和去激活時刻與輸入時鐘CLK_DLL的上升沿相對應，并且發(fā)生起始信號gen的脈沖寬度與輸入時鐘CLK_DLL的一個周期相對應。讀取脈沖發(fā)生部1311通過與輸入時鐘CLK_DLL同步地執(zhí)行操作而順序地將發(fā)生起始信號gen延遲發(fā)生起始信號gen的脈沖寬度，并且產生如圖14所示的第一讀取脈沖信號rpl至第四讀取脈沖信號rp4。讀取脈沖發(fā)生部1311可以被配置為包括本領域已知的多個觸發(fā)器電路以及多個延遲電路，并且與輸入時鐘CLK_DLL同步地執(zhí)行操作。信號組合部1312將第一讀取脈沖信號rpl至第四讀取脈沖信號rp4進行組合，并產生如圖14所示的DQS設置信號DQSD0。信號組合部1312在第一讀取脈沖信號rpl和第三讀取脈沖信號rp3被激活的同時以高電平輸出DQS設置信號DQSD0，并且在第二讀取脈沖信號rp2和第四讀取脈沖信號rp4被激活的同時以低電平輸出DQS設置信號DQSD0，由此可以產生作為擺動信號的DQS設置信號DQSD0。以下將結合圖15來說明用于實現(xiàn)信號組合部 1312的一個示例性的實施例。源信號輸出部1313通過與輸入時鐘CLK_DLL同步地執(zhí)行操作而將DQS設置信號 DQSDO延遲預先選定的時間，并且順序地產生如圖14所示的第一 DQS源信號DQSRDO和第二 DQS源信號DQSFD0。在圖14中，示出了第二 DQS源信號DQSFDO比第一 DQS源信號DQSRDO 遲輸入時鐘CLK_DLL的半個周期而產生。源信號輸出部1313可以被配置為包括本領域已知的并且接收輸入時鐘CLK_DLL的觸發(fā)器電路。在圖14中，第一 DQS源信號DQSRDO和第二 DQS源信號DQSFDO的波形以下的信號的操作與圖12中的(b)相同。因此，此處省略對其的具體說明。圖15是示出圖13所示的信號組合部1312的一個示例性實施例的電路圖。信號組合部1312可以被配置為包括第一或門1501、第一傳輸門1502、第二或門 1503、第二傳輸門1504、鎖存電路1505和復位PMOS晶體管1506。第一或門1501接收第一讀取脈沖信號rpl和第三讀取脈沖信號rp3并將二者進行或運算。第一傳輸門1502被配置為當?shù)谝换蜷T1501的輸出信號被激活時將外部電壓 VDD輸出至第一節(jié)點1509。第二或門1503接收第二讀取脈沖信號rp2和第四讀取脈沖信號rp4并將二者進行或運算。第二傳輸門1504被配置為當?shù)诙蜷T1503的輸出信號被激活時將接地電壓 VSS輸出至第一節(jié)點1509。鎖存電路1505與第一節(jié)點1509耦合并執(zhí)行鎖存操作。鎖存電路1505的輸出被作為DQS設置信號DQSDO輸出。復位PMOS晶體管1506耦合在外部電壓VDD與第一節(jié)點1509之間，并且接收復位信號RST。復位PMOS晶體管1506用作響應于復位信號RST將第一節(jié)點1509充電并將鎖存電路1505的鎖存值進行初始化的組成部分，并且也可以根據設計而省略該復位PMOS晶體管 1506。正如從圖15可以看出的，第一或門1501和第二或門1503響應于第一讀取脈沖信號rpl至第四讀取脈沖信號rp4而激活第一傳輸門1502和第二傳輸門1504，并且鎖存電路1505基于第一傳輸門1502和第二傳輸門1504的激活而將鎖存值變?yōu)楦唠娖胶偷碗娖讲a生DQS設置信號DQSDO。在本說明書中提及的輸入線GIOO至GI07以及輸出線GIOO至GI07可以被單獨配置，也可以通過共用相同的線如半導體存儲裝置的全局輸入/輸出線來被使用。在本說明書中，示例性地描述了能夠共用輸入線和輸出線的全局輸入/輸出線。根據本發(fā)明的實施例的半導體裝置允許高速半導體存儲裝置被加載到高速控制器或低速控制器(例如CPU)上，并且可以被包括在圖16所示的系統(tǒng)中。相應地，根據本發(fā)明的實施例的半導體裝置不僅可以用在高速半導體存儲裝置與高速或低速半導體測試設備之間的測試中，也可以用在高速半導體存儲裝置與高速或低速控制器之間的測試中。圖16是示出根據本發(fā)明的另一個實施例的系統(tǒng)的示意性方框圖。所述系統(tǒng)可以被配置為包括控制器1610、半導體存儲裝置1620和輸入/輸出裝置 1630?？刂破?610用作能夠操作半導體存儲裝置1620的有源器件?？刂破?610能夠以高速(第一速度)或低速(第二速度)工作，并且經由輸入/輸出裝置1630與半導體存儲裝置1620通信。半導體存儲裝置1620是以高速(第一速度)工作的存儲裝置，并且是由控制器 1610來驅動的無源器件。輸入/輸出裝置1630根據控制器1610的工作速度來控制控制器1610與半導體存儲裝置1620之間的信號的輸入/輸出。輸入/輸出裝置1630能夠以正常模式和測試模式來工作，其中正常模式對應于半導體存儲裝置1620和高速(第一速度)工作的控制器1610 之間的信號的輸入/輸出，測試模式對應于半導體存儲裝置1620和低速(第二速度)工作的控制器1610之間的信號的輸入/輸出。輸入/輸出裝置1630可以被配置為包括根據圖 1至圖15所示的本發(fā)明的實施例的輸入電路、輸出電路和數(shù)據選通信號發(fā)生電路。雖然以上已經說明了某些實施例，但本領域的技術人員會理解這些說明的實施例僅是示例性的。因此，本文所述的半導體裝置的輸入/輸出電路和方法及具有其的系統(tǒng)不應當基于所說明的實施例而受到限制。確切地說，本文所述的半導體裝置的輸入/輸出電路和方法及具有其的系統(tǒng)應當僅根據所附權利要求書并結合以上說明書和附圖來限定。
權利要求
1.一種系統(tǒng)，包括控制器，所述控制器能夠以第一速度和比第一速度慢的第二速度之一來工作；半導體存儲裝置，所述半導體存儲裝置以所述第一速度來工作；以及輸入/輸出裝置，所述輸入/輸出裝置連接在所述半導體存儲裝置與所述控制器之間， 并被配置為控制所述控制器與所述半導體存儲裝置之間的信號的輸入/輸出，其中所述輸入/輸出裝置在正常模式中和在測試模式中工作，其中所述正常模式對應于所述半導體存儲裝置和以所述第一速度來工作的所述控制器之間的信號的輸入/輸出， 所述測試模式對應于所述半導體存儲裝置和以所述第二速度來工作的所述控制器之間的信號的輸入/輸出。
2.如權利要求1所述的系統(tǒng)，其中所述控制器將外部數(shù)據選通信號和輸入數(shù)據提供給所述輸入/輸出裝置，以及其中所述輸入/輸出裝置將數(shù)據選通信號和輸出數(shù)據提供給所述控制器。
3.如權利要求1所述的系統(tǒng)，其中所述輸入/輸出裝置包括輸入模塊，所述輸入模塊在所述正常模式中響應于以所述第一速度輸入的外部數(shù)據選通信號來接收2η比特的輸入數(shù)據，并基于所述2η比特的輸入數(shù)據而產生2η比特的數(shù)據組，并且所述輸入模塊在所述測試模式中響應于以所述第二速度輸入的外部數(shù)據選通信號來接收η比特的輸入數(shù)據，并基于所述η比特的輸入數(shù)據而產生2η比特的數(shù)據組，其中η為大于或等于1的整數(shù)。
4.如權利要求3所述的系統(tǒng)，其中所述輸入模塊通過η個輸入端子來接收所述輸入數(shù)據，并且其中在所述正常模式中η比特的主數(shù)據和η比特的次數(shù)據被連續(xù)地輸入到所述η個輸入端子。
5.如權利要求4所述的系統(tǒng)，其中在所述測試模式中，所述輸入模塊基于所述η比特的輸入數(shù)據而產生η比特的第一輸入鎖存數(shù)據和η比特的第二輸入鎖存數(shù)據，并且通過將所述第一輸入鎖存數(shù)據和所述第二輸入鎖存數(shù)據組合而產生2η比特的數(shù)據。
6.如權利要求5所述的系統(tǒng)，其中在所述測試模式中，所述輸入模塊通過從所述第一輸入鎖存數(shù)據產生第一比特數(shù)據至第η比特數(shù)據并且從所述第二輸入鎖存數(shù)據產生第η+1 比特數(shù)據至第2η比特數(shù)據而產生所述2η比特的數(shù)據。
7.如權利要求5所述的系統(tǒng)，其中所述輸入模塊通過從所述第一輸入鎖存數(shù)據產生第一比特數(shù)據至第η比特數(shù)據并且從所述第二輸入鎖存數(shù)據的反相值產生第η+1比特數(shù)據至第2η比特數(shù)據而產生所述2η比特的數(shù)據。
8.如權利要求5所述的系統(tǒng)，其中在所述測試模式中，所述輸入模塊通過響應于第一脈沖而鎖存所述η比特的輸入數(shù)據來產生所述第一輸入鎖存數(shù)據，所述第一脈沖是響應于寫入命令而在第一預定時間之后被激活的；并且所述輸入模塊通過響應于與所述第一脈沖同時被激活的第二脈沖而鎖存所述η比特的輸入數(shù)據來產生所述第二輸入鎖存數(shù)據。
9.如權利要求4所述的系統(tǒng)，其中在所述正常模式中，所述輸入模塊通過響應于第一脈沖而鎖存施加至所述η個輸入端子的輸入數(shù)據來產生所述第一輸入鎖存數(shù)據，其中所述第一脈沖是響應于寫入命令而在第二預定時間之后被激活的；并且所述輸入模塊通過響應于第二脈沖而鎖存施加至所述η個輸入端子的輸入數(shù)據來產生所述第二輸入鎖存數(shù)據，其中所述第二脈沖是在從所述第一脈沖被激活的時間起的第三預定時間之后被激活的。
10.如權利要求1所述的系統(tǒng)，其中所述輸入/輸出裝置包括輸出模塊，所述輸出模塊在所述正常模式中以所述第一速度輸出2η次輸出數(shù)據，并且所述輸出模塊在所述測試模式中以所述第二速度輸出η次所述輸出數(shù)據，其中η是大于或等于1的整數(shù)。
11.如權利要求10所述的系統(tǒng)，其中所述第二速度與所述第一速度的一半相對應。
12.如權利要求11所述的系統(tǒng)，其中在所述測試模式中，所述輸出模塊從輸出數(shù)據產生η比特的第一數(shù)據組以及與所述第一數(shù)據組相同的η比特的第二數(shù)據組，并且以所述第一速度交替地將所述第一數(shù)據組和所述第二數(shù)據組輸出一個比特。
13.如權利要求12所述的系統(tǒng)，其中所述輸出數(shù)據具有2η比特，并且其中在所述測試模式中，所述輸出模塊通過選擇所述2η比特的輸出數(shù)據中的一半來產生所述第一數(shù)據組，并且通過選擇所述2η比特的輸出數(shù)據中的相同的一半來產生所述第二數(shù)據組。
14.如權利要求13所述的系統(tǒng)，其中在所述測試模式中，所述輸出模塊產生所述η比特的第一數(shù)據組和所述η比特的第二數(shù)據組，并且交替地將所述η比特的第一數(shù)據組和所述 η比特的第二數(shù)據組輸出一個比特。
15.如權利要求14所述的系統(tǒng)，其中在第二操作中，由所述輸出模塊產生的所述第一數(shù)據組和所述第二數(shù)據組與在第一操作中未被選擇的所述2η比特的輸出數(shù)據中的其余的一半相對應，其中在所述第二操作中所述輸出模塊在測試模式中產生所述η比特的第一數(shù)據組和所述η比特的第二數(shù)據組，并且交替地將所述η比特的第一數(shù)據組和所述η比特的第二數(shù)據組輸出一個比特。
16.如權利要求1所述的系統(tǒng)，其中所述輸入/輸出裝置包括數(shù)據選通信號發(fā)生模塊， 所述數(shù)據選通信號發(fā)生模塊在所述正常模式中產生以所述第一速度擺動的數(shù)據選通信號， 并且在所述測試模式中產生以所述第二速度擺動的數(shù)據選通信號。
17.如權利要求16所述的系統(tǒng)，其中所述數(shù)據選通信號發(fā)生模塊在所述測試模式中在讀取命令被激活時的第一預定時間之后產生具有與輸入時鐘的周期的兩倍相對應的周期的數(shù)據選通信號，并且在所述正常模式中在讀取命令被激活時的第一預定時間之后產生具有與輸入時鐘的周期相對應的周期的數(shù)據選通信號。
18.如權利要求17所述的系統(tǒng)，其中所述數(shù)據選通信號發(fā)生模塊在所述測試模式中當所述讀取命令被激活時產生第一 DQS源信號和第二 DQS源信號作為擺動信號，響應于第一輸出脈沖以及具有與所述輸入時鐘相同的周期的第二輸出脈沖而輸出所述第一 DQS源信號和所述第二 DQS源信號，并且由此產生具有與所述第一輸出脈沖的周期的兩倍相對應的周期的數(shù)據選通信號。
19.如權利要求18所述的系統(tǒng)，其中所述數(shù)據選通信號發(fā)生模塊包括DQS源信號發(fā)生單元，所述DQS源信號發(fā)生單元被配置為響應于所述輸入時鐘以及由所述讀取命令激活的發(fā)生起始信號而產生所述第一 DQS源信號和所述第二 DQS源信號作為擺動信號，DQS發(fā)生單元，所述DQS發(fā)生單元被配置為響應于所述第一輸出脈沖和所述第二輸出脈沖而交替地輸出所述第一 DQS源信號和所述第二 DQS源信號。
20.如權利要求19所述的系統(tǒng)，其中所述DQS源信號發(fā)生單元包括讀取脈沖發(fā)生部，所述讀取脈沖發(fā)生部被配置為響應于所述輸入時鐘和由所述讀取命令激活的所述發(fā)生起始信號而產生被順序地激活的多個讀取脈沖信號；信號組合部，所述信號組合部被配置為接收所述多個讀取脈沖信號并且產生DQS設置信號，使得DQS設置信號以與所述多個讀取脈沖信號的脈沖寬度相對應的脈沖寬度而在預定時間段上擺動；以及源信號輸出部，所述源信號輸出部被配置為將所述DQS設置信號延遲第二預定時間并產生所述第一 DQS源信號和所述第二 DQS源信號。
21.如權利要求20所述的系統(tǒng)，其中所述源信號輸出部通過與所述輸入時鐘同步來執(zhí)行操作而將所述DQS設置信號延遲所述第二預定時間。
22.如權利要求17所述的系統(tǒng)，其中在所述正常模式中，當所述讀取命令被激活時， 產生所述第一 DQS源信號和所述第二 DQS源信號作為狀態(tài)信號，并且響應于第一輸入時鐘以及具有與所述輸入時鐘相同的周期的第二輸入時鐘而交替地輸出所述第一 DQS源信號和所述第二 DQS源信號，由此產生具有與所述第一輸出脈沖相同的周期的所述數(shù)據選通信號。
23.如權利要求1所述的系統(tǒng)，其中所述第二速度與所述第一速度的一半相對應。
24.一種半導體裝置的輸入方法，包括以下步驟將η比特的數(shù)據施加至η個輸入端子，其中η是等于或大于2的整數(shù)；響應于測試使能信號而同時產生第一脈沖和第二脈沖；響應于所述第一脈沖和所述第二脈沖而接收所述η比特的數(shù)據，并且基于所述η比特的數(shù)據來產生并鎖存η比特的第一輸入鎖存數(shù)據和η比特的第二輸入鎖存數(shù)據；并且響應于使能信號而將所述η比特的第一輸入鎖存數(shù)據和所述η比特的第二輸入鎖存數(shù)據施加至2η個輸出線。
25.如權利要求M所述的輸入方法，其中在所述產生并鎖存η比特的第一輸入鎖存數(shù)據和η比特的第二輸入鎖存數(shù)據的步驟中，響應于所述第一脈沖而產生并鎖存所述η比特的數(shù)據作為所述η比特的第一輸入鎖存數(shù)據，并且響應于所述第二脈沖而產生并鎖存所述 η比特的數(shù)據的反相值作為所述η比特的第二輸入鎖存數(shù)據。
26.如權利要求M所述的輸入方法，其中在所述響應于使能信號而將所述η比特的第一輸入鎖存數(shù)據和所述η比特的第二輸入鎖存數(shù)據施加至2η個輸出線的步驟中，所述η比特的第一輸入鎖存數(shù)據被施加至η個輸出線，并且所述η比特的第二輸入鎖存數(shù)據被反相并施加至其余的η個輸出線。
27.如權利要求M所述的輸入方法，其中所述響應于測試使能信號而同時產生第一脈沖和第二脈沖的步驟包括以下步驟當產生寫入命令時，接收以預定時間間隔產生的第一脈沖源和第二脈沖源；以及響應于所述測試使能信號而輸出所述第二脈沖源信號作為所述第一脈沖和所述第二脈沖。
28.如權利要求27所述的輸入方法，其中所述半導體裝置與從外部施加的時鐘信號同步地工作，并且所述預定時間間隔與所述時鐘信號的兩個周期相對應。
29.一種半導體裝置的輸出方法，包括以下步驟(a)基于施加至多個輸入線的數(shù)據來產生第一數(shù)據組；(b)基于施加至所述多個輸入線的數(shù)據來產生要與所述第一數(shù)據組相同的第二數(shù)據組；(C)在第一時刻輸出所述第一數(shù)據組的至少一部分；以及(d)在所述第一時刻之后的第二時刻輸出所述第二數(shù)據組的至少一部分。
30.如權利要求四所述的輸出方法，還包括以下步驟(e)重復所述步驟(c)和(d)直到所述第一數(shù)據組和所述第二數(shù)據組全部被輸出， 其中將所述步驟(a) (b) (c) (d)和(e)重復兩次。
31.如權利要求四所述的輸出方法，其中所述第一時刻是輸入時鐘的上升沿，所述第二時刻是所述輸入時鐘的下降沿。
32.如權利要求四所述的輸出方法，其中在所述步驟(d)中輸出的所述第二數(shù)據組的所述至少一部分與在所述步驟(c)中輸出的所述第一數(shù)據組的所述至少一部分相同。
33.如權利要求四所述的輸出方法，其中所述第一數(shù)據組和所述第二數(shù)據組包括多比特，其中在所述步驟(c)中，在所述第一時刻輸出所述第一數(shù)據組中的一個比特，并且其中在所述步驟(d)中，在所述第二時刻輸出所述第二數(shù)據組中的一個比特。
34.如權利要求四所述的輸出方法，其中在所述步驟(a)中，通過選擇施加至所述多個輸入線的數(shù)據之中的一半來產生所述第一數(shù)據組，并且其中在所述步驟(b)中，通過選擇施加至所述多個輸入線的數(shù)據之中的與在所述步驟 (a)中所選擇的相同的一半來產生所述第二數(shù)據組。
35.如權利要求34所述的輸出方法，其中在所述步驟(a)中，響應于第一選擇信號和第二選擇信號而不同地選擇施加至所述多個輸入線的數(shù)據的一半，并且其中在所述步驟(b)中，響應于第一輸入線選擇信號和第二輸入線選擇信號而不同地選擇施加至所述多個輸入線的數(shù)據的一半。
36.如權利要求35所述的輸出方法，還包括以下步驟接收所述第一選擇信號和所述第二選擇信號并產生所述第一輸入線選擇信號和所述第二輸入線選擇信號，使得施加至所述輸入線的數(shù)據之中的在所述步驟(b)中所選擇的一半與在所述步驟(a)中所選擇的一半相同。
37.如權利要求四所述的輸出方法，還包括以下步驟(f)響應于讀取命令而產生發(fā)生起始信號；(g)響應于所述發(fā)生起始信號和所述輸入時鐘而產生DQS設置信號；(h)將所述DQS設置信號延遲預定時間并產生第一DQS源信號和第二 DQS源信號作為擺動信號；以及(i)響應于第一輸出脈沖和第二輸出脈沖而輸出所述第一DQS源信號和所述第二 DQS 源信號，并且產生數(shù)據選通信號。
38.如權利要求37所述的輸出方法，其中所述步驟(g)包括以下步驟 將所述發(fā)生起始信號延遲并產生多個讀取脈沖信號；以及響應于所述多個讀取脈沖信號而產生DQS設置信號，所述DQS設置信號以與所述多個讀取脈沖信號的脈沖寬度相對應的脈沖寬度而擺動。
39.如權利要求37所述的輸出方法，其中所述數(shù)據選通信號的周期與所述輸入時鐘的周期的兩倍相對應。
40.如權利要求39所述的輸出方法，其中所述第二DQS源信號是通過將所述第一 DQS 源信號延遲所述輸入時鐘的半個周期而獲得的信號。
41.如權利要求40所述的輸出方法，其中所述發(fā)生啟動信號是具有與所述輸入時鐘的一個周期相對應的脈沖寬度的脈沖信號。
42.一種半導體裝置的輸出電路，包括選擇信號控制單元，所述選擇信號控制單元被配置為根據測試使能信號而輸出第一選擇信號作為第一輸入線選擇信號以及輸出第二選擇信號作為第二輸入線選擇信號，或者輸出所述第一選擇信號作為所述第二輸入線選擇信號以及輸出所述第二選擇信號作為所述第一輸入線選擇信號；第一多路復用單元，所述第一多路復用單元被配置為基于所述第一選擇信號和所述第二選擇信號而將施加至輸入線的數(shù)據中的一半輸出作為第一多路復用數(shù)據；以及第二多路復用單元，所述第二多路復用單元被配置為基于所述第一輸入線選擇信號和所述第二輸入線選擇信號而將施加至所述輸入線的所述數(shù)據中的一半輸出作為第二多路復用數(shù)據。
43.如權利要求42所述的輸出電路，還包括第一管道單元，所述第一管道單元被配置為并行地接收所述第一多路復用數(shù)據，產生第一數(shù)據組，以及串行地輸出所述第一數(shù)據組；第二管道單元，所述第二管道單元被配置為并行地接收所述第二多路復用數(shù)據，產生第二數(shù)據組，以及串行地輸出所述第二數(shù)據組；以及輸出驅動器，所述輸出驅動器被配置為響應于輸入時鐘而交替地將所述第一數(shù)據組和所述第二數(shù)據組輸出一個比特至數(shù)據焊盤。
44.如權利要求43所述的輸出電路，其中所述輸出驅動器在所述輸入時鐘的上升沿向所述數(shù)據焊盤輸出所述第一數(shù)據組中的一個比特，并且在所述輸入時鐘的下降沿向所述數(shù)據焊盤輸出所述第二數(shù)據組中的一個比特。
45.如權利要求44所述的輸出電路，其中當所述測試使能信號被激活時由所述輸出驅動器輸出至所述數(shù)據焊盤的輸出數(shù)據的波形至少在所述輸入時鐘的每一個周期具有不同的值，并且其中當所述測試使能信號被去激活時由所述輸出驅動器輸出至所述數(shù)據焊盤的輸出數(shù)據的波形至少在所述輸入時鐘的每半個周期具有不同的值。
46.如權利要求42所述的輸出電路，其中所述第一多路復用單元包括延遲電路，所述延遲電路接收所述第一選擇信號或所述第二選擇信號，并將所述第一選擇信號或所述第二選擇信號延遲預定時間，并且其中所述預定時間的時間范圍是從基于所述選擇信號控制單元的選擇操作而產生的所述第一選擇信號或所述第二選擇信號被輸入的時間至產生所述第一輸入線選擇信號或所述第二所述線選擇信號的時間。
47.如權利要求42所述的輸出電路，其中當所述測試使能信號被激活時，所述第二多路復用單元產生由所述第一多路復用單元所選擇的施加至所述輸入線的數(shù)據中的一半作為所述第二多路復用數(shù)據，使得所述第二多路復用數(shù)據變得與所述第一多路復用數(shù)據相同。
48.如權利要求47所述的輸出電路，其中當所述測試使能信號被去激活時，所述第二多路復用單元產生未被所述第一多路復用單元所選擇的施加至所述輸入線的數(shù)據中的其余一半作為所述第二多路復用數(shù)據。
49.如權利要求48所述的輸出電路，其中當所述測試使能信號被激活時，所述選擇信號控制單元輸出所述第一選擇信號作為所述第二輸入線選擇信號，并且輸出所述第二選擇信號作為所述第一輸入線選擇信號， 以及其中當所述測試使能信號被去激活時，所述選擇信號控制單元輸出所述第一選擇信號作為所述第一輸入線選擇信號，并且輸出所述第二選擇信號作為所述第二輸入線選擇信號。
50.一種半導體裝置的輸入/輸出電路，包括輸入模塊，所述輸入模塊被配置為響應于以第一速度輸入的外部數(shù)據選通信號而在正常模式中接收2η比特的輸入數(shù)據并且基于所述2η比特的輸入數(shù)據而產生2η比特的數(shù)據組，以及響應于以第二速度輸入的外部數(shù)據選通信號而在測試模式中接收η比特的輸入數(shù)據并且基于所述η比特的輸入數(shù)據而產生2η比特的數(shù)據組；輸出模塊，所述輸出模塊被配置為在所述正常模式中以所述第一速度輸出2η次正常輸出數(shù)據，以及在所述測試模式中以第二速度輸出η次測試輸出數(shù)據；以及數(shù)據選通信號發(fā)生模塊，所述數(shù)據選通信號發(fā)生模塊被配置為在所述正常模式中產生以所述第一速度擺動的數(shù)據選通信號，以及在所述測試模式中產生以所述第二速度擺動的數(shù)據選通信號，其中η是等于或大于1的整數(shù)。
51.如權利要求50所述的輸入/輸出電路，其中所述第二速度與所述第一速度的一半相對應。
52.如權利要求50所述的輸入/輸出電路，其中在所述測試模式中，所述輸入時鐘基于所述η比特的輸入數(shù)據而產生η比特的第一輸入鎖存數(shù)據和η比特的第二輸入鎖存數(shù)據， 并且通過將所述第一輸入鎖存數(shù)據與所述第二輸入鎖存數(shù)據聯(lián)接而產生所述2η比特的數(shù)據組。
53.如權利要求52所述的輸入/輸出電路，其中在所述測試模式中，所述輸入模塊通過響應于第一脈沖而鎖存所述η比特的輸入數(shù)據來產生所述第一輸入鎖存數(shù)據，所述第一脈沖是響應于寫入命令而在第一預定時間之后被激活的；并且所述輸入模塊通過響應于與所述第一脈沖同時被激活的第二脈沖而鎖存所述η比特的輸入數(shù)據來產生所述第二輸入鎖存數(shù)據。
54.如權利要求53所述的輸入/輸出電路，其中所述輸入模塊包括接收脈沖發(fā)生單元，所述接收脈沖發(fā)生單元被配置為響應于寫入命令以及作為在所述測試模式中被激活的信號的測試使能信號而以預定時間間隔順序地產生所述第一脈沖和所述第二脈沖，或者同時產生所述第一脈沖和所述第二脈沖；第一數(shù)據接收鎖存單元，所述第一數(shù)據接收鎖存單元被配置為響應于所述第一脈沖而接收施加至η個輸入端子的串行數(shù)據，并且鎖存所述串行數(shù)據作為所述η比特的第一輸入鎖存數(shù)據；第二數(shù)據接收鎖存單元，所述第二數(shù)據接收鎖存單元被配置為響應于所述第二脈沖而接收施加至所述η個輸入端子的串行數(shù)據，并且鎖存所述串行數(shù)據作為所述η比特的第二輸入鎖存數(shù)據；第一施加單元，所述第一施加單元被配置為基于所述η比特的第一輸入鎖存數(shù)據而產生η比特的第一施加數(shù)據，并且響應于使能信號而將所述η比特的第一施加數(shù)據施加至η 個第一輸出線；以及第二施加單元，所述第二施加單元被配置為基于所述η比特的第二輸入鎖存數(shù)據而產生η比特的第二施加數(shù)據，并且響應于所述使能信號而將所述η比特的第二施加數(shù)據施加至η個第二輸出線。
55.如權利要求M所述的輸入/輸出電路，其中所述接收脈沖發(fā)生單元接收響應于所述寫入命令而順序地產生的第一脈沖源信號和第二脈沖源信號并輸出所述第二脈沖源信號作為所述第二脈沖，以及響應于所述測試使能信號而選擇所述第一脈沖源信號和所述第二脈沖源信號中的一個，并輸出所選擇的信號作為所述第一脈沖。
56.如權利要求M所述的輸入/輸出電路，其中當所述接收脈沖發(fā)生單元同時產生所述第一脈沖和所述第二脈沖時，所述第一輸入鎖存數(shù)據和所述第二輸入鎖存數(shù)據具有相同的值。
57.如權利要求51所述的輸入/輸出電路，其中所述輸出模塊將在所述測試模式中以所述第一速度連續(xù)輸出兩次η比特的測試輸出數(shù)據的各個比特的操作重復η次，由此執(zhí)行與以所述第二速度將所述測試輸出數(shù)據輸出η次的操作相同的操作。
58.如權利要求57所述的輸入/輸出電路，其中所述輸出模塊在所述測試模式中基于所述η比特的測試輸出數(shù)據而以相同的方式產生η比特的第一數(shù)據組和η比特的第二數(shù)據組，并且重復η次以第一速度將所述第一數(shù)據組和所述第二數(shù)據組輸出一個比特的操作。
59.如權利要求58所述的輸入/輸出電路，其中所述輸出模塊包括選擇信號控制單元，所述選擇信號控制單元被配置為基于作為在測試模式中被激活的信號的測試使能信號而輸出第一選擇信號作為第一輸入線選擇信號以及輸出第二選擇信號作為第二輸入線選擇信號，或者輸出第一選擇信號作為第二輸入線選擇信號以及輸出第二選擇信號作為第一輸入線選擇信號；第一多路復用單元，所述第一多路復用單元被配置為基于所述第一選擇信號和所述第二選擇信號而將施加至2η個輸入線的數(shù)據之中的施加至η個輸入線的數(shù)據輸出作為第一多路復用數(shù)據；以及第二多路復用單元，所述第二多路復用單元被配置為基于所述第一輸入線選擇信號和所述第二輸入線選擇信號而將施加至所述2η個輸入線的數(shù)據之中的施加至η個輸入線的數(shù)據輸出作為第二多路復用數(shù)據。
60.如權利要求59所述的輸入/輸出電路，其中所述輸出模塊還包括第一管道單元，所述第一管道單元被配置為并行地接收所述第一多路復用數(shù)據，產生第一數(shù)據組，以及串行地輸出所述第一數(shù)據組；第二管道單元，所述第二管道單元被配置為并行地接收所述第二多路復用數(shù)據，產生第二數(shù)據組，以及串行地輸出所述第二數(shù)據組；以及輸出驅動器，所述輸出驅動器被配置為響應于以所述第一速度擺動的輸入時鐘而以一個比特交替地將所述第一數(shù)據組和所述第二數(shù)據組輸出至數(shù)據焊盤。
61.如權利要求60所述的輸入/輸出電路，其中當所述測試使能信號被激活時由所述輸出驅動器輸出至所述數(shù)據焊盤的輸出數(shù)據的波形至少在所述輸入時鐘的每一個周期具有不同的值，并且其中當所述測試使能信號被去激活時由所述輸出驅動器輸出至所述數(shù)據焊盤的輸出數(shù)據的波形至少在所述輸入時鐘的每半個周期具有不同的值。
62.如權利要求59所述的輸入/輸出電路，其中當所述測試使能信號被激活時，所述第二多路復用單元選擇所述2η個輸入線之中的由所述第一多路復用器單元所選擇的所述 η個輸入線，并且產生施加至所述2η個輸入線的數(shù)據之中的施加至所述η個輸入線的數(shù)據作為所述第二多路復用數(shù)據，使得所述第二多路復用數(shù)據變得與所述第一多路復用數(shù)據相同。
63.如權利要求62所述的輸入/輸出電路，其中當所述測試使能信號被去激活時，所述第二多路復用單元產生施加至所述2η個輸入線的數(shù)據之中的施加至未被所述第一多路復用單元所選擇的其余η個輸入線的數(shù)據而作為所述第二多路復用數(shù)據。
64.如權利要求51所述的輸入/輸出電路，其中在所述正常模式中，所述數(shù)據選通信號發(fā)生模塊響應于以所述第一速度擺動的第一輸出脈沖和第二輸出脈沖而交替地輸出第一 DQS源信號和第二 DQS源信號作為狀態(tài)信號，由此產生以所述第一速度擺動的數(shù)據選通信號；并且其中在所述測試模式中，所述數(shù)據選通信號發(fā)生模塊響應于所述第一輸出脈沖和所述第二輸出脈沖而交替地輸出所述第一 DQS源信號和所述第二 DQS源信號作為擺動信號，由此產生以所述第二速度擺動的數(shù)據選通信號。
65.如權利要求64所述的輸入/輸出電路，其中所述數(shù)據選通信號發(fā)生模塊在所述測試模式中響應于讀取命令而產生以預定脈沖寬度擺動的DQS設置信號，與所述輸入時鐘同步地延遲所述DQS設置信號，以及產生所述第一 DQS源信號和所述第二 DQS源信號。
66.如權利要求65所述的輸入/輸出電路，其中所述數(shù)據選通信號發(fā)生模塊包括DQS源信號發(fā)生單元，所述DQS源信號發(fā)生單元被配置為響應于所述輸入時鐘以及由所述讀取命令激活的發(fā)生起始信號而產生所述所述第一 DQS源信號和所述第二 DQS源信號作為擺動信號；以及DQS發(fā)生單元，所述DQS發(fā)生單元被配置為響應于所述第一輸出脈沖和所述第二輸出脈沖而交替地輸出所述第一 DQS源信號和所述第二 DQS源信號。
67.如權利要求66所述的輸入/輸出電路，其中所述DQS源信號發(fā)生單元包括讀取脈沖發(fā)生部，所述讀取脈沖發(fā)生部被配置為響應于所述發(fā)生起始信號和所述輸入時鐘而產生被順序地激活的多個讀取脈沖信號；信號組合部，所述信號組合部被配置為接收所述多個讀取脈沖信號，并且產生DQS設置信號，使得所述DQS設置信號在預定時間段上以與所述多個讀取脈沖信號的脈沖寬度相對應的脈沖寬度而擺動；以及源信號輸出部，所述源信號輸出部被配置為將所述DQS設置信號延遲第二預定時間并產生所述第一 DQS源信號和所述第二 DQS源信號。
全文摘要
本發(fā)明提供一種半導體裝置的輸入/輸出電路和輸入/輸出方法以及具有其的系統(tǒng)，所述系統(tǒng)包括控制器，所述控制器能夠以第一速度以及比第一速度慢的第二速度之一來工作；半導體存儲裝置，所述半導體存儲裝置以第一速度來工作；以及輸入/輸出裝置，所述輸入/輸出裝置連接在半導體存儲裝置與控制器之間，并被配置為控制所述控制器與半導體存儲裝置之間的信號的輸入/輸出，其中輸入/輸出裝置在與半導體存儲裝置和以第一速度來工作的控制器之間的信號的輸入/輸出相對應的正常模式中工作，以及在與半導體存儲裝置和以第二速度來工作的控制器之間的信號的輸入/輸出相對應的測試模式中工作。
文檔編號G11C29/56GK102467978SQ20111004583
公開日2012年5月23日 申請日期2011年2月25日 優(yōu)先權日2010年10月29日
發(fā)明者金光現(xiàn) 申請人:海力士半導體有限公司