專利名稱：產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝置及其方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝置及其方法，尤指一種利用 簡(jiǎn)單邏輯電路簡(jiǎn)化產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝置及其方法。
背景技術(shù)：
在最新的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器架構(gòu)6F2、8F2開(kāi)放式位元(open-bite line)架構(gòu) 中，因?yàn)?F2、8F2開(kāi)放式位元架構(gòu)的存儲(chǔ)單元(memory cell)更小，所以對(duì)于每一存儲(chǔ)單元 而言，存儲(chǔ)單元的排列方式更緊密且具有更多來(lái)自相鄰存儲(chǔ)單元的噪聲。由于6F2、8F2開(kāi)放式位元架構(gòu)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的單位面積內(nèi)具有更多存儲(chǔ) 單元，所以要對(duì)6F2、8F2開(kāi)放式位元架構(gòu)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器寫入正確的測(cè)試樣式(test pattern)將會(huì)變得非常困難。因此降低測(cè)試的位元成本(bit cost)變成是存儲(chǔ)器晶片 設(shè)計(jì)者的一個(gè)重要課題。在先前技術(shù)中，沒(méi)有簡(jiǎn)易的測(cè)試方法可對(duì)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器寫 入團(tuán)塊樣式(solid pattern)、棋盤式樣式(check board pattern)、列條碼樣式(row bar pattern)及行條碼樣式(column bar pattern) 0因此，利用先前技術(shù)的測(cè)試方法很難降低 位元成本。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一種存儲(chǔ)器晶片的測(cè)試樣式的裝置及其方法，已解決現(xiàn) 有技術(shù)所存在的問(wèn)題。本發(fā)明的一實(shí)施例提供一種產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝置。該裝置包含一第 一邏輯電路、一第二邏輯電路、一第一異或(exclusive OR)門及一第三邏輯電路。該第一邏 輯電路具有一第一輸入端，用以接收一第一樣式訊號(hào)，一第二輸入端，用以接收一第二樣式 訊號(hào)，及一輸出端，用以輸出一樣式致能訊號(hào)，其中該第一邏輯電路是用以根據(jù)該第一樣式 訊號(hào)與該第二樣式訊號(hào)，產(chǎn)生并輸出該樣式致能訊號(hào)；該第二邏輯電路具有一第一輸入端， 用以接收一存儲(chǔ)器區(qū)塊訊號(hào)，一第二輸入端，用以接收一分段訊號(hào)，一第三輸入端，耦接于 該第一邏輯電路的輸出端，用以接收該樣式致能訊號(hào)，一第一輸出端，用以輸出一第一預(yù)輸 入輸出訊號(hào)，及一第二輸出端，用以輸出一第二預(yù)輸入輸出訊號(hào)，其中該第二邏輯電路是用 以根據(jù)該存儲(chǔ)器區(qū)塊訊號(hào)與該分段訊號(hào)，產(chǎn)生該第一預(yù)輸入輸出訊號(hào)與該第二預(yù)輸入輸出 訊號(hào)，以及根據(jù)該樣式致能訊號(hào)，輸出該第一預(yù)輸入輸出訊號(hào)與該第二預(yù)輸入輸出訊號(hào)；該 第一異或(exclusive OR)門具有第一輸入端，用以接收一第三輸入輸出訊號(hào)，一第二輸入 端，耦接于該第一邏輯電路的第二輸入端，用以接收該第二樣式訊號(hào)，一輸出端，用以輸出 一第一致能訊號(hào)，其中該第一異或門是用以對(duì)該第三輸入輸出訊號(hào)及該第二樣式訊號(hào)，執(zhí) 行一異或邏輯運(yùn)算，產(chǎn)生并輸出該第一致能訊號(hào)；及該第三邏輯電路，具有一第一輸入端， 耦接于該第一異或門的輸出端，用以接收該第一致能訊號(hào)，一第二輸入端，耦接于該第二邏 輯電路的第一輸出端，用以接收該第一預(yù)輸入輸出訊號(hào)，一第三輸入端，耦接于該第二邏輯 電路的第二輸出端，用以接收該第二預(yù)輸入輸出訊號(hào)，一第一輸出端，用以輸出一第一輸入輸出訊號(hào)，及一第二輸出端，用以輸出一第二輸入輸出訊號(hào)，其中該第三邏輯電路是用以根 據(jù)該第一致能訊號(hào)、該第一預(yù)輸入輸出訊號(hào)及該第二預(yù)輸入輸出訊號(hào)，產(chǎn)生并輸出該第一 輸入輸出訊號(hào)與該第二輸入輸出訊號(hào)；其中該第一輸入輸出訊號(hào)與該第二輸入輸出訊號(hào)是 用以對(duì)該存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元寫入一特定邏輯電位。本發(fā)明的另一實(shí)施例提供一種產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的方法。該方法包含一 第一邏輯電路根據(jù)一第一樣式訊號(hào)與一第二樣式訊號(hào)，產(chǎn)生并輸出一樣式致能訊號(hào)；一第 二邏輯電路根據(jù)一存儲(chǔ)器區(qū)塊訊號(hào)與一分段訊號(hào)，產(chǎn)生一第一預(yù)輸入輸出訊號(hào)與一第二預(yù) 輸入輸出訊號(hào)，以及根據(jù)該樣式致能訊號(hào)，輸出該第一預(yù)輸入輸出訊號(hào)與該第二預(yù)輸入輸 出訊號(hào)；一第一異或門對(duì)一第三輸入輸出訊號(hào)及該第二樣式訊號(hào)執(zhí)行一異或邏輯運(yùn)算，產(chǎn) 生并輸出一第一致能訊號(hào)；一第三邏輯電路根據(jù)該第一致能訊號(hào)、該第一預(yù)輸入輸出訊號(hào) 及該第二預(yù)輸入輸出訊號(hào)，產(chǎn)生并輸出一第一輸入輸出訊號(hào)與一第二輸入輸出訊號(hào)；及根 據(jù)該第一輸入輸出訊號(hào)與該第二輸入輸出訊號(hào)，對(duì)該存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元寫入一 特定邏輯電位。本發(fā)明提供一種產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝置及其方法。該裝置與其方法 是對(duì)一第一樣式訊號(hào)、一第二樣式訊號(hào)、一存儲(chǔ)器區(qū)塊訊號(hào)、一第三輸入輸出訊號(hào)及一分段 訊號(hào)執(zhí)行一些簡(jiǎn)單的邏輯運(yùn)算，以產(chǎn)生一第一輸入輸出訊號(hào)與一第二輸入輸出訊號(hào)。而該 裝置即可根據(jù)該第一輸入輸出訊號(hào)與該第二輸入輸出訊號(hào)，對(duì)該存儲(chǔ)器晶片寫入一團(tuán)塊樣 式、一棋盤式樣式、一列條碼樣式及一行條碼樣式。所以，本發(fā)明可提供非常簡(jiǎn)便的測(cè)試方 法對(duì)該存儲(chǔ)器晶片寫入正確的該團(tuán)塊樣式、該棋盤式樣式、該列條碼樣式及該行條碼樣式。


圖1為本發(fā)明的一實(shí)施例說(shuō)明產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝置的示意圖。圖2A為說(shuō)明存儲(chǔ)器晶片內(nèi)的偶數(shù)存儲(chǔ)區(qū)塊的示意圖；圖2B為說(shuō)明裝置對(duì)存儲(chǔ)器晶片的偶數(shù)存儲(chǔ)區(qū)塊寫入團(tuán)塊樣式、棋盤式樣式、列條 碼樣式及行條碼樣式時(shí)，每一存儲(chǔ)單元儲(chǔ)存的特定邏輯電位的示意圖；圖3A為說(shuō)明存儲(chǔ)器晶片內(nèi)的奇數(shù)存儲(chǔ)區(qū)塊的示意圖；圖;3B是為說(shuō)明裝置對(duì)存儲(chǔ)器晶片的奇數(shù)存儲(chǔ)區(qū)塊寫入團(tuán)塊樣式、棋盤式樣式、列 條碼樣式及行條碼樣式時(shí)，每一存儲(chǔ)單元儲(chǔ)存的特定邏輯電位的示意圖；圖4A為說(shuō)明存儲(chǔ)器區(qū)塊訊號(hào)、分段訊號(hào)、第一預(yù)輸入輸出訊號(hào)及第二預(yù)輸入輸出 訊號(hào)的關(guān)系示意圖；圖4B為說(shuō)明第一樣式訊號(hào)、第二樣式訊號(hào)、第三輸入輸出訊號(hào)、樣式致能訊號(hào)和 對(duì)存儲(chǔ)器晶片寫入特定樣式的關(guān)系示意圖；圖5為本發(fā)明的另一實(shí)施例說(shuō)明產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的方法的流程圖。附圖標(biāo)記說(shuō)明100-裝置；102-第一邏輯電路；104-第二邏輯電路；106-第一 異或門；108-第三邏輯電路；110-存儲(chǔ)器晶片；202、204、206、302、304、306_檢測(cè)放大器； 1042-第二異或門；1044-第二異或非門；1046-第一反相器；1048-第二反相器；1050-第一 傳輸門；1052-第二傳輸門；1054-第一開(kāi)關(guān)；1056-第二開(kāi)關(guān)；1082-第三異或門；1084-H 四異或門；BA-存儲(chǔ)器區(qū)塊訊號(hào)；bankO、bank2-偶數(shù)存儲(chǔ)區(qū)塊；bankl、bank3-奇數(shù)存儲(chǔ)區(qū) 塊；BL0-BL7-非反相位元線訊號(hào)；萬(wàn)-反相位元線訊號(hào)；Emarymp-樣式致能訊號(hào)；FE-第一致能訊號(hào)；GND-地端；IO-第三輸入輸出訊號(hào)；Iemarymp-反相的樣式致能訊號(hào)； I0_0123-第一預(yù)輸入輸出訊號(hào)；I0_4567-第二預(yù)輸入輸出訊號(hào)；10
_第一輸入輸出 訊號(hào)；10[4:7]_第二輸入輸出訊號(hào)；100-103、104-107-輸出端；S-分段訊號(hào)；SCEl-奇數(shù) 分段；SEC2-偶數(shù)分段；TMl-第一樣式訊號(hào)；TM2-第二樣式訊號(hào)；Wi)-WL3-字元線；500至 512-步驟。
具體實(shí)施例方式請(qǐng)參照?qǐng)D1，圖1為本發(fā)明的一實(shí)施例說(shuō)明產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝 置100的示意圖。裝置100包含一第一邏輯電路102、一第二邏輯電路104、一第一異或 (exclusive OR)門106及一第三邏輯電路108。第一邏輯電路102具有一第一輸入端，用 以接收一第一樣式訊號(hào)TM1，一第二輸入端，用以接收一第二樣式訊號(hào)TM2，及一輸出端，用 以輸出一樣式致能訊號(hào)emarymp，其中第一邏輯電路102是用以根據(jù)第一樣式訊號(hào)TMl與 第二樣式訊號(hào)TM2，產(chǎn)生并輸出樣式致能訊號(hào)emarymp，其中第一邏輯電路102為一第一異 或非(exclusive NOR)門，用以對(duì)第一樣式訊號(hào)TMl與第二樣式訊號(hào)TM2執(zhí)行一異或非邏 輯運(yùn)算，產(chǎn)生樣式致能訊號(hào)emarymp。第二邏輯電路104具有一第一輸入端，用以接收一 存儲(chǔ)器區(qū)塊訊號(hào)BA，一第二輸入端，用以接收一分段訊號(hào)S，一第三輸入端，耦接于第一邏 輯電路102的輸出端，用以接收樣式致能訊號(hào)emarymp，一第一輸出端，用以輸出一第一預(yù) 輸入輸出訊號(hào)10_0123，及一第二輸出端，用以輸出一第二預(yù)輸入輸出訊號(hào)10_4567，其中 第二邏輯電路104是用以根據(jù)存儲(chǔ)器區(qū)塊訊號(hào)BA與分段訊號(hào)S，產(chǎn)生第一預(yù)輸入輸出訊號(hào) 10_0123與第二預(yù)輸入輸出訊號(hào)10_4567，以及根據(jù)樣式致能訊號(hào)emarymp，輸出第一預(yù)輸 入輸出訊號(hào)10_0123與第二預(yù)輸入輸出訊號(hào)10_4567 ；第一異或(exclusive OR)門106，具 有第一輸入端，用以接收一第三輸入輸出訊號(hào)10，一第二輸入端，耦接于第一邏輯電路102 的第二輸入端，用以接收第二樣式訊號(hào)TM2，一輸出端，用以輸出一第一致能訊號(hào)FE，其中 第一異或門106是用以對(duì)第三輸入輸出訊號(hào)IO及第二樣式訊號(hào)TM2，執(zhí)行一異或邏輯運(yùn)算， 以產(chǎn)生并輸出第一致能訊號(hào)FE ；第三邏輯電路108具有一第一輸入端，耦接于第一異或門 106的輸出端，用以接收第一致能訊號(hào)FE，一第二輸入端，耦接于第二邏輯電路104的第一 輸出端，用以接收第一預(yù)輸入輸出訊號(hào)10_0123，一第三輸入端，耦接于第二邏輯電路104 的第二輸出端，用以接收第二預(yù)輸入輸出訊號(hào)10_4567，一第一輸出端，用以輸出一第一輸 入輸出訊號(hào)I0W:3]，及一第二輸出端，用以輸出一第二輸入輸出訊號(hào)1(^4:7]，其中第三 邏輯電路108是用以根據(jù)第一致能訊號(hào)FE、第一預(yù)輸入輸出訊號(hào)10_0123及第二預(yù)輸入輸 出訊號(hào)10_4567，產(chǎn)生并輸出第一輸入輸出訊號(hào)I0W:3]與第二輸入輸出訊號(hào)1(^4:7]；其 中第一輸入輸出訊號(hào)I0W:3]與第二輸入輸出訊號(hào)1(^4:7]是用以對(duì)存儲(chǔ)器晶片110內(nèi)的 每一存儲(chǔ)單元寫入一特定邏輯電位，其中存儲(chǔ)器晶片110可為一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。第二邏輯電路104包含一第二異或門1042、一第二異或非門1044、一第一反相器 1046、一第二反相器1048、一第一傳輸門1050、一第二傳輸門1052、一第一開(kāi)關(guān)IOM及一 第二開(kāi)關(guān)1056。第二異或門1042具有第一輸入端，耦接于第二邏輯電路104的第一輸入 端，一第二輸入端，耦接于第二邏輯電路104的第二輸入端，及一輸出端，耦接于第二邏輯 電路104的第一輸出端，其中第二異或門1042是用以對(duì)存儲(chǔ)器區(qū)塊訊號(hào)BA與分段訊號(hào)S 執(zhí)行一異或邏輯運(yùn)算，產(chǎn)生第一預(yù)輸入輸出訊號(hào)10_0123 ；第二異或非門1044具有第一輸入端，耦接于第二邏輯電路104的第一輸入端，一第二輸入端，耦接于第二邏輯電路104的 第二輸入端，及一輸出端，耦接于第二邏輯電路104的第二輸出端，其中第二異或非門1044 是用以對(duì)存儲(chǔ)器區(qū)塊訊號(hào)BA與分段訊號(hào)S執(zhí)行一異或非邏輯運(yùn)算，產(chǎn)生第二預(yù)輸入輸出訊 號(hào)10_0123 ；第一反相器1046具有一第一端，耦接于第一邏輯電路102的輸出端，及一第二 端，用以輸出一反相的樣式致能訊號(hào)；第二反相器1048具有一第一端，耦接于第一邏輯電 路102的輸出端，及一第二端，用以輸出反相的樣式致能訊號(hào)Iemarymp ；第一傳輸門1050 具有一第一端，耦接于第一反相器1046的第二端，一第二端，耦接于第二異或門1042的輸 出端，一第三端，耦接于第一邏輯電路102的輸出端，及一第四端，耦接于第二邏輯電路104 的第一輸出端；第二傳輸門1052具有一第一端，耦接于第二反相器1048的第二端，一第二 端，耦接于第二異或非門1044的輸出端，一第三端，耦接于第一邏輯電路102的輸出端，及 一第四端，耦接于第二邏輯電路104的第二輸出端；第一開(kāi)關(guān)IOM具有第一端，耦接于第二 邏輯電路104的第一輸出端，一第二端，耦接于第一反相器1046的第二端，及一第三端，耦 接于一地端GND ；第二開(kāi)關(guān)1056具有第一端，耦接于第二邏輯電路104的第二輸出端，一第 二端，耦接于第二反相器1048的第二端，及一第三端，耦接于地端GND，其中第一開(kāi)關(guān)IOM 與第二開(kāi)關(guān)1056為N型金屬氧化物半導(dǎo)體晶體管。當(dāng)樣式致能訊號(hào)emarymp致能(亦即 樣式致能訊號(hào)emarymp為邏輯高電位)時(shí)，反相的樣式致能訊號(hào)Iemarymp為邏輯低電位。 因此，第一傳輸門1050根據(jù)樣式致能訊號(hào)emarymp與反相的樣式致能訊號(hào)Iemarymp，傳輸 第一預(yù)輸入輸出訊號(hào)10_0123至第二邏輯電路104的第一輸出端，以及與第二傳輸門1052 根據(jù)樣式致能訊號(hào)emarymp與反相的樣式致能訊號(hào)Iemarymp，傳輸?shù)诙A(yù)輸入輸出訊號(hào) 10_4567至第二邏輯電路104的第二輸出端。此時(shí)，因?yàn)榉聪嗟臉邮街履苡嵦?hào)Iemarymp為 邏輯低電位，所以第一開(kāi)關(guān)IOM與第二開(kāi)關(guān)1056被關(guān)閉，且第二邏輯電路104可輸出第一 預(yù)輸入輸出訊號(hào)10_0123與第二預(yù)輸入輸出訊號(hào)10_4567至第三邏輯電路108。另外，當(dāng)樣 式致能訊號(hào)emarymp去能(亦即樣式致能訊號(hào)emarymp為邏輯低電位)時(shí)，反相的樣式致 能訊號(hào)Iemarymp為邏輯高電位。此時(shí)，第一傳輸門1050和第二傳輸門1052關(guān)閉，所以第 二邏輯電路104不會(huì)輸出第一預(yù)輸入輸出訊號(hào)10_0123與第二預(yù)輸入輸出訊號(hào)10_4567至 第三邏輯電路108。第三邏輯電路108包含一第三異或門1082及一第四異或門1084。第三異或門 1082具有第一輸入端，耦接于第三邏輯電路108的第二輸入端，一第二輸入端，耦接于第三 邏輯電路108的第一輸入端，及一輸出端，耦接于第三邏輯電路108的第一輸出端，其中第 三異或門1082是用以對(duì)第一致能訊號(hào)FE與第一預(yù)輸入輸出訊號(hào)10_0123執(zhí)行一異或邏輯 運(yùn)算，產(chǎn)生第一輸入輸出訊號(hào)I0W:3]；第四異或門1084具有第一輸入端，耦接于第三邏輯 電路108的第三輸入端，一第二輸入端，耦接于第三邏輯電路108的第一輸入端，及一輸出 端，耦接于第三邏輯電路108的第二輸出端，其中第四異或門1084是用以對(duì)第一致能訊號(hào) FE與第二預(yù)輸入輸出訊號(hào)10_4567執(zhí)行一異或邏輯運(yùn)算，產(chǎn)生第二輸入輸出訊號(hào)1(^4:7]。請(qǐng)參照?qǐng)D2A和圖2B，圖2A為說(shuō)明存儲(chǔ)器晶片110內(nèi)的偶數(shù)存儲(chǔ)區(qū)塊bankO、 bank2的示意圖，圖2B為說(shuō)明裝置100對(duì)存儲(chǔ)器晶片110的偶數(shù)存儲(chǔ)區(qū)塊寫入團(tuán)塊樣式、 棋盤式樣式、列條碼樣式及行條碼樣式時(shí)，每一存儲(chǔ)單元儲(chǔ)存的特定邏輯電位的示意圖。 如圖2A所示，在偶數(shù)存儲(chǔ)區(qū)塊bankO、bank2的奇數(shù)分段SECl中，檢測(cè)放大器(sensing amplifier) 202的輸出端100-103是用以輸出反相位元線訊號(hào)以及檢測(cè)放大器204的輸出端104-107是用以輸出非反相位元線訊號(hào)BL4-BL7。另外，在偶數(shù)存儲(chǔ)區(qū)塊 bankO、bank2的偶數(shù)分段SEC2中，檢測(cè)放大器202的輸出端100-103是用以輸出非反相 位元線(bit line)訊號(hào)BL0-BL3以及檢測(cè)放大器206的輸出端104-107是用以輸出反相 位元線訊號(hào)δΓ 但本發(fā)明并不受限于僅有4條字元線(word line)WL0-WL3o另外， 本發(fā)明亦不受限于二個(gè)偶數(shù)存儲(chǔ)區(qū)塊bankO、bank2, 二個(gè)分段SEC1、SEC2，以及8個(gè)輸出端 100-107。舉例來(lái)說(shuō)，在圖2B的棋盤式(check board)樣式的奇數(shù)分段SECl中，因?yàn)闄z測(cè) 放大器202的輸出端100-103是用以輸出反相位元線訊號(hào)以及檢測(cè)放大器204 的輸出端104-107是用以輸出非反相位元線訊號(hào)BL4-BL7，所以檢測(cè)放大器202的輸出端 100-103以及檢測(cè)放大器204的輸出端104-107都輸出同樣位元線訊號(hào)0101，如此奇數(shù)分 段SECl即可顯示出棋盤式樣式。同理，在棋盤式樣式的偶數(shù)分段SEC2中，因?yàn)闄z測(cè)放大器 202的輸出端100-103是用以輸出非反相位元線訊號(hào)BL0-BL3以及檢測(cè)放大器206的輸出 端104-107是用以輸出反相位元線訊號(hào),所以檢測(cè)放大器202的輸出端100-103 以及檢測(cè)放大器204的輸出端104-107亦都輸出同樣位元線訊號(hào)1010，如此偶數(shù)分段SEC2 即可顯示出棋盤式樣式。此外，圖2Α僅為存儲(chǔ)器晶片110的偶數(shù)存儲(chǔ)區(qū)塊bank0、bank2的 一重復(fù)單元，亦即存儲(chǔ)器晶片110的偶數(shù)存儲(chǔ)區(qū)塊bank0、bank2是由多個(gè)重復(fù)單元所組成。 另外，在圖2B中的其余樣式的操作原理皆和棋盤式樣式相同，在此不再贅述。請(qǐng)參照?qǐng)D3A和圖;3B，圖3A為說(shuō)明存儲(chǔ)器晶片110內(nèi)的奇數(shù)存儲(chǔ)區(qū)塊bankl、bank3 的示意圖，圖3B為說(shuō)明裝置100對(duì)存儲(chǔ)器晶片110的奇數(shù)存儲(chǔ)區(qū)塊寫入團(tuán)塊樣式、棋盤式 樣式、列條碼樣式及行條碼樣式時(shí)，每一存儲(chǔ)單元儲(chǔ)存的特定邏輯電位的示意圖。如圖3A 所示，在奇數(shù)存儲(chǔ)區(qū)塊bankl、bank3的奇數(shù)分段SECl中，檢測(cè)放大器302的輸出端100-103 是用以輸出非反相位元線訊號(hào)BL0-BL3以及檢測(cè)放大器304的輸出端104-107是用以輸出 反相位元線訊號(hào)陌-舊。另外，在奇數(shù)存儲(chǔ)區(qū)塊bankl、bank3的偶數(shù)分段SEC2中，檢測(cè) 放大器302的輸出端100-103是用以輸出反相位元線訊號(hào)以及檢測(cè)放大器306 的輸出端104-107是用以輸出非反相位元線訊號(hào)BL4-BL7，但本發(fā)明并不受限于僅有4條 字元線Wi)-WL3。另外，本發(fā)明亦不受限于二個(gè)奇數(shù)存儲(chǔ)區(qū)塊bank、bank3，二個(gè)分段SEC1、 SEC2，以及8個(gè)輸出端100-107。舉例來(lái)說(shuō)，在圖的棋盤式樣式的奇數(shù)分段SECl中，因 為檢測(cè)放大器302的輸出端100-103是用以輸出非反相位元線訊號(hào)BL0-BL3以及檢測(cè)放大 器304的輸出端104-107是用以輸出反相位元線訊號(hào)iEi-i!^,所以檢測(cè)放大器302的 輸出端100-103以及檢測(cè)放大器304的輸出端104-107都輸出同樣位元線訊號(hào)1010，如此 奇數(shù)分段SECl即可顯示出棋盤式樣式。同理，在棋盤式樣式的偶數(shù)分段SEC2中，因?yàn)闄z測(cè) 放大器302的輸出端100-103是用以輸出反相位元線訊號(hào)以及檢測(cè)放大器306 的輸出端104-107是用以輸出非反相位元線訊號(hào)BL4-BL7，所以檢測(cè)放大器302的輸出端 100-103以及檢測(cè)放大器306的輸出端104-107亦都輸出同樣位元線訊號(hào)0101，如此偶數(shù) 分段SEC2即可顯示出棋盤式樣式。此外，圖3A僅為存儲(chǔ)器晶片110的奇數(shù)存儲(chǔ)區(qū)塊bankl、 bank3的一重復(fù)單元，亦即存儲(chǔ)器晶片110的奇數(shù)存儲(chǔ)區(qū)塊bankl、bank3是由多個(gè)重復(fù)單 元所組成。另外，在圖3B中的其余樣式的操作原理皆和棋盤式樣式相同，在此不再贅述。請(qǐng)參照?qǐng)D4A和圖4B，圖4A為說(shuō)明存儲(chǔ)器區(qū)塊訊號(hào)BA、分段訊號(hào)S、第一預(yù)輸入輸 出訊號(hào)10_0123及第二預(yù)輸入輸出訊號(hào)10_4567的關(guān)系示意圖，圖4B為說(shuō)明第一樣式訊 號(hào)TM1、第二樣式訊號(hào)TM2、第三輸入輸出訊號(hào)10、樣式致能訊號(hào)emarymp和對(duì)存儲(chǔ)器晶片110寫入特定樣式的關(guān)系示意圖。如圖4A所示，存儲(chǔ)器區(qū)塊訊號(hào)BA為0是代表偶數(shù)存儲(chǔ) 區(qū)塊bank0、bank2及存儲(chǔ)器區(qū)塊訊號(hào)BA為1是代表奇數(shù)存儲(chǔ)區(qū)塊bankl、bank3，而分段訊 號(hào)S為0代表偶數(shù)分段SEC2及分段訊號(hào)S為1代表奇數(shù)分段SECl。舉例來(lái)說(shuō)，如果存儲(chǔ) 器區(qū)塊訊號(hào)BA為1以及分段訊號(hào)S為0，則表示對(duì)應(yīng)的是存儲(chǔ)器晶片110中的奇數(shù)存儲(chǔ)區(qū) 塊bankl、bank3以及偶數(shù)分段SEC2。如圖4B所示，第一樣式訊號(hào)TMl為0、第二樣式訊號(hào) TM2為0及第三輸入輸出訊號(hào)IO為0000是對(duì)應(yīng)于團(tuán)塊樣式(全0)；第一樣式訊號(hào)TMl為 0、第二樣式訊號(hào)TM2為0及第三輸入輸出訊號(hào)IO為1111是對(duì)應(yīng)于團(tuán)塊樣式(全1)；第一 樣式訊號(hào)TMl為0、第二樣式訊號(hào)TM2為1及第三輸入輸出訊號(hào)IO為0101 (WL0-WL3)是對(duì) 應(yīng)于棋盤式樣式；第一樣式訊號(hào)TMl為1、第二樣式訊號(hào)TM2為0及第三輸入輸出訊號(hào)IO為 0000是對(duì)應(yīng)于行條碼樣式；第一樣式訊號(hào)TMl為1、第二樣式訊號(hào)TM2為1及第三輸入輸出 訊號(hào)IO為0101是對(duì)應(yīng)于列條碼樣式。因此，只要根據(jù)圖4A和圖4B，將對(duì)應(yīng)的第一樣式訊 號(hào)TM1、第二樣式訊號(hào)TM2、存儲(chǔ)器區(qū)塊訊號(hào)BA、第三輸入輸出訊號(hào)IO及分段訊號(hào)S輸入至 裝置100。然后裝置100將產(chǎn)生第一輸入輸出訊號(hào)I0W:3]與第二輸入輸出訊號(hào)1(^4:7]， 且第一輸入輸出訊號(hào)I0W:3]與第二輸入輸出訊號(hào)1(^4:7]會(huì)分別通過(guò)檢測(cè)放大器的輸出 端100-103和104-107對(duì)存儲(chǔ)器晶片110內(nèi)的每一存儲(chǔ)單元寫入一特定邏輯電位。舉例來(lái)說(shuō)，使用者想對(duì)存儲(chǔ)器晶片110內(nèi)的奇數(shù)存儲(chǔ)區(qū)塊bankl、bank3的奇數(shù)分 段SECl寫入行條碼樣式。因此，根據(jù)圖4A和圖4B，對(duì)裝置100輸入的第一樣式訊號(hào)TMl是 為1、第二樣式訊號(hào)TM2是為0、存儲(chǔ)器區(qū)塊訊號(hào)BA是為1、第三輸入輸出訊號(hào)IO為0000及 分段訊號(hào)S為1。請(qǐng)參照?qǐng)D1，因?yàn)榈谝粯邮接嵦?hào)TMl為1、第二樣式訊號(hào)TM2為0，所以第一 邏輯電路102產(chǎn)生的樣式致能訊號(hào)emarymp為0，導(dǎo)致第一傳輸門1050和第二傳輸門1052 被關(guān)閉及第一開(kāi)關(guān)IOM和第二開(kāi)關(guān)1056被開(kāi)啟。因?yàn)榈谝婚_(kāi)關(guān)IOM和第二開(kāi)關(guān)1056被 開(kāi)啟，所以第一預(yù)輸入輸出訊號(hào)10_012和第二預(yù)輸入輸出訊號(hào)10_4567被下拉至地端GND 的電位(0)。另外，因?yàn)榈谌斎胼敵鲇嵦?hào)IO是為0000和第二樣式訊號(hào)TM2為0，所以第 一異或門106輸出的第一致能訊號(hào)FE為0000。因此，第三邏輯電路108輸出的第一輸入 輸出訊號(hào)I0W:3]和第二輸入輸出訊號(hào)1(^4:7]亦為0000。請(qǐng)參照?qǐng)D3A和圖3B，檢測(cè)放 大器302的輸出端100-103根據(jù)第一輸入輸出訊號(hào)IO W:3]對(duì)字元線Wi)-WL3輸入位元線 訊號(hào)0000，而檢測(cè)放大器304的輸出端104-107根據(jù)第二輸入輸出訊號(hào)1(^4:7]對(duì)字元線 WL0-WL3輸入位元線訊號(hào)0000的反相位元線訊號(hào)1111。因此，通過(guò)上述過(guò)程存儲(chǔ)器晶片 110內(nèi)的奇數(shù)存儲(chǔ)區(qū)塊bankl、bank3的奇數(shù)分段SECl即可顯示出行條碼樣式。另外，其余 樣式的操作原理皆和行條碼樣式相同，在此不再贅述。請(qǐng)參照?qǐng)D5，圖5為本發(fā)明的另一實(shí)施例說(shuō)明產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的方法 的流程圖。圖5的方法是利用第1圖的裝置100說(shuō)明，詳細(xì)步驟如下步驟500:開(kāi)始；步驟502 第一邏輯電路102根據(jù)第一樣式訊號(hào)TMl與第二樣式訊號(hào)TM2，產(chǎn)生并 輸出樣式致能訊號(hào)emarymp ；步驟504 第二邏輯電路104根據(jù)存儲(chǔ)器區(qū)塊訊號(hào)BA與分段訊號(hào)S,產(chǎn)生第一預(yù)輸 入輸出訊號(hào)10_0123與第二預(yù)輸入輸出訊號(hào)10_4567，以及根據(jù)樣式致能訊號(hào)emarymp，輸 出第一預(yù)輸入輸出訊號(hào)10_0123與第二預(yù)輸入輸出訊號(hào)10_4567 ；步驟506 第一異或門106對(duì)第三輸入輸出訊號(hào)IO及第二樣式訊號(hào)TM2執(zhí)行一異或邏輯運(yùn)算，產(chǎn)生并輸出第一致能訊號(hào)FE ；步驟508 第三邏輯電路108根據(jù)第一致能訊號(hào)FE、第一預(yù)輸入輸出訊號(hào)10_0123 與第二預(yù)輸入輸出訊號(hào)10_4567，產(chǎn)生并輸出第一輸入輸出訊號(hào)I0W:3]與第二輸入輸出 訊號(hào) 10[4:7]；步驟510 根據(jù)第一輸入輸出訊號(hào)I0W:3]與第二輸入輸出訊號(hào)1(^4:7]，對(duì)存儲(chǔ) 器晶片110內(nèi)的每一存儲(chǔ)單元寫入一特定邏輯電位；步驟512:結(jié)束。在步驟502中，第一邏輯電路102利用第一異或非門對(duì)第一樣式訊號(hào)TMl與第二 樣式訊號(hào)TM2執(zhí)行異或非邏輯運(yùn)算，產(chǎn)生并輸出樣式致能訊號(hào)emarymp。在步驟504中，第 二邏輯電路104利用第二異或門1042對(duì)存儲(chǔ)器區(qū)塊訊號(hào)BA與分段訊號(hào)S執(zhí)行異或邏輯運(yùn) 算，產(chǎn)生第一預(yù)輸入輸出訊號(hào)10_0123，及利用第二異或非門1044對(duì)存儲(chǔ)器區(qū)塊訊號(hào)BA與 分段訊號(hào)S執(zhí)行異或非邏輯運(yùn)算，產(chǎn)生第二預(yù)輸入輸出訊號(hào)10_4567。另外，第二邏輯電路 104利用第一反相器1046、第二反相器1048、第一傳輸門1050、第二傳輸門1052、第一開(kāi)關(guān) IOM及第二開(kāi)關(guān)1056根據(jù)樣式致能訊號(hào)emarymp，輸出第一預(yù)輸入輸出訊號(hào)10_0123與第 二預(yù)輸入輸出訊號(hào)10_4567。在步驟508中，第三邏輯電路108利用第三異或門1082對(duì)第 一致能訊號(hào)FE與第一預(yù)輸入輸出訊號(hào)10_0123執(zhí)行異或邏輯運(yùn)算，產(chǎn)生第一輸入輸出訊號(hào) IO W:3]，以及利用第四異或門1084對(duì)第一致能訊號(hào)FE與第二預(yù)輸入輸出訊號(hào)10_4567執(zhí) 行異或邏輯運(yùn)算，產(chǎn)生第二輸入輸出訊號(hào)IO [4:7]0在步驟510中，裝置100根據(jù)第一輸入輸 出訊號(hào)IO W 3]與第二輸入輸出訊號(hào)IO W 7]，對(duì)存儲(chǔ)器晶片110內(nèi)的每一存儲(chǔ)單元寫入特 定邏輯電位，亦即裝置100根據(jù)第一輸入輸出訊號(hào)I0W:3]與第二輸入輸出訊號(hào)1(^4:7]， 對(duì)存儲(chǔ)器晶片110寫入團(tuán)塊樣式、棋盤式樣式、列條碼樣式及行條碼樣式。綜上所述，本發(fā)明所提供的產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝置及其方法，是利用 產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝置對(duì)第一樣式訊號(hào)、第二樣式訊號(hào)、存儲(chǔ)器區(qū)塊訊號(hào)、第三 輸入輸出訊號(hào)及分段訊號(hào)執(zhí)行一些簡(jiǎn)單的邏輯運(yùn)算，以產(chǎn)生第一輸入輸出訊號(hào)與第二輸入 輸出訊號(hào)。而產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝置即可根據(jù)第一輸入輸出訊號(hào)與第二輸入輸 出訊號(hào)，對(duì)存儲(chǔ)器晶片寫入團(tuán)塊樣式、棋盤式樣式、列條碼樣式及行條碼樣式。所以，本發(fā)明 可提供非常簡(jiǎn)便的測(cè)試方法可對(duì)存儲(chǔ)器晶片寫入團(tuán)塊樣式、棋盤式樣式、列條碼樣式及行 條碼樣式。以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請(qǐng)專利范圍所做的均等變化與 修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝置，其特征在于，包含一第一邏輯電路，具有一第一輸入端，用以接收一第一樣式訊號(hào)，一第二輸入端，用以 接收一第二樣式訊號(hào)，及一輸出端，用以輸出一樣式致能訊號(hào)，其中該第一邏輯電路是用以 根據(jù)該第一樣式訊號(hào)與該第二樣式訊號(hào)，產(chǎn)生并輸出該樣式致能訊號(hào)；一第二邏輯電路，具有一第一輸入端，用以接收一存儲(chǔ)器區(qū)塊訊號(hào)，一第二輸入端，用 以接收一分段訊號(hào)，一第三輸入端，耦接于該第一邏輯電路的輸出端，用以接收該樣式致能 訊號(hào)，一第一輸出端，用以輸出一第一預(yù)輸入輸出訊號(hào)，及一第二輸出端，用以輸出一第二 預(yù)輸入輸出訊號(hào)，其中該第二邏輯電路是用以根據(jù)該存儲(chǔ)器區(qū)塊訊號(hào)與該分段訊號(hào)，產(chǎn)生 該第一預(yù)輸入輸出訊號(hào)與該第二預(yù)輸入輸出訊號(hào)，以及根據(jù)該樣式致能訊號(hào)，輸出該第一 預(yù)輸入輸出訊號(hào)與該第二預(yù)輸入輸出訊號(hào)；一第一異或門，具有第一輸入端，用以接收一第三輸入輸出訊號(hào)，一第二輸入端，耦接 于該第一邏輯電路的第二輸入端，用以接收該第二樣式訊號(hào)，一輸出端，用以輸出一第一致 能訊號(hào)，其中該第一異或門是用以對(duì)該第三輸入輸出訊號(hào)及該第二樣式訊號(hào)，執(zhí)行一異或 邏輯運(yùn)算，產(chǎn)生并輸出該第一致能訊號(hào)；及一第三邏輯電路，具有一第一輸入端，耦接于該第一異或門的輸出端，用以接收該第一 致能訊號(hào)，一第二輸入端，耦接于該第二邏輯電路的第一輸出端，用以接收該第一預(yù)輸入輸 出訊號(hào)，一第三輸入端，耦接于該第二邏輯電路的第二輸出端，用以接收該第二預(yù)輸入輸出 訊號(hào)，一第一輸出端，用以輸出一第一輸入輸出訊號(hào)，及一第二輸出端，用以輸出一第二輸 入輸出訊號(hào)，其中該第三邏輯電路是用以根據(jù)該第一致能訊號(hào)、該第一預(yù)輸入輸出訊號(hào)及 該第二預(yù)輸入輸出訊號(hào)，產(chǎn)生并輸出該第一輸入輸出訊號(hào)與該第二輸入輸出訊號(hào)；其中該第一輸入輸出訊號(hào)與該第二輸入輸出訊號(hào)是用以對(duì)該存儲(chǔ)器晶片內(nèi)的每一存 儲(chǔ)單元寫入一特定邏輯電位。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，該第一邏輯電路為一第一異或非門，且用 以對(duì)該第一樣式訊號(hào)與該第二樣式訊號(hào)執(zhí)行一異或非邏輯運(yùn)算，產(chǎn)生該樣式致能訊號(hào)。
3.根據(jù)權(quán)利要求1所述的裝置，其特征在于，該第二邏輯電路包含一第二異或門，具有第一輸入端，耦接于該第二邏輯電路的第一輸入端，一第二輸入 端，耦接于該第二邏輯電路的第二輸入端，及一輸出端，耦接于該第二邏輯電路的第一輸出 端，其中該第二異或門是用以對(duì)該存儲(chǔ)器區(qū)塊訊號(hào)與該分段訊號(hào)執(zhí)行一異或邏輯運(yùn)算，產(chǎn) 生該第一預(yù)輸入輸出訊號(hào)；一第二異或非門，具有第一輸入端，耦接于該第二邏輯電路的第一輸入端，一第二輸 入端，耦接于該第二邏輯電路的第二輸入端，及一輸出端，耦接于該第二邏輯電路的第二輸 出端，其中該第二異或非門是用以對(duì)該存儲(chǔ)器區(qū)塊訊號(hào)與該分段訊號(hào)執(zhí)行一異或非邏輯運(yùn) 算，產(chǎn)生該第二預(yù)輸入輸出訊號(hào)；一第一反相器，具有一第一端，耦接于該第一邏輯電路的輸出端，及一第二端，用以輸 出一反相的樣式致能訊號(hào)；一第二反相器，具有一第一端，耦接于該第一邏輯電路的輸出端，及一第二端，用以輸 出該反相的樣式致能訊號(hào)；一第一傳輸門，具有一第一端，耦接于該第一反相器的第二端，一第二端，耦接于該第 二異或門的輸出端，一第三端，耦接于該第一邏輯電路的輸出端，及一第四端，耦接于該第二邏輯電路的第一輸出端，其中該第一傳輸門是用以根據(jù)該樣式致能訊號(hào)與該反相的樣式 致能訊號(hào)，傳輸該第一預(yù)輸入輸出訊號(hào)；一第二傳輸門，具有一第一端，耦接于該第二反相器的第二端，一第二端，耦接于該第 二異或非門的輸出端，一第三端，耦接于該第一邏輯電路的輸出端，及一第四端，耦接于該 第二邏輯電路的第二輸出端，其中該第二傳輸門是用以根據(jù)該樣式致能訊號(hào)與該反相的樣 式致能訊號(hào)，傳輸該第二預(yù)輸入輸出訊號(hào)；一第一開(kāi)關(guān)，具有第一端，耦接于該第二邏輯電路的第一輸出端，一第二端，耦接于該 第一反相器的第二端，及一第三端，耦接于一地端；及一第二開(kāi)關(guān)，具有第一端，耦接于該第二邏輯電路的第二輸出端，一第二端，耦接于該 第二反相器的第二端，及一第三端，耦接于該地端。
4.根據(jù)權(quán)利要求3所述的裝置，其特征在于，該第一開(kāi)關(guān)和該第二開(kāi)關(guān)為N型金屬氧化 物半導(dǎo)體晶體管。
5.根據(jù)權(quán)利要求1所述的裝置，其特征在于，該第三邏輯電路包含一第三異或門，具有第一輸入端，耦接于該第三邏輯電路的第二輸入端，一第二輸入 端，耦接于該第三邏輯電路的第一輸入端，及一輸出端，耦接于該第三邏輯電路的第一輸出 端，其中該第三異或門是用以對(duì)該第一致能訊號(hào)與該第一預(yù)輸入輸出訊號(hào)執(zhí)行一異或邏輯 運(yùn)算，產(chǎn)生該第一輸入輸出訊號(hào)；及一第四異或門，具有第一輸入端，耦接于該第三邏輯電路的第三輸入端，一第二輸入 端，耦接于該第三邏輯電路的第一輸入端，及一輸出端，耦接于該第三邏輯電路的第二輸出 端，其中該第四異或門是用以對(duì)該第一致能訊號(hào)與該第二預(yù)輸入輸出訊號(hào)執(zhí)行一異或邏輯 運(yùn)算，產(chǎn)生該第二輸入輸出訊號(hào)。
6.一種產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的方法，其特征在于，包含一第一邏輯電路根據(jù)一第一樣式訊號(hào)與一第二樣式訊號(hào)，產(chǎn)生并輸出一樣式致能訊號(hào)；一第二邏輯電路根據(jù)一存儲(chǔ)器區(qū)塊訊號(hào)與一分段訊號(hào)，產(chǎn)生一第一預(yù)輸入輸出訊號(hào)與 一第二預(yù)輸入輸出訊號(hào)，以及根據(jù)該樣式致能訊號(hào)，輸出該第一預(yù)輸入輸出訊號(hào)與該第二 預(yù)輸入輸出訊號(hào)；一第一異或門對(duì)一第三輸入輸出訊號(hào)及該第二樣式訊號(hào)執(zhí)行一異或邏輯運(yùn)算，產(chǎn)生并 輸出一第一致能訊號(hào)；一第三邏輯電路根據(jù)該第一致能訊號(hào)、該第一預(yù)輸入輸出訊號(hào)及該第二預(yù)輸入輸出訊 號(hào)，產(chǎn)生并輸出一第一輸入輸出訊號(hào)與一第二輸入輸出訊號(hào)；及根據(jù)該第一輸入輸出訊號(hào)與該第二輸入輸出訊號(hào)，對(duì)該存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元 寫入一特定邏輯電位。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于，該第一邏輯電路根據(jù)該第一樣式訊號(hào)與 該第二樣式訊號(hào)，產(chǎn)生并輸出該樣式致能訊號(hào)包含利用一第一異或非門對(duì)該第一樣式訊號(hào)與該第二樣式訊號(hào)執(zhí)行一異或非邏輯運(yùn)算，產(chǎn) 生并輸出該樣式致能訊號(hào)。
8.根據(jù)權(quán)利要求6所述的方法，其特征在于，該第二邏輯電路根據(jù)該存儲(chǔ)器區(qū)塊訊號(hào) 與該分段訊號(hào)，產(chǎn)生該第一預(yù)輸入輸出訊號(hào)與該第二預(yù)輸入輸出訊號(hào)包含利用一第二異或門對(duì)該存儲(chǔ)器區(qū)塊訊號(hào)與該分段訊號(hào)執(zhí)行一異或邏輯運(yùn)算，產(chǎn)生該第 一預(yù)輸入輸出訊號(hào)；及利用一第二異或非門對(duì)該存儲(chǔ)器區(qū)塊訊號(hào)與該分段訊號(hào)執(zhí)行一異或非邏輯運(yùn)算，產(chǎn)生 該第二預(yù)輸入輸出訊號(hào)。
9.根據(jù)權(quán)利要求6所述的方法，其特征在于，該第二邏輯電路根據(jù)該樣式致能訊號(hào)，輸 出該第一預(yù)輸入輸出訊號(hào)與該第二預(yù)輸入輸出訊號(hào)包含利用一第一反相器、一第二反相器、一第一傳輸門、一第二傳輸門、一第一開(kāi)關(guān)及一第 二開(kāi)關(guān)根據(jù)該樣式致能訊號(hào)，輸出該第一預(yù)輸入輸出訊號(hào)與該第二預(yù)輸入輸出訊號(hào)。
10.根據(jù)權(quán)利要求6所述的方法，其特征在于，該第三邏輯電路根據(jù)該第一致能訊號(hào)、 該第一預(yù)輸入輸出訊號(hào)及該第二預(yù)輸入輸出訊號(hào)，產(chǎn)生并輸出該第一輸入輸出訊號(hào)與該第 二輸入輸出訊號(hào)包含利用一第三異或門對(duì)該第一致能訊號(hào)與該第一預(yù)輸入輸出訊號(hào)執(zhí)行一異或邏輯運(yùn)算， 產(chǎn)生該第一輸入輸出訊號(hào)；及利用一第四異或門對(duì)該第一致能訊號(hào)與該第二預(yù)輸入輸出訊號(hào)執(zhí)行一異或邏輯運(yùn)算， 產(chǎn)生該第二輸入輸出訊號(hào)。
11.根據(jù)權(quán)利要求6所述的方法，其特征在于，根據(jù)該第一輸入輸出訊號(hào)與該第二輸入 輸出訊號(hào)，對(duì)該存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元寫入該特定邏輯電位是利用一團(tuán)塊樣式對(duì)該 存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元寫入該特定邏輯電位。
12.根據(jù)權(quán)利要求6所述的方法，其特征在于，根據(jù)該第一輸入輸出訊號(hào)與該第二輸入 輸出訊號(hào)，對(duì)該存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元寫入該特定邏輯電位是利用一棋盤式樣式對(duì) 該存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元寫入該特定邏輯電位。
13.根據(jù)權(quán)利要求6所述的方法，其特征在于，根據(jù)該第一輸入輸出訊號(hào)與該第二輸入 輸出訊號(hào)，對(duì)該存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元寫入該特定邏輯電位是利用一列條碼樣式對(duì) 該存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元寫入該特定邏輯電位。
14.根據(jù)權(quán)利要求6所述的方法，其特征在于，根據(jù)該第一輸入輸出訊號(hào)與該第二輸入 輸出訊號(hào)，對(duì)該存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元寫入該特定邏輯電位是利用一行條碼樣式對(duì) 該存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元寫入該特定邏輯電位。
全文摘要
本發(fā)明公開(kāi)一種產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的裝置及其方法，產(chǎn)生存儲(chǔ)器晶片的測(cè)試樣式的方法包含根據(jù)一第一樣式訊號(hào)與一第二樣式訊號(hào)，產(chǎn)生并輸出一樣式致能訊號(hào)；根據(jù)一存儲(chǔ)器區(qū)塊訊號(hào)、一分段訊號(hào)和該樣式致能訊號(hào)，產(chǎn)生并輸出一第一預(yù)輸入輸出訊號(hào)與一第二預(yù)輸入輸出訊號(hào)；對(duì)一第三輸入輸出訊號(hào)及該第二樣式訊號(hào)執(zhí)行一異或邏輯運(yùn)算，產(chǎn)生并輸出一第一致能訊號(hào)；根據(jù)該第一致能訊號(hào)、該第一預(yù)輸入輸出訊號(hào)及該第二預(yù)輸入輸出訊號(hào)，產(chǎn)生并輸出一第一輸入輸出訊號(hào)與一第二輸入輸出訊號(hào)；及根據(jù)該第一輸入輸出訊號(hào)與該第二輸入輸出訊號(hào)，對(duì)該存儲(chǔ)器晶片內(nèi)的每一存儲(chǔ)單元寫入一特定邏輯電位。
文檔編號(hào)G11C29/48GK102103893SQ201110047780
公開(kāi)日2011年6月22日 申請(qǐng)日期2011年2月25日 優(yōu)先權(quán)日2011年1月3日
發(fā)明者夏浚清, 歐陽(yáng)策群, 王釋興 申請(qǐng)人:鈺創(chuàng)科技股份有限公司