專利名稱：存儲(chǔ)器單端讀出電路的制作方法
技術(shù)領(lǐng)域：
總體來說，本發(fā)明涉及一種集成電路，更具體來說是一種存儲(chǔ)器。
背景技術(shù)：
存儲(chǔ)器中傳統(tǒng)的單端讀出電路讀出一個(gè)全擺幅(VDD-VSS/地)信號(hào)，該信號(hào)在存取時(shí)間內(nèi)由于單元電流變化而變化。存取時(shí)間性能被單元陣列內(nèi)的弱位所局限。讀取數(shù)據(jù)“0”(邏輯0)釋放一條具有從VDD到地的全擺幅的位線(bit line)并下拉一個(gè)全位線 (global bit line)用于讀取輸出。讀取操作完成后，該位線預(yù)充電回VDD，這將導(dǎo)致動(dòng)態(tài)功耗。

發(fā)明內(nèi)容
為了解決上述的技術(shù)問題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種具有單端讀出電路的存儲(chǔ)器，包括位線；與位線連接的存儲(chǔ)器單元；以及預(yù)充電電路，用于對(duì)位線預(yù)充電至電源電壓和地之間的預(yù)充電電壓。可選地，在該存儲(chǔ)器中，所述預(yù)充電電路包括NMOS晶體管，其預(yù)充電電壓等于所述電源電壓減去所述NMOS晶體管的閾值電壓?？蛇x地，在該存儲(chǔ)器中，所述NMOS晶體管的漏極與所述電源電壓連接，所述NMOS 晶體管的源極與所述位線連接，所述NMOS晶體管的柵極與預(yù)充電信號(hào)連接；或者所述預(yù)充電電路還包括PMOS晶體管，所述PMOS晶體管的源極與所述電源電壓連接，所述PMOS晶體管的漏極與位線條連接，所述PMOS晶體管的柵極與預(yù)充電信號(hào)路徑連接?？蛇x地，該存儲(chǔ)器還包括讀出電路，其中，所述讀出電路包括具有第一 PMOS晶體管的NAND門以及電壓控制電路，所述電壓控制電路阻止所述第一 PMOS晶體管在所述預(yù)充電電路對(duì)位線預(yù)充電時(shí)導(dǎo)通?？蛇x地，在該存儲(chǔ)器中，所述第一 PMOS晶體管的源極具有與所述預(yù)充電電路對(duì)所述位線預(yù)充電時(shí)的預(yù)充電電壓相等的電壓；或者所述電壓控制電路包括由預(yù)充電信號(hào)控制的第二 PMOS晶體管，并且所述電壓控制電路還包括二極管連接晶體管?？蛇x地，該存儲(chǔ)器還包括上拉電路，所述上拉電路包括兩個(gè)交叉連接的PMOS晶體管，用于在進(jìn)行讀取“1”的操作期間將所述位線從所述預(yù)充電電壓上拉至所述電源電壓。根據(jù)本發(fā)明的另一方面，提供了一種讀取具有單端讀出電路的存儲(chǔ)器單元的方法，包括對(duì)與所述存儲(chǔ)器單元連接的位線預(yù)充電至電源電壓和地之間的預(yù)充電電壓；以及在進(jìn)行讀取“0”的操作期間，將所述位線選擇性地從所述預(yù)充電電壓下拉至地?？蛇x地，該方法還包括在進(jìn)行讀取“ 1，，的操作期間，選擇性地將所述位線從所述預(yù)充電電壓上拉至所述電源電壓；或者其中，對(duì)所述位線預(yù)充電包括預(yù)充電至所述電源電壓減去預(yù)充電電路中的NMOS晶體管的閾值電壓，并且還包括利用預(yù)充電信號(hào)控制所述NMOS 晶體管；或者所述方法還包括將與存儲(chǔ)器單元連接的位線條預(yù)充電至所述電源電壓。可選地，該方法還包括使用NAND門讀出所述位線；以及在預(yù)充電期間，阻止所述 NAND門中的PMOS晶體管導(dǎo)通，其中，阻止PMOS晶體管導(dǎo)通包括在預(yù)充電期間，將與所述預(yù)充電電壓相同的電壓提供給所述PMOS晶體管的源極。根據(jù)本發(fā)明的另一方面，還提供了一種具有單端讀出電路的存儲(chǔ)器，包括位線； 位線條；與所述位線連接的存儲(chǔ)器單元；充電電路，包括NMOS晶體管和第一 PMOS晶體管， 對(duì)所述位線預(yù)充電至等于電源電壓減去NMOS晶體管的閾值電壓的預(yù)充電電壓，且對(duì)所述位線條預(yù)充電至所述電源電壓；以及讀出電路，包括具有第二PMOS晶體管的NAND門以及電壓控制電路，當(dāng)預(yù)充電電路對(duì)位線預(yù)充電時(shí)，所述電壓控制電路通過在所述預(yù)充電電路對(duì)所述位線預(yù)充電時(shí)向第二 PMOS晶體管的源極提供與預(yù)充電電壓相同的電壓，來在所述預(yù)充電電路對(duì)所述位線預(yù)充電時(shí)阻止所述第二 PMOS晶體管導(dǎo)通。


下面，將結(jié)合附圖的以下描述作為參考，其中圖1是示出根據(jù)一些實(shí)施例的示例性存儲(chǔ)器單端讀出電路的一部分存儲(chǔ)器的示意圖；圖2示出根據(jù)一些實(shí)施例的圖1的示例性單端讀出電路的波形圖；圖3示出根據(jù)一些實(shí)施例的圖1的示例性單端讀出電路的模擬波形圖；以及圖4示出根據(jù)一些實(shí)施例的圖1的示例性單端讀出電路的方法流程圖。
具體實(shí)施例方式下面，詳細(xì)討論本發(fā)明各實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的概念。所討論的具體實(shí)施例僅僅示出了制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。圖1是示出根據(jù)一些實(shí)施例的示例性存儲(chǔ)器100單端讀出電路的一部分存儲(chǔ)器100的示意圖。存儲(chǔ)器100包括與位線BL和位線條BLB相連的存儲(chǔ)單元102。字線
WL
, WL [2],......及WL[n/2-l]與存儲(chǔ)器100的下半部中的存儲(chǔ)單元102連接，而字線
WL[n/2], WL[n/2+l],......及WL[n_l]與存儲(chǔ)器100上半部中的存儲(chǔ)單元102連接。存
儲(chǔ)器100的上半部和下半部具有對(duì)稱的結(jié)構(gòu)，例如，預(yù)充電電路10 和104b具有同樣的結(jié)構(gòu)。即使是圖1中的BL，BLB以及存儲(chǔ)器單元102指的是存儲(chǔ)器100的上半部和下半部中的相同元件，本領(lǐng)域普通技術(shù)人員可以認(rèn)識(shí)到以下描述可將存儲(chǔ)器100的上半部作為實(shí)例而不失其全面性。在讀取操作之前，預(yù)充電電路10 和104b分別為存儲(chǔ)器100中的存儲(chǔ)單元102 的上半部和下半部的BL及BLB進(jìn)行預(yù)充電。預(yù)充電電路10 包括PMOS晶體管Ml和NMOS 晶體管M2。PMOS晶體管Ml的源極(或漏極)與VDD連接，PMOS晶體管Ml的漏極(或源極)與BLB連接，PMOS晶體管Ml的柵極與預(yù)充電信號(hào)路徑SE⑶連接。NMOS晶體管M2的源極(或漏極)與VDD連接，NMOS晶體管M2的漏極(或源極)與BL連接，NMOS晶體管M2的柵極與補(bǔ)償預(yù)充電信號(hào)路徑SEGUB連接。當(dāng)預(yù)充電信號(hào)路徑SE⑶的電壓電平處于邏輯0時(shí)，PMOS晶體管Ml導(dǎo)通，以將BLB 預(yù)充電至VDD。此時(shí)，補(bǔ)償預(yù)充電信號(hào)路徑SEGUB的電壓電平處于邏輯1，導(dǎo)通NMOS晶體管 M2。NMOS晶體管M2是二極管連接，因?yàn)槠鋿艠O和源極(或漏極)都與VDD相連(邏輯1)。 NMOS晶體管M2對(duì)BL預(yù)充電至(VDD-Vthn)，其中Vthn是NMOS晶體管M2的閾值電壓。當(dāng)BL讀取“1”(邏輯1)或BLB讀取“0”(邏輯0)時(shí)，對(duì)于存儲(chǔ)器102的上半部和下半部，上拉電路106a和106b (均包含兩個(gè)交叉連接的PMOS晶體管)分別將BL從 (VDD-Vthn)上拉至VDD。寫入通過門電路108允許或者拒絕向存儲(chǔ)器102寫入。(單端) 讀出電路110可用來讀出(或讀取)BL，并將NAND門(由PMOS晶體管M6、M7和NMOS晶體管M8、M9組成)和與VDD連接的電壓控制電路112連接。讀出電路110使用一側(cè)(BL)進(jìn)行其讀出操作，以代替用于讀出的BL和BLB。電壓控制電路112包括一個(gè)二極管連接晶體管(diode-coupled transistor)，如匪OS晶體管M4以及兩個(gè)PMOS晶體管M3和M5。對(duì)于存儲(chǔ)器100的上半部和下半部，PMOS 晶體管M3和M5分別作為被預(yù)充電(補(bǔ)償)信號(hào)路徑SEGUB和SEGBB控制的電源開關(guān)。由于具有二極管連接晶體管M4，在預(yù)充電/備用期間(當(dāng)PMOS晶體管M3或M5被導(dǎo)通時(shí))， PMOS晶體管M3和M5的漏極(或者在PMOS晶體管M6和M7的源極)處電壓Vx限制在 (VDD-Vthm4)，其中Vthm4是二極管連接晶體管M4的閾值電壓。由此，假設(shè)Vthm4與Vthn相同，電壓Vx限制在(VDD_Vthm4)。當(dāng)BL被預(yù)充電至 (VDD-Vthn)時(shí)，這將阻止具有與BL連接的柵極的PMOS晶體管M6 (或M7)導(dǎo)通。如果讀出電路110不具有控制電壓Vx，則可能產(chǎn)生在存儲(chǔ)器100的讀取操作中的假信號(hào)和/或漏電流。即使圖1示出NMOS晶體管M4，仍然可以使用不同的器件，比如二極連接PMOS晶體管。由PMOS晶體管M6和M7與匪OS晶體管M8和M9組成的NAND門讀出BL的數(shù)值并在BLPD節(jié)點(diǎn)施加輸出電壓。當(dāng)讀取值為邏輯0時(shí)，BLPD處的輸出電壓可被上拉，以允許 NMOS晶體管MlO下拉GBL至邏輯0。當(dāng)讀取數(shù)據(jù)為邏輯1時(shí)，BLPD處的輸出電壓被下拉， 以阻止NMOS晶體管MlO保持GBL為邏輯1。圖2示出根據(jù)一些實(shí)施例的圖1的示例性單端讀出電路的波形圖。對(duì)于預(yù)充電來說，預(yù)充電信號(hào)路徑SEGU的電壓電平處于邏輯0(例如，地)，同時(shí)補(bǔ)償預(yù)充電信號(hào)線路 SEGUB的電壓電平處于邏輯1 (例如，VDD)。在預(yù)充電期間，通過預(yù)充電電路104a，BLB被預(yù)充電至VDD且BL被預(yù)充電至(VDD-Vthn)。預(yù)充電之后，字線信號(hào)路徑ffL[n_l]被充電至邏輯1，以用于讀取操作。對(duì)于讀取“0”的操作，由于從存儲(chǔ)器單元102讀取邏輯0，BL被下拉至邏輯0(例如，地)，BLB保持為邏輯1。節(jié)點(diǎn)BLPD處的電壓輸出被上拉至VDD，并將全位線GBL下拉至邏輯0。讀取操作之后，BL和BLB被再次預(yù)充電，用于下次讀取操作。由于BL被預(yù)充電至(VDD-Vthn)而不是VDD，隨后下拉至邏輯0 (例如，地)以完成讀取“0”的操作，與從VDD至邏輯0的全擺幅下拉相比，前者所花費(fèi)時(shí)間較少。并且，與全擺幅電路相比，較小的電壓差意味著存儲(chǔ)器消耗較少的功率。于是，存儲(chǔ)器100的讀取/存取時(shí)間，備用功率和有效功率降低了。在至少一個(gè)實(shí)施例中，存儲(chǔ)器100示出(1)5%存取時(shí)間改進(jìn)，(2)較少的預(yù)充電電路的位線泄漏(例如，依賴于位單元存儲(chǔ)數(shù)據(jù)的1-9%泄漏降低)，(3)與具有全擺幅BL/BLB充電/非充電電路相比，在讀取“0”的操作之后位線充電回至(VDD-Vthn)的較低動(dòng)態(tài)功率(例如，依賴于位單元存儲(chǔ)數(shù)據(jù)和讀/寫模式的2-5%有效功率比降低)。圖3示出根據(jù)一些實(shí)施例的圖1的示例性單端讀出電路的模擬波形圖。具有用于讀取操作的從VDD到地或相反的全擺幅BL/BLB預(yù)充電電路的存儲(chǔ)器的BL及BLB波形在此示出作為比較。另一方面，如圖所示，存儲(chǔ)器100的一個(gè)實(shí)施例的BL波形示出被預(yù)充電至 (VDD-Vthn)，之后再下拉至地以讀取“0”，并上拉至VDD以讀取“ 1 ”。存儲(chǔ)器100的BLB波形并未示出BL/BLB全擺幅預(yù)充電配置的不同。BLPD波形對(duì)比示出與BL/BLB全擺幅預(yù)充電配置相比，存儲(chǔ)器100的讀取“0”操作的讀取/存取時(shí)間減少，例如，50ps。存儲(chǔ)器的時(shí)鐘頻率是IGHz (時(shí)鐘周期是Ins)。圖4示出根據(jù)一些實(shí)施例的圖1的示例性單端讀出電路的方法流程圖。如下文所描述的方法實(shí)施例示出了示例性步驟，但并不一定要按照所示順序?qū)嵤８鶕?jù)本發(fā)明實(shí)施例的主旨和范圍，可以對(duì)步驟做適當(dāng)?shù)脑黾樱鎿Q，改變順序和/或刪除。在步驟402中，與存儲(chǔ)器單元(比如102)連接的位線(例如BL)被預(yù)充電至在電源電壓和地之間的預(yù)充電電壓，比如VDD-Vthn。在步驟404中，位線在讀取“0”操作中從預(yù)充電電壓(例如，VDD-Vthn，其中Vthn是在預(yù)充電電路10 中NMOS晶體管M2的閾值電壓)下拉至地。在某些實(shí)施例中，該方法可包括在讀取“1”的操作期間，將位線(例如BL)從預(yù)充電電壓(例如VDD-Vthn)上拉至電源電壓(例如VDD)。該方法可進(jìn)一步包括控制預(yù)充電電路(比如104a)中的NMOS晶體管(例如M2)，將預(yù)充電信號(hào)用于預(yù)充電信號(hào)路徑(例如 SEGUB)。該方法可進(jìn)一步包括將與存儲(chǔ)器(比如102)連接的位線條(比如BLB)預(yù)充電至電源電壓(比如VDD)。該方法可進(jìn)一步包括利用NAND門讀出該位線(例如BL)。該方法可進(jìn)一步包括阻止NAND門內(nèi)的PMOS晶體管(例如M6或M7)在預(yù)充電過程中導(dǎo)通。比如， 在預(yù)充電過程中，與預(yù)充電電壓(例如VDD-Vthn)相同的電壓可被提供給PMOS晶體管(例如M6或M7)的源極。根據(jù)某些實(shí)施例，具有單端讀出電路的存儲(chǔ)器包括位線、與位線連接的存儲(chǔ)器單元以及預(yù)充電電路。該預(yù)充電電路可將位線預(yù)充電至在電源電壓和地之間的預(yù)充電電壓。根據(jù)某些實(shí)施例，讀取具有單端讀出電路的存儲(chǔ)單元的方法包括對(duì)與存儲(chǔ)單元連接的位線預(yù)充電至電源電壓和地之間的預(yù)充電電壓。在讀取“0”的操作期間，該位線從預(yù)充電電壓被下拉至地。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，本發(fā)明具有許多實(shí)施例變形。盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其特征，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請(qǐng)的范圍并不僅限于本說明書中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、機(jī)器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。以上方法實(shí)施例示出了示例性步驟，但并不一定要按照所示順序?qū)嵤８鶕?jù)本發(fā)明實(shí)施例的主旨和范圍，可以對(duì)步驟做適當(dāng)?shù)脑黾?，替換，改變順序和/或刪除。結(jié)合了不同權(quán)利要求和/或不同實(shí)施例的實(shí)施例仍然在本發(fā)明的范圍之內(nèi)，并且在審閱本發(fā)明之后，對(duì)于本領(lǐng)域普通技術(shù)人員而言也是顯而易見的。
權(quán)利要求
1.一種具有單端讀出電路的存儲(chǔ)器，包括位線；與位線連接的存儲(chǔ)器單元；以及預(yù)充電電路，用于對(duì)位線預(yù)充電至電源電壓和地之間的預(yù)充電電壓。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其中，所述預(yù)充電電路包括NMOS晶體管，其預(yù)充電電壓等于所述電源電壓減去所述NMOS晶體管的閾值電壓。
3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器，其中，所述NMOS晶體管的漏極與所述電源電壓連接， 所述NMOS晶體管的源極與所述位線連接，所述NMOS晶體管的柵極與預(yù)充電信號(hào)連接；或者所述預(yù)充電電路還包括PMOS晶體管，所述PMOS晶體管的源極與所述電源電壓連接，所述PMOS晶體管的漏極與位線條連接，所述PMOS晶體管的柵極與預(yù)充電信號(hào)路徑連接。
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，還包括讀出電路，其中，所述讀出電路包括具有第一 PMOS晶體管的NAND門以及電壓控制電路，所述電壓控制電路阻止所述第一 PMOS晶體管在所述預(yù)充電電路對(duì)位線預(yù)充電時(shí)導(dǎo)通。
5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器，其中，所述第一PMOS晶體管的源極具有與所述預(yù)充電電路對(duì)所述位線預(yù)充電時(shí)的預(yù)充電電壓相等的電壓；或者所述電壓控制電路包括由預(yù)充電信號(hào)控制的第二 PMOS晶體管，并且所述電壓控制電路還包括二極管連接晶體管。
6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，還包括上拉電路，所述上拉電路包括兩個(gè)交叉連接的PMOS晶體管，用于在進(jìn)行讀取“1”的操作期間將所述位線從所述預(yù)充電電壓上拉至所述電源電壓。
7.一種讀取具有單端讀出電路的存儲(chǔ)器單元的方法，包括對(duì)與所述存儲(chǔ)器單元連接的位線預(yù)充電至電源電壓和地之間的預(yù)充電電壓；以及在進(jìn)行讀取“0”的操作期間，將所述位線選擇性地從所述預(yù)充電電壓下拉至地。
8.根據(jù)權(quán)利要求7所述的方法，還包括在進(jìn)行讀取“1 ”的操作期間，選擇性地將所述位線從所述預(yù)充電電壓上拉至所述電源電壓；或者其中，對(duì)所述位線預(yù)充電包括預(yù)充電至所述電源電壓減去預(yù)充電電路中的匪OS晶體管的閾值電壓，并且還包括利用預(yù)充電信號(hào)控制所述NMOS晶體管；或者所述方法還包括將與存儲(chǔ)器單元連接的位線條預(yù)充電至所述電源電壓。
9.根據(jù)權(quán)利要求7所述的方法，還包括使用NAND門讀出所述位線；以及在預(yù)充電期間，阻止所述NAND門中的PMOS晶體管導(dǎo)通，其中，阻止PMOS晶體管導(dǎo)通包括在預(yù)充電期間，將與所述預(yù)充電電壓相同的電壓提供給所述PMOS晶體管的源極。
10.一種具有單端讀出電路的存儲(chǔ)器，包括位線；位線條；與所述位線連接的存儲(chǔ)器單元；充電電路，包括NMOS晶體管和第一PMOS晶體管，對(duì)所述位線預(yù)充電至等于電源電壓減去NMOS晶體管的閾值電壓的預(yù)充電電壓，且對(duì)所述位線條預(yù)充電至所述電源電壓；以及讀出電路，包括具有第二 PMOS晶體管的NAND門以及電壓控制電路，當(dāng)預(yù)充電電路對(duì)位線預(yù)充電時(shí)，所述電壓控制電路通過在所述預(yù)充電電路對(duì)所述位線預(yù)充電時(shí)向第二 PMOS 晶體管的源極提供與預(yù)充電電壓相同的電壓,來在所述預(yù)充電電路對(duì)所述位線預(yù)充電時(shí)阻止所述第二 PMOS晶體管導(dǎo)通。
全文摘要
一種具有單端讀出電路的存儲(chǔ)器，包括位線、與位線連接的存儲(chǔ)器單元及預(yù)充電電路。預(yù)充電電路對(duì)位線預(yù)充電至電源電壓和地之間的預(yù)充電電壓。本發(fā)明還提供了一種存儲(chǔ)器單端讀出電路。
文檔編號(hào)G11C7/12GK102456386SQ20111008102
公開日2012年5月16日 申請(qǐng)日期2011年3月25日 優(yōu)先權(quán)日2010年10月18日
發(fā)明者李政宏, 邱志杰, 鄭宏正, 陸崇基 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司