專利名稱：降低寄存器堆的最小工作電壓的方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及寄存器堆，更具體但非排他來說，涉及降低寄存器堆的最小工作電壓的方法和系統(tǒng)。
背景技術(shù)：
在例如寄存器堆陣列等存儲器陣列中，存儲器陣列的最小工作電壓(VCCmin)通常由存儲器陣列的寫和/或讀操作來限制。這歸因于存儲器陣列中的N溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET) (NMOS)器件與P溝道MOSFET (PMOS)器件之間的爭用。爭用對采用存儲器陣列的系統(tǒng)造成問題，特別是當(dāng)存儲器陣列的VCCmin限制整個(gè)系統(tǒng)的VCCmin時(shí)。圖1示出寄存器堆位單元110中的現(xiàn)有技術(shù)共享PMOS方案100。寄存器堆位單元110示出寄存器堆中的位單元之一。寄存器堆位單元110具有交叉耦合晶體管111、112、 113和114。晶體管115和116允許分別存取互補(bǔ)位(bitx)節(jié)點(diǎn)122和位節(jié)點(diǎn)120。位節(jié)點(diǎn)120和bitx節(jié)點(diǎn)122分別存儲寄存器堆位單元110的位值和互補(bǔ)位值。當(dāng)寫字線140啟用晶體管115和116時(shí)，寫輸入130允許經(jīng)由寫位線150和互補(bǔ)位線155將數(shù)據(jù)寫到寄存器堆位單元110。當(dāng)讀字線160啟用晶體管118時(shí)，位節(jié)點(diǎn)120的值能夠經(jīng)由讀位線170、 使用晶體管117和118來讀取。PMOS晶體管119連接到PMOS晶體管111和112，并且還與其它寄存器堆位單元中的其它PMOS晶體管連接或共享。PMOS晶體管119削弱PMOS晶體管111和112的上拉強(qiáng)度，并且改進(jìn)寫干擾比，即，NMOS晶體管115的強(qiáng)度與PMOS晶體管111和119的有效強(qiáng)度之比。但是，隨著晶體管的尺寸變得越來越小，現(xiàn)有技術(shù)共享PMOS方案100無法跟上寄存器堆的VCCmin的降低。NMOS晶體管115和116的尺寸能夠增加以改進(jìn)寫干擾比，但位單元的面積會必須增加。

發(fā)明內(nèi)容
本申請?zhí)峁┮环N設(shè)備，包括耦合到多個(gè)寄存器堆位單元的電路，響應(yīng)至所述多個(gè)寄存器堆位單元的輸入數(shù)據(jù)而降低所述多個(gè)寄存器堆位單元的最小工作電壓。本申請還提供一種設(shè)備，包括具有一個(gè)或多個(gè)位單元的寄存器堆；以及與所述寄存器堆耦合的邏輯，至少部分根據(jù)至所述寄存器堆的輸入數(shù)據(jù)信號來減小每個(gè)位單元中的N溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET) (NMOS)器件與P溝道MOSFET (PMOS)器件之間的爭用。本申請又提供一種方法，包括減小寄存器堆的每個(gè)位單元中的N溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET) (NMOS)器件與P溝道MOSFET (PMOS)器件之間的爭用，而不增加每個(gè)位單元的面積。


通過以下對主題的詳細(xì)描述，本發(fā)明的實(shí)施例的特征和優(yōu)點(diǎn)將變得顯而易見，其中圖1示出寄存器堆位單元中的現(xiàn)有技術(shù)共享PMOS方案100 ；圖2示出根據(jù)本發(fā)明的一個(gè)實(shí)施例、降低寄存器堆的最小工作電壓的邏輯的框圖；圖3示出根據(jù)本發(fā)明的一個(gè)實(shí)施例、降低寄存器堆的最小工作電壓的電路圖；以及圖4示出根據(jù)本發(fā)明的一個(gè)實(shí)施例、實(shí)現(xiàn)本文所公開的方法的系統(tǒng)。
具體實(shí)施例方式通過附圖、作為舉例而不是限制來說明本文所述的本發(fā)明的實(shí)施例。為了說明的簡潔和清楚起見，圖中所示的元件不一定按比例繪制。例如，為了清楚起見，一些元件的尺寸可能相對于其它元件經(jīng)過放大。另外，在認(rèn)為適當(dāng)?shù)那闆r下，附圖中重復(fù)參考標(biāo)號，以表示對應(yīng)或相似的元件。說明書中提到本發(fā)明的“一個(gè)實(shí)施例”或“實(shí)施例”表示結(jié)合該實(shí)施例所述的具體特征、結(jié)構(gòu)或特性包含在本發(fā)明的至少一個(gè)實(shí)施例中。因此，詞語“在一個(gè)實(shí)施例中”在本說明書的各個(gè)位置的出現(xiàn)不一定都表示同一個(gè)實(shí)施例。根據(jù)本發(fā)明的一個(gè)實(shí)施例，本發(fā)明的實(shí)施例提供降低寄存器堆的最小工作電壓而不增加寄存器堆的每個(gè)位單元的面積的方法和系統(tǒng)。在本發(fā)明的一個(gè)實(shí)施例中，寄存器堆耦合到在寄存器堆的寫和/或讀操作期間減小寄存器堆的每個(gè)位單元中的NMOS器件與 PMOS器件之間的爭用的邏輯。通過這樣做，寄存器堆能夠工作在較低的最小工作電壓。在本發(fā)明的一個(gè)實(shí)施例中，該邏輯削弱每個(gè)寄存器堆位單元中的PMOS器件的上拉強(qiáng)度，并且它改進(jìn)寫干擾比，即，NMOS器件的強(qiáng)度與PMOS器件的有效強(qiáng)度之比。通過高寫干擾比，增加寫操作完成的概率。在本發(fā)明的一個(gè)實(shí)施例中，減小爭用的邏輯根據(jù)至寄存器堆的輸入數(shù)據(jù)信號來執(zhí)行。這允許該邏輯由至寄存器堆的輸入數(shù)據(jù)來驅(qū)動或控制。為了說明的清楚起見，采用本發(fā)明的實(shí)施例來描述寄存器堆。但是，這不是要進(jìn)行限制，而是本發(fā)明的實(shí)施例與其它形式的存儲器陣列配合工作，包括但不限于靜態(tài)隨機(jī)存取存儲器(SRAM)、動態(tài)RAM(DRAM)、只讀存儲器(ROM)和諸如此類。相關(guān)領(lǐng)域的普通技術(shù)人員會易于理解如何將本發(fā)明的工作方式應(yīng)用于其它形式的存儲器陣列。在本發(fā)明的一個(gè)實(shí)施例中，寄存器堆利用但不限于例如5T、6T、8T、10T等存儲器單元以及任何其它存儲器單元配置。圖2示出根據(jù)本發(fā)明的一個(gè)實(shí)施例、降低寄存器堆的最小工作電壓的邏輯的框圖 200。該邏輯具有PMOS強(qiáng)度削弱電路220、保持電壓電路230、NM0S強(qiáng)度削弱電路240和均衡器電路250，它們連接到寄存器堆210。PMOS強(qiáng)度削弱電路220在寫操作期間削弱在位節(jié)點(diǎn)和bitx節(jié)點(diǎn)處的PMOS強(qiáng)度。 通過這樣做，寫干擾比增加，而PMOS器件和NMOS器件的爭用減小。這改進(jìn)任何寫操作的完成，并且允許降低寄存器堆的最小工作電壓。在本發(fā)明的一個(gè)實(shí)施例中，NMOS強(qiáng)度削弱電路240削弱寄存器堆210中的交叉耦合NMOS器件113和114，允許位節(jié)點(diǎn)和bitx節(jié)點(diǎn)更快上升，并且改進(jìn)在低電壓的寫延遲。保持電壓電路230在寄存器堆處于不活動模式時(shí)將電流提供給寄存器堆的每個(gè)位單元，并且它幫助防止寄存器堆210中由于泄漏電流或阻性缺陷(resistive defect)引起的位翻轉(zhuǎn)、即位值和/或互補(bǔ)位值中的翻轉(zhuǎn)。均衡器電路250與寄存器堆210耦合，以在寄存器堆的寫操作或周期期間防止寄存器堆210中的電壓線浮動，即在未確定電壓電平的電壓。改進(jìn)寄存器堆210的最小工作電壓的邏輯包含在但不限于處理器、控制器以及需要寄存器堆的任何裝置中。圖2所示的邏輯不是要進(jìn)行限制。在本發(fā)明的一個(gè)實(shí)施例中， 該邏輯中的所有塊組合成單個(gè)塊。在本發(fā)明的另一個(gè)實(shí)施例中，該邏輯嵌入寄存器堆210 中。相關(guān)領(lǐng)域的普通技術(shù)人員會理解，能夠使用該邏輯的其它配置，而不影響本發(fā)明的工作方式。圖3示出根據(jù)本發(fā)明的一個(gè)實(shí)施例、降低寄存器堆的最小工作電壓的電路圖300。 為了說明的清楚起見，參照圖2來論述圖3。位單元0310、位單元1320和位單元7330示出寄存器堆210的位單元。為了說明的清楚起見而沒有示出位單元2-6，但這些位單元具有與位單元0310相同的功能性。位單元0310具有交叉耦合晶體管111、112、113和114。NMOS晶體管116與位節(jié)點(diǎn)312和寫位線150連接。NMOS晶體管115與bitx節(jié)點(diǎn)314和互補(bǔ)寫位線(寫位線#) 155 連接。NMOS晶體管115和116的柵節(jié)點(diǎn)連接到啟用VCC的字線
(WL
[1]，第二個(gè)括號表示啟用VCC的字線的邏輯狀態(tài))382。為了說明的清楚起見，讀取位節(jié)點(diǎn)312的電路在圖 1中未示出。位單元1-7具有與位單元0310相同的設(shè)計(jì)，并且本文中不作贅述。PMOS晶體管342連接到電源電壓360，并且它在PMOS晶體管342被激活或啟用時(shí)將電壓VCC_A 390提供給每個(gè)位單元0-7的PMOS晶體管111。寫位線150經(jīng)由PMOS晶體管342的柵節(jié)點(diǎn)來控制PMOS晶體管342的激活。PMOS晶體管346連接到電源電壓360，并且它在PMOS晶體管346被激活或啟用時(shí)將電壓VCC_B 392提供給每個(gè)位單元0_7的PMOS 晶體管112。互補(bǔ)寫位線155經(jīng)由PMOS晶體管346的柵節(jié)點(diǎn)來控制PMOS晶體管346的激活。在本發(fā)明的一個(gè)實(shí)施例中，PMOS晶體管342和346執(zhí)行PMOS強(qiáng)度削弱電路220的功能性。在本發(fā)明的一個(gè)實(shí)施例中，均衡器電路250與電壓VCC_A 390和電壓VCC_B 392 耦合，以在寄存器堆210的寫操作或周期期間防止它們浮動。在本發(fā)明的一個(gè)實(shí)施例中，均衡器電路250采用兩個(gè)PMOS晶體管350和352來實(shí)現(xiàn)。PMOS晶體管350的源節(jié)點(diǎn)連接到電壓VCC_A 390，并且PMOS晶體管352的漏節(jié)點(diǎn)連接到電壓VCC_B 392。PMOS晶體管350 的漏節(jié)點(diǎn)連接到PMOS晶體管352的源節(jié)點(diǎn)。PMOS晶體管350和352的柵節(jié)點(diǎn)連接到地電壓。均衡器電路250的實(shí)現(xiàn)不是要進(jìn)行限制，并且相關(guān)領(lǐng)域的普通技術(shù)人員會易于理解，能夠使用其它均衡器電路，而不影響本發(fā)明的工作方式。在本發(fā)明的一個(gè)實(shí)施例中，保持電壓電路230與電壓VCC_A 390和電壓VCC_B 392 耦合，以在寄存器堆210處于不活動模式時(shí)將電流供給寄存器堆210的每個(gè)位單元。在本發(fā)明的一個(gè)實(shí)施例中，保持電壓電路210提供電流以防止由泄漏電流引起的任何位翻轉(zhuǎn)，即， 位節(jié)點(diǎn)312中存儲的位值和/或bitx節(jié)點(diǎn)314中存儲的互補(bǔ)位值中的翻轉(zhuǎn)。在本發(fā)明的一個(gè)實(shí)施例中，保持電壓電路230采用兩個(gè)PMOS晶體管344和348來實(shí)現(xiàn)。PMOS晶體管344 和348的漏節(jié)點(diǎn)分別連接到電壓VCC_A 390和電壓VCC_B 392。PMOS晶體管344和；348的源節(jié)點(diǎn)連接到電源360。PMOS晶體管344和348的柵節(jié)點(diǎn)連接到寫啟用信號380。在本發(fā)明的一個(gè)實(shí)施例中，寫啟用信號380根據(jù)寫啟用時(shí)鐘以及至寄存器堆210的輸入數(shù)據(jù)的最高有效位地址信號來生成。寫啟用信號380在寄存器堆210的任何非活動寫周期或操作期間啟用保持電壓電路230。保持電壓電路230意在作為說明，并且相關(guān)領(lǐng)域的普通技術(shù)人員會易于理解，能夠使用其它保持電壓電路，而不影響本發(fā)明的工作方式。當(dāng)寄存器堆210處于空閑周期時(shí)，寫啟用信號380設(shè)置為邏輯0，以啟用保持電壓電路230，即晶體管344和348。晶體管344和348由寫啟用信號380來激活，并且電壓VCC_ A 390和電壓VCC_B 392保持或設(shè)置為電源電壓。在寫周期開始時(shí)，寫啟用信號380禁用保持電壓電路230。當(dāng)寄存器堆210的位單元0310處于寫周期時(shí)，為了便于說明，假定寫位線150和互補(bǔ)寫位線155分別設(shè)置為邏輯1和邏輯0。假定存儲在位節(jié)點(diǎn)312的位值以及存儲在bitx 節(jié)點(diǎn)314的互補(bǔ)位值分別存儲邏輯0和邏輯1的值。寫啟用信號380在寫周期期間設(shè)置為邏輯1，以禁用PMOS晶體管344和348。在寫周期之前，至PMOS晶體管342和346的電流無法同時(shí)接通，因?yàn)樗鼈冇苫コ庑盘?、即寫位線150和互補(bǔ)寫位線155來控制。為了便于說明，對于當(dāng)前寫周期，寫位線150 設(shè)置在邏輯0，而互補(bǔ)寫位線155設(shè)置在邏輯1。因此，激活PMOS晶體管346，而停用PMOS 晶體管342。在寫周期之前，電路300處于保持模式，并且當(dāng)寫啟用信號380設(shè)置為邏輯0 時(shí)，PMOS器件344和348分別維持或提供VCC_A 390和VCC_B 392。VCC_A 390還具有通過PMOS晶體管346、352和350的并聯(lián)維持通路。在寫周期期間，保持PMOS晶體管344和 348斷開，并且在bitx節(jié)點(diǎn)314處的PMOS強(qiáng)度被削弱，因?yàn)樗鼉H由PMOS晶體管346、352和 350的串聯(lián)連接來維持。bitx節(jié)點(diǎn)314具有PMOS晶體管350、352和346的組合的較低或削弱的有效PMOS強(qiáng)度。因此，向bitx節(jié)點(diǎn)314寫入邏輯0的爭用因?qū)懜蓴_比的增加而顯著減輕。PMOS晶體管346幫助完成向位節(jié)點(diǎn)312寫入邏輯1，因?yàn)樗侠璓MOS晶體管112。 在本發(fā)明的一個(gè)實(shí)施例中，在寫周期期間在位節(jié)點(diǎn)312和bitx節(jié)點(diǎn)314處的不對稱PMOS強(qiáng)度減輕或減小寄存器位單元310中的爭用，而不影響寫操作的完成，并且改進(jìn)寄存器堆210 的V⑶_。在位節(jié)點(diǎn)312處的NMOS強(qiáng)度由NMOS晶體管370所形成的NMOS堆棧(stack)來削弱。在本發(fā)明的一個(gè)實(shí)施例中，NMOS晶體管370執(zhí)行NMOS強(qiáng)度削弱電路MO的功能性。 NMOS晶體管370的柵節(jié)點(diǎn)連接到電源360，并且NMOS晶體管370被啟用。NMOS晶體管370 允許位節(jié)點(diǎn)312更快上升，并且?guī)椭赽itx節(jié)點(diǎn)314處的爭用晶體管111更快斷開。它還改進(jìn)在低電壓的寫延遲。在本發(fā)明的一個(gè)實(shí)施例中，允許寄存器堆210工作在較低電壓，而無需增加位單元的面積。通過工作在較低電壓，寄存器堆210允許系統(tǒng)節(jié)省功率，并且改進(jìn)系統(tǒng)性能與消耗功率之比。圖4示出根據(jù)本發(fā)明的一個(gè)實(shí)施例、實(shí)現(xiàn)本文所述方法的系統(tǒng)400。系統(tǒng)400包括但不限于臺式計(jì)算機(jī)、膝上型計(jì)算機(jī)、上網(wǎng)本、筆記本計(jì)算機(jī)、個(gè)人數(shù)字助理(PDA)、服務(wù)器、 工作站、蜂窩電話、移動計(jì)算裝置、因特網(wǎng)設(shè)備或者任何其它類型的計(jì)算裝置。在另一個(gè)實(shí)施例中，用于實(shí)現(xiàn)本文所述方法的系統(tǒng)400可以是片上系統(tǒng)(System On a Chip, S0C)系統(tǒng)。
8
處理器410具有運(yùn)行系統(tǒng)400的指令的處理核心412。處理核心412包括但不限于取指令的預(yù)取邏輯、對指令進(jìn)行解碼的解碼邏輯、運(yùn)行指令的執(zhí)行邏輯和諸如此類。處理器410具有緩存系統(tǒng)400的指令和/或數(shù)據(jù)的高速緩沖存儲器416。在本發(fā)明的另一個(gè)實(shí)施例中，高速緩沖存儲器416包括但不限于處理器410中高速緩沖存儲器的第1級、第2級和第3級高速緩沖存儲器或者任何其它配置。在本發(fā)明的一個(gè)實(shí)施例中，處理器410具有寄存器堆210以及降低寄存器堆210的最小工作電壓的邏輯。存儲器控制集線器(Memory Control Hub，MCH) 414執(zhí)行使處理器410能夠存取包括易失性存儲器432和/或非易失性存儲器434的存儲器430并且與其進(jìn)行通信的功能。 易失性存儲器432包括但不限于同步動態(tài)隨機(jī)存取存儲器(SDRAM)、動態(tài)隨機(jī)存取存儲器 (DRAM)、RAMBUS動態(tài)隨機(jī)存取存儲器(RDRAM)和/或任何其它類型的隨機(jī)存取存儲器裝置。非易失性存儲器434包括但不限于NAND閃速存儲器、相變存儲器(PCM)、只讀存儲器 (ROM)、電可擦可編程只讀存儲器(EEPROM)或者任何其它類型的非易失性存儲器裝置。存儲器430存儲將由處理器410運(yùn)行的信息和指令。存儲器430還可在處理器 410正運(yùn)行指令時(shí)存儲臨時(shí)變量或者其它中間信息。芯片組420經(jīng)由點(diǎn)對點(diǎn)(PtP)接口 417和422與處理器410連接。芯片組420使處理器410能夠連接到系統(tǒng)400中的其它模塊。在本發(fā)明的一個(gè)實(shí)施例中，接口 417和422按照例如Intel 快速通路互連(QuickPath Interconnect, QPI)或諸如此類的PtP通信協(xié)議來工作。芯片組420連接到顯示裝置440， 顯示裝置440包括但不限于液晶顯示器(LCD)、陰極射線管(CRT)顯示器或者任何其它形式的可視顯示裝置。另外，芯片組420連接到互連各種模塊474、460、462、464和466的一個(gè)或多個(gè)總線450和455。如果在總線速度或通信協(xié)議方面存在不匹配，則總線450和455可經(jīng)由總線橋472互連在一起。芯片組420與非易失性存儲器460、大容量存儲裝置462、鍵盤/鼠標(biāo) 464和網(wǎng)絡(luò)接口 466耦合，但不限于此。大容量存儲裝置462包括但不限于固態(tài)驅(qū)動器、硬盤驅(qū)動器、通用串行總線閃速存儲器驅(qū)動器或者任何其它形式的計(jì)算機(jī)數(shù)據(jù)存儲介質(zhì)。網(wǎng)絡(luò)接口 466使用任何類型的眾所周知的網(wǎng)絡(luò)接口標(biāo)準(zhǔn)來實(shí)現(xiàn)，包括但不限于以太網(wǎng)接口、 通用串行總線(USB)接口、外圍組件互連快速(PCI Express)接口、無線接口和/或任何其它合適類型的接口。無線接口按照但不限于IEEE 802. 11標(biāo)準(zhǔn)及其相關(guān)系列、家庭插座 AV (Home Plug AV，HPAV)、超寬帶(UWB)、藍(lán)牙、WiMax或者任何形式的無線通信協(xié)議來工作。雖然圖4中所示的模塊示為系統(tǒng)400中的單獨(dú)塊，但是這些塊中的一些所執(zhí)行的功能可集成在單個(gè)半導(dǎo)體電路中，或者可使用兩個(gè)或更多單獨(dú)的集成電路來實(shí)現(xiàn)。例如，雖然高速緩沖存儲器416示為處理器410中的單獨(dú)塊，但是高速緩沖存儲器416能夠分別結(jié)合到處理器核心412中。在本發(fā)明的另一個(gè)實(shí)施例中，系統(tǒng)400可包括不止一個(gè)處理器/ 處理核心。本文所公開的方法可通過硬件、軟件、固件或它們的任何其它組合來實(shí)現(xiàn)。雖然描述了本公開主題的實(shí)施例的示例，但是相關(guān)領(lǐng)域的普通技術(shù)人員會易于理解，備選地可使用實(shí)現(xiàn)本公開主題的許多其它方法。在前面的描述中，已經(jīng)描述了本公開主題的各個(gè)方面。 為了便于說明，提出具體數(shù)量、系統(tǒng)和配置，以便透徹地理解本主題。但是，獲益于本公開的相關(guān)領(lǐng)域的技術(shù)人員清楚地知道，即使沒有這些具體細(xì)節(jié)也可實(shí)施本主題。在其它情況下， 眾所周知的特征、組件或模塊被省略、簡化、組合或者分離，以免影響對本公開主題的理解。
本文所使用的術(shù)語“可操作”表示裝置、系統(tǒng)、協(xié)議等在裝置或系統(tǒng)處于斷電 (off-powered)狀態(tài)時(shí)能夠操作或者適合操作以實(shí)現(xiàn)其預(yù)期功能性。本公開主題的各種實(shí)施例可通過硬件、固件、軟件、或者它們的組合來實(shí)現(xiàn)，并且可參照或者結(jié)合程序代碼來描述，所述程序代碼包括例如指令、函數(shù)、過程、數(shù)據(jù)結(jié)構(gòu)、邏輯、應(yīng)用程序、用于設(shè)計(jì)的模擬、 仿真和制作的設(shè)計(jì)表示或格式，在由機(jī)器存取時(shí)使機(jī)器執(zhí)行任務(wù)、定義抽象數(shù)據(jù)類型或低級硬件上下文或者產(chǎn)生結(jié)果。附圖中所示的技術(shù)可使用在例如通用計(jì)算機(jī)或計(jì)算裝置等一個(gè)或多個(gè)計(jì)算裝置上存儲和運(yùn)行的代碼和數(shù)據(jù)來實(shí)現(xiàn)。這類計(jì)算裝置使用例如機(jī)器可讀存儲介質(zhì)(例如，磁盤、光盤、隨機(jī)存取存儲器、只讀存儲器、閃速存儲器裝置、相變存儲器)和機(jī)器可讀通信介質(zhì)(例如電、光、聲或其它形式的傳播信號一例如載波、紅外信號、數(shù)字信號等等)等機(jī)器可讀介質(zhì)來存儲和傳遞(內(nèi)部和通過網(wǎng)絡(luò)與其它計(jì)算裝置)代碼和數(shù)據(jù)。雖然參照說明性實(shí)施例描述了本公開主題，但這種描述不應(yīng)當(dāng)被理解為限制性的。本公開主題所涉及的領(lǐng)域的技術(shù)人員清楚知道的本主題的說明性實(shí)施例的各種修改以及本主題的其它實(shí)施例被認(rèn)為屬于本公開主題的范圍之內(nèi)。
權(quán)利要求
1.一種設(shè)備，包括耦合到多個(gè)寄存器堆位單元的電路，響應(yīng)至所述多個(gè)寄存器堆位單元的輸入數(shù)據(jù)而降低所述多個(gè)寄存器堆位單元的最小工作電壓。
2.如權(quán)利要求1所述的設(shè)備，其中，降低所述多個(gè)寄存器堆位單元的所述最小工作電壓的所述電路將分別向每個(gè)寄存器堆位單元的位節(jié)點(diǎn)和互補(bǔ)位節(jié)點(diǎn)提供第一P溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET) (PMOS)強(qiáng)度和第二 PMOS強(qiáng)度，其中，所述第一 PMOS 強(qiáng)度不同于所述第二 PMOS強(qiáng)度。
3.如權(quán)利要求2所述的設(shè)備，其中，分別向每個(gè)寄存器堆位單元的所述位節(jié)點(diǎn)和所述互補(bǔ)位節(jié)點(diǎn)提供所述第一 PMOS強(qiáng)度和所述第二 PMOS強(qiáng)度的所述電路將響應(yīng)每個(gè)寄存器堆位單元的寫操作而分別向每個(gè)寄存器堆位單元的所述位節(jié)點(diǎn)和所述互補(bǔ)位節(jié)點(diǎn)提供所述第一 PMOS強(qiáng)度和所述第二 PMOS強(qiáng)度。
4.如權(quán)利要求1所述的設(shè)備，其中，降低所述多個(gè)寄存器堆位單元的所述最小工作電壓的所述電路將至少部分根據(jù)寫啟用信號向所述多個(gè)寄存器堆位單元提供保持電壓，其中，所述寫啟用信號是寫數(shù)據(jù)的地址解碼信號，并且響應(yīng)所述多個(gè)寄存器堆位單元的不活動模式而停用。
5.如權(quán)利要求1所述的設(shè)備，其中，降低所述多個(gè)寄存器堆位單元的所述最小工作電壓的所述電路將削弱在每個(gè)寄存器堆位單元的每個(gè)位節(jié)點(diǎn)處的N溝道MOSFET (NMOQ強(qiáng)度。
6.如權(quán)利要求4所述的設(shè)備，其中，所述電路包括第一P溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET) (PMOS)晶體管和第二 PMOS晶體管，其中，提供所述保持電壓的所述電路將經(jīng)由所述第一 PMOS晶體管的漏節(jié)點(diǎn)向每個(gè)寄存器堆位單元的第一節(jié)點(diǎn)提供第一電壓；以及經(jīng)由所述第二 PMOS晶體管的漏節(jié)點(diǎn)向每個(gè)寄存器堆位單元的第二節(jié)點(diǎn)提供第二電壓，其中，所述第一 PMOS晶體管的柵節(jié)點(diǎn)和所述第二 PMOS晶體管的柵節(jié)點(diǎn)將連接到所述寫啟用信號，并且所述第一 PMOS晶體管的源節(jié)點(diǎn)和所述第二 PMOS晶體管的源節(jié)點(diǎn)將連接到電源電壓。
7.如權(quán)利要求6所述的設(shè)備，其中，所述電路還包括防止所述第一電壓和所述第二電壓浮動的均衡器電路。
8.如權(quán)利要求7所述的設(shè)備，其中，所述均衡器電路包括第三PMOS晶體管，其中，所述第三PMOS晶體管的源節(jié)點(diǎn)將連接到所述第一電壓；以及第四PMOS晶體管，其中，所述第四PMOS晶體管的漏節(jié)點(diǎn)將連接到所述第二電壓，所述第三PMOS晶體管的漏節(jié)點(diǎn)將連接到所述第四PMOS晶體管的源節(jié)點(diǎn)，以及所述第三PMOS晶體管的柵節(jié)點(diǎn)和所述第四PMOS晶體管的柵節(jié)點(diǎn)將連接到地電壓。
9.如權(quán)利要求2所述的設(shè)備，其中，所述電路還包括向每個(gè)寄存器堆位單元的所述位節(jié)點(diǎn)至少部分提供所述第一 PMOS強(qiáng)度的第五PMOS晶體管，其中，所述第五PMOS晶體管的漏節(jié)點(diǎn)將連接到所述第一電壓，所述第五PMOS晶體管的柵節(jié)點(diǎn)將連接到所述多個(gè)寄存器堆位單元的寫位線，以及所述第五PMOS晶體管的源節(jié)點(diǎn)將連接到電源電壓。
10.如權(quán)利要求6所述的設(shè)備，其中，所述電路還包括向每個(gè)寄存器堆位單元的所述互補(bǔ)位節(jié)點(diǎn)至少部分提供所述第二 PMOS強(qiáng)度的第六 PMOS晶體管，其中，所述第六PMOS晶體管的漏節(jié)點(diǎn)將連接到所述第二電壓，所述第六PMOS 晶體管的柵節(jié)點(diǎn)將連接到所述多個(gè)寄存器堆位單元的互補(bǔ)寫位線，以及所述第六PMOS晶體管的源節(jié)點(diǎn)將連接到所述電源電壓。
11.如權(quán)利要求3所述的設(shè)備，其中，所述電路包括削弱在每個(gè)寄存器堆位單元的每個(gè)位節(jié)點(diǎn)處的所述NMOS強(qiáng)度的NMOS晶體管，其中，所述NMOS晶體管的柵節(jié)點(diǎn)將連接到電源電壓，所述NMOS晶體管的源節(jié)點(diǎn)將連接到地電壓，以及所述NMOS晶體管的漏節(jié)點(diǎn)將連接到每個(gè)寄存器堆位單元中的至少一個(gè)NMOS晶體管的源節(jié)點(diǎn)。
12.—種設(shè)備，包括具有一個(gè)或多個(gè)位單元的寄存器堆；以及與所述寄存器堆耦合的邏輯，至少部分根據(jù)至所述寄存器堆的輸入數(shù)據(jù)信號來減小每個(gè)位單元中的N溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET) (NMOS)器件與P溝道 MOSFET (PMOS)器件之間的爭用。
13.如權(quán)利要求12所述的設(shè)備，其中，每個(gè)位單元包括交叉耦合晶體管，并且所述邏輯包括與電源電壓和所述交叉耦合晶體管耦合的第一晶體管，向所述交叉耦合晶體管提供第一電壓，其中，所述第一晶體管將由至所述寄存器堆的寫位線信號來控制；以及與所述電源電壓和所述交叉耦合晶體管耦合的第二晶體管，向所述交叉耦合晶體管提供第二電壓，其中，所述第二晶體管將由至所述寄存器堆的互補(bǔ)寫位線信號來控制。
14.如權(quán)利要求12所述的設(shè)備，其中，所述邏輯還包括與所述第一電壓和所述第二電壓耦合的均衡器電路，響應(yīng)所述寄存器堆的寫操作而防止所述第一電壓和所述第二電壓浮動。
15.如權(quán)利要求12所述的設(shè)備，其中，所述邏輯還包括與所述電源電壓、所述第一電壓和所述第二電壓耦合的保持電壓電路，響應(yīng)所述寄存器堆的不活動模式而將電流供給所述寄存器堆的每個(gè)位單元。
16.如權(quán)利要求15所述的設(shè)備，其中，所述保持電壓電路將至少部分由寫啟用時(shí)鐘以及所述輸入數(shù)據(jù)信號的最高有效位地址信號來控制。
17.如權(quán)利要求12所述的設(shè)備，其中，所述邏輯還包括與地電壓和所述交叉耦合晶體管耦合的電路，削弱每個(gè)位單元中的所述交叉耦合晶體管中的NMOS晶體管的強(qiáng)度。
18.一種方法，包括減小寄存器堆的每個(gè)位單元中的N溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET) (NMOS)器件與P溝道MOSFET(PMOS)器件之間的爭用，而不增加每個(gè)位單元的面積。
19.如權(quán)利要求18所述的方法，其中，減小寄存器堆的每個(gè)位單元中的所述NMOS器件與所述PMOS器件之間的所述爭用而不增加每個(gè)位單元的面積包括，至少部分根據(jù)至所述寄存器堆的輸入數(shù)據(jù)信號來減小寄存器堆的每個(gè)位單元中的所述NMOS器件與所述PMOS器件之間的所述爭用，而不增加每個(gè)位單元的面積。
20.如權(quán)利要求18所述的方法，其中，減小所述寄存器堆的每個(gè)位單元中的所述NMOS器件與所述PMOS器件之間的所述爭用而不增加每個(gè)位單元的面積包括，在所述寄存器堆的每個(gè)位單元中的位節(jié)點(diǎn)和互補(bǔ)位節(jié)點(diǎn)提供不對稱PMOS強(qiáng)度。
21.如權(quán)利要求20所述的方法，其中，在所述寄存器堆的每個(gè)位單元中的所述位節(jié)點(diǎn)和所述互補(bǔ)位節(jié)點(diǎn)提供所述不對稱PMOS強(qiáng)度包括向所述交叉耦合晶體管提供第一電壓，其中，所述第一晶體管將由至所述寄存器堆的寫位線信號來控制；以及向所述交叉耦合晶體管提供第二電壓，其中，所述第二晶體管將由至所述寄存器堆的互補(bǔ)寫位線信號來控制。
22.如權(quán)利要求21所述的方法，還包括響應(yīng)所述寄存器堆的寫操作而防止所述第一電壓和所述第二電壓浮動。
23.如權(quán)利要求18所述的方法，還包括響應(yīng)所述寄存器堆的不活動模式而將電流供給所述寄存器堆的每個(gè)位單元。
24.如權(quán)利要求18所述的方法，其中，減小所述寄存器堆的每個(gè)位單元中的所述NMOS 器件與所述PMOS器件之間的所述爭用而不增加每個(gè)位單元的面積包括，削弱所述寄存器堆的每個(gè)位單元中的NMOS晶體管的強(qiáng)度。
全文摘要
本申請涉及降低寄存器堆的最小工作電壓的方法和系統(tǒng)。提供降低寄存器堆的最小工作電壓而不增加寄存器堆的每個(gè)位單元的面積的方法和系統(tǒng)。在本發(fā)明的一個(gè)實(shí)施例中，寄存器堆耦合到在寄存器堆的寫和/或讀操作期間減小寄存器堆的每個(gè)位單元中的NMOS器件與PMOS器件之間的爭用的邏輯。通過這樣做，寄存器堆能夠工作在較低的最小工作電壓。
文檔編號G11C7/10GK102201255SQ201110084609
公開日2011年9月28日 申請日期2011年3月24日 優(yōu)先權(quán)日2010年3月26日
發(fā)明者S·B·維杰拉特納, S·H·王 申請人:英特爾公司