專利名稱：任意k值和8值dram的存儲(chǔ)單元及寫入與讀出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字集成電路領(lǐng)域，具體地說是一種任意K值和8值DRAM的存儲(chǔ)單元電路及寫入電路與讀出電路。
背景技術(shù)：
隨著MOS集成電路技術(shù)的飛速發(fā)展，集成規(guī)模越來越大，集成度越來越高， VLSI (超大規(guī)模集成電路)出現(xiàn)一些不足①首先在VLSI基片上，布線卻占用70%以上的硅片面積；在可編程邏輯器件(如FPGA和CPLD)中也需有大量可編程內(nèi)部連線(包括可編程連接開關(guān)，如熔絲型開關(guān)、反熔絲型開關(guān)、浮柵編程元件等)，將各邏輯功能塊或輸入/ 輸出連接起來，完成特定功能的電路，布線(包括編程連接開關(guān))占了材料很大的成本。減少布線成本的比重成為十分重要的問題。②從信息傳輸方面看，采用多值信號可減少連線數(shù)；對每根連線傳輸數(shù)字信息，二值信號是攜帶信息量最低的一種，多值信號攜帶信息量大于二值信號。③從信息存儲(chǔ)方面看，采用多值信號可提高信息存儲(chǔ)密度，特別是利用MOS管柵極電容存儲(chǔ)信息(用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器DRAM中)，因同一電容存儲(chǔ)信息量多值比二值大，多值DRAM比二值DRAM可大大提高信息存儲(chǔ)密度。目前多值器件的研制已廣泛開展， 東芝與Sandisk公司通過70nm的CMOS技術(shù)和2bit/單元的多值技術(shù)相配合，在146mm2的芯片上實(shí)現(xiàn)了 8(ibit的存儲(chǔ)容量；東芝與美國SanDisk發(fā)表了通過采用43nm工藝和2bit/ 單元多值技術(shù)實(shí)現(xiàn)的16gbitNAND閃存。三星開發(fā)的8(ibit產(chǎn)品采用63nm的CMOS技術(shù)和 2bit/單元的多值技術(shù)。4值存儲(chǔ)器的研制成功和商品化是多值研究的重要的一步，但需要控制或改變管的開關(guān)閾值Vtn，改變閾值方法是在半導(dǎo)體制造工藝中用多級離子注入技術(shù)， 或控制浮游柵極存儲(chǔ)的電子量等方法控制閾值。尚未發(fā)現(xiàn)有多于4值的DRAM的研制成功。半導(dǎo)體存儲(chǔ)器可以分為只讀存儲(chǔ)器ROM和隨機(jī)存儲(chǔ)器RAM。而RAM又分為雙極型和MOS型兩類。雙極型RAM工作速度高，但制造工藝復(fù)雜、功耗大、集成度低，主要用于高速工作的場合。MOS型RAM又分為靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 DRAM (Dynamic Random Access Memory)兩種。DRAM存儲(chǔ)信息的原理是基于MOS管柵極電容的電荷存儲(chǔ)效應(yīng)。由于柵極存儲(chǔ)電容的容量很小(通常僅為幾皮法)，而漏電流又不可能絕對等于零，所以電荷保存的時(shí)間有限；為了及時(shí)補(bǔ)充漏掉的電荷以避免存儲(chǔ)的信號丟失，必須定時(shí)給柵極存儲(chǔ)電容補(bǔ)充電荷，通常將這種操作稱為刷新或再生，DRAM工作時(shí)必須輔以必要的刷新控制電路。DRAM是由大的矩形存儲(chǔ)單元陣列與用來對陣列讀和寫的支持性邏輯電路，以及維持存儲(chǔ)數(shù)據(jù)完整性的刷新電路等組成。在DRAM中最簡單的可用單管動(dòng)態(tài)存儲(chǔ)單元。存儲(chǔ)單元是按行、列排成矩陣式結(jié)構(gòu)，用兩個(gè)譯碼電路分別譯碼。X向譯碼稱為行譯碼，其輸出線稱為字線，它選中存儲(chǔ)矩陣中一行的所有存儲(chǔ)單元。Y向譯碼又稱為列譯碼，其輸出線稱為位線。因單管動(dòng)態(tài)存儲(chǔ)單元每次讀出為破壞性讀出，存儲(chǔ)電容向位線上的電容 CB提供電荷，使存儲(chǔ)電容電荷減少，需立即恢復(fù)，在每根位線上接有靈敏度恢復(fù)/讀出放大器，使用了靈敏度恢復(fù)/讀出放大器之后，在每次讀出數(shù)據(jù)的同時(shí)完成了對存儲(chǔ)單元原來所存數(shù)據(jù)的恢復(fù)。一般將DRAM設(shè)計(jì)為字長η位(即一字有η位，如4位，8位或N位)，對地址譯碼器譯出每一字線輸出有效時(shí)，有η個(gè)(如4個(gè)，8個(gè)或N個(gè))存儲(chǔ)單元同時(shí)被選中， 使這些被選中的存儲(chǔ)單元經(jīng)讀/寫控制電路進(jìn)行讀寫操作，DRAM讀寫控制電路控制數(shù)據(jù)信息輸入輸出。外界對存儲(chǔ)器的控制信號有讀信號RD、寫信號Wk和片選信號Cs等等。DRAM的輸入輸出數(shù)據(jù)的位數(shù)有1位，2位，4位或N位。除多位輸入輸出外，為了提高集成度的同時(shí)減少器件引腳的數(shù)目，大容量DRAM常常采用1位輸入、1位輸出和地址分時(shí)輸入的方式，相應(yīng)的有輸入緩沖器，輸出緩沖器和輸出鎖存器等?，F(xiàn)有技術(shù)和存在問題1.對存儲(chǔ)在DRAM的存儲(chǔ)電容中的多值信號，讀出數(shù)據(jù)是困難重重的(二值數(shù)據(jù)是按存儲(chǔ)電容的電荷的有和無來決定的，很容易讀出；多值信號讀出要區(qū)分出量級，而且多值信號在傳輸中可能出現(xiàn)衰減和變形，常規(guī)放大器對多值信號容易形成嚴(yán)重失真，得不到 DRAM規(guī)范的等階梯多值信號輸入輸出，常規(guī)讀出放大器方法不能讀出多值信號，不能實(shí)現(xiàn)任意K值和8值DRAM的存儲(chǔ)單元電路，尚未發(fā)現(xiàn)有多于4值的DRAM的研制成功。為克服此困難，不能按傳統(tǒng)方法單純考慮多值存儲(chǔ)單元，必須同時(shí)考慮與多值存儲(chǔ)單元相配合的多值寫入電路和多值讀出電路。對字長4位，8位或N位數(shù)據(jù)，則相應(yīng)的寫入電路和讀出電路有4個(gè)，8個(gè)或N個(gè)。寫入電路和讀出電路以要求得到DRAM的規(guī)范的等階梯多值輸入輸出信號為前提，多值DRAM存儲(chǔ)單元電路，寫入電路和讀出電路應(yīng)按一個(gè)總的發(fā)明構(gòu)思來設(shè)計(jì)這三種電路，該三種電路是密切相關(guān)，但實(shí)用時(shí)三種電路數(shù)量各不相同(不能組成一種電路的整體)，按一個(gè)總的發(fā)明構(gòu)思來設(shè)計(jì)可克服讀出存儲(chǔ)在電容多值信號數(shù)據(jù)的困難。2.在實(shí)現(xiàn)多值電路中，已有技術(shù)控制MOS管閾值有很大的缺點(diǎn)①控制閾值的幅度有限(因離子注入濃度是有限的)，開啟分辨率低；而且工藝中控制閾值幅度常會(huì)改變 MOS管的性能，例如閾值電壓的降低回導(dǎo)致切斷電流的劇增，閾值電壓的調(diào)整對管的性能和穩(wěn)定性有影響，穩(wěn)定的Vtn非常重要。對多值記憶，注入浮游柵極的電子量是連續(xù)變化的，需極精細(xì)地控制，各門檻電壓電平尚達(dá)不到準(zhǔn)穩(wěn)定狀態(tài)。因此目前實(shí)用的電壓型多值電路不大于4值電路，更多值電路應(yīng)用較困難。②只能控制閾值的幅度，不能改變MOS管開啟性質(zhì) (如變彡t導(dǎo)通為< t導(dǎo)通)，而多值邏輯門須有二種開啟性質(zhì)的MOS管，才能使組合電路結(jié)構(gòu)最簡，例如多值非門、多值右移門和多值跟隨器的電路結(jié)構(gòu)本應(yīng)完全相同，只是閾值電壓及其開啟性質(zhì)不同。然而目前只控制閾值幅度的工藝，使上述多值門結(jié)構(gòu)差別很大，結(jié)構(gòu)復(fù)雜，影響其實(shí)現(xiàn)。③需要增加離子注入額外的工序，只能在半導(dǎo)體制造工藝中控制閾值， 既增加工藝復(fù)雜性，又不能后由用戶來控制閾值，或?qū)﹂撝涤脩舨豢删幊?。K值DRAM(K > 2)習(xí)慣通稱為多值DRAM，但在設(shè)計(jì)存儲(chǔ)單元電路，寫入和讀出電路中，電路結(jié)構(gòu)常與K有關(guān)，這時(shí)寫明K值(稱呼K值DRAM等)較為方便，而一些內(nèi)容介紹、 非結(jié)構(gòu)性描述或與K值無關(guān)的名詞?？裳赜昧?xí)慣稱呼(如多值信號，多值門)。

發(fā)明內(nèi)容
本發(fā)明目的是公開一種任意K值和8值DRAM的存儲(chǔ)單元電路，寫入電路和讀出電路。上述的目的通過以下的技術(shù)方案實(shí)現(xiàn)1.本發(fā)明的一種任意K值DRAM的存儲(chǔ)單元電路是這樣實(shí)現(xiàn)的如圖1所示，所述的K值DRAM的存儲(chǔ)單元電路是由電壓跟隨器F，F(xiàn)的柵極存儲(chǔ)電容Cj和二個(gè)CMOS傳輸門G1和&組成，用電容Cj存儲(chǔ)K值信號，電壓跟隨器F包括NMOS管O11和NPN管Qm2，管Q111的柵極接電容&的一端Cmu，即Cmu為電壓跟隨器F的輸入，&的另一端接地，管O11的源極接管 Qffl2的柵極和電阻Rml，Rml的另一端接地，管Qm2的射極F。⑴經(jīng)恒流源L接地，Qffl2射極接恒流源、使管Qm2的射極負(fù)載為恒流源，管Qm2的射極F。⑴為F的輸出，管O11的漏極和管Qm2的集電極都接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的K值邏輯電平的最大值高Δ，Δ為電壓跟隨器F輸入輸出間向下的直流電平偏移；傳輸門G1的輸入接寫位線 Gwrij,傳輸門G1的輸出接F的輸入Cmu，傳輸門G1的控制輸入接寫入脈沖 ，傳輸門( 的輸入接F的輸出F。⑴，傳輸門(；2的輸出接讀位線Grfu，傳輸門(；2的控制輸入接讀出脈沖rdi，寫入脈沖 和讀出脈沖rdi來自DRAM的控制電路；寫入脈沖 來到時(shí)，傳輸門G1導(dǎo)通，將寫位線的K值信號傳送到存儲(chǔ)電容。電容&接收寫位線Gwu的K值信號，電容q的K 值信號就是F輸入Cmu的K值信號；寫入脈沖未來到時(shí)，傳輸門G1截止，存儲(chǔ)電容Cj與外界為直流開路，電容G存儲(chǔ)的K值信號保持不變，即具有記憶功能；讀出脈沖I^di來到時(shí)， 傳輸門&導(dǎo)通，將F輸出F。m的K值信號傳送到讀位線Grfij ；寫位線Gwij和讀位線Grfij各自是存儲(chǔ)單元電路的輸入和輸出；存儲(chǔ)單元電路輸入和輸出各自接到寫入電路輸出和讀出電路輸入；F輸出的K值信號必須是與F輸入信號相對應(yīng)的K值信號，F(xiàn)輸入輸出信息相同， 即F輸出無信息丟失，F(xiàn)輸出無信息丟失要求q存儲(chǔ)的K值信號是增高的K值信號，所述增高的K值信號就是除O電平外比寫入電路輸入的K值信號高Δ的信號，其中O電平仍為O ； Cj存儲(chǔ)的增高的K值信號是來自寫入電路的輸出，即提供給 .存儲(chǔ)信號的寫入電路輸出也是增高的K值信號； .存儲(chǔ)的增高K值信號經(jīng)過F傳送到讀位線Grfu，在Grfu上形成不規(guī)范的K值信號，也即存儲(chǔ)單元電路輸出是不規(guī)范的K值信號，所述不規(guī)范的K值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規(guī)范的等階梯的K值信號為邏輯電平幅度不一致；讀出電路輸入信號是來自存儲(chǔ)單元電路輸出Grfu的不規(guī)范的K值信號，讀出電路輸出是對存儲(chǔ)單元電路輸出不規(guī)范的K值信號校正得出的規(guī)范的等階梯的K值信號， 該校正得出的規(guī)范的等階梯的K值信號作為對存儲(chǔ)單元電路存儲(chǔ)信息的校正讀出。
2.本發(fā)明的一種任意K值DRAM的寫入電路是這樣實(shí)現(xiàn)的如圖4所示，在所述的
K值DRAM的寫入電路中，設(shè)K = 3,4,5,.....；采用K_1 = L個(gè)變閾型PMOS管Qiik，k = 1，
2,3,……，！^，管Qiik的柵極經(jīng)變閾電路連接到寫入電路的輸入Dinj，變閾型PMOS管Qiik的新閾值為^，管Qiik導(dǎo)通時(shí)源極漏極間壓降為0 ；管Qak的源極接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的最大邏輯電平VMiu.(L) ^PVdouj(L)高Δ，Δ是電壓跟隨器F輸入輸出間向下的直流電平偏移；采用L-I個(gè)二極管Div η = 2，3，……，L，二極管 Dan的導(dǎo)通電壓是VD。n ；Dan的正極和負(fù)極分別連接到變閾型PMOS管Qalri的漏極和管Qiin的漏極；管9 的漏極經(jīng)過恒流源Ij接地，管9 的漏極接恒流源Ij使流經(jīng)導(dǎo)通二極管的電流保持同一固定值，在管Qa的漏極形成寫入電路的輸出G_，寫入電路輸出Gwu接到存儲(chǔ)單元電路的寫位線輸入；選取tiik為寫入電路輸入Diiu.的K值信號的相鄰邏輯電平VMnj(k) 和 VDinj (k-Ι)的平均值(VDinj (k) +VDinJ (k-1)) /2，即為 VDinj (k)和 VDinj (k-1)的中間值， VDinJ (k) > VDinj (k-Ι)；寫入電路輸入Dinj的K值信號和讀出電路輸出D。utj及DRAM輸入輸出的規(guī)范的等階梯的K值信號的特性是相同的輸入Diiu.各相鄰邏輯電平的差相等，輸出D。utj 各相鄰邏輯電平的差相等，且輸入Diiy.和輸出D。uw的階梯電壓相同，階梯電壓為VD。n，也即滿足 VDinJ (m) -VDinJ (m-1) = VDoutJ (m) -Vlloutj (m_l) = VDon, m= 1,2,3,.....，L，VDinJ (m)和 VDoutJ (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；寫入電路的輸出Gwu除0電平外比寫入電路輸入的K值信號高Δ，0電平仍為0，該K值寫入電路又稱為K值寫入增高電路。3.本發(fā)明的一種任意K值DRAM的讀出電路是這樣實(shí)現(xiàn)的如圖5所示，在所述
的K值DRAM的讀出電路中，設(shè)K = 3,4,5,.....；采用K_1 = L個(gè)變閾型PMOS管Qbk，k =
1,2,3,……，L，管Qbk的柵極經(jīng)變閾電路連接到讀出電路的輸入Grfij，變閾型PMOS管Qbk 的新閾值為tbk，管Qbk導(dǎo)通時(shí)源極漏極間壓降為0 ；Grfu接到存儲(chǔ)單元電路的讀位線輸出， 管Qbk的源極接電源Vd。，選取Vd。的電壓等于寫入電路輸入和讀出電路輸出的最大邏輯電平VMnj (L)和VD。uj (L)；采用L-I個(gè)二極管Dbn，η = 2,3,……，L，二極管Dbn的導(dǎo)通電壓是 VDon ；Dbn的正極和負(fù)極分別連接變閾型PMOS管Qblri的漏極和管Qbn的漏極；變閾型PMOS 管Qk的漏極經(jīng)過恒流源Ij接地，管Qk的漏極接恒流源Ij使流經(jīng)導(dǎo)通二極管的電流保持同一固定值，在管Ql\的漏極形成讀出電路的輸出；選取tbk為讀出電路輸入的K 值信號的相鄰邏輯電平Vtodij(k)和Vtodij (k-Ι)的平均值(Vtodij (k)+Vtodij (k-1))/2，即tbk為 Vcrdij (k)和V&dij(k-1)的中間值，Vcrdij (k) > Vcrdij (k-Ι)；讀出電路輸出D。utj的信號和寫入電路輸入Diiu.及DRAM輸入輸出的規(guī)范的等階梯的K值信號的特性是相同的輸入Diiu.各相鄰邏輯電平的差相等，輸出D。utj各相鄰邏輯電平的差相等，且輸入Dinj和輸出D。utj的階梯電壓相同，階梯電壓為 VD。n，也即滿足 VDinj (m) -VDinj (m-1) = VDoutJ (m) -VDoutJ (m-1) = VDon, m = 1,2,3,……，L，VDinJ(m)和VD。utj(m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；讀出電路輸入Grfu是來自存儲(chǔ)單元電路輸出的不規(guī)范的K值信號，所述不規(guī)范的K 值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規(guī)范的等階梯的K值信號為邏輯電平幅度不一致；讀出電路輸出為規(guī)范的等階梯的K值信號，即讀出電路將不規(guī)范的K值信號輸入Grfu轉(zhuǎn)換為規(guī)范的等階梯的K值信號輸出D。_，該K值讀出電路又稱為K值讀出校正電路。本發(fā)明還有以下技術(shù)特征(1)所述的任意K值DRAM的存儲(chǔ)單元電路中取K = 8，選取電源Vdd的電壓比寫入電路的輸入和讀出電路的輸出邏輯值為7的邏輯電平高△，△為F輸入輸出間向下的直流電平偏移，得出8值DRAM的存儲(chǔ)單元電路，示如圖1，該8值DRAM存儲(chǔ)單元電路由電壓跟隨器F，F(xiàn)的柵極存儲(chǔ)電容&和二個(gè)CMOS傳輸門G1和(；2組成，用電容&存儲(chǔ)8值信號，電壓跟隨器F包括NMOS管Qnl和NPN管Qm2，管Qnl的柵極接電容Cj的一端Cmij,即Cmij為電壓跟隨器F的輸入，Cj的另一端接地，管O11的源極接管Qm2的柵極和電阻Rml，Rffll的另一端接地，管Qm2的射極F。⑴經(jīng)恒流源h接地，Qffl2射極接恒流源h使管Qm2的射極負(fù)載為恒流源， 管Qm2的射極F。⑴為F的輸出，管O11的漏極和管Qm2的集電極都接電源Vdd ；傳輸門G1的輸入接寫位線，傳輸門G1的輸出接F的輸入Cmu，傳輸門G1的控制輸入接寫入脈沖 ，傳輸門&的輸入接F的輸出F。⑴，傳輸門&的輸出接讀位線Grfu，傳輸門(；2的控制輸入接讀出脈沖rdi，寫入脈沖&和讀出脈沖I^di來自DRAM的控制電路；寫入脈沖來到時(shí)，傳輸門 G1導(dǎo)通，將寫位線Gwu的8值信號傳送到存儲(chǔ)電容。電容&接收的8值信號，電容 Cj的8值信號就是F輸入Cmu的8值信號；寫入脈沖 未來到時(shí)，傳輸門G1截止，存儲(chǔ)電容&與外界為直流開路，電容&存儲(chǔ)的8值信號保持不變，即具有記憶功能；讀出脈沖rdi 來到時(shí)，傳輸門&導(dǎo)通，將F輸出F。⑴的8值信號傳送到讀位線；寫位線和讀位線Grfij各自是存儲(chǔ)單元電路的輸入和輸出；存儲(chǔ)單元電路輸入和輸出各自接到寫入電路輸出和讀出電路輸入；電壓跟隨器F輸出的8值信號必須是與F輸入相對應(yīng)的8值信號，F(xiàn)輸入輸出信息相同，即F輸出無信息丟失，F(xiàn)輸出無信息丟失要求q存儲(chǔ)的8值信號是增高的8 值信號，所述增高的8值信號就是除0電平外比寫入電路輸入的8值信號高△的信號，其中0電平仍為0 ；存儲(chǔ)單元電路的輸入信號是來自寫入電路的輸出，寫入電路輸出提供給存儲(chǔ)單元電路輸入的信號是增高的8值信號；增高8值信號經(jīng)過F傳送到讀位線Grfu是不規(guī)范的8值信號，也即存儲(chǔ)單元電路輸出是不規(guī)范的8值信號，所述不規(guī)范的8值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規(guī)范的等階梯的8值信號為邏輯電平幅度不一致；讀出電路輸入信號是來自存儲(chǔ)單元電路輸出的不規(guī)范的8值信號，讀出電路輸出是對存儲(chǔ)單元電路輸出不規(guī)范的8值信號校正得出的規(guī)范的等階梯的8值信號，該校正得出的規(guī)范的等階梯的8值信號作為對存儲(chǔ)單元電路存儲(chǔ)信息的校正讀出。(2)所述的任意K值DRAM的寫入電路中取K = 8，得出8值DRAM的寫入電路，如圖2所示，其中采用7個(gè)變閾型PMOS管Qak, k= 1,2,3,……，7，管Qak的柵極經(jīng)變閾電路連接到寫入電路的輸入Diiy.,變閾型PMOS管Qak的新閾值為tak，管Qak導(dǎo)通時(shí)源極漏極間壓降為0 ；管Qak的源極接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的最大邏輯電平VMnj(7)和V_(7)高Δ，Δ是電壓跟隨器F的輸入輸出間向下的直流電平偏移；采用6個(gè)二極管Dan, η = 2，3，……，7，二極管Dan的導(dǎo)通電壓是VDon ；Dan的正極和負(fù)極分別連接到變閾型PMOS管Qalri的漏極和管0 的漏極；管Qa7的漏極經(jīng)過恒流源Ij接地，管Qa7 的漏極接恒流源L使流經(jīng)導(dǎo)通二極管的電流保持同一固定值，在管Qa7的漏極形成寫入電路的輸出Gwu，寫入電路輸出6_接到存儲(chǔ)單元電路的寫位線輸入；選取為寫入電路輸入Dinj的8值信號的相鄰邏輯電平VDinj (k)和VDinj (k-Ι)的平均值(VDinj (k) +VDinJ (k-1)) /2， 即選取 VDinj(k)和 VDinj(k-l)的中間值，VDinj(k) > VDinJ (k-1)；寫入電路輸入 Dinj 的 8 值信號和讀出電路輸出D。_&DRAM輸入輸出的規(guī)范的等階梯的8值信號的特性是相同的 輸入Dhlj各相鄰邏輯電平的差相等，輸出D。utj各相鄰邏輯電平的差相等，且輸入Dinj和輸出 Doutj 的階梯電壓相同，階梯電壓為 VD。n，也即滿足 VDinj (m) -Vmnj (m-1) = VDoutJ (m) -VDoutJ (m-1) =VDon, m= 1,2,3,……，7，VDinJ (m)和VD。utj (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；寫入電路輸出Gwu除0電平外比寫入電路輸入的8值信號高Δ，0電平仍為0，該8值寫入電路又稱為8值寫入增高電路。(3)所述的任意K值DRAM的讀出電路中取K = 8，得出8值DRAM的讀出電路，如圖3所示，其中采用7個(gè)變閾型PMOS管Qbk，k= 1,2,3,……，7，管Qbk的柵極經(jīng)變閾電路連接到讀出電路的輸入Grfij，變閾型PMOS管Qbk的新閾值為tbk ；管Qbk導(dǎo)通時(shí)源極漏極間壓降為0 ；Grfu接到存儲(chǔ)單元電路的讀位線輸出，管Qbk的源極接電源Vd。，選取Vd。的電壓等于寫入電路輸入和讀出電路輸出的最大邏輯電平￥_.(7) ^P Vdouj (7)；采用6個(gè)二極管Dbn， η = 2，3，……，7，二極管Dbn的導(dǎo)通電壓是VDon ；Dbn的正極和負(fù)極分別連接變閾型PMOS管 Qblri的漏極和管Qbn的漏極；變閾型PMOS管Qb7的漏極經(jīng)過恒流源Ij接地，管Qb7的漏極接恒流源^使流經(jīng)導(dǎo)通二極管的電流保持同一固定值，在管Qb7的漏極形成讀出電路的輸出D。utj ；選取tbk為讀出電路輸入Grfij的8值信號的相鄰邏輯電平V&dij(k)和Vtodij(k-1) 的平均值隊(duì)剛㈨+乂躺斤-⑴/^，即選取椒為乂^^⑴^P Vcrdij(k-Ι)的中間值，VGrdiJ(k) > Vcrdij (k-1)；讀出電路輸出D。_的信號和寫入電路輸入Diiu.及DRAM輸入輸出的規(guī)范的等階梯的8值信號的特性是相同的輸入Diiu.各相鄰邏輯電平的差相等，輸出D。_各相鄰邏輯電平的差相等，且輸入Diiu.和輸出D。_的階梯電壓相同，階梯電壓為VD。n，也即滿足
VDinj (m) "VDinJ (m-1) = VDoutJ (m) -Vlloutj (m_l) = VDon, m = 1,2,3,.....，7，VDinJ (m)和 VDoutJ (m)
分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；讀出電路輸入是來自存儲(chǔ)單元電路輸出的不規(guī)范的8值信號，所述不規(guī)范的8值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規(guī)范的等階梯的8值信號為邏輯電平幅度不一致；讀出電路輸出D。uw為規(guī)范的等階梯的8值信號，即讀出電路將不規(guī)范的8值信號Grfu轉(zhuǎn)換為規(guī)范的等階梯的8值信號D。utj，該8值讀出電路又稱為8值讀出校正電路。(4)所述的K值DRAM存儲(chǔ)單元電路中，恒流源Ij取為電阻民。本發(fā)明具體的內(nèi)容說明如下(一)本發(fā)明的存儲(chǔ)單元電路，寫入電路和讀出電路的優(yōu)點(diǎn)。①存儲(chǔ)單元電路的優(yōu)點(diǎn)電路結(jié)構(gòu)簡單和成本極低。因?yàn)镵>2，每個(gè)電容&存儲(chǔ)K值信息比存儲(chǔ)二值信息的信息量要大，顯然K越大存儲(chǔ)單元存儲(chǔ)信息量越多，而q是MOS管柵極電容，成本極低，另外， 存儲(chǔ)單元電路只用G1和(；2和F組成，電路結(jié)構(gòu)簡單，對多值DRAM很有利；一般要求DRAM存儲(chǔ)的信息量越多越好，即要求存儲(chǔ)單元電路的數(shù)量越大越好，要求每個(gè)電容G存儲(chǔ)的信息量越多越好，要求電路結(jié)構(gòu)簡單使占硅片面積少越好，本發(fā)明的存儲(chǔ)單元電路滿足這個(gè)要求；②讀出電路的優(yōu)點(diǎn)具有良好的量化整形作用，即具有恢復(fù)原多值信息能力，此能力用于抗干擾和刷新。用正弦波連續(xù)信號輸入Grfij經(jīng)讀出電路后得出的輸出D。utj曲線為不連續(xù)的(校正為規(guī)范的等階梯的)多值信號，表明讀出電路具有良好的類似4舍5入的量化整形作用，當(dāng)輸入Grfu電壓上升或下降(如漏電和干擾影響)不越過上下二新閾值時(shí)，輸出 Doutj仍為規(guī)范的等階梯的多值信息(恢復(fù)原信息)，即具有恢復(fù)原多值信息能力，此能力用于提高抗干擾性能和刷新；③寫入電路的優(yōu)點(diǎn)具有良好的量化整形作用(類似4舍5入的量化作用)，得出穩(wěn)定的滿足要求的增高的多值信息；正弦波連續(xù)信號輸入Diiy.經(jīng)寫入電路后得出的輸出曲線為不連續(xù)的多值信息(增高的多值信息)，當(dāng)輸入Diiu.電壓上升或下降(如干擾影響)不越過上下二新閾值時(shí)，輸出Gwij仍恢復(fù)原(增高的)多值信息，即具有恢復(fù)原增高的多值信息能力，此能力也可用于抗干擾和刷新?；謴?fù)原多值信息和刷新都是針對信息而言的。DRAM存儲(chǔ)量很大且所用硅片面積小就必須要求存儲(chǔ)單元電路數(shù)量很大，寫入電路和讀出電路的數(shù)量盡量少；它們數(shù)量不等。多值DRAM存儲(chǔ)單元(包括常規(guī)二值DRAM存儲(chǔ)單元)是按行、列排成矩陣式結(jié)構(gòu)，行譯碼輸出線即字線(行選擇線)選中存儲(chǔ)矩陣中一行(一字線)的所有存儲(chǔ)單元。對字長η位(如4位，8位或N位)，行地址譯碼器譯出每一字線輸出有效時(shí)，有η個(gè)(如4個(gè)，8個(gè)或N個(gè))存儲(chǔ)單元同時(shí)被選中(通過該單元的CMOS傳輸門使其存儲(chǔ)的多值信息與外接通，進(jìn)行信息交換)，有η根寫位線和讀位線各自接被選中的該位上的一存儲(chǔ)單元，在每根寫位線上接有寫入電路，每根讀位線上接有讀出電路，使這些被選中的存儲(chǔ)單元經(jīng)過讀出電路和寫入電路，由讀/寫控制電路等進(jìn)行讀寫操作。多值存儲(chǔ)單元電路，多值讀出電路和多值寫入電路是十分重要的部件，任意 K值和8值DRAM的存儲(chǔ)單元電路保持非常簡單的結(jié)構(gòu)，僅寫入和讀出電路結(jié)構(gòu)隨K值大小有所不同，其優(yōu)點(diǎn)十分顯著的。除多位輸入輸出外，為了提高集成度同時(shí)減少器件引腳的數(shù)目，大容量DRAM常常采用1位輸入、1位輸出和地址分時(shí)輸入的方式，此時(shí)存儲(chǔ)單元仍保持按行、列排成矩陣式結(jié)構(gòu)，而由DRAM輸入緩沖、輸出緩沖(注DRAM輸入輸出指的是DRAM數(shù)據(jù)輸入輸出)和地址輸入緩沖部分和控制電路部分等來完成數(shù)據(jù)串行輸入串行輸出任務(wù)， 有時(shí)甚至地址也可用串行輸入。如果將存儲(chǔ)單元電路、寫入電路和讀出電路歸為一個(gè)整體電路，則是成本極高的和不實(shí)用的，實(shí)用中存儲(chǔ)單元電路，寫入電路和讀出電路的數(shù)量是大不相同的；存儲(chǔ)單元電路，寫入電路和讀出電路在數(shù)量上在空間上不相同，按信息特征它們是按一個(gè)總的發(fā)明構(gòu)思統(tǒng)一設(shè)計(jì)的緊密相關(guān)的三種電路。(二)三種電路重在信息特征，即存儲(chǔ)單元電路，寫入電路和讀出電路重在信息 信息存儲(chǔ)，信息寫入和信息讀出。存儲(chǔ)單元電路所存儲(chǔ)的信息無信息丟失要求寫入電路送到存儲(chǔ)單元電路輸入的是增高的多值信息。存儲(chǔ)單元電路輸出不規(guī)范的多值信息要求讀出電路將不規(guī)范的多值信息校正為規(guī)范的等階梯的多值信息輸出。存儲(chǔ)單元電路也是重在信息特征，存儲(chǔ)單元電路具有多值信息存儲(chǔ)，多值信息接收和多值信息發(fā)出三個(gè)信息特征 ①信息接收寫位線的多值信息傳送到存儲(chǔ)電容。使電容&接收多值信息Cmu ；②信息存儲(chǔ)=G1截止時(shí)電容q與外界直流電阻幾乎為無窮大，用電容&可以很好的存儲(chǔ)多值信號；③信息發(fā)出傳輸門&導(dǎo)通，電壓跟隨器F輸出的多值信息傳送到讀位線Grfu。存儲(chǔ)單元電路，寫入電路和讀出電路有相同的重要信息特征存儲(chǔ)單元電路輸入和寫入電路輸出的信息特征一致，它們都是增高的多值信息；存儲(chǔ)單元電路輸出和讀出電路輸入的信息特征一致，它們都是不規(guī)范的多值信息；寫入電路輸入和讀出電路輸出的信息特征一致，它們都是規(guī)范的等階梯多值信息(注該規(guī)范的等階梯多值信息和DRAM輸入輸出的信息特征一致，DRAM輸入輸出就是DRAM數(shù)據(jù)輸入輸出)。(三)按一個(gè)總的發(fā)明構(gòu)思統(tǒng)一設(shè)計(jì)三種緊密相關(guān)的電路。按任意K值DRAM存儲(chǔ)單元，寫入和讀出電路的相同信息特征，設(shè)計(jì)中所用的一個(gè)總的發(fā)明構(gòu)思表述如下DRAM輸入輸出是規(guī)范的多值信號，如果按常規(guī)思路，電容&直接接收DRAM輸入的規(guī)范的多值信號并保存下來，即電容G存儲(chǔ)的是規(guī)范的多值信號，Cj存儲(chǔ)的規(guī)范的多值信號經(jīng)過電壓跟隨器F，在F的輸出就會(huì)有丟失信息的情況發(fā)生，因此常規(guī)思路不可用。現(xiàn)在換一個(gè)思路設(shè)計(jì)，為保證F的輸出不發(fā)生丟失信息的情況，F(xiàn)輸入必然與規(guī)范的信息特征不相同，可改用增高的多值信號傳送到電容G (即F輸入)，該增高的多值信號要求滿足既能保證F輸出不會(huì)有丟失信息的情況發(fā)生，而且能保證能將F輸出不規(guī)范的多值信號校正為規(guī)范的多值信號，作為信息校正讀出，使得從外面看讀出仍是正確的多值信號，表明經(jīng)讀出電路能讀出與DRAM輸入輸出相同特性的規(guī)范的多值信號，即讀出電路將不規(guī)范的多值信號校正為規(guī)范的多值信號；由此可見，按上述信息特征，及寫入電路輸入和讀出電路輸出是規(guī)范的多值信號的要求來設(shè)計(jì)寫入電路和讀出電路，則讀數(shù)困難就克服了。


圖1為本發(fā)明的一種任意K值和8值DRAM的存儲(chǔ)單元電路圖；圖2為本發(fā)明的一種8值DRAM的寫入電路圖；圖3為本發(fā)明的一種8值DRAM的讀出電路圖；圖4為本發(fā)明的一種K值DRAM的寫入電路圖；圖5為本發(fā)明的一種K值DRAM的讀出電路圖；圖6為本發(fā)明第一種PMOS管變閾電路圖和變閾型PMOS管符號圖；圖7為本發(fā)明第二種PMOS管變閾電路圖和變閾型PMOS管符號1
圖8為圖6中用Vd。代替Vdd的第一種PMOS管變閾電路圖和變閾型PMOS管符號圖；圖9為圖7中用Vd。代替Vdd的第二種PMOS管變閾電路圖和變閾型PMOS管符號圖；圖10為已有的一種多輸出精密鏡像恒流源電路圖和符號圖；圖11為本發(fā)明8值DRAM的存儲(chǔ)單元電路，寫入電路和讀出電路在 和rdi依次作用下的、 rdi、Dinj、Gwrij、Cmi j、F0Iij、 Grdij和D。uw的先后上下分立的波形圖；圖12為本發(fā)明8值DRAM的寫入電路輸入Dinj和讀出電路輸出D。utj在和rdi依次作用下的波形圖；圖13為本發(fā)明8值DRAM的寫入電路輸入Dinj和輸出Gwij在作用下的波形圖；圖14為本發(fā)明8值DRAM的讀出電路輸入Grfu和輸出在rdi作用下的波形圖；圖15為本發(fā)明8值DRAM的存儲(chǔ)單元電路的電壓跟隨器F的輸入Cmij和輸出Ftjlij 在有Wh作用時(shí)的波形圖；圖16為本發(fā)明8值DRAM的存儲(chǔ)單元電路，寫入電路和讀出電路在 和rdi依次作用下的Dinj、Gwrij, Cmij, Folij, Grdij和D。utj的上下不分立的波形圖；圖17為本發(fā)明8值DRAM的寫入電路在wri = 0傳輸門G1截止時(shí)并且將寫入電路輸入Diiy.改為正弦波時(shí)寫入電路輸入Diiy.和寫入電路輸出的波形圖；圖18為本發(fā)明8值DRAM的讀出電路在= 0傳輸門( 截止時(shí)并且將讀出電路輸入Grfu改為正弦波時(shí)讀出電路輸入Grfu和讀出電路輸出D。_的波形圖；圖19為常用CMOS傳輸門的電路和符號圖。
具體實(shí)施例方式下面具體對本發(fā)明作進(jìn)一步的說明實(shí)施例1 存儲(chǔ)單元電路信息功能的說明。存儲(chǔ)單元電路具有多值信息存儲(chǔ)，多值信息接收和多值信息發(fā)出三個(gè)信息功能 ①信息接收由圖1看出，寫入脈沖來到時(shí)，傳輸門G1導(dǎo)通，將寫位線的多值信息傳送到存儲(chǔ)電容。使電容 .接收多值信息Cmu ；電容 .接收是個(gè)充放電過程，是充電還是放電取決于電容G原存儲(chǔ)的信息和現(xiàn)接收的信息，充放電時(shí)間常數(shù)與是q電容量有關(guān)，Cj通常僅為幾皮法，不能再大；②信息存儲(chǔ)寫入脈沖&未來到時(shí)，傳輸門G1截止，由圖1看出， 存儲(chǔ)電容&僅與NMOS管O11的柵極和CMOS傳輸門G1的輸出相連，管O11的柵極輸入電阻接近開路，G1截止時(shí)也接近開路，此時(shí)電容Cj與外界直流電阻幾乎為無窮大，用電容Cj可以很好的存儲(chǔ)多值信號；③信息發(fā)出由圖1看出，讀出脈沖rdi來到時(shí)，傳輸門( 導(dǎo)通，將電壓跟隨器F輸出的多值信息傳送到讀位線Grfu，既使電容q有微弱漏電和F不完善，影響F 輸出傳送到讀位線Grfij的多值信息，但讀出電路仍有能力校正為正確的規(guī)范的多值信息。注意傳輸門G1截止時(shí)，理論上要求Cj與外界為直流開路，即直流電阻為無窮大， 實(shí)際上G與外界為高阻(幾乎無直流通路)，仍然實(shí)際有微弱漏電，&存儲(chǔ)的多值信號只能保持一定時(shí)間，因此所有DRAM需要另加一個(gè)刷新電路，定時(shí)刷新使其恢復(fù)原存信息。存儲(chǔ)單元電路中電壓跟隨器F很重要，但若F輸入信息使用不當(dāng)，則實(shí)際F輸出有丟失多值信息的情況發(fā)生，用電容& (F輸入)存儲(chǔ)多值信息是成本極低的，常規(guī)DRAM用電容G存儲(chǔ)二值信息，二值信息的信息量最低，多值信息的信息量比二值的高，用電容G存儲(chǔ)多值信息比存儲(chǔ)二值信息當(dāng)然更劃算。F輸出有丟失多值信息發(fā)生的原因描述如下如果電容Cj接到一個(gè)理想電壓跟隨器Fa的輸入，理想電壓跟隨器Fa的電壓放大倍數(shù)恒為1，無直流偏移，則Fa的輸出電壓和電容&電壓完全相同，即Fa的輸出和電容&存儲(chǔ)的多值信息完全相同。實(shí)際中沒有理想電壓跟隨器，實(shí)際電壓跟隨器(本發(fā)明中的F)的電壓放大倍數(shù)小于1，且有直流偏移Δ，當(dāng)電容Cj上的電壓小于Δ時(shí)(如邏輯值為1，其邏輯電平=VD。n
<Δ )，F(xiàn)輸出為0，即&存儲(chǔ)信號邏輯值不為0，而F輸出信號邏輯值卻為0 ；為克服直流偏移的缺點(diǎn)，避免F輸出信息丟失，寫入電路提供給存儲(chǔ)單元電路輸入的是增高△的多值信號，而增高△的多值信號經(jīng)F后輸出的是非規(guī)范的多值信號，進(jìn)一步用讀出電路將此校正為規(guī)范的等階梯的多值信號。考慮輸入Diiu.和輸出D。_的階梯電壓相同，階梯電壓等于是二極管的導(dǎo)通電壓VD。n，輸入Dinj和輸出D。utj的最大邏輯電平等于VD。n的L倍(LVD。n)，所以電源電壓Vdd比上述最大邏輯電平高Δ，Δ容易由F算出或?qū)崪y出，Cj通常僅為幾皮法。存儲(chǔ)單元電路中CMOS傳輸門示如圖19，即圖19為常用CMOS傳輸門的電路和符號圖，CMOS傳輸門由一個(gè)P溝道和一個(gè)N溝道增強(qiáng)型MOSFET (即匪OS管知和PMOS管并聯(lián)而成，該CMOS傳輸門本身帶有一個(gè)CMOS反相器(即NMOS管Qg4和PMOS管。CMOS 傳輸門電路簡單，可雙向傳輸信號，常用作模擬開關(guān)。實(shí)施例2 任意K值和8值DRAM的寫入電路滿足設(shè)計(jì)要求的證明。任意K值DRAM的寫入電路示如圖4，需證明滿足設(shè)計(jì)要求當(dāng)寫入電路輸入Dinj
邏輯值為0、1、2、3、4.......L-2、L-U L時(shí)，寫入電路輸出Gwij邏輯值仍依次為0、1、2、3、
4.......1^-2、1^-1、1^但6_邏輯值對應(yīng)邏輯電平￥&^(11)除0電平外比Dinj邏輯值對應(yīng)
邏輯電平 VDinj(n)高 Δ (η = 1 L)，0 電平仍為 0，即 Vcwrij(O) = Vllinj(O) = 0V、Vcwrij(I)
=Vmnj (1) + Δ、Vcwrij ⑵=VDinJ (2) + Δ.......Vcwrij (L-I) = VDinJ (L-I) + Δ、VGwriJ (L)=
Vmnj(L) +Δ,VDinJ(k) >VDinJ(k-l) 為寫入電路輸入的相鄰邏輯電平VDinj(k)和VDinj(k-l)
的中間值，滿足 VDinj(k_l) < tak< VDinJ(k),k= 1、2、3、4.......L_2、L_1、L，即滿足不等式
0 < t&1 < VDinJ (1) < ta2 < VDinJ (2) < ta3 < V
Dinj (3)〈 ta4〈.....〈 taL—2 < VDinJ(L-2)
<taL_! < Vmnj(L-I) < taL < VDinJ (L)；因?yàn)楣?Qiik 導(dǎo)通電壓為 OV (或近 0V)，管 Qiik 導(dǎo)通電壓就是管Qak導(dǎo)通時(shí)源極和漏極間的壓降，管Qak導(dǎo)通電流取較小的值(如30 μ A)，也即恒流源Ij電流取較小的值(如30 μ Α)，記VMnj和Vewij各自為寫入電路輸入Dhlj和輸出Gwij的電壓(瞬時(shí)值)，二極管導(dǎo)通電壓VD。n等于輸入Vmiu.的K值信號的階梯電壓，也即VD。n等于 Vmnj各相鄰邏輯電平的差VMnj (m) -Vmnj (m-1)，所以VDinj (m) = mVDon,電源電壓Vdd比寫入電路的輸入和讀出電路的輸出的K值邏輯電平的最大值高Δ，即Vdd = VDoutJ (L) + Δ = VDinJ (L) + Δ = LVllon+Δ。寫入電路的輸入輸出關(guān)系證明如下根據(jù)上述不等式0 <叫< VDinJ(l) < ta2
<VDinJ ⑵ < < VDinJ (3) < ta4 < ……< taL_2 < VDinJ (L-2) < taL_! < VDinJ (L-I) < taL
<VDinJ (L)，由圖4看出①當(dāng)Dinj輸入0電平時(shí)，VMnj (0) < t^，所有管Qei1 Q^都截止， 寫入電路輸出電壓VGwrij = Vllinj(O) = 0V，②當(dāng)Dinj輸入1電平時(shí)，叫< Vmnj(I) < ta2, 管Qei1導(dǎo)通，管Q Qa截止，(L-I)個(gè)二極管D D^導(dǎo)通，Vewrij = Vdd-(L-I) VDon = LVnon+ Δ - (L-I) VDon = VDon+ Δ = VDinJ (1) + Δ，③當(dāng) Dinj 輸入 2 電平時(shí)，ta2 < VDinJ (2) < ta3,管 Qa1 和 Qa2 導(dǎo)通，管 Qa3 Qah 截止，(L-2)個(gè)二極管 Da3 DaL 導(dǎo)通，VGwrij = Vdd- (L-2) VDon =LVnon+ Δ - (L-2) VDon = 2VDon+ Δ = VDinJ ⑵ + Δ，④當(dāng) Dinj 輸入 3 電平時(shí)，ta3 < VDinj (3) < ta4, 管 Qei1 Qei3 導(dǎo)通，管 Qa4 Qeil 截止，(L-3)個(gè)二極管 Dei4 Deil 導(dǎo)通，VGwriJ = Vdd-(L-3) VDon = LVllon+Δ-(L-3) VDon = 3VDon+A = VDinJ(3) + A,……⑤當(dāng) Dinj 輸入 L-2 電平時(shí)，taL_2
<VDinJ (L-2) < tan，管Qei1 Qa^2導(dǎo)通，管Qa^1和Q^截止，2個(gè)二極管Da"和D^導(dǎo)通， Vcwrij = Vdd-2VDon = LVDon+A-2VDon = (L-2)VDon+A = VDinJ (L-2) + Δ ,⑥當(dāng) Dinj 輸入 L-1 電平時(shí)，taL_! < VDinJ (L-I) < taL,管 Qa1 Qa^1 導(dǎo)通，管 Qah 截止，1 個(gè)二極管 DaL 導(dǎo)通，Vcwrij =Vdd-Vnon = LVnon+ Δ -VDon = (L-I) VDon+ Δ = VDinJ (L-I) + Δ，⑦當(dāng) Dinj 輸入 L 電平時(shí)，
<VDinJ (L)，管椒 QaL 導(dǎo)通，Vcwrij = Vdd = LVnon+ Δ = LVllon+ Δ = VDinJ (L) + Δ。由此得出寫入電路的輸出Gwu除0電平外比寫入電路輸入的K值信號高Δ，0電平仍為0，輸出Gwij 是增高的K值信號，克服存儲(chǔ)單元電路中電壓跟隨器F的輸入輸出間有直流電平偏移Δ的不足。附圖中的I3Spice計(jì)算機(jī)模擬波形也證實(shí)它的正確性。所用二極管為硅二極管，導(dǎo)通電流取較小值，也即恒流源L電流取較小的值，Δ很容易由F計(jì)算出或?qū)崪y出。實(shí)用中Δ 也可取稍大的值，由此所得的輸出Gwij是Δ稍大的增高信號，Δ稍大的增高信號經(jīng)F得出實(shí)際Grfu輸入的非規(guī)范的K值信號，但并不影響結(jié)果，這是因?yàn)樽x出電路可將任何非規(guī)范的非等階梯的K值信號Grfu轉(zhuǎn)換為規(guī)范的等階梯的K值信號D。_，此時(shí)只要讀出電路按實(shí)際 Grfij輸入的非規(guī)范的K值信號(對應(yīng)Δ稍大)來設(shè)計(jì)即可。 任意K值DRAM的寫入電路中取K = 8，則得出8值DRAM的寫入電路，示如圖2，同樣方法證明8值DRAM的寫入電路滿足設(shè)計(jì)要求。圖10為已有的一種多輸出精密鏡像電流源(恒流源)電路圖和符號圖，為降低功耗和提高性能等，其恒流源L電流取較小值。實(shí)施例3 任意K值和8值DRAM的讀出電路滿足設(shè)計(jì)要求的證明。任意K值DRAM的讀出電路示如圖5，需證明滿足設(shè)計(jì)要求當(dāng)讀出電路的輸入
邏輯值為0、1、2、3、4.......L-2、L-l、L時(shí)，讀出電路的輸入D。utj邏輯值仍依次為0、1、2、
3、4.......L-2、L-U L ；Grdij, Dinj 和 D。utj 邏輯值對應(yīng)邏輯電平依次為 VGrdij (η)，VDinj (η)和
VDoutJ (η) (η = 0 L)，其中輸入Grfij是非規(guī)范的K值信號，要求輸出D。utj是規(guī)范的等階梯的 K 值信號，即 VD。utj(0) = Vmnj(O) = 0V、VDoutJ(l) = VDinJ(l) = VDon, VDoutJ(2) = VDinJ(2) = 2VDon,VDoutJ(3) =Vmnj (3) = 3VDon,·····VDoutJ(L-2) = VDinJ (L-2) = (L-2) VDon, VDoutJ (L-I) =VDinJ (L-I) = (L-I) VDon, Vlloutj(L) = Vmnj(L) = LVllon ；tbk 為輸入 Grdij 的非規(guī)范的 K 值信號的相鄰邏輯電平 VGrdij (k)和 Vtodij (k-Ι)的中間值，滿足 VGrdij (k-1) < tbk < Vcrdij (k)，k =1、2、3、4、.....、L-2、L-1、L，即滿足不等式 0 < < Vcrdij(I) < tb2 < Vcrdij (2) < tb3
<Vcrdij (3) <tb4< ……< tbL_2 < Vcrdij (L-2) < t、< Vcrdij(L-I) < tbL < Vcrdij(L)； 考慮管Qbk導(dǎo)通電壓為OV(或近0V)，管Qbk導(dǎo)通電壓就是管Qbk導(dǎo)通時(shí)源極和漏極間的壓降，管Qbk導(dǎo)通電流取較小的值(如30 μ A)，即恒流源Ij電流取較小的值(如30 μ Α)，記 Vcrdij和VD。utj各自為讀出電路輸入Grdij和輸出D。utj的電壓(瞬時(shí)值)，二極管導(dǎo)通電壓VD。n 等于輸出的規(guī)范的K值信號的階梯電壓，也即VD。n等于輸出各相鄰邏輯電平的差 VDoutJ (m) -VDoutJ (m-1)，所以VD。utj (m) = mVDon,電源電壓Vd。等寫入電路的輸入和讀出電路的輸出的最大邏輯電平 VDinj (L)和 VD。utj (L)，Vdc = VDoutJ (L) = LVD0nO讀出電路的輸入輸出關(guān)系證明如下根據(jù)上述不等式0 <仇< Vcrdij(I) < tb2
<Vcrdij (2) < tb3 < Vcrdij (3) < tb4 < ……< tbL_2 < Vcrdij (L-2) < t、< Vcrdij(L-I) <tbL< Vtodij(L),由圖 5 看出①當(dāng) Grdij 輸入 0 電平時(shí)，Vtodij(O) =OV, Vcrdij(O) Ctb1，所有管Qb1 Qk都截止，讀出電路的輸出電壓VD。utj = 0V,②當(dāng)Grfij輸入1電平時(shí)，th < Vcrdij (1)
<tb2，管 Qb1 導(dǎo)通，管 Qb2 QbL 截止，(L-I)個(gè)二極管 Db2 DbL 導(dǎo)通，VDoutJ = Vdc-(L-I) VDon = LVllon- (L-I) VDon = VDon = VDoutJ (1)，③當(dāng) Grdij 輸入 2 電平時(shí)，tb2 < Vcrdij (2) < tb3，管 Qb1 和 Qb2 導(dǎo)通，管 Qb3 Qbl 截止，(L-2)個(gè)二極管 Db3 Dk 導(dǎo)通，VD。utj = Vdc- (L_2) VDon = LVDon- (L-2) VDon = 2VDon = VDoutJ O)，④當(dāng) Grdij 輸入 3 電平時(shí)，滿足 tb3 < Vcrdij ⑶ < tb4，則管Qb1 Qb3導(dǎo)通，管Qb4 Qk截止，有(L-3)個(gè)二極管Db4 Dk導(dǎo)通，VD。utj = Vdc- (L_3) VDon = LVnon+ Δ - (L-3) VDon = 3VDon = VDoutJ (3)，........⑤當(dāng) Grdij 輸入 L_2 電平時(shí)，tbL_2
<Vcrdij (L-2) < tbL_i;管 Qb1 Qlv2 導(dǎo)通，管 Qlv1 和 Qb^ 截止，2 個(gè)二極管 Dl^1 和 Dk 導(dǎo)通， VD0utj = Vdc-2VDon = LVDon-2VDon = (L-2)VD。n = VD。utj(L-2)，⑥當(dāng) Grdij 輸入 L-I 電平時(shí)，tb^
<Vcrdij (L-I) < tbL,管 Qb1 Qlv1 導(dǎo)通，管 QbL 截止，1 個(gè)二極管 DbL 導(dǎo)通，VD。utj = Vdc-VDon =LVDon-VDon = (L-I)Vnon = VDoutJ (L-I)，⑦當(dāng) Grdij 輸入 L 電平時(shí)，tbL < Vcrdij (L)，管 Qb1 QbL導(dǎo)通，VD。utj = Vdc = LVDon = Vnoutj(L)。由此得出盡管讀出電路輸入Gwij是非規(guī)范的K 值信號，而讀出電路輸出D。_卻是規(guī)范的等階梯K值信號，即讀出電路將非規(guī)范的K值信號 Grdij轉(zhuǎn)換為規(guī)范的的等階梯的K值信號D。__。附圖中的I^spice計(jì)算機(jī)模擬波形也證實(shí)它的正確性，且能將連續(xù)波形(圖18)轉(zhuǎn)換為等階梯K值信號D。_。所用二極管為硅二極管， 導(dǎo)通電流取較小值。任意K值DRAM的讀出電路中取K = 8，則得出8值DRAM的讀出電路，示如圖3，同樣方法證明8值DRAM的讀出電路滿足設(shè)計(jì)要求。圖10為已有的一種多輸出精密鏡像電流源(恒流源)電路圖和符號圖，為降低功耗和提高性能等，其恒流源L電流取較小值。實(shí)施例4 =PMOS管變閾電路(簡稱變閾電路)的說明。第一種PMOS管變閾電路(簡稱第一種變閾電路)示如圖6左虛框，它由NMOS管 Q3, PMOS管A和電阻R3組成，管A的柵極接輸入電壓\，管A的柵極接參考電壓vMf，管A 的漏極為該電路輸出v。utl，輸出v。utl接受控PMOS管Qn ；改變參考電壓VMf，使Qn的新閾值改變(放大、縮小、改變開啟性質(zhì)和提高開啟分辨率)；接PMOS管變閾電路的管Qn稱為變閾型 PMOS 管。設(shè) Vdd > Vd 彡 Vtn+1 Vtp I，Vdd-Vd 彡 I Vtp I +Vtn,記 Vextnl = Vref+Vtn+1 Vtp I，Vref 為參考電壓，NMOS和PMOS管閾值電壓分別為Vtn > 0和、< 0。管仏和仏的柵極對源極電位差分別為Vgs3和Vgs4，因?yàn)锳和A的二源極相接，Q3的漏極經(jīng)電阻R3接電源vdd，Q4的漏極接地，僅當(dāng)Q3和Q4的二柵壓的差Vg3-Vg4彡Vtn+1 Vtp I時(shí)，管A和A才同時(shí)導(dǎo)通，否則同時(shí)截止。因Vg3 = Vx, Vg4 = Vref,由此得出①當(dāng)Vx-Vref = Vg3-Vg4彡Vtn+1 Vtp I,即輸入電壓 Vx彡Vref+Vtn+1 Vtp I = Vextnl時(shí)，管A和A導(dǎo)通，電阻R3上的電壓V。utl為很低，使Qn導(dǎo)通；② 當(dāng)Vx < Vextnl時(shí)，Gl3和Gl4截止，v。utl = Vdd,使Qn截止；表明經(jīng)該變閾電路電路后，使Qn變成 Vx彡Vextnl時(shí)導(dǎo)通，或變閾型PMOS管Qn的新閾值t大小變?yōu)閂extnl，即t = Vextnl，改變參考電壓Vref，使t改變，開啟性質(zhì)改變(Qn變成Vx彡t時(shí)導(dǎo)通)。因Vdd彡Vref彡0，t = Vextnl 最小值為Vtn+1Vtp ι，第一種PMOS管變閾電路不能實(shí)現(xiàn)t小于Vtn+1Vtpι的新閾值，較小的t 還需用第二種PMOS管變閾電路實(shí)現(xiàn)。第二種PMOS管變閾電路(簡稱第二種變閾電路)示如圖7左虛框，它的結(jié)構(gòu)由第一種PMOS管變閾電路(包括匪OS管Q3, PMOS管仏和電阻R3)加一個(gè)CMOS反相器(包括 PMOS管％和NMOS管Q6)組成，其中管&的柵極接輸入電壓Vx，管( 的柵極接參考電壓Vref， 管A的漏極接CMOS反相器輸入(管Q5和管％的柵極)，CMOS反相器輸出(管A和管％的漏極)為該電路輸出V。ut(1，輸出\ut0接受控PMOS管Qto ；改變參考電壓VMf，使Qto的新閾值改變(放大、縮小、改變開啟性質(zhì)和提高開啟分辨率)；接PMOS管變閾電路的管Qto稱為變閾型 PMOS 管。設(shè) Vdd > Vd 彡 Vtn+1 Vtp I，Vdd-Vd 彡 I Vtp I +Vtn,記 Vextntl = Vref-Vtn-1 Vtp I，NMOS 和 PMOS管變閾值電壓分別為Vtn > 0和Vtp <0。管A和A的柵極對源極電位差分別為Vgs3 和Vgs4，同上理由，僅當(dāng)Q3和Q4的二柵壓的差Vg3-Vg4彡Vtn+1 Vtp ι時(shí)，管A和A才同時(shí)導(dǎo)通， 否則Vg3-Vg4 < Vtn+1 Vtpι，管A和A同時(shí)截止。因vg3 = vref, vg4 = vx,由此得出①當(dāng)vMf-vx =Vg3-Vg4 < Vtn+1 Vtp ι，管 A 和 A 截止，即輸入電壓 Vx > Vref-Vtn-1 Vtp| = Vextn0 時(shí)，管( 和仏截止，管( 的漏極(即CMOS反相器輸入)為Vdd，于是管A截止和管％導(dǎo)通，CMOS反相器輸出V。utQ = Vd,使Qtq導(dǎo)通；②當(dāng)Vx彡Vextn0時(shí)，A和A導(dǎo)通，管A的漏極(即CMOS反相器輸入)為很低，于是管％截止和管A導(dǎo)通，CMOS反相器輸出V。_ = Vdd,使Qto截止。表明經(jīng)變閾電路后，使Qtq變成Vx彡Vextn0時(shí)導(dǎo)通，即t = VextnQ。其中t = Vextn0 = Vref-Vtn-1 Vtp I 可以小于Vtn+1 V^J，表明變閾型PMOS管Qto的新閾值t大小變?yōu)閂raitntl，即t = Vextn(l。改變參考電壓Vref，使t改變，開啟性質(zhì)改變(Qto變成Vx彡t時(shí)導(dǎo)通)。因Vdd彡Vref彡0，新閾值t最小值為0，最大值為Vdd-Vtn-1 Vtp ι。改變參考電壓Vref，使t改變，第一種PMOS管變閾電路圖6(t = Vextnl = vref+vtn+1 Vtp I)不能實(shí)現(xiàn)小于Vtn+1 Vtp I的新閾值t，第二種PMOS管變閾電路圖7 (t = Vextn0 =Vref-Vtn-1 Vtp I)不能實(shí)現(xiàn)大于Vdd-Vtn-1 Vtp I的新閾值t，常需用二種PMOS管變閾電路配合使用。將圖6和圖7中的Vdd改為Vd。，則分別得出圖8和圖9，圖8不能實(shí)現(xiàn)小于Vtn+|Vtp 的新閾值t，圖9不能實(shí)現(xiàn)大于Vde-Vtn-IVtpI的新閾值t，也常需用此二種PMOS管變閾電路配合使用。圖6和圖7 (包括圖8和圖9)中的R3可用恒流源I3代替(電流流向他漏極)。為獲得一序列不同參考電壓U因?yàn)樾蛄凶冮撔蚉MOS管有各自的新閾值tak或 tbk，需用不同參考電壓VMf按二種PMOS管變閾電路來獲得所需新閾值)，可用在直流電源和地間(按常用方法)接多個(gè)電阻串聯(lián)的分壓電路來實(shí)現(xiàn)，也可用在直流電源和地間接多個(gè)二極管(或場效應(yīng)二極管)串聯(lián)的分壓電路來實(shí)現(xiàn)(其中根據(jù)情況需要還可串聯(lián)一電阻)，多個(gè)二極管正極和負(fù)極接法和常用電池串聯(lián)的接法一樣，如k個(gè)二極管D1 Dk，D1正極接直流電源，D1負(fù)極接込正極，D2負(fù)極接D3正極，……，Dk_2負(fù)極接Dlri正極，，Dk^1負(fù)極接Dk正極，Dk負(fù)極接地(或通過R接地)實(shí)現(xiàn)，因?yàn)樾蛄胁煌瑓⒖茧妷喝际禽敵龅?MOS管柵極，輸出直流電流幾乎為0，所以實(shí)現(xiàn)起來很方便。本發(fā)明中所述的電流源I示如圖10，是一種常用的接地的多輸出精密鏡像電流源。實(shí)施例5 對圖1 3的I^spice計(jì)算機(jī)模擬波形圖11 16的說明。寫入脈沖Wri和讀出脈沖I^di來自DRAM的控制電路(考慮地址譯碼器的字線輸出 Wi,讀/寫控制，片選，刷新等)，在rdi和Wri的作用下，對圖1 3進(jìn)行I^pice計(jì)算機(jī)模擬， 得出各種模擬波形示如圖11 16，注圖中， rdi' Dinjj Gwrij, Cmij, Folij, Grfij和D。utj的8個(gè)波形在每個(gè)圖橫坐標(biāo)下邊各自寫為 V (wri)，V(rdi) ,V(Dinj) ,V(Gwrij)，V(Cmij)，V(Folij)， V(Grdij)，V(Doutj)的8個(gè)帶有V的形式，即V后面的括號內(nèi)分別寫為 ，rdi，Dinj, Gwrij, Cmij，F(xiàn)olij, Grdij和D。utj(其中下標(biāo)改為非下標(biāo)的正常字體，即wri，rdi, Dinj, Gwrij, Cmi j， Folij,Grdij和Doutj，這是I^spice模擬圖表示方式)，以下所有波形圖橫坐標(biāo)下邊都按類似表示方式寫出，不再一一描述。圖11為本發(fā)明8值DRAM的存儲(chǔ)單元電路，寫入電路和讀出電路在wH和rdi依次作用下的DinPGwiPCmiPFtjlij^dij和D。utj的先后上下分立的波形圖，按圖11從上到下的次序依次為wH， rdi，Dinj Gwrij，Cmij，F(xiàn)olij， Grdij和的8個(gè)波形，圖12 是在 和rdi的作用下，Dinj和的2個(gè)波形，圖中將 和rdi的高度縮小十倍，并放在圖的最下部(rdi在圖的最底部，Wri在rdi上邊)，從圖12看出，DRAM的寫入電路的輸入Dhlj 曲線和讀出電路的輸出曲線是等階梯的多值信號，同邏輯值的Dhu.和D。ut的邏輯電平是相等的，滿足所述要求，D_是在rdi (見圖的最底部)來到時(shí)變化的。圖13是在& (見圖的最底部)的作用下，8值DRAM寫入電路的輸入Diiu.和輸出的2個(gè)波形，從圖13看出，輸入Diiu.曲線是等階梯的多值信號(相對為下面的曲線)，輸出曲線是增高的多值信號(相對為上面的非等階梯的曲線)，同邏輯值的Diiy.和Gwu的邏輯電平(除0電平相等外)是不相等的，由此克服存儲(chǔ)單元電路中電壓跟隨器F的輸入輸出間有向下的直流電平偏移Δ的不足。圖14是在rdi (見圖的最底部)的作用下，8值DRAM讀出電路的輸入Grfij 和輸出0_的2個(gè)波形，從圖14看出，輸曲線是階梯較小(相對較低的曲線，與Dhlj 階梯不相同)的多值信號，同邏輯值的Diiy.和Grfu的邏輯電平是不相等的，輸出曲線 (相對較高的曲線)是與Diiu.階梯相同的等階梯的多值信號，即讀出電路將非規(guī)范的多值信號Grfu轉(zhuǎn)換為規(guī)范的等階梯的多值信號D。uw，由此克服存儲(chǔ)單元電路中電壓跟隨器F電壓放大倍數(shù)小于1的不足。圖15是在(見圖的最底部)的作用下，8值DRAM存儲(chǔ)單元電路的電壓跟隨器F的輸入Cmij和輸出Ftjlij的2個(gè)波形，從圖15看出，輸入Cmij曲線是增高的多值信號(相對為上面曲線，非等階梯)，而輸出Ftjlij曲線(相對為下面曲線)對輸入 Cfflij曲線有向下的電平位移，且幅度縮小，表明存儲(chǔ)單元電路中電壓跟隨器F存在有向下的電平位移和電壓放大倍數(shù)小于1。圖16為本發(fā)明8值DRAM的存儲(chǔ)單元電路，寫入電路和讀出電路在wH和rdi (rdi在圖的最底部，Wri在上邊)依次作用下的Dil^GwiPCmiPFtjliP Grdij和D。utj的上下不分立的波形圖，即相當(dāng)于圖13，圖14和圖15中6個(gè)曲線的合并。實(shí)施例6 圖17和圖18的I^spice計(jì)算機(jī)模擬波形的說明。主要I^spice模擬波形在實(shí)施例5中已完成，現(xiàn)在考慮寫入電路和讀出電路各自分別輸入為正弦波時(shí)的情況，作為進(jìn)一步了解寫入和讀出電路優(yōu)點(diǎn)的參考，注本I^spice模擬時(shí)為了與上述模擬區(qū)分開，輸入正弦波時(shí)的寫入電路輸入Dinj和讀出電路輸出D。utj各自改用符號INDi和OUTDi (各自仍然是在寫入電路輸入Dinj和讀出電路輸出D。utj 二點(diǎn)上，即符號不同，各表示的輸入和輸出點(diǎn)相同，說明時(shí)仍稱為寫入電路輸入Diiu.和讀出電路輸出 Doutj)，于是17中的寫入電路輸入Dhu.和圖18中的讀出電路輸出的I^spice模擬波形圖橫坐標(biāo)下邊各自寫為V(INDi)和V (OUTDi)，而GwiPGrfij的Pspice模擬波形圖橫坐標(biāo)下邊和前述相同仍然依次寫為V(Gwrij) ,V(Grdij)。圖17為本發(fā)明8值DRAM的寫入電路在 =0傳輸門G1截止時(shí)且輸入Dinj為正弦波時(shí)的輸入Dini和輸出Gwij的波形圖，從圖17看出，正弦波連續(xù)信號輸入Dinj曲線經(jīng)寫入電路后得出的輸出Gwij曲線為不連續(xù)的多值信號 (但有增高作用)，表明寫入電路具有良好的量化整形作用(類似4舍5入的量化作用)，當(dāng)輸入Dinj電壓上升或下降不越過上下二新閾值時(shí)，輸出Gwij仍可恢復(fù)原多值信息，即具有恢復(fù)原多值信息能力，此能力還可用于刷新。圖18為本發(fā)明8值DRAM的讀出電路在= 0 傳輸門G2截止時(shí)且輸入Grfij為正弦波時(shí)的輸入Grfij和輸出D。utj的波形圖。從圖18看出， 正弦波連續(xù)信號輸入Grfij曲線經(jīng)讀出電路后得出的輸出D。utj曲線為不連續(xù)的(校正為等階梯)多值信號，表明讀出電路具有良好的量化整形作用(類似4舍5入的量化作用)，當(dāng)輸入Grfij電壓上升或下降不越過上下二新閾值時(shí)，輸出D。utj仍可恢復(fù)原多值信息，即具有恢復(fù)原多值信息能力，此能力還可用于刷新。為提高抗干擾性能，增加恢復(fù)原多值信息能力， 減輕刷新任務(wù)，可適當(dāng)加大存儲(chǔ)單元的存儲(chǔ)電容的數(shù)值。另外，讀出電路輸入也是MOS管的柵極，同樣具有信息存儲(chǔ)作用，為提高抗干擾性能，增加恢復(fù)原多值信息能力，減輕刷新任務(wù)，其柵極輸入電容也以稍大為有利。實(shí)施例7 選取和tbk數(shù)值的說明。理論證明上述(1)和(2)只要求滿足下述不等式即可證明(1)只要求滿足0
<ta, < VDinJ(l) < ta2 < V Dinj (2)〈 ta3 < VDinj (3) < ta4 <.....〈 taL—2 < VDinJ(L-2)
<taL_! < Vllinj(L-I) < taL < Vmnj(L)，證明(2)只要求滿足 0 < < Vcrdij(I) < tb2
<Vcrdij (2) < tb3 < Vcrdij (3) < tb4 < ……< tbL_2 < Vcrdij (L-2) < tbH < Vcrdij(L-I)
<tbL < Vcrdij(L)；從證明過程看出，理論上新閾值可取相鄰邏輯電平之間的任意值，實(shí)際上，一.按抗干擾性要求，最好取接近或等于相鄰邏輯電平的平均值，本發(fā)明就是基于抗干擾性要求設(shè)計(jì)的；二.按刷新性能要求，最好取略高于相鄰邏輯電平的平均值，使允許放電電荷較多，但兼顧抗干擾性要求，只能適當(dāng)偏離平均值，不能偏離平均值很大；三.當(dāng)輸入電壓等于新閾值時(shí)，輸出處于相鄰邏輯電平間的過渡區(qū)，過渡區(qū)的大小取決于新閾值的開啟分辨率(數(shù)學(xué)上‘當(dāng)輸入>新閾值，則管導(dǎo)通’，僅是理想的，實(shí)際不含=)，該開啟分辨率是較好的，但達(dá)不到數(shù)學(xué)上的理想要求。實(shí)施例8 用電阻&代替恒流源、的說明。恒流源、取為電阻&即“(4)所述的K值DRAM存儲(chǔ)單元電路中，恒流源、取為電阻IV’，指的是在K值DRAM存儲(chǔ)單元電路中用電阻民代替恒流源I/，也就是電阻民一端接射極F。lu，電阻民另一端接地，這樣以來管Qm2和電阻民構(gòu)成射極跟隨器。因?yàn)樯錁OFtjlij 經(jīng)恒流源L接地也就是恒流源L 一端接射極F。⑴，恒流源L另一端接地，此時(shí)管Qm2和恒流源L構(gòu)成射極跟隨器；換言之，就是改‘管Qm2的射極F。⑴經(jīng)恒流源L接地’為‘管Qm2的射極F。⑴經(jīng)電阻民接地’，前者用恒流源L則Qm2的射極電流恒定，后者用電阻民則Qm2的射極電流不恒定，但此二者(接L和接RP都是常用的射極跟隨器結(jié)構(gòu)。注管Qffll的源極接電阻Rml (Rffll的另一端接地)，即構(gòu)成源極跟隨器(共漏極放大電路)。源極跟隨器和射極跟隨器是常用的電路，與射極跟隨器(三極管共集電極放大電路)類似，場效應(yīng)管源極跟隨器(共漏極放大電路)沒有電壓放大作用，其電壓增益小于1，輸出電壓與輸入電壓相位相同，輸入電阻高，輸出電阻低，可作阻抗變換用。源極跟隨器的輸入電阻極高，適合接存儲(chǔ)電容G (漏電極小)，射極跟隨器的輸入電阻低，不適合接存儲(chǔ)電容q (漏電大)，但源極跟隨器的輸出電阻比射極跟隨器的輸出電阻高，負(fù)載能力比較差，為增加負(fù)載能力，可將源極跟隨器的輸出接射極跟隨器的輸入，將射極的輸出作為電壓跟隨器的輸出，其輸出負(fù)載能力就大大加強(qiáng)。
權(quán)利要求
1.一種任意K值DRAM的存儲(chǔ)單元電路，其特征在于所述的K值DRAM中，設(shè)K = 3，4， 5，……，該DRAM存儲(chǔ)單元電路由電壓跟隨器F，F(xiàn)的柵極存儲(chǔ)電容Cj和二個(gè)CMOS傳輸門 G1和( 組成，用電容Cj存儲(chǔ)K值信號，電壓跟隨器F包括NMOS管Q111和NPN管Qm2，管Q111的柵極接電容&的一端Cmu，即Cmu為電壓跟隨器F的輸入，&的另一端接地，管O11的源極接管Qm2的柵極和電阻Rml，Rml的另一端接地，管Qm2的射極Ftjlij經(jīng)恒流源Ij接地，Qffl2射極接恒流源、使管Qm2的射極負(fù)載為恒流源，管Qm2的射極F。⑴為F的輸出，管Q111的漏極和管Qm2 的集電極都接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的K值邏輯電平的最大值高△，△為電壓跟隨器F輸入輸出間向下的直流電平偏移；傳輸門G1的輸入接寫位線，傳輸門G1的輸出接F的輸入Cmu，傳輸門G1的控制輸入接寫入脈沖^，傳輸門( 的輸入接F的輸出F。⑴，傳輸門(；2的輸出接讀位線Grfu，傳輸門(；2的控制輸入接讀出脈沖rdi， 寫入脈沖 和讀出脈沖rdi來自DRAM的控制電路；寫入脈沖 來到時(shí)，傳輸門G1導(dǎo)通，將寫位線的K值信號傳送到存儲(chǔ)電容。電容&接收寫位線Gwu的K值信號，電容Cj的 K值信號就是F輸入Cmu的K值信號；寫入脈沖Wti未來到時(shí)，傳輸門G1截止，存儲(chǔ)電容Cj 與外界為直流開路，電容G存儲(chǔ)的K值信號保持不變，即具有記憶功能；讀出脈沖rdi來到時(shí)，傳輸門&導(dǎo)通，將F輸出Ftjlij的K值信號傳送到讀位線Grfi ；寫位線Gwij和讀位線Grfij 各自是存儲(chǔ)單元電路的輸入和輸出；存儲(chǔ)單元電路輸入和輸出各自接到寫入電路輸出和讀出電路輸入；F輸出的K值信號必須是與F輸入信號相對應(yīng)的K值信號，F(xiàn)輸入輸出信息相同，即F輸出無信息丟失，F(xiàn)輸出無信息丟失要求q存儲(chǔ)的K值信號是增高的K值信號，所述增高的K值信號就是除0電平外比寫入電路輸入的K值信號高Δ的信號，其中0電平仍為0 ； .存儲(chǔ)的增高的K值信號是來自寫入電路的輸出，即提供給 .存儲(chǔ)信號的寫入電路輸出也是增高的K值信號；&存儲(chǔ)的增高K值信號經(jīng)過F傳送到讀位線Grfu，在Grfu上形成不規(guī)范的K值信號，也即存儲(chǔ)單元電路輸出是不規(guī)范的K值信號，所述不規(guī)范的K值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規(guī)范的等階梯的K值信號為邏輯電平幅度不一致；讀出電路輸入信號是來自存儲(chǔ)單元電路輸出Grfu的不規(guī)范的K值信號， 讀出電路輸出是對存儲(chǔ)單元電路輸出不規(guī)范的K值信號校正得出的規(guī)范的等階梯的K值信號，該校正得出的規(guī)范的等階梯的K值信號作為對存儲(chǔ)單元電路存儲(chǔ)信息的校正讀出。
2.一種任意K值DRAM的寫入電路，其特征在于所述的K值DRAM的寫入電路中，設(shè)K = 3,4,5,.....；采用 K-I = L 個(gè)變閾型 PMOS 管 Q￡ik，k = 1,2,3,.....，L，管 Qak 的柵極經(jīng)變閾電路連接到寫入電路的輸入Diiu.,變閾型PMOS管Qiik的新閾值為tak，管0 導(dǎo)通時(shí)源極漏極間壓降為0 ；管Qak的源極接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的最大邏輯電平Vllinj(L) ^PVdouj(L)高Δ，Δ是電壓跟隨器F輸入輸出間向下的直流電平偏移；采用L-I個(gè)二極管Dan，η = 2,3,……，L，二極管Diin的導(dǎo)通電壓是VD。n ；Dan 的正極和負(fù)極分別連接到變閾型PMOS管Qalri的漏極和管Qiin的漏極；管Qa的漏極經(jīng)過恒流源^接地，管9 的漏極接恒流源^使流經(jīng)導(dǎo)通二極管的電流保持同一固定值，在管 QaL的漏極形成寫入電路的輸出Gwu，寫入電路輸出Gwu接到存儲(chǔ)單元電路的寫位線輸入； 選取〖^為寫入電路輸入Diiu.的K值信號的相鄰邏輯電平VDiiy.(k)和VDiiy.(k-l)的平均值 (VMnj(k)+VDinj(k-l))/2，S卩 tek*VDinj(k)和 VDinj(k-l)的中間值，VDinJ (k) > VDinJ(k-l)；寫入電路輸入Diiu.的K值信號和讀出電路輸出0。_及DRAM輸入輸出的規(guī)范的等階梯的K值信號的特性是相同的輸入Diiy.各相鄰邏輯電平的差相等，輸出0。_各相鄰邏輯電平的差相等，且輸入Diiu.和輸出的階梯電壓相同，階梯電壓為VD。n，也即滿足(m) -VDinj (m-1) =VDoutJ(m)-VDoutJ(m-l) = VDon,m= 1,2,3,……,L,VDinJ(m)和 VD。utJ (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；寫入電路的輸出Gwu除0電平外比寫入電路輸入的K值信號高Δ，0電平仍為0，該K值寫入電路又稱為K值寫入增高電路。
3.一種任意K值DRAM的讀出電路，其特征在于所述的K值DRAM的讀出電路中，設(shè)K =3,4,5,……；采用K-I = L個(gè)變閾型PMOS管Qbk，k = 1,2,3,……，L，管Qbk的柵極經(jīng)變閾電路連接到讀出電路的輸入G_，變閾型PMOS管Qbk的新閾值為tbk，管Qbk導(dǎo)通時(shí)源極漏極間壓降為0 ；Grfu接到存儲(chǔ)單元電路的讀位線輸出，管Qbk的源極接電源Vd。，選取Vd。 的電壓等于寫入電路輸入和讀出電路輸出的最大邏輯電平￥_.仏)^PVdouj(L)；采用L-I個(gè)二極管Dbn, η = 2，3，……，L，二極管Dbn的導(dǎo)通電壓是VDon ；Dbn的正極和負(fù)極分別連接變閾型PMOS管Qblri的漏極和管Qbn的漏極；變閾型PMOS管Qk的漏極經(jīng)過恒流源Ij接地， 管Qk的漏極接恒流源Ij使流經(jīng)導(dǎo)通二極管的電流保持同一固定值，在管Qk的漏極形成讀出電路的輸出；選取tbk為讀出電路輸入的K值信號的相鄰邏輯電平Vtodu(k) 和 Vcrdij (k-Ι)的平均值(VGrdiJ (k) +Vcrdij (k-1) )/2, BP tbk 為 Vcrdij (k)和 Vcrdij (k-Ι)的中間值， Vcrdij (k) > Vcrdij (k-Ι)；讀出電路輸出D。utj的信號和寫入電路輸入Dinj及DRAM輸入輸出的規(guī)范的等階梯的K值信號的特性是相同的輸入Diiy.各相鄰邏輯電平的差相等，輸出D。utj各相鄰邏輯電平的差相等，且輸入Diiy.和輸出D。uw的階梯電壓相同，階梯電壓為VD。n，也即滿足VDinj (m) "VDinJ (m-1) = VDoutJ (m) -Vlloutj (m-1) = VDon, m = 1,2,3,.....，L，VDinJ (m)和 VDoutJ (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；讀出電路輸入是來自存儲(chǔ)單元電路輸出的不規(guī)范的K值信號，所述不規(guī)范的K值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規(guī)范的等階梯的K值信號為邏輯電平幅度不一致；讀出電路輸出D。uw為規(guī)范的等階梯的K值信號，即讀出電路將不規(guī)范的K值信號輸入Grfu轉(zhuǎn)換為規(guī)范的等階梯的K值信號輸出D。utj，該K值讀出電路又稱為K值讀出校正電路。
4.根據(jù)權(quán)利要求1所述的一種任意K值DRAM的存儲(chǔ)單元電路，其特征在于所述的K 值DRAM存儲(chǔ)單元電路中取K = 8，選取電源Vdd的電壓比寫入電路的輸入和讀出電路的輸出邏輯值為7的邏輯電平高Δ，Δ為F輸入輸出間向下的直流電平偏移，得出8值DRAM的存儲(chǔ)單元電路；該8值DRAM存儲(chǔ)單元電路由電壓跟隨器F，F(xiàn)的柵極存儲(chǔ)電容q和二個(gè)CMOS 傳輸門G1和(；2組成，用電容&存儲(chǔ)8值信號，電壓跟隨器F包括NMOS管Q111和NPN管Qm2， 管O11的柵極接電容&的一端Cmu，即Cmu為電壓跟隨器F的輸入，Cj的另一端接地，管Q111 的源極接管Qm2的柵極和電阻Rml，Rml的另一端接地，管Qm2的射極Ftjlij經(jīng)恒流源Ij接地，Qffl2 射極接恒流源、使管Qm2的射極負(fù)載為恒流源，管Qm2的射極F。⑴為F的輸出，管O11的漏極和管Qm2的集電極都接電源Vdd ；傳輸門G1的輸入接寫位線Gwu，傳輸門G1的輸出接F的輸入Cmij，傳輸門G1的控制輸入接寫入脈沖wH，傳輸門( 的輸入接F的輸出Ftjlij，傳輸門(；2 的輸出接讀位線Grfu，傳輸門(；2的控制輸入接讀出脈沖rdi，寫入脈沖 和讀出脈沖I^di來自DRAM的控制電路；寫入脈沖Wri來到時(shí)，傳輸門G1導(dǎo)通，將寫位線Gwu的8值信號傳送到存儲(chǔ)電容。電容&接收的8值信號，電容&的8值信號就是F輸入Cmu的8值信號； 寫入脈沖未來到時(shí)，傳輸門G1截止，存儲(chǔ)電容q與外界為直流開路，電容q存儲(chǔ)的8值信號保持不變，即具有記憶功能；讀出脈沖I^di來到時(shí)，傳輸門&導(dǎo)通，將F輸出Ftjlij的8值信號傳送到讀位線；寫位線Gwu和讀位線各自是存儲(chǔ)單元電路的輸入和輸出；存儲(chǔ)單元電路輸入和輸出各自接到寫入電路輸出和讀出電路輸入；電壓跟隨器F輸出的8值信號必須是與F輸入相對應(yīng)的8值信號，F(xiàn)輸入輸出信息相同，即F輸出無信息丟失，F(xiàn)輸出無信息丟失要求G存儲(chǔ)的8值信號是增高的8值信號，所述增高的8值信號就是除0電平外比寫入電路輸入的8值信號高Δ的信號，其中0電平仍為0;存儲(chǔ)單元電路的輸入信號是來自寫入電路的輸出，寫入電路輸出提供給存儲(chǔ)單元電路輸入的信號是增高的8值信號；增高8值信號經(jīng)過F傳送到讀位線是不規(guī)范的8值信號，也即存儲(chǔ)單元電路輸出是不規(guī)范的8值信號，所述不規(guī)范的8值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規(guī)范的等階梯的8值信號為邏輯電平幅度不一致；讀出電路輸入信號是來自存儲(chǔ)單元電路輸出的不規(guī)范的8值信號，讀出電路輸出是對存儲(chǔ)單元電路輸出不規(guī)范的8值信號校正得出的規(guī)范的等階梯的8值信號，該校正得出的規(guī)范的等階梯的8值信號作為對存儲(chǔ)單元電路存儲(chǔ)信息的校正讀出。
5.根據(jù)權(quán)利要求2所述的一種任意K值DRAM的寫入電路，其特征在于取K= 8，得出 8值DRAM的寫入電路，其中采用7個(gè)變閾型PMOS管Qak，k = 1,2,3,……，7，管Qiik的柵極經(jīng)變閾電路連接到寫入電路的輸入Diiu.,變閾型PMOS管Qiik的新閾值為tak，管0 導(dǎo)通時(shí)源極漏極間壓降為0 ；管Qak的源極接電源Vdd，選取Vdd的電壓比寫入電路輸入和讀出電路輸出的最大邏輯電平VDinj (7) ^P Vdouj (7)高Δ，Δ是電壓跟隨器F的輸入輸出間向下的直流電平偏移；采用6個(gè)二極管1) ，η = 2,3,……，7，二極管1) 的導(dǎo)通電壓是VD。n;Diin 的正極和負(fù)極分別連接到變閾型PMOS管Qalri的漏極和管Qiin的漏極；管Qa7的漏極經(jīng)過恒流源^接地，管Qa7的漏極接恒流源^使流經(jīng)導(dǎo)通二極管的電流保持同一固定值，在管 Qa7的漏極形成寫入電路的輸出Gwu，寫入電路輸出Gwu接到存儲(chǔ)單元電路的寫位線輸入； 選取〖^為寫入電路輸入Diiu.的8值信號的相鄰邏輯電平VDiiy.(k)和VDiiy.(k-l)的平均值 (VMnj (k)+VDinj(k_l))/2，即選取 VDinj (k)和 VDinj (k-Ι)的中間值，VDinj(k) >VDinJ(k-l)； 寫入電路輸入Diiu.的8值信號和讀出電路輸出及DRAM輸入輸出的規(guī)范的等階梯的8 值信號的特性是相同的輸入Diiu.各相鄰邏輯電平的差相等，輸出各相鄰邏輯電平的差相等，且輸入Diiy.和輸出的階梯電壓相同，階梯電壓為VD。n，也即滿足V_ (m) -Vmnj (m-1) =VDoutJ(m)-VDoutJ(m-l) =VDon,m= 1,2,3,……,7,VDinJ(m)和 VD。utJ (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；寫入電路輸出Gwu除0電平外比寫入電路輸入的8值信號高Δ，0電平仍為0，該8值寫入電路又稱為8值寫入增高電路。
6.根據(jù)權(quán)利要求3所述的一種任意K值DRAM的讀出電路，其特征在于取K= 8，得出 8值DRAM的讀出電路，其中采用7個(gè)變閾型PMOS管Qbk，k= 1,2,3,……，7，管Qbk的柵極經(jīng)變閾電路連接到讀出電路的輸入Grfij，變閾型PMOS管Qbk的新閾值為tbk ；管Qbk導(dǎo)通時(shí)源極漏極間壓降為0 ；Grfu接到存儲(chǔ)單元電路的讀位線輸出，管Qbk的源極接電源Vd。，選取 Vd。的電壓等于寫入電路輸入和讀出電路輸出的最大邏輯電平VMiu.(7) ^PVdouj (7)；采用6個(gè)二極管Dbn, η = 2，3，……，7，二極管Dbn的導(dǎo)通電壓是VDon ；Dbn的正極和負(fù)極分別連接變閾型PMOS管Qblri的漏極和管Qbn的漏極；變閾型PMOS管Qb7的漏極經(jīng)過恒流源Ij接地， 管Qb7的漏極接恒流源Ij使流經(jīng)導(dǎo)通二極管的電流保持同一固定值，在管Qb7的漏極形成讀出電路的輸出；選取tbk為讀出電路輸入的8值信號的相鄰邏輯電平Vtodu (k)和 Vcrdij (k-Ι)的平均值(VGrdiJ (k) +Vcrdij (k-1)) /2，即選取 tbk 為 Vcrdij (k)和 Vcrdij (k-Ι)的中間值，Vtodij (k) > Vcrdij (k-Ι)；讀出電路輸出D。utj的信號和寫入電路輸入Dinj及DRAM輸入輸出的規(guī)范的等階梯的8值信號的特性是相同的輸入Diiu.各相鄰邏輯電平的差相等，輸出D。utj 各相鄰邏輯電平的差相等，且輸入Diiy.和輸出D。_的階梯電壓相同，階梯電壓為VD。n，即滿足VDinj (m) "VDinJ (m-1) = VDoutJ (m) -Vlloutj (m_l) = VDon, m = 1,2,3,.....，7，VDinJ (m)和 VDoutJ (m)分別是寫入電路輸入和讀出電路輸出邏輯值為m的邏輯電平；讀出電路輸入是來自存儲(chǔ)單元電路輸出的不規(guī)范的8值信號，所述不規(guī)范的8值信號就是對比DRAM輸入輸出和寫入電路輸入及讀出電路輸出的規(guī)范的等階梯的8值信號為邏輯電平幅度不一致；讀出電路輸出D。uw為規(guī)范的等階梯的8值信號，即讀出電路將不規(guī)范的8值信號Grfu轉(zhuǎn)換為規(guī)范的等階梯的8值信號D。utj，該8值讀出電路又稱為8值讀出校正電路。
7.根據(jù)權(quán)利要求1所述的一種任意K值DRAM的存儲(chǔ)單元電路，其特征在于所述的K 值DRAM存儲(chǔ)單元電路中，恒流源L取為電阻
全文摘要
本發(fā)明公開一種任意K值和8值DRAM的存儲(chǔ)單元電路及寫入電路與讀出電路。存儲(chǔ)單元電路由電壓跟隨器F、F柵極的存儲(chǔ)電容Cj和CMOS傳輸門G1和G2組成，考慮F的輸入輸出間有直流電平偏移Δ，設(shè)計(jì)寫入電路使提供比寫入電路的輸入增高Δ的多值信號；又考慮F的電壓放大倍數(shù)小于1，造成F的輸出比輸入波形偏小或非等階梯，設(shè)計(jì)讀出電路用來作校正，將非正規(guī)的多值信號轉(zhuǎn)換為正規(guī)的(等階梯)多值信號。寫入電路和讀出電路都有良好的量化整形作用，當(dāng)Cj電壓變化不越過上下二新閾值時(shí)，很容易恢復(fù)原多值信息，具有抗干擾能力和多值信息恢復(fù)能力。主要用于FPGA、CPLD、半或全制定ASIC和存儲(chǔ)器等VLSI及其它數(shù)字IC技術(shù)領(lǐng)域。
文檔編號G11C11/4096GK102290095SQ20111009720
公開日2011年12月21日 申請日期2011年4月19日 優(yōu)先權(quán)日2011年4月19日
發(fā)明者劉瑩, 方振賢 申請人:黑龍江大學(xué)