專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，特別涉及通過施加電壓脈沖進(jìn)行作為存儲單元的可變電阻元件的電阻狀態(tài)而存儲的信息的改寫的半導(dǎo)體存儲裝置。
背景技術(shù)：
近年來，對代替閃速存儲器的新型非易失性半導(dǎo)體存儲裝置進(jìn)行了廣泛研究。其中，對于利用了通過向過渡金屬氧化物等可變電阻體膜施加電壓從而使電阻發(fā)生變化的現(xiàn)象的RRAM來說，在微細(xì)化極限這一點(diǎn)上比閃速存儲器有利，此外，能夠進(jìn)行高速的數(shù)據(jù)改寫，因此得到廣泛地研究開發(fā)。作為使用RRAM的存儲單元陣列的結(jié)構(gòu)，以往使用日本特開2002-151661號公報(bào)所公開的ITlR型的存儲單元陣列，對于該ITlR型的存儲單元陣列來說，在存儲單元的可變電阻元件上串聯(lián)連接單元選擇用的晶體管，由此，能夠?qū)υ谶M(jìn)行被選擇的存儲單元的可變電阻元件中所存儲的信息的改寫、讀出時(shí)的非選擇的存儲單元中流過的漏電流以及寄生電流進(jìn)行限制。在圖12中示出以往使用的RRAM的單元陣列結(jié)構(gòu)。在存儲單元陣列200中，作為可變電阻元件的Rll Rln、R21 R2n、…、作為單元選擇用的晶體管的Qll Qln、Q21 Q2n、…分別在列方向(圖中橫向)和行方向(圖中縱向)矩陣狀地排列。在各個(gè)存儲單元中， 可變電阻元件的一端和晶體管的一端連接，此外，在同一列上排列的存儲單元的可變電阻元件的另一端分別與在列方向上延伸的位線BL1、BL2、…連接，在同一行上排列的存儲單元的晶體管的另一端與所有存儲單元共用的共用線CML連接，在同一行上排列的存儲單元的晶體管的柵極端子上分別連接有在行方向上延伸的字線WLl WLn。從外部提供供給改寫電壓的電源線Vl以及V2，分別經(jīng)由改寫電壓施加電路201的晶體管向位線BL1、BL2、…施加電源線Vl的電壓、向共用線CML施加電源線V2的電壓。此夕卜，經(jīng)由初始化電路202的晶體管，位線BL1、BL2、…和共用線CML被短路，從共用線側(cè)向位線施加電壓，由此，由于位線以及與該位線連接的可變電阻元件間的布線的寄生電容的影響，能夠?qū)Τ蔀橐郧暗母膶憚幼麟妷籂顟B(tài)的位線電壓進(jìn)行初始化。在圖13中示出圖12的可變電阻元件Rll的改寫時(shí)的時(shí)序圖。下面，將使可變電阻元件的電阻狀態(tài)進(jìn)行低電阻化而使存儲單元中流過的電流變大的動作稱為設(shè)置(寫入)， 將使可變電阻元件的電阻狀態(tài)進(jìn)行高電阻化而使存儲單元中流過的電流變小的動作稱為復(fù)位(擦除)。對于設(shè)置、復(fù)位的定義來說，當(dāng)然也可以相反。此外，將該設(shè)置、復(fù)位合起來稱為改寫。在時(shí)刻tl，在設(shè)置時(shí)使字線WLl上升為電壓Vwls (代表值4V)、在復(fù)位時(shí)使字線 WLl上升為電壓Vwlk (代表值6V)，之后，在時(shí)刻t2，使Φ 1、Φ 2、Φ 5上升，進(jìn)行初始化動作。 艮口，經(jīng)由改寫電壓施加電路201的晶體管向所選擇的位線BLl施加電源線Vl的電壓、此外向共用線CML施加電源線V2的電壓，并且，經(jīng)由初始化電路202的晶體管向非選擇的位線 BL2、…施加與共用線CML相同的電壓，將非選擇位線的電壓進(jìn)行初始化。此時(shí)，電源線Vl以及V2的電壓為相同的初始化電壓Vpke (代表值1. 5V)，其結(jié)果是，共用線CML和所有位線 BL1、BL2、…被預(yù)充電為相同的電壓VPKE。之后，在時(shí)刻t5 t6，向電源線Vl以及V2施加改寫電壓脈沖。即，在設(shè)置時(shí)，使電源線Vl變?yōu)殡妷篤set (代表值3V)、使電源線V2變?yōu)镚ND，經(jīng)由Rll、Ql 1，使電流從所選擇的位線BLl流向共用線CML。另一方面，在復(fù)位時(shí)，使電源線Vl變?yōu)镚ND、使電源線V2變?yōu)殡妷篤kst (代表值3V)，經(jīng)由Q11、R11，使電流從共用線CML流向所選擇的位線BL1。在圖12所示的陣列結(jié)構(gòu)中，能夠抑制在非選擇的存儲單元中流過的漏電流以及寄生電流，但是，不能夠抑制如下的所謂改寫干擾反復(fù)對所選擇的存儲單元進(jìn)行改寫從而相鄰的非選擇的存儲單元被施加電壓，相鄰的存儲單元的信息被改寫。該改寫干擾根據(jù)其發(fā)生原因可分為3類。以下，參照圖12的陣列結(jié)構(gòu)圖以及圖13的改寫時(shí)的時(shí)序圖對3種改寫干擾進(jìn)行說明。首先，第一種改寫干擾是“選擇位線干擾”，這是在時(shí)刻t5，向電源線Vl施加改寫電壓脈沖，選擇位線BLl的電壓變化時(shí)，在與選擇位線BLl連接的非選擇的可變電阻元件 R12 Rln上產(chǎn)生的。例如，若以R12進(jìn)行觀察，則在該可變電阻元件R12和單元晶體管Q12 的連接點(diǎn)節(jié)點(diǎn)#A，雖小卻存在寄生電容。由于與非選擇字線WL2連接的晶體管Q12截止，因此節(jié)點(diǎn)#A經(jīng)由可變電阻元件R12僅與選擇位線BLl連接。因此，若選擇位線BLl的電壓變動，則該變動具有由可變電阻元件R12的電阻值R (RRAM高電阻狀態(tài)的代表值1ΜΩ )和節(jié)點(diǎn)#A的寄生電容C (代表值IOfF)決定的時(shí)間常數(shù)RC (代表值IOns)的延遲，并傳到節(jié)點(diǎn) #A。因此，在可變電阻元件R12的兩端產(chǎn)生了相當(dāng)于電壓變動的延遲的電位差。其次，第二種改寫干擾是“非選擇位線干擾”，在與非選擇的位線BL2、…連接的可變電阻元件R22 R2n上產(chǎn)生。這是如下產(chǎn)生的在時(shí)刻t5，向電源線V2施加改寫電壓脈沖，共用線CML的電壓變化時(shí)，由于Φ 5保持上升，因此非選擇位線BL2、…也變?yōu)榕c共用線 CML相同的電壓。例如，以R22觀察時(shí)，在該可變電阻元件R22和晶體管Q22的連接點(diǎn)節(jié)點(diǎn) #Β,雖小卻存在寄生電容C。由于與非選擇字線WL2連接的晶體管Q22截止，因此節(jié)點(diǎn)#Β經(jīng)由可變電阻元件R22僅與非選擇位線BL2連接。因此，若非選擇位線BL2的電壓變動，則該變動具有由可變電阻元件R22的電阻值R (RRAM高電阻狀態(tài)的代表值1ΜΩ )和節(jié)點(diǎn)B的寄生電容C (代表值IOfF)決定的時(shí)間常數(shù)RC (代表值IOns)的延遲，并傳到節(jié)點(diǎn)#Β。因此， 在可變電阻元件R22的兩端產(chǎn)生了相當(dāng)于電壓變動的延遲的電位差。在圖14中將由于所述選擇位線干擾或非選擇位線干擾而產(chǎn)生的施加到可變電阻元件R12或R22的兩端的電壓變動的絕對值示出為位線噪聲203。這是向選擇位線BLl或非選擇位線BL2施加了上升2ns、+2V、50ns的改寫電壓脈沖的情況下的模擬的結(jié)果，但是， 可知峰值電壓1. 8V、半高寬IOns的脈沖也施加到非選擇的存儲單元。若與施加于選擇單元的改寫脈沖寬度的約50ns相比較，則這是非常大的干擾。那么，為了防止作為第二種改寫干擾的“非選擇位線干擾”，優(yōu)選使經(jīng)由了共用線的非選擇位線的電壓變動盡量變緩。但是，由于布線間的信號傳送的延遲，非選擇位線 BL2、…和共用線CML的電壓變化上產(chǎn)生差異，其結(jié)果是，該電位差施加到沿著選擇字線WLl 在行方向上排列的可變電阻元件R21、…。這是因?yàn)?，在這些可變電阻元件中，與選擇字線 WLl連接的單元晶體管Q21、…導(dǎo)通。例如，經(jīng)由共用線的非選擇位線BL2的電壓變動具有由可變電阻元件R21的電阻值R (RRAM高電阻狀態(tài)的代表值IMΩ )和布線間的寄生電容C
5(代表值IpF)決定的時(shí)間常數(shù)RC (代表值lys)的延遲，并傳到節(jié)點(diǎn)#C。其結(jié)果是，在可變電阻元件R21的兩端產(chǎn)生了相當(dāng)于非選擇位線BL2和共用線CML的電壓變動的延遲的電位差。這是第三種改寫干擾，以下稱為“共用線干擾”。將在非選擇位線的電壓變動非常慢的情況下的可變電阻元件R21的兩端所施加的電壓變動的絕對值表示為圖14中的共用線噪聲204。這是在共用線上施加上升2nS、+2V、50nS的改寫電壓脈沖的情況下的模擬的結(jié)果，但是，在非選擇存儲單元上長時(shí)間施加改寫電壓。由之前的說明可知，該“共用線干擾” 和“非選擇位線干擾”相互關(guān)聯(lián)，若抑制一方，則助長另一方，因此，抑制了這二者的適當(dāng)?shù)脑O(shè)計(jì)非常困難。作為用于回避所述干擾的對策，在日本特開2004-185755號公報(bào)中示出了將各個(gè)存儲單元的晶體管與位線連接、將各個(gè)存儲單元的可變電阻元件與共用線(源極線)連接并從位線側(cè)施加改寫電壓脈沖的方法，在該方法中，即使能夠回避從位線側(cè)施加改寫電壓脈沖時(shí)的干擾，也不能夠回避從共用線側(cè)施加改寫電壓脈沖時(shí)的干擾。特別是，在將具有雙極特性的可變電阻元件使用于信息的存儲的情況下，施加極性不同的電壓脈沖，進(jìn)行設(shè)置動作以及復(fù)位動作，所以，產(chǎn)生也從共用線側(cè)施加改寫電壓脈沖的需要，但是，在該情況下，不能夠完全回避改寫干擾。為了完全回避所述干擾，如日本特開2004-185755號公報(bào)的圖4所示，設(shè)置2個(gè)選擇各個(gè)存儲單元的單元晶體管并且分別與存儲單元的可變電阻元件的兩端連接即可，但是，若如此，則每1個(gè)單元的元件數(shù)需要為3個(gè)，單元陣列面積增大。但是，對于將可變電阻元件使用于信息的存儲的半導(dǎo)體存儲裝置來說，期待被用作在數(shù)碼相機(jī)的攝影圖像的存儲中使用的非易失性存儲器或者在便攜電話等電子設(shè)備中所使用的非易失性存儲器。但是，在用作數(shù)碼相機(jī)的非易失性存儲器的情況下，為了降低位單價(jià)，需要削減芯片面積。并且，對于保存在非易失性存儲器中的圖像來說，若在一個(gè)像素中有錯(cuò)誤，則會導(dǎo)致圖像質(zhì)量下降，所以，必需提高與保存相伴的數(shù)據(jù)的可靠性。并且，也需要提高經(jīng)過長期保存時(shí)的數(shù)據(jù)的可靠性。此外，即便在作為在其他電子設(shè)備例如便攜電話中所使用的非易失性存儲器來使用的情況下，圖像數(shù)據(jù)保存時(shí)將通信協(xié)議一起記錄，因此也需要高度的可靠性。S卩，對于所述的半導(dǎo)體存儲裝置來說，期望作為改寫的可靠性較高的非易失性存儲器的實(shí)用化，但是，僅采用以往的存儲單元陣列結(jié)構(gòu)，在不使單元陣列面積增加的情況下不能抑制改寫干擾，因此，不能夠?qū)崿F(xiàn)避免單元陣列面積的增加并且可靠性高的非易失性存儲器
發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種可靠性高的半導(dǎo)體存儲裝置，在不增加每1個(gè)單元的元件數(shù)的情況下，在由一個(gè)存儲元件和一個(gè)單元晶體管構(gòu)成的ITlR型的存儲單元陣列中，能夠防止改寫干擾。為了達(dá)到上述目的，本發(fā)明提供一種半導(dǎo)體存儲裝置，第一特征在于，具有存儲單元陣列，分別將多個(gè)存儲單元在行方向以及列方向上配置為矩陣狀而成，所述存儲單元具有存儲元件和單元晶體管，該存儲元件具有兩個(gè)輸入輸出端子并且根據(jù)該兩端子間的電特性的不同而存儲信息，對該兩端子間施加改寫電壓，從而進(jìn)行所存儲的信息的改寫，該單元晶體管具有兩個(gè)輸入輸出端子和一個(gè)控制端子，將所述存儲元件的所述輸入輸出端子的一端與所述單元晶體管的所述輸入輸出端子的一端連接；字線，分別將在同一行上排列的所述存儲單元的所述單元晶體管的所述控制端子彼此連接并且在行方向上延伸；第一位線，將在同一列上排列的所述存儲單元的所述單元晶體管的所述輸入輸出端子的不與所述存儲元件連接的另一端彼此分別連接并且在列方向上延伸；第二位線，將所述存儲單元的所述存儲元件的所述輸入輸出端子的不與所述單元晶體管連接的另一端彼此連接并且在列方向上延伸；字線電壓施加電路，向與作為改寫對象而被選擇的所述存儲單元連接的字線施加電壓；第一電壓施加電路，向與所述被選擇的存儲單元連接的所述第一位線施加所述改寫電壓；以及第二電壓施加電路，在施加所述改寫電壓之前，向與所述被選擇的存儲單元連接的所述第一位線和所述第二位線這二者預(yù)先施加相同的預(yù)充電電壓，并且，在向與所述被選擇的存儲單元連接的所述第一位線施加所述改寫電壓的期間，向與所述被選擇的存儲單元連接的所述第二位線施加所述預(yù)充電電壓，所述單元晶體管是如下的縱型的場效應(yīng)晶體管將所述輸入輸出端子的一端、溝道區(qū)域以及所述輸入輸出端子的另一端在與行方向以及列方向垂直的第三方向上排列，在所述各存儲單元中，所述存儲元件和所述單元晶體管在所述第三方向上排列，所述字線、所述第一位線以及所述第二位線分別在所述第三方向上分離地形成。根據(jù)所述第一特征的半導(dǎo)體存儲裝置，在被選擇的存儲單元的改寫動作時(shí)，利用第一電壓施加電路，從連接有存儲單元的單元晶體管的第一位線側(cè)施加改寫用的電壓脈沖。此時(shí)，預(yù)先向與被選擇的存儲單元的存儲元件連接的第二位線施加恒定的預(yù)充電電壓， 在改寫動作中維持該預(yù)充電電壓的施加，所以，針對沿著第二位線的非選擇的存儲單元的改寫干擾被抑制。并且，做成第一位線和第二位線平行地延伸的結(jié)構(gòu)，被施加改寫電壓的第一位線與字線正交，由此，針對經(jīng)由被選擇的字線的非選擇的存儲單元的改寫干擾被抑制。并且，以縱型的晶體管構(gòu)成選擇晶體管，從而能夠抑制由于使第一位線和第二位線平行地延伸所導(dǎo)致的單元陣列面積的增大。并且，本發(fā)明的半導(dǎo)體存儲裝置除了上述第一特征之外，其第二特征在于，所述第一位線包括擴(kuò)散層而形成。并且，本發(fā)明的半導(dǎo)體存儲裝置除了上述第一或第二特征之外，其第三特征在于， 所述單元晶體管是如下的環(huán)繞柵極型的晶體管，具有源極區(qū)域、漏極區(qū)域、管狀的所述溝道區(qū)域；管狀的柵極絕緣膜，覆蓋所述溝道區(qū)域的外周側(cè)壁面；以及柵電極，覆蓋所述柵極絕緣膜的外周側(cè)壁面，在所述溝道區(qū)域的底面以及上表面，所述源極區(qū)域以及所述漏極區(qū)域分別與所述溝道區(qū)域連接。并且，本發(fā)明的半導(dǎo)體存儲裝置除了上述第一至第三的任意一種特征之外，其第四特征在于，所述單元晶體管在其底面與所述第一位線連接并且在其上表面與所述存儲元件的所述輸入輸出端子的一端連接，所述存儲元件的所述輸入輸出端子的另一端與所述第二位線連接。并且，本發(fā)明的半導(dǎo)體存儲裝置除了上述第一至第四的任意一種特征之外，其第五特征在于，所述第二電壓施加電路具有被施加所述預(yù)充電電壓的預(yù)充電電源線，所述預(yù)充電電源線與各個(gè)所述第二位線直接連接，經(jīng)由按每個(gè)所述第一位線所設(shè)置的第一晶體管與各個(gè)所述第一位線連接。
根據(jù)所述第五特征的半導(dǎo)體存儲裝置，第二位線與預(yù)充電電源線直接連接，向第二位線施加恒定的預(yù)充電電壓，由此，能夠抑制改寫干擾。此外，具有將第一位線和預(yù)充電電源線連接的晶體管，由此，僅在預(yù)充電期間使第一位線為與第二位線相同的電壓，能夠不產(chǎn)生針對非選擇的第二位線或者經(jīng)由被選擇的字線的非選擇的存儲單元的干擾。并且，本發(fā)明的半導(dǎo)體存儲裝置除了上述第一至第五的任意一種特征之外，其第六特征在于，所述第一電壓施加電路具有被施加所述改寫電壓的改寫電源線，所述改寫電源線經(jīng)由按每個(gè)所述第一位線所設(shè)置的第二晶體管與各個(gè)所述第一位線連接。根據(jù)所述第六特征的半導(dǎo)體存儲裝置，從連接有存儲單元的單元晶體管的第一位線側(cè)施加改寫用的電壓脈沖，因此針對沿第二位線的非選擇的存儲單元的改寫干擾被抑制。并且，本發(fā)明的半導(dǎo)體存儲裝置除了上述第一至第五的任意一種特征之外，其第七特征在于，所述第一電壓施加電路具有分別被施加了施加電壓與所述預(yù)充電電壓不同的所述改寫電壓的第一改寫電源線以及第二改寫電源線，所述第一改寫電源線經(jīng)由按每個(gè)所述第一位線所設(shè)置的第三晶體管與各個(gè)所述第一位線連接，所述第二改寫電源線經(jīng)由按每個(gè)所述第一位線所設(shè)置的第四晶體管與各個(gè)所述第一位線連接。根據(jù)所述第七特征的半導(dǎo)體存儲裝置，選擇來自第一改寫電源線的改寫電壓和來自第二改寫電源線的改寫電壓中的任意一個(gè)向第一位線施加，由此，能夠利用第三以及第四晶體管切換被施加到該第一位線上的電壓，所以，關(guān)于被同一字線選擇的多個(gè)存儲單元的每一個(gè)，同時(shí)施加兩個(gè)不同的改寫電壓的任意一個(gè)，能夠進(jìn)行與該存儲單元的存儲狀態(tài)相對應(yīng)的改寫動作。并且，本發(fā)明的半導(dǎo)體存儲裝置除了上述第一至第七的任意一種特征之外，其第八特征在于，所述存儲元件是如下的可變電阻元件由所述存儲元件的所述兩個(gè)輸入輸出端子間的電阻特性表示的電阻狀態(tài)根據(jù)所述改寫電壓的施加而變化。關(guān)于所述本發(fā)明的第一至第七特征的任意一種半導(dǎo)體存儲裝置中所利用的存儲元件，能夠利用于在MRAM中所使用的磁隧道接合元件、相變化存儲器(PCRAM)、0UM(0VoniC Unified Memory)、或者在RRAM中所使用的可變電阻元件等的根據(jù)電特性的不同來存儲信息并且通過施加電壓來進(jìn)行所存儲的信息的改寫的存儲元件，優(yōu)選在RRAM中所使用的可變電阻元件中特別有用。該可變電阻元件與利用通過施加電壓而產(chǎn)生的磁場或者焦耳熱進(jìn)行信息的改寫的其他存儲元件不同，通過施加改寫電壓直接使電阻變化來進(jìn)行改寫，所以， 需要可靠地回避改寫干擾，而通過利用本發(fā)明的半導(dǎo)體存儲裝置的結(jié)構(gòu)，能夠?qū)崿F(xiàn)回避了改寫干擾的可靠性高的半導(dǎo)體存儲裝置。因此，根據(jù)本發(fā)明，將僅具有兩個(gè)能夠施加電壓的端子的存儲元件應(yīng)用于存儲單元，其結(jié)果是，在非選擇的存儲單元中容易產(chǎn)生改寫干擾的半導(dǎo)體存儲裝置中，通過使用本發(fā)明的結(jié)構(gòu)，由此，能夠抑制與數(shù)據(jù)保持的可靠性相關(guān)的該干擾，并且，每個(gè)單位存儲單元能夠以一個(gè)存儲單元和一個(gè)單元晶體管構(gòu)成，所以，能夠提供低成本且可靠性高的半導(dǎo)體存儲裝置。


圖1是本發(fā)明的半導(dǎo)體存儲裝置的電路結(jié)構(gòu)圖。圖2是本發(fā)明的半導(dǎo)體存儲裝置的改寫時(shí)的時(shí)序圖。圖3是表示本發(fā)明的半導(dǎo)體存儲裝置的電路結(jié)構(gòu)的其他例的圖。圖4是表示本發(fā)明的半導(dǎo)體存儲裝置的存儲單元的剖面結(jié)構(gòu)的圖。圖5是本發(fā)明的半導(dǎo)體存儲裝置的存儲單元陣列的布局圖。圖6是本發(fā)明的半導(dǎo)體存儲裝置的存儲單元陣列的布局圖。圖7是本發(fā)明的半導(dǎo)體存儲裝置的存儲單元陣列的布局圖。圖8是表示本發(fā)明的半導(dǎo)體存儲裝置的存儲單元陣列的剖面結(jié)構(gòu)的圖。圖9是以往的半導(dǎo)體存儲裝置的存儲單元陣列的布局圖。圖10是本發(fā)明的其他實(shí)施方式的半導(dǎo)體存儲裝置的電路結(jié)構(gòu)圖。圖11是本發(fā)明的其他實(shí)施方式的半導(dǎo)體存儲裝置的改寫時(shí)的時(shí)序圖。圖12是以往的半導(dǎo)體存儲裝置的電路結(jié)構(gòu)圖。圖13是以往的半導(dǎo)體存儲裝置的改寫時(shí)的時(shí)序圖。圖14是表示以往的半導(dǎo)體存儲裝置中的改寫干擾的模擬例的圖。
具體實(shí)施例方式實(shí)施方式1
在圖1中示出本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體存儲裝置(以下稱為“本發(fā)明裝置1”)的電路結(jié)構(gòu)圖。本發(fā)明裝置1具有存儲單元陣列100、第一電壓施加電路101以及第二電壓施加電路102，在存儲單元陣列100中，作為可變電阻元件的Rll Rln、R21 R2n、…、此外作為存儲單元選擇用的晶體管的Qll Qln、Q21 Q2n、…分別在行方向(圖的縱向)和列方向(圖的橫向)上矩陣狀排列而構(gòu)成。在各個(gè)存儲單元中，可變電阻元件的一端和晶體管的輸入輸出端子的一端連接，此外，在同一列上排列的存儲單元的晶體管輸入輸出端子中的不與可變電阻元件連接的另一端彼此分別與第一位線BL11、BL12、…連接，在同一列上排列的存儲單元的可變電阻元件的不與晶體管連接的另一端彼此分別與第二位線BL21、··· 連接。在同一行上排列的存儲單元的晶體管的控制端子彼此分別與字線WLl WLn連接。 在存儲單元陣列100內(nèi)的存儲單元的改寫、讀出動作時(shí)，選擇動作對象的存儲單元，分別向與所選擇的存儲單元連接的字線以及第一位線施加選擇字線電壓以及選擇第一位線電壓， 向與非選擇的存儲單元連接的第一位線分別施加非選擇第一位線電壓，向第二位線施加預(yù)充電電壓，能夠進(jìn)行所選擇的存儲單元的可變電阻元件中存儲的信息的改寫或讀出。第一電壓施加電路101經(jīng)由改寫電源線V2向與各個(gè)被選擇的存儲單元連接的第一位線供給用于對在被選擇的存儲單元的可變電阻元件中存儲的信息進(jìn)行改寫的改寫電壓。改寫電源線V2與各個(gè)第一位線分別經(jīng)由切換用的晶體管進(jìn)行連接，能夠利用切換信號 Φ21、Φ 22,…對施加改寫電壓的第一位線進(jìn)行選擇。第二電壓施加電路102經(jīng)由預(yù)充電電源線Vl向與被選擇的存儲單元連接的第一位線以及第二位線供給預(yù)充電電壓。預(yù)充電電源線Vl和各個(gè)第一位線分別經(jīng)由切換用的晶體管進(jìn)行連接，能夠利用切換信號Φ 11、Φ 12、…對施加預(yù)充電電壓的第一位線進(jìn)行選擇。另一方面，預(yù)充電電源線Vl與各個(gè)第二位線直接連接，向所有的第二位線施加預(yù)充電電壓。對于該預(yù)充電電壓來說，在經(jīng)由第一電壓施加電路101的改寫電源線V2以及第一位線施加改寫電壓之前，經(jīng)由預(yù)充電電源線Vl以及切換用的晶體管預(yù)先向與被選擇或者非選擇的存儲單元連接的第一位線施加。由此，對于與被選擇的存儲單元所連接的第二位線連接的所有的非選擇的存儲單元，與選擇了該存儲單元的字線連接或者與非選擇的字線連接無關(guān)地，能夠預(yù)先使該存儲單元的可變電阻元件和晶體管的兩端為相同電位。此外，雖然未圖示，但是，字線電壓施加電路在與被選擇的存儲單元連接的字線上，向各個(gè)被選擇的字線WL1、WL2、…、WLn供給選擇字線電壓。字線電壓施加電路和各個(gè)字線分別經(jīng)由切換用的晶體管(未圖示)進(jìn)行連接，能夠利用切換信號對施加選擇字線電壓的字線進(jìn)行選擇。在圖2中示出本發(fā)明裝置1的改寫時(shí)的字線 WLru切換信號Φ 11、Φ 12、 Φ21、Φ22、預(yù)充電電源線Vl以及改寫電源線V2的電壓信號的時(shí)序圖。此外，圖2具體地將進(jìn)行圖1的可變電阻元件Rll的改寫時(shí)的時(shí)序圖作為例子示出。首先，使Φ 11、Φ 12、…、以及Φ 21、Φ 22上升，經(jīng)由第一電壓施加電路101和第
二電壓施加電路102的切換晶體管，從預(yù)充電電源線Vl以及改寫電源線V2向第一以及第二位線施加預(yù)充電電壓Vpke (代表值3V)，預(yù)先將所有的存儲單元預(yù)充電為VPKE。在時(shí)刻tl，在設(shè)置時(shí)使字線WLl上升為電壓VwJ代表值4V)，在復(fù)位時(shí)，使字線WLl 上升為電壓Vwui (代表值9V)，之后，在時(shí)刻t4，使Φ11、Φ22下降，結(jié)束預(yù)充電動作。接下來，在時(shí)刻t5 t6，向改寫電源線V2施加改寫電壓脈沖。即，在設(shè)置時(shí)，使改寫電源線V2 變化為電壓Vset (代表值0V)，經(jīng)由R11、Q11，從所選擇的第二位線BL21向所選擇的第一位線BLll流過電流。另一方面，在復(fù)位時(shí)，使改寫電源線V2變化為電壓Vkst (代表值6V)，經(jīng)由Qll、R11，從所選擇的第一位線BLll向所選擇的第二位線BL21流過電流。以上，在圖2所示的本發(fā)明裝置1的改寫方式中，以往難以避免的三種改寫干擾能夠全部防止，以下對此進(jìn)行說明。首先，作為第一種改寫干擾的“選擇位線干擾”，在本發(fā)明裝置1中，與以往的位線相當(dāng)?shù)氖堑诙痪€BL21…，對于該干擾來說，在本發(fā)明的結(jié)構(gòu)中，在第二位線BL21的電壓發(fā)生變動的情況下，對于在列方向上排列的存儲單元R12 Rlru以及R21 R2n產(chǎn)生。然而，第二位線BL21與第二電壓施加電路102的預(yù)充電電源線Vl直接連接，如根據(jù)圖2的改寫定時(shí)可知的那樣，對于該預(yù)充電電源線Vl的電壓來說，在寫入動作中始終供給恒定的電壓Vpke，所以，第二位線BL21的電壓不變動。因此，不產(chǎn)生“選擇位線干擾”。其次，關(guān)于作為第二種改寫干擾的“非選擇位線干擾”，在本發(fā)明裝置1中，不區(qū)別第二位線被選擇或者非選擇而與預(yù)充電電源線Vl連接，在寫入動作中始終施加恒定的電壓Vpke，所以，第二位線的電壓不變動。因此，與“選擇位線干擾”相同地，也不產(chǎn)生“非選擇位線干擾”。進(jìn)而，作為第三種改寫干擾的“共用線干擾”，在本發(fā)明裝置1中，與以往的共用線相當(dāng)?shù)氖堑谝晃痪€BL11、BL21、…，這些不是象以往電路的共用線那樣在所有存儲單元中共用的布線，經(jīng)由第一電壓施加電路101的晶體管分別與改寫電源線V2連接。并且，根據(jù)圖2的改寫定時(shí)可知，在寫入電壓脈沖施加前使Φ22下降，所以，不對非選擇的第一位線 BL12、…施加改寫電源線V2的電壓脈沖，經(jīng)由第二電壓施加電路102的晶體管施加恒定的預(yù)充電電壓VPKE，因此不發(fā)生電壓的變動。因此，即使在沿著選擇字線WLl在行方向上排列的非選擇存儲單元R21、…上，也不產(chǎn) 生相當(dāng)于“共用線干擾”的干擾。因此，對于本發(fā)明裝置1來說，在以往的具有一個(gè)可變電阻元件和一個(gè)晶體管的 ITlR型的存儲單元陣列中，能夠回避上述的改寫干擾并且能夠進(jìn)行改寫動作。以上，對選擇本發(fā)明裝置1的一個(gè)存儲單元的可變電阻元件進(jìn)行改寫時(shí)的改寫動作進(jìn)行了說明，但是，選擇與同一字線連接的多個(gè)存儲單元的可變電阻元件，能夠同時(shí)統(tǒng)一進(jìn)行設(shè)置或復(fù)位動作，并且，在該情況下也不產(chǎn)生上述的改寫干擾是明確的。此外，本發(fā)明裝置1的結(jié)構(gòu)如下具有存儲單元陣列100，在該存儲單元陣列100 中，將在列方向上排列的可變電阻元件Rll Rln以及R21 R2n與共用的第二位線BL21 連接，由此，在行方向上相鄰的每兩個(gè)存儲單元列共有1條第二位線。但是，如圖3所示，也可以為如下結(jié)構(gòu)具有存儲單元陣列100b，在該存儲單元陣列IOOb中，按每一個(gè)存儲單元列具有在列方向上延伸的1條第二位線。改寫的定時(shí)或動作、針對改寫干擾的效果等與圖 1以及圖2相同。存儲單元選擇用的晶體管Qll Qln、Q21 Q2n分別由縱型晶體管構(gòu)成。在圖4 中示出作為具有縱型晶體管的存儲單元的一例的結(jié)構(gòu)剖面圖。圖4是從行方向(字線的延伸方向)觀察本發(fā)明裝置1的各存儲單元的剖面圖。以下，以圖1的左上方的由字線WLl和第一位線BLll確定的存儲單元的情況為例，對該存儲單元進(jìn)行說明。在硅襯底10上形成有在列方向(圖4的橫向)延伸的第一位線BL11，在第一位線BLll上形成有貫通層間絕緣膜12以及由多結(jié)晶硅構(gòu)成的柵極電極14并達(dá)到第一位線 BLll的深度的管15。第一位線BLll例如是雜質(zhì)硅層，由高濃度地?fù)诫s有η型雜質(zhì)的擴(kuò)散層形成。管15的側(cè)壁面被柵極絕緣膜16覆蓋，在管15內(nèi)部進(jìn)一步以管狀形成有晶體管的溝道區(qū)域17和漏極區(qū)域18。該溝道區(qū)域17以及漏極區(qū)域18是例如利用外延生長而在管 15內(nèi)所露出的第一位線BLll上形成的ρ型的硅層以及η型的硅層。對于管狀的溝道區(qū)域 17的外周側(cè)壁面來說，隔著柵極絕緣膜16被柵極電極14覆蓋，在管底面與溝道區(qū)域17連接的第一位線起到η型的源極區(qū)域23的功能，由此，溝道區(qū)域17在其底面與源極區(qū)域23 連接，在其表面上與漏極區(qū)域18連接，并且在其側(cè)面隔著柵極絕緣膜16與柵極電極14連接，構(gòu)成環(huán)繞柵極型的晶體管。另一方面，柵極電極14在行方向上延伸，構(gòu)成字線WL1。在漏極區(qū)域18上，填充管15而形成可變電阻元件的下部電極20，使用同一掩模圖形在下部電極20上形成在列方向上延伸的可變電阻體21以及可變電阻元件的上部電極 22。上部電極22構(gòu)成在列方向上延伸的第二位線BL21。在圖5中示出本發(fā)明裝置1的存儲單元陣列的布局圖。形成有縱型晶體管的管的寬度優(yōu)選為F。在此處，F(xiàn)是制造工藝中的最小加工尺寸。此外，管的上表面以及底面的形狀不限于圓形，也能夠形成為多角形的形狀。字線以及第一位線的線寬度為2F，間隔為1F。 在該布局中，X方向(列方向)的寬度為3F、Y方向(行方向)的寬度為3F，所以，每一個(gè)存儲單元的占有面積為3FX3F=9F2。并且，能夠省略第一位線與管的接觸用的工藝上的設(shè)計(jì)容限而以IF形成第一位線的線寬度。圖6中示出此時(shí)的本發(fā)明裝置1的存儲單元陣列的布局。在該布局中，X方向(列方向)的寬度為3F、Y方向(行方向)的寬度為2F，所以，每一個(gè)存儲單元的占有面積為 3FX2F=6F2。
另一方面，在圖7中示出使用以往的MOS晶體管構(gòu)成本發(fā)明裝置1時(shí)的存儲單元陣列的布局。此外，在圖8中示出從行方向(字線的延伸方向)觀察各存儲單元時(shí)的圖7的 A-A'面的結(jié)構(gòu)剖面圖。此外，在圖9中示出使用以往的MOS晶體管的位線與共用線正交的以往的存儲單元陣列的布局。在使用以往的MOS晶體管的本發(fā)明裝置1的存儲單元陣列中， 如圖8所示，在襯底10上的被元件隔離區(qū)域30劃分的活性區(qū)域31內(nèi)，使柵極電極14彼此與在行方向(與紙面垂直的方向)上延伸的字線WLl (WL2)連接，形成作為選擇晶體管的 MOS晶體管。晶體管的源極區(qū)域23經(jīng)由導(dǎo)通孔32而與在列方向(圖8的橫向)上延伸的第一位線BLll連接，晶體管的漏極區(qū)域18經(jīng)由導(dǎo)通孔33、島狀的金屬布線層34以及導(dǎo)通孔 35連接到由下部電極20、可變電阻體21以及上部電極22構(gòu)成的可變電阻元件。可變電阻元件經(jīng)由導(dǎo)通孔36與在列方向(圖8的橫向)上延伸的第二位線BL21連接。在使用上述MOS晶體管的存儲單元陣列中，由于是第一位線與第二位線平行延伸的結(jié)構(gòu)，所以，需要將第一位線與第二位線以一方回避另一方的方式分別形成在不同的布線層上。因此，存儲單元陣列的占有面積增大了該回避所需要的區(qū)域的部分。如圖7所示， X方向(列方向)的寬度為4. 5F、Y方向(行方向)的寬度為5F，所以，每一個(gè)存儲單元的占有面積為4. 5FX5F=22. 5F2。與此相對，在圖9所示的位線與共用線正交的以往的存儲單元陣列中，X方向(列方向)的寬度為4. 5F、Y方向(行方向)的寬度為3F，所以，每一個(gè)存儲單元的占有面積為4. 5FX3F=13. 5F2。但是，在本發(fā)明中使用縱型晶體管，由此，與位線和共用線正交的以往的存儲單元陣列相比，能夠使每一個(gè)存儲單元的占有面積縮小。即，能夠采用干擾被抑制的上述的電路結(jié)構(gòu)，并且與現(xiàn)有技術(shù)相比，能夠進(jìn)一步縮小單元陣列面積。此外，上述實(shí)施方式中，在圖5中示出了每一個(gè)存儲單元的占有面積為9F2的結(jié)構(gòu)，在圖6中示出了每一個(gè)存儲單元的占有面積為6F2的結(jié)構(gòu)，但是，這并不將存儲單元尺寸限制為該大小。省略字線和管的接觸用的工藝上的設(shè)計(jì)容限，以IF形成字線的線寬度， 由此，也能夠制作每一個(gè)存儲單元的占有面積為4 F2的存儲單元陣列。以上，利用本發(fā)明裝置1，能夠?qū)崿F(xiàn)一種改寫干擾被抑制、數(shù)據(jù)保持的可靠性高并且存儲單元陣列面積縮小的半導(dǎo)體存儲裝置。例如，將上述本發(fā)明裝置1用于在例如便攜電話機(jī)、數(shù)碼相機(jī)、數(shù)碼錄音機(jī)、DVD裝置、液晶顯示裝置的色調(diào)調(diào)整電路、音樂錄音再生設(shè)備、影像裝置、音頻設(shè)備、復(fù)印裝置等電子設(shè)備中內(nèi)置的非易失性存儲器，由此，能夠提供可使芯片小型化并且可靠性高的電子設(shè)備。更具體地說，將本發(fā)明裝置1搭載在便攜電話機(jī)上，除了圖像數(shù)據(jù)之外，還用于通信協(xié)議的存儲，由此，能夠使便攜電話的質(zhì)量顯著提高。此外，上述的實(shí)施方式是本發(fā)明的優(yōu)選實(shí)施方式的一例。本發(fā)明的實(shí)施方式不限于此，在不脫離本發(fā)明的宗旨的范圍內(nèi)，能夠進(jìn)行各種變形實(shí)施。(其他實(shí)施方式)
以下，對其他實(shí)施方式進(jìn)行說明。( 1)在上述的實(shí)施方式中，第一電壓施加電路為如下結(jié)構(gòu)經(jīng)由改寫電源線V2，向與各個(gè)被選擇的存儲單元連接的第一位線供給用于對存儲在所選擇的存儲單元的可變電阻元件中的信息進(jìn)行改寫的改寫電壓，但是，也可以具有多個(gè)該改寫電源線。在圖10中示出本發(fā)明的另一實(shí)施方式的半導(dǎo)體存儲裝置(以下稱為“本發(fā)明裝置2”)的電路結(jié)構(gòu)圖。在本發(fā)明裝置2中，第一電壓施加電路103是如下結(jié)構(gòu)具有第一改寫電源線V3和第二改寫
12電源線V4這兩條改寫電源線，經(jīng)由第一改寫電源線V3或第二改寫電源線V4，向與各個(gè)被選擇的存儲單元連接的第一位線供給改寫電壓。關(guān)于存儲單元陣列100以及第二電壓施加電路102的結(jié)構(gòu)，由于分別是與圖1所示的本發(fā)明裝置1相同的結(jié)構(gòu)，因此省略說明。關(guān)于字線電壓施加電路(未圖示)的結(jié)構(gòu)，也與本發(fā)明裝置1相同，省略說明。第 一改寫電源線V3和各個(gè)第一位線分別經(jīng)由切換用的晶體管進(jìn)行連接，能夠利用切換信號Φ31、Φ 32,…對施加改寫電壓的第一位線進(jìn)行選擇。同樣，第二改寫電源線 V4和各個(gè)第一位線分別經(jīng)由切換用的晶體管進(jìn)行連接，能夠利用切換信號Φ41、Φ42,… 對施加改寫電壓的第一位線進(jìn)行選擇。在第一改寫電源線V3上施加的電壓與在第二改寫電源線V4上施加的電壓不同，由此，對于與不同的第一位線連接的多個(gè)可變電阻元件，能夠根據(jù)切換信號Φ 31、Φ 32、…以及Φ41、Φ42、…同時(shí)選擇并施加對第一改寫電源線V3 所施加的電壓或者對第二改寫電源線V4所施加的電壓的任意一個(gè)。在圖11中示出本發(fā)明裝置2的改寫時(shí)的字線WLl WLru切換信號Φ 11、Φ 12、···、 Φ31、Φ32、…、Φ41、Φ42、…、預(yù)充電電源線VI、第一改寫電源線V3以及第二改寫電源線V4的電壓信號的時(shí)序圖。與在設(shè)置動作時(shí)和復(fù)位動作時(shí)選擇字線電壓不同的第一實(shí)施方式不同，在設(shè)置動作時(shí)和復(fù)位動作時(shí)能夠使用相同的字線電壓Vp因此，對于與同一字線連接并且與不同的第一位線連接的多個(gè)可變電阻元件，能夠同時(shí)進(jìn)行各設(shè)置動作和復(fù)位動作。此處，以對Rll進(jìn)行設(shè)置、對R21進(jìn)行復(fù)位的情況為例進(jìn)行說明。首先，使Φ 11、Φ 12、…上升，將預(yù)充電電源線Vl的電壓Vpke (代表值3V)直接向第二位線施加，經(jīng)由第二電壓施加電路102的切換晶體管向第一位線施加。此外，使Φ31、 Φ 42上升并且使Φ 32、Φ 41下降，由此，經(jīng)由第一電壓施加電路103的晶體管，向第一位線 BLll施加來自第一改寫電源線V3的電壓VPKE，向第一位線BL12施加來自第二改寫電源線 V4的電壓Vpke，預(yù)先將所有的存儲單元預(yù)充電到VPKE。在時(shí)刻tl，使字線WLl上升到電壓VWl (代表值6V)之后，在時(shí)刻t4，使Φ 11、Φ 12 下降，結(jié)束預(yù)充電動作。此外，使與該第一位線連接的切換用的晶體管截止，使得不向與不是改寫對象的存儲單元連接的第一位線施加來自第一電壓施加電路103的改寫電壓脈沖。接下來，在時(shí)刻t5 t6，向第一改寫電源線V3以及第二改寫電源線V4施加脈沖電壓。即，使設(shè)置動作用的第一改寫電源線V3變化為電壓Vset (代表值0V)，經(jīng)由R11、Q11， 從所選擇的第二位線BL21向所選擇的第一位線BLll流過電流，進(jìn)行可變電阻元件Rll的設(shè)置動作。另一方面，使復(fù)位動作用的第二改寫電源線V4變化為電壓Vkst (代表值6V)，經(jīng)由Q21、R21，從所選擇的第一位線BL12向所選擇的第二位線BL21流過電流，進(jìn)行可變電阻元件R21的復(fù)位動作。在上述另一實(shí)施方式中，將預(yù)充電電壓設(shè)定為在第一改寫電源線V3上施加的改寫電壓和在所述第二改寫電源線V4上施加的改寫電壓的中間電壓，所以，在從第一改寫電源線V3供給改寫電壓的情況和從第二改寫電源線V4供給改寫電壓的情況下，能夠使將預(yù)充電電壓作為基準(zhǔn)電壓并向第一位線施加的改寫電壓的極性不同，在從第一改寫電源線供給該改寫電壓的情況和從第二改寫電源線供給該改寫電壓的情況下，能夠使在被選擇的存儲單元的可變電阻元件上施加的改寫電壓脈沖的極性反轉(zhuǎn)。進(jìn)而，根據(jù)與上述的實(shí)施方式1相同的理由，能夠全部防止以往難以回避的三種改寫干擾，此外，對于與同一字線連接并且與不同的第一位線連接的多個(gè)可變電阻元件，能夠同時(shí)進(jìn)行各設(shè)置動作和復(fù)位動作。并且，使用縱型晶體管，由此，能夠縮小存儲單元陣列 100的陣列占有面積。(2)在上述的實(shí)施方式1中，第二位線不經(jīng)由切換用的晶體管而直接與第二電壓施加電路的預(yù)充電電源線Vl連接，但是，在各個(gè)第二位線和預(yù)充電電源線之間具有切換用的晶體管并且經(jīng)由該晶體管將第二位線和預(yù)充電電源線連接也可以。在全部導(dǎo)通狀態(tài)下使用該晶體管，由此，與實(shí)施方式1相同地，能夠回避改寫干擾并進(jìn)行改寫動作。并且，做成能夠根據(jù)切換信號對施加預(yù)充電電壓的第二位線進(jìn)行選擇的結(jié)構(gòu)，由此，能夠?qū)M(jìn)行預(yù)充電動作的存儲單元進(jìn)行選擇。此時(shí)，在被選擇的存儲單元的改寫動作中，經(jīng)由切換用的晶體管僅對與該被選擇的存儲單元連接的第二位線以及與連接在該第二位線上的存儲單元所連接的第一位線施加預(yù)充電電壓即可，對于其他的不與被選擇的存儲單元的第二位線連接的非選擇的存儲單元，以不從該非選擇的存儲單元所連接的第一位線以及第二位線這二者施加來自預(yù)充電電源線Vl以及改寫電源線V2的電壓的方式，使這二者的切換用的晶體管截止。由此，僅選擇預(yù)充電動作所需要的存儲單元來施加預(yù)充電電壓，從而能夠削減供給預(yù)充電電壓的驅(qū)動電路的功耗。(3)在上述的實(shí)施方式1以及另一實(shí)施方式中，從改寫電源線V2、或者V3以及V4 供給改寫用的脈沖電壓，但是，向該改寫電源線供給恒定的改寫電壓，向與選擇位線連接的切換用的晶體管提供脈沖信號，從而向選擇位線供給改寫電壓脈沖也可以。具體地說，在圖 2所示的改寫定時(shí)圖中，始終向改寫電源線V2供給恒定電壓Vset或復(fù)位電壓Vkst，僅在時(shí)刻 t5 t6使Φ21上升，使切換用的晶體管導(dǎo)通，從而能夠向選擇位線BLll施加改寫電壓脈沖。本發(fā)明能夠利用于半導(dǎo)體存儲裝置，特別是能夠利用于便攜電話機(jī)或數(shù)碼相機(jī)等的要求高度的改寫可靠性的電子設(shè)備的非易失性存儲器。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，具有存儲單元陣列，分別將多個(gè)存儲單元在行方向以及列方向上配置為矩陣狀而成，所述存儲單元具有存儲元件和單元晶體管，該存儲元件具有兩個(gè)輸入輸出端子并且根據(jù)該兩端子間的電特性的不同而存儲信息，對該兩端子間施加改寫電壓，從而進(jìn)行所存儲的信息的改寫，該單元晶體管具有兩個(gè)輸入輸出端子和一個(gè)控制端子，將所述存儲元件的所述輸入輸出端子的一端與所述單元晶體管的所述輸入輸出端子的一端連接；字線，分別將在同一行上排列的所述存儲單元的所述單元晶體管的所述控制端子彼此連接并且在行方向上延伸；第一位線，分別將在同一列上排列的所述存儲單元的所述單元晶體管的所述輸入輸出端子的不與所述存儲元件連接的另一端彼此連接并且在列方向上延伸；第二位線，將所述存儲單元的所述存儲元件的所述輸入輸出端子的不與所述單元晶體管連接的另一端彼此連接并且在列方向上延伸；字線電壓施加電路，向與作為改寫對象而被選擇的所述存儲單元連接的字線施加電壓；第一電壓施加電路，向與所述被選擇的存儲單元連接的所述第一位線施加所述改寫電壓；以及第二電壓施加電路，在施加所述改寫電壓之前，預(yù)先向與所述被選擇的存儲單元連接的所述第一位線和所述第二位線這二者施加相同的預(yù)充電電壓，并且，在向與所述被選擇的存儲單元連接的所述第一位線施加所述改寫電壓的期間，向與所述被選擇的存儲單元連接的所述第二位線施加所述預(yù)充電電壓，所述單元晶體管是如下的縱型的場效應(yīng)晶體管將所述輸入輸出端子的一端、溝道區(qū)域以及所述輸入輸出端子的另一端在與行方向以及列方向垂直的第三方向上排列， 在所述各存儲單元中，所述存儲元件和所述單元晶體管在所述第三方向上排列， 所述字線、所述第一位線以及所述第二位線分別在所述第三方向上分離地形成。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于， 所述第一位線包括擴(kuò)散層而形成。
3.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于， 所述單元晶體管是如下的環(huán)繞柵極型的晶體管，具有 源極區(qū)域、漏極區(qū)域、管狀的所述溝道區(qū)域；管狀的柵極絕緣膜，覆蓋所述溝道區(qū)域的外周側(cè)壁面；以及柵極電極，覆蓋所述柵極絕緣膜的外周側(cè)壁面，在所述溝道區(qū)域的底面以及上表面，所述源極區(qū)域以及所述漏極區(qū)域分別與所述溝道區(qū)域連接。
4.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述單元晶體管在其底面與所述第一位線連接并且在其上表面與所述存儲元件的所述輸入輸出端子的一端連接，所述存儲元件的所述輸入輸出端子的另一端與所述第二位線連接。
5.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述第二電壓施加電路具有被施加所述預(yù)充電電壓的預(yù)充電電源線，所述預(yù)充電電源線與各個(gè)所述第二位線直接連接，經(jīng)由按每個(gè)所述第一位線所設(shè)置的第一晶體管與各個(gè)所述第一位線連接。
6.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述第一電壓施加電路具有被施加所述改寫電壓的改寫電源線，所述改寫電源線經(jīng)由按每個(gè)所述第一位線所設(shè)置的第二晶體管與各個(gè)所述第一位線連接。
7.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述第一電壓施加電路具有分別被施加了施加電壓與所述預(yù)充電電壓不同的所述改寫電壓的第一改寫電源線以及第二改寫電源線，所述第一改寫電源線經(jīng)由按每個(gè)所述第一位線所設(shè)置的第三晶體管與各個(gè)所述第一位線連接，所述第二改寫電源線經(jīng)由按每個(gè)所述第一位線所設(shè)置的第四晶體管與各個(gè)所述第一位線連接。
8.如權(quán)利要求1 7的任意一項(xiàng)所述的半導(dǎo)體存儲裝置，其特征在于，所述存儲元件是如下的可變電阻元件由所述存儲元件的所述兩個(gè)輸入輸出端子間的電阻特性表示的電阻狀態(tài)根據(jù)所述改寫電壓的施加而變化。
全文摘要
本發(fā)明提供不使單元陣列面積增大且可抑制寫入干擾的半導(dǎo)體存儲裝置。半導(dǎo)體存儲裝置具有存儲單元陣列(100)，將多個(gè)存儲單元排列成矩陣狀，該存儲單元將二端子型存儲元件R和選擇用晶體管Q串聯(lián)連接；第一電壓施加電路(101)，向第一位線施加改寫電壓脈沖；第二電壓施加電路(102)，向第一位線及第二位線施加預(yù)充電電壓，其中，在改寫存儲單元時(shí)，第二電壓施加電路(102)預(yù)先將存儲單元兩端預(yù)充電為相同電壓后，第一電壓施加電路(101)經(jīng)與選擇用的晶體管直接連接的第一位線施加改寫電壓脈沖，并且第二電壓施加電路(102)向與存儲元件直接連接的第二位線施加該預(yù)充電電壓。
文檔編號G11C11/56GK102332300SQ201110138379
公開日2012年1月25日 申請日期2011年5月26日 優(yōu)先權(quán)日2010年5月26日
發(fā)明者名倉滿, 太田佳似, 石原數(shù)也 申請人:夏普株式會社