專(zhuān)利名稱(chēng)：形成于soi襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種形成于絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器。
背景技術(shù)：
通常，SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)的存儲(chǔ)單元由兩個(gè)下拉晶體管(又稱(chēng)驅(qū)動(dòng)晶體管)、兩個(gè)上拉晶體管(又稱(chēng)負(fù)載晶體管)和兩個(gè)傳輸門(mén)晶體管(又稱(chēng)傳輸晶體管、存取晶體管、有源晶體管)組成。如圖1所示，一個(gè)傳統(tǒng)的SRAM存儲(chǔ)單元的電路在圖1中示出。存儲(chǔ)單元100中， 兩個(gè)上拉晶體管(PU-1, PU-2)110、115為PMOS晶體管，兩個(gè)下拉晶體管(PD-1, PD-2) 120、 125為NMOS晶體管，從而形成兩個(gè)交叉鎖存CMOS反相器的觸發(fā)器電路，使存儲(chǔ)單元100具有用于表示“0”和“1”的兩個(gè)穩(wěn)定狀態(tài)，兩個(gè)傳輸門(mén)晶體管(PG-1，PG-2)130、135為NMOS 晶體管，用于在讀和寫(xiě)操作期間控制對(duì)存儲(chǔ)單元100的存取。其中，上拉晶體管為拉向Vdd 或Vss的晶體管，存儲(chǔ)單元100通過(guò)兩個(gè)上拉晶體管(PU-1，PU-2)拉向Vdd而運(yùn)行。存儲(chǔ)單元100中，兩個(gè)上拉晶體管(PU-1，PU-2) 110,115的源極電連接到電源線 Vddl50。上拉晶體管(PU-I)IlO的漏極電連接到傳輸門(mén)晶體管(PG-I) 130的源極、下拉晶體管(PD-I) 120的源極以及上拉晶體管(PU-2) 115的柵極。類(lèi)似地，上拉晶體管(PU-2) 115 的漏極電連接到傳輸門(mén)晶體管(PG-2)135的源極、下拉晶體管(PD-2)125的源極以及上拉晶體管(PU-I)IlO的柵極。下拉晶體管(PD-1，PD-2) 120,125的漏極電連接到接地線Vss 155。另外，上拉晶體管(PU-I) 110和下拉晶體管(PD-I) 120的柵極和上拉晶體管(PU_2)115 和下拉晶體管(PD-2)125的柵極分別電連接。存儲(chǔ)單元100中，兩個(gè)傳輸門(mén)晶體管(PG-l，PG-2) 130,135的漏極分別電連接到讀端口位線(BL) 100和互補(bǔ)讀端口位線(BLB) 165。傳輸門(mén)晶體管(PG_1，PG_2) 130、135的柵極電連接到寫(xiě)端口字線(WL) 170。讀端口位線(BL)和互補(bǔ)讀端口位線(BLB) 160、165和寫(xiě)端口字線(WL) 170可以延伸到其他SRAM單元和/或其他元件，包括行和列鎖存器、解碼器以及選擇驅(qū)動(dòng)器、控制和邏輯電路、靈敏放大器、多路轉(zhuǎn)換器、緩沖器等等。請(qǐng)參看圖2，圖2為現(xiàn)有技術(shù)的SRAM單元的金屬布線方案示意圖。如圖2所示， 現(xiàn)有技術(shù)的SRAM單元包括第一金屬層、第二金屬層和第三金屬層。第一金屬層提供存儲(chǔ)單元中各個(gè)晶體管的互連；第二金屬層形成在第一金屬層之上，第二金屬層提供字線(WL) 連接，其與存儲(chǔ)單元的長(zhǎng)平行；第三金屬層形成在第二金屬層之上，第三金屬層提供位線 (BL)、互補(bǔ)位線(BLB)、接地線Vss和以及電源線Vdd連接，位線、互補(bǔ)位線以及電源線Vdd 同存儲(chǔ)單元的寬平行，接地線Vss同存儲(chǔ)單元的長(zhǎng)平行。然而，上述傳統(tǒng)存儲(chǔ)器芯片結(jié)構(gòu)的典型缺點(diǎn)為SRAM單元中的區(qū)域互連架構(gòu)，至少需要三個(gè)金屬層，例如上拉晶體管PU-I的漏極與下拉晶體管PD-I的漏極通過(guò)第一金屬層電性連接，位線、字線以及電源線從而必須使用第二或第三金屬層，從而導(dǎo)致高寄生電容，造成電阻電容延遲增加。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是提供一種形成于絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器，以解決現(xiàn)有技術(shù)的SRAM單元中所需要的位線金屬層較多的問(wèn)題。為解決上述技術(shù)問(wèn)題，本發(fā)明提供一種形成于SOI (絕緣體上硅)襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器，包括多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)單元，所述每個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)單元包括第一上拉晶體管和第二上拉晶體管、第一下拉晶體管和第二下拉晶體管、第一傳輸門(mén)晶體管和第二傳輸門(mén)晶體管、第一金屬層、位于所述第一金屬層之上的第二金屬層以及位于所述第二金屬層之上的第三金屬層；所述晶體管均形成在SOI襯底的有源區(qū)上；所述第一上拉晶體管同所述第一下拉晶體管的漏極之間通過(guò)所述SOI襯底的第一連接有源區(qū)相連，同時(shí)所述第一連接有源區(qū)同所述第一傳輸門(mén)晶體管的源極相連；所述第二上拉晶體管同所述第二下拉晶體管的漏極之間通過(guò)所述SOI襯底的第二連接有源區(qū)相連，同時(shí)所述第二連接有源區(qū)同所述第二傳輸門(mén)晶體管的源極相連；所述第一金屬層提供位線及互補(bǔ)位線連接；同時(shí)通過(guò)接觸孔形成的觸點(diǎn)將第一上拉晶體管的漏極與第二上拉晶體管的柵極相連接，通過(guò)接觸孔形成的觸點(diǎn)將第二上拉晶體管的漏極與第一上拉晶體管的柵極相連接；所述第二金屬層提供字線連接，所述第三金屬層提供電源線Vdd和接地線Vss連接?？蛇x的，相鄰的所述存儲(chǔ)單元的接地線Vss之間也通過(guò)所述SOI襯底的有源區(qū)相連。本發(fā)明的形成于SOI襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器采用SOI襯底，晶體管與加工晶片襯底之間被一層掩埋絕緣層隔開(kāi)，從而使得采用第一上拉晶體管(PU-I)同第一下拉晶體管(PD-I)的漏極之間通過(guò)SOI襯底的第一連接有源區(qū)SL-I相連，同時(shí)第一連接有源區(qū)SL-I同所述第一傳輸門(mén)晶體管(PG-I)的源極相連；第二上拉晶體管(PU-幻同第二下拉晶體管(PD-幻的漏極之間通過(guò)SOI襯底的第二連接有源區(qū)SL-2相連，同時(shí)第二連接有源區(qū)SL-2同第二傳輸門(mén)晶體管(PG-2)的源極相連的方式實(shí)現(xiàn)SRAM器件各個(gè)晶體管的互連時(shí)不會(huì)出現(xiàn)短路問(wèn)題，無(wú)需采用采用第一金屬層實(shí)現(xiàn)各個(gè)晶體管的互連，從而節(jié)省了一個(gè)金屬層，降低了寄生電容和電阻電容延遲。同時(shí)由于現(xiàn)有技術(shù)中當(dāng)使用第η層金屬層實(shí)現(xiàn)位線和互補(bǔ)位線連接時(shí)，則需采用第η+2層金屬層實(shí)現(xiàn)SRAM器件同其他器件或元件之間或 SRAM器件多個(gè)存儲(chǔ)單元之間的互連。由于本發(fā)明的SRAM器件節(jié)省了一個(gè)金屬層，使得在制造SRAM器件時(shí)可使用更多層的金屬層用于器件之間的互連。


圖1為傳統(tǒng)的SRAM的電路連接圖；圖2為現(xiàn)有技術(shù)的SRAM單元的金屬布線方案示意圖；圖3為本發(fā)明的形成于SOI襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器第一制造中間段的布局圖；圖4為本發(fā)明的形成于SOI襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器第二制造中間段的布局圖；圖5為本發(fā)明的形成于SOI襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器第三制造中間段的布局圖6為本發(fā)明的形成于SOI襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器第四制造中間段的布局
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說(shuō)明。本發(fā)明提供的形成于SOI襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器可利用多種替換方式實(shí)現(xiàn)，下面是通過(guò)較佳的實(shí)施例來(lái)加以說(shuō)明，當(dāng)然本發(fā)明并不局限于該具體實(shí)施例，本領(lǐng)域內(nèi)的普通技術(shù)人員所熟知的一般的替換無(wú)疑涵蓋在本發(fā)明的保護(hù)范圍內(nèi)。其次，本發(fā)明利用示意圖進(jìn)行了詳細(xì)描述，在詳述本發(fā)明實(shí)施例時(shí)，為了便于說(shuō)明，示意圖不依一般比例局部放大，不應(yīng)以此作為對(duì)本發(fā)明的限定。請(qǐng)參看圖3至圖6，圖3至圖6為本發(fā)明的形成于絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器的金屬布線方案在各個(gè)制造中間段的布局圖。首先，如圖3所示，本發(fā)明的形成于絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器，包括多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)單元；所述每個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)單元包括第一和第二上拉晶體管(PU-1，PU-2)、第一和第二下拉晶體管(PD-1，PD-2)、第一和第二傳輸門(mén)晶體管(PG-1，PG-2)、第一金屬層Ml、位于所述第一金屬層Ml之上的第二金屬層M2以及位于所述第二金屬層M2之上的第三金屬層M3 ；所述晶體管均形成在SOI襯底(絕緣體上硅襯底)的有源區(qū)SL上；第一柵極線GL-I形成所述第一上拉晶體管(PU-I)和所述第一下拉晶體管(PD-I) 的柵極；第二柵極線GL-2形成所述第二上拉晶體管(PU-幻和所述第二下拉晶體管(PD-2) 的柵極；第三柵極線GL-3和第四柵極線GL-4分別形成第一和第二傳輸門(mén)晶體管(PG-1， PG-2)的柵極；所述第一上拉晶體管(PU-I)同所述第一下拉晶體管(PD-I)的漏極之間通過(guò)所述 SOI襯底的第一連接有源區(qū)SL-I相連，同時(shí)所述第一連接有源區(qū)SL-I同所述第一傳輸門(mén)晶體管(PG-I)的源極相連；所述第二上拉晶體管(PU-2)同所述第二下拉晶體管(PD-2)的漏極之間通過(guò)所述SOI襯底的第二連接有源區(qū)SL-2相連，同時(shí)所述第二連接有源區(qū)SL-2 同所述第二傳輸門(mén)晶體管(PG-幻的源極相連；相鄰存儲(chǔ)單元的接地線Vss之間也通過(guò)所述 SOI襯底的有源區(qū)SL相連；其次，如圖4所示，所述第一金屬層Ml提供位線(BL)及互補(bǔ)位線(BLB)連接；同時(shí)通過(guò)接觸孔形成的第一觸點(diǎn)110將第一上拉晶體管(PU-I)的漏極與第二上拉晶體管 (PU-2)的柵極相連接，通過(guò)接觸孔形成的第二觸點(diǎn)120將第二上拉晶體管(PU-I)的漏極與第一上拉晶體管(PU-2)的柵極相連接；通過(guò)接觸孔形成的第三觸點(diǎn)130將第一傳輸門(mén)晶體管(PG-I)的漏極與位線(BL)相連接；通過(guò)接觸孔形成的第四觸點(diǎn)140將第二傳輸門(mén)晶體管(PG-2)漏極與互補(bǔ)位線(BLB)相連接；再次，如圖5所示，所述第二金屬層M2提供字線(WL)連接；通過(guò)第一金屬層通孔形成的第五觸點(diǎn)150將第一傳輸門(mén)晶體管(PG-I)的柵極與字線(WL)相連接；通過(guò)第一金屬層通孔形成的第六觸點(diǎn)160將第二傳輸門(mén)晶體管(PG-2)柵極與字線(WL)相連接；最后，如圖6所示，所述第三金屬層M3提供電源線Vdd和接地線Vss連接；通過(guò)第二金屬層通孔形成的第七觸點(diǎn)170和第八觸點(diǎn)180將第一上拉晶體管(PU-I)的源極和第二上拉晶體管(PU-幻的源極分別與電源線Vdd相連接；通過(guò)第二金屬層通孔形成的第九觸點(diǎn)190和第十觸點(diǎn)200將第一下拉晶體管(PD-I)的源極和第二下拉晶體管(PD-2)的源極分別與接地線Vss相連接。在上述特征形成之后，本發(fā)明的SRAM器件可以繼續(xù)通過(guò)傳統(tǒng)的和/或未來(lái)開(kāi)發(fā)的工藝來(lái)完成。例如，可以在第三金屬層之上形成附加的金屬層，用于本發(fā)明的SRAM器件同其他器件或元件之間的互連，或用于本發(fā)明的SRAM器件多個(gè)存儲(chǔ)單元之間的互連，從而形成SRAM陣列。本發(fā)明的形成于絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器采用SOI襯底，晶體管與加工晶片襯底之間被一層掩埋絕緣層隔開(kāi)，從而使得采用第一上拉晶體管(PU-I)同第一下拉晶體管(PD-I)的漏極之間通過(guò)SOI襯底的第一連接有源區(qū)SL-I相連，同時(shí)第一連接有源區(qū)SL-I同所述第一傳輸門(mén)晶體管(PG-I)的源極相連；第二上拉晶體管(PU-幻同第二下拉晶體管(PD-幻的漏極之間通過(guò)SOI襯底的第二連接有源區(qū)SL-2相連，同時(shí)第二連接有源區(qū)SL-2同第二傳輸門(mén)晶體管(PG-2)的源極相連的方式實(shí)現(xiàn)SRAM器件各個(gè)晶體管的互連時(shí)不會(huì)出現(xiàn)短路問(wèn)題，無(wú)需采用采用第一金屬層實(shí)現(xiàn)各個(gè)晶體管的互連，從而節(jié)省了一個(gè)金屬層。同時(shí)由于現(xiàn)有技術(shù)中當(dāng)使用第η層金屬層實(shí)現(xiàn)位線和互補(bǔ)位線連接時(shí)，則需采用第η+2層金屬層實(shí)現(xiàn)SRAM器件同其他器件或元件之間或SRAM器件多個(gè)存儲(chǔ)單元之間的互連。由于本發(fā)明的SRAM器件節(jié)省了一個(gè)金屬層，使得在制造SRAM器件時(shí)可使用更多層的金屬層用于器件之間的互連。顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
權(quán)利要求
1.一種形成于SOI襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器，包括多個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)單元， 其特征在于，所述每個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)單元包括第一上拉晶體管和第二上拉晶體管、第一下拉晶體管和第二下拉晶體管、第一傳輸門(mén)晶體管和第二傳輸門(mén)晶體管、第一金屬層、位于所述第一金屬層之上的第二金屬層以及位于所述第二金屬層之上的第三金屬層；所述晶體管均形成在SOI襯底的有源區(qū)上；所述第一上拉晶體管同所述第一下拉晶體管的漏極之間通過(guò)所述SOI襯底的第一連接有源區(qū)相連，同時(shí)所述第一連接有源區(qū)同所述第一傳輸門(mén)晶體管的源極相連；所述第二上拉晶體管同所述第二下拉晶體管的漏極之間通過(guò)所述SOI襯底的第二連接有源區(qū)相連， 同時(shí)所述第二連接有源區(qū)同所述第二傳輸門(mén)晶體管的源極相連；所述第一金屬層提供位線及互補(bǔ)位線連接；同時(shí)通過(guò)接觸孔形成的觸點(diǎn)將第一上拉晶體管的漏極與第二上拉晶體管的柵極相連接，通過(guò)接觸孔形成的觸點(diǎn)將第二上拉晶體管的漏極與第一上拉晶體管的柵極相連接；所述第二金屬層提供字線連接，所述第三金屬層提供電源線Vdd和接地線Vss連接。
2.如權(quán)利要求1所述的形成于SOI襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器，其特征在于，相鄰的所述存儲(chǔ)單元的接地線Vss之間也通過(guò)所述SOI襯底的有源區(qū)相連。
全文摘要
本發(fā)明的形成于絕緣體上硅襯底上的靜態(tài)隨機(jī)存取存儲(chǔ)器采用SOI襯底，第一上拉晶體管(PU-1)同第一下拉晶體管(PD-1)的漏極之間通過(guò)SOI襯底的第一連接有源區(qū)SL-1相連，同時(shí)第一連接有源區(qū)SL-1同所述第一傳輸門(mén)晶體管(PG-1)的源極相連；第二上拉晶體管(PU-2)同第二下拉晶體管(PD-2)的漏極之間通過(guò)SOI襯底的第二連接有源區(qū)SL-2相連，同時(shí)第二連接有源區(qū)SL-2同第二傳輸門(mén)晶體管(PG-2)的源極相連，無(wú)需采用第一金屬層實(shí)現(xiàn)各個(gè)晶體管的互連，從而節(jié)省了一個(gè)金屬層。
文檔編號(hào)G11C5/06GK102298956SQ20111015960
公開(kāi)日2011年12月28日 申請(qǐng)日期2011年6月14日 優(yōu)先權(quán)日2011年6月14日
發(fā)明者胡劍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司