專(zhuān)利名稱(chēng)：寫(xiě)入電路、讀取電路、內(nèi)存緩沖器及內(nèi)存條的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種計(jì)算機(jī)領(lǐng)域，特別涉及一種數(shù)據(jù)寫(xiě)入電路、讀取電路、內(nèi)存緩沖器及內(nèi)存條。
背景技術(shù)：
DDR4SDRAM是下一代同步動(dòng)態(tài)隨機(jī)內(nèi)存存儲(chǔ)器技術(shù)，相對(duì)于以前的SDRAM技術(shù)，DDR4有了革命性的變化。新一代DDR4SDRAM可以使用硅穿孔(TSV)技術(shù)和多層制造工藝，可以有4stack或者8statck，大幅度提高了內(nèi)存芯片的容量。DDR4可以工作在1600MHz 至3200MHz頻率范圍，也可擴(kuò)展至2133MHz至4266MHz頻率范圍，其工作電壓更是降低到1.05V至1.25V電壓范圍；而且，DDR4還增加了存儲(chǔ)體(bank)的數(shù)量，改進(jìn)了輸入輸出接口的電路。相對(duì)于DDR3SDRAM而言，DDR4具有內(nèi)存容量大、工作頻率高、工作電壓低、功耗小等諸多優(yōu)點(diǎn)。由于DDR4內(nèi)存芯片工作頻率高，數(shù)據(jù)的讀寫(xiě)操作的錯(cuò)誤率將大幅提高，因此，如何將數(shù)據(jù)讀出或?qū)懭隓DR4X4型內(nèi)存芯片，已經(jīng)成為本領(lǐng)域技術(shù)人員需要解決的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種將數(shù)據(jù)寫(xiě)入內(nèi)存芯片的寫(xiě)入電路。本發(fā)明的另一目的在于提供一種將數(shù)據(jù)讀出內(nèi)存芯片的讀取電路。本發(fā)明的又一目的在于提供一種內(nèi)存緩沖器。本發(fā)明的再一目的在于提供一種內(nèi)存條。為了達(dá)到上述目的及其他目的，本發(fā)明提供的將數(shù)據(jù)寫(xiě)入內(nèi)存芯片的寫(xiě)入電路包括數(shù)據(jù)采集單元，設(shè)有第一數(shù)據(jù)總線與第一數(shù)據(jù)轉(zhuǎn)位控制線，用于每一次由第一數(shù)據(jù)總線采集a個(gè)數(shù)據(jù)及由第一數(shù)據(jù)轉(zhuǎn)位控制線采集與該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)，以累計(jì)采集a*b個(gè)待校驗(yàn)的數(shù)據(jù)及a個(gè)校驗(yàn)數(shù)據(jù)；第一校驗(yàn)單元，連接所述數(shù)據(jù)采集單元的輸出端，用于根據(jù)來(lái)自數(shù)據(jù)采集單元的校驗(yàn)數(shù)據(jù)來(lái)校驗(yàn)來(lái)自數(shù)據(jù)采集單元的a*b個(gè)待校驗(yàn)的數(shù)據(jù)以及b個(gè)第一轉(zhuǎn)位控制數(shù)據(jù)是否出錯(cuò)，以輸出數(shù)據(jù)正確與否的第一校驗(yàn)結(jié)果；數(shù)據(jù)還原單元，連接所述數(shù)據(jù)采集單元的輸出端，用于當(dāng)來(lái)自數(shù)據(jù)采集單元的第一轉(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)將與該轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)待校驗(yàn)的數(shù)據(jù)取反后輸出，否則直接將該a個(gè)待校驗(yàn)的數(shù)據(jù)輸出；第一校驗(yàn)數(shù)據(jù)生成單元，連接所述數(shù)據(jù)還原單元的輸出端，用于分別根據(jù)來(lái)自數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中的al*b個(gè)數(shù)據(jù)與a2*b個(gè)數(shù)據(jù)，來(lái)分別生成一組第一校驗(yàn)數(shù)據(jù)，其中，al*b+a2*b 等于 a*b ；第一調(diào)整單元，連接所述第一校驗(yàn)數(shù)據(jù)生成單元與第一校驗(yàn)單元的輸出端，用于當(dāng)?shù)谝恍ｒ?yàn)單元輸出數(shù)據(jù)錯(cuò)誤的第一校驗(yàn)結(jié)果時(shí)調(diào)整每一組第一校驗(yàn)數(shù)據(jù)，否則不予調(diào)整；寫(xiě)入單元，分別連接所述第一調(diào)整單元及所述數(shù)據(jù)還原單元的輸出端，用于將來(lái)自所述數(shù)據(jù)還原單元的al*b個(gè)數(shù)據(jù)及第一調(diào)整單元輸出的與該al*b個(gè)數(shù)據(jù)對(duì)應(yīng)的一組第一校驗(yàn)數(shù)據(jù)通過(guò)第二數(shù)據(jù)總線輸出到一個(gè)內(nèi)存芯片，將來(lái)自所述數(shù)據(jù)還原單元的a2*b個(gè)數(shù)據(jù)及第一調(diào)整單元輸出的與該a2*b個(gè)數(shù)據(jù)對(duì)應(yīng)的一組第一校驗(yàn)數(shù)據(jù)通過(guò)第二數(shù)據(jù)總線輸出到另一個(gè)內(nèi)存芯片。本發(fā)明提供的將數(shù)據(jù)讀出內(nèi)存芯片的讀取電路，包括數(shù)據(jù)讀取單元，設(shè)有連接兩個(gè)內(nèi)存芯片的第三數(shù)據(jù)總線，用于通過(guò)第三數(shù)據(jù)總線由一個(gè)內(nèi)存芯片讀取al*b個(gè)數(shù)據(jù)及對(duì)應(yīng)的第一組校驗(yàn)數(shù)據(jù)、由另一個(gè)內(nèi)存芯片讀取a2*b個(gè)數(shù)據(jù)及對(duì)應(yīng)的第二組校驗(yàn)數(shù)據(jù)；
第二校驗(yàn)單元，連接數(shù)據(jù)讀取單元的輸出端，用于根據(jù)第一組校驗(yàn)數(shù)據(jù)來(lái)校驗(yàn)al*b個(gè)數(shù)據(jù)是否出錯(cuò)、以及根據(jù)第二組校驗(yàn)數(shù)據(jù)來(lái)校驗(yàn)a2*b個(gè)數(shù)據(jù)是否出錯(cuò)，以輸出al*b+a2*b個(gè)數(shù)據(jù)是否出錯(cuò)的第二校驗(yàn)結(jié)果；輸出數(shù)據(jù)生成單元，連接數(shù)據(jù)讀取單元的輸出端，用于確定來(lái)自數(shù)據(jù)讀取單元的a*b個(gè)數(shù)據(jù)中每a個(gè)數(shù)據(jù)所對(duì)應(yīng)的第二轉(zhuǎn)位控制數(shù)據(jù)，并當(dāng)所確定的第二轉(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)，將該個(gè)第二轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)數(shù)據(jù)取反后輸出，否則直接將該a個(gè)數(shù)據(jù)輸出，并將每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第二轉(zhuǎn)位控制數(shù)據(jù)輸出，其中，a*b = al*b+a2*b。第二校驗(yàn)數(shù)據(jù)生成單元，連接輸出數(shù)據(jù)生成單元的輸出端，用于根據(jù)來(lái)自輸出數(shù)據(jù)生成單元的a*b個(gè)數(shù)據(jù)及b個(gè)第二轉(zhuǎn)位控制數(shù)據(jù)來(lái)生成第二校驗(yàn)數(shù)據(jù)；第二調(diào)整單元，連接第二校驗(yàn)數(shù)據(jù)生成單元與第二校驗(yàn)單元的輸出端，用于當(dāng)?shù)诙ｒ?yàn)單元輸出數(shù)據(jù)錯(cuò)誤的第二校驗(yàn)結(jié)果時(shí)調(diào)整所述第二校驗(yàn)數(shù)據(jù)后輸出，否則直接輸出第二校驗(yàn)數(shù)據(jù)；輸出單元，分別連接輸出數(shù)據(jù)生成單元與第二調(diào)整單元的輸出端，用于通過(guò)第四數(shù)據(jù)總線輸出來(lái)自輸出數(shù)據(jù)生成單元的a*b個(gè)數(shù)據(jù)與來(lái)自所述第二調(diào)整單元的第二校驗(yàn)數(shù)據(jù)以及a個(gè)數(shù)據(jù)I，其中，每一次輸出a個(gè)數(shù)據(jù)時(shí)，通過(guò)第二數(shù)據(jù)轉(zhuǎn)位控制線輸出與該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第二轉(zhuǎn)位控制數(shù)據(jù)。本發(fā)明提供的內(nèi)存緩沖器，包括前述的寫(xiě)入電路、前述的讀取電路及控制電路，其中，所述寫(xiě)入電路包含的第一數(shù)據(jù)總線與所述讀取電路包含的第四數(shù)據(jù)總線相連接，所述寫(xiě)入電路包含的第二數(shù)據(jù)總線與所述讀取電路包含的第三數(shù)據(jù)總線相連接，所述寫(xiě)入電路包含的第一數(shù)據(jù)轉(zhuǎn)位控制線與所述讀取電路包含的第二數(shù)據(jù)轉(zhuǎn)位控制線相連接，所述控制電路設(shè)有控制信號(hào)總線，用于根據(jù)接收的控制信號(hào)來(lái)控制所述寫(xiě)入電路及讀取電路的讀寫(xiě)操作。本發(fā)明提供的內(nèi)存條，包括前述的內(nèi)存緩沖器及至少兩個(gè)內(nèi)存芯片，其中，所述內(nèi)存緩沖器包括的第二數(shù)據(jù)總線與所述至少兩個(gè)內(nèi)存芯片連接。綜上所述，本發(fā)明的寫(xiě)入電路能基于轉(zhuǎn)位控制數(shù)據(jù)將輸入的數(shù)據(jù)寫(xiě)入兩個(gè)內(nèi)存芯片中；本發(fā)明的讀取電路能將所讀取的內(nèi)存芯片的數(shù)據(jù)、基于轉(zhuǎn)位控制數(shù)據(jù)輸出至內(nèi)存控制器；由此來(lái)以低功耗方式與內(nèi)存控制器進(jìn)行數(shù)據(jù)傳輸，同時(shí)還可兼具DDR4X4型內(nèi)存芯片的大容量。


圖I為本發(fā)明的將數(shù)據(jù)寫(xiě)入內(nèi)存芯片的寫(xiě)入電路示意圖；圖2為本發(fā)明的將數(shù)據(jù)讀出內(nèi)存芯片的讀取電路示意圖；圖3為本發(fā)明的內(nèi)存緩沖器示意圖；圖4為本發(fā)明的內(nèi)存條示意圖。
具體實(shí)施例方式圖I示出了本發(fā)明一個(gè)優(yōu)選實(shí)施例的將數(shù)據(jù)寫(xiě)入內(nèi)存芯片的寫(xiě)入電路2示意圖。其中，所述寫(xiě)入電路2包括數(shù)據(jù)采集單元21、數(shù)據(jù)還原單元23、第一校驗(yàn)單元22、第一校驗(yàn)數(shù)據(jù)生成單元24、第一調(diào)整單元25及寫(xiě)入單元26。
所述數(shù)據(jù)采集單元21設(shè)有第一數(shù)據(jù)總線與第一數(shù)據(jù)轉(zhuǎn)位控制線，用于每一次由第一數(shù)據(jù)總線采集a個(gè)數(shù)據(jù)及由第一數(shù)據(jù)轉(zhuǎn)位控制線采集與該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)，以累計(jì)采集a*b個(gè)待校驗(yàn)的數(shù)據(jù)及a個(gè)校驗(yàn)數(shù)據(jù)。例如，所述數(shù)據(jù)采集單元21的第一數(shù)據(jù)總線及數(shù)據(jù)轉(zhuǎn)位控制線與內(nèi)存控制器I連接后，所述數(shù)據(jù)采集單元21每一次由第一數(shù)據(jù)總線中的DQl [7:0]采集a = 8個(gè)數(shù)據(jù)并輸出，同時(shí)還由數(shù)據(jù)轉(zhuǎn)位控制線DBI采集與該a = 8個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)并輸出，如此經(jīng)過(guò)多次采集，例如，經(jīng)過(guò)9次采集，所述數(shù)據(jù)采集單元21累計(jì)輸出a*b = 8*8個(gè)待校驗(yàn)的數(shù)據(jù)、8個(gè)校驗(yàn)數(shù)據(jù)及每a = 8個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)。優(yōu)選地，所述數(shù)據(jù)采集單元21在采集a*b個(gè)待校驗(yàn)的數(shù)據(jù)后，將第b+Ι次采集的數(shù)據(jù)作為校驗(yàn)數(shù)據(jù)，其中，a個(gè)校驗(yàn)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)為第二數(shù)值。優(yōu)選地，所述數(shù)據(jù)采集單元21還可包括第一時(shí)序校正電路。該第一時(shí)序校正電路用于根據(jù)來(lái)自第一數(shù)據(jù)總線的寫(xiě)數(shù)據(jù)采集信號(hào)來(lái)校正時(shí)序以便能正確采集來(lái)自第一數(shù)據(jù)總線的數(shù)據(jù)及來(lái)自第一數(shù)據(jù)轉(zhuǎn)位控制線的轉(zhuǎn)位控制數(shù)據(jù)。例如，第一時(shí)序校正電路根據(jù)來(lái)自第一數(shù)據(jù)總線中的DQSl的寫(xiě)數(shù)據(jù)采集信號(hào)來(lái)進(jìn)行時(shí)序校正等。需要說(shuō)明的是，本領(lǐng)域技術(shù)人員根據(jù)上述描述，應(yīng)該理解第一時(shí)序校正電路的電路結(jié)構(gòu)，故在此不再詳述。所述第一校驗(yàn)單元22連接所述數(shù)據(jù)采集單元21的輸出端，用于根據(jù)來(lái)自數(shù)據(jù)采集單元21的校驗(yàn)數(shù)據(jù)來(lái)校驗(yàn)來(lái)自數(shù)據(jù)采集單元21的a*b個(gè)待校驗(yàn)的數(shù)據(jù)以及b個(gè)第一轉(zhuǎn)位控制數(shù)據(jù)是否出錯(cuò)，以輸出數(shù)據(jù)正確與否的第一校驗(yàn)結(jié)果。其中，所述第一校驗(yàn)單元22的電路結(jié)構(gòu)基于來(lái)自所述第一數(shù)據(jù)總線的數(shù)據(jù)所采用的編碼方式來(lái)確定。例如，若來(lái)自所述第一數(shù)據(jù)總線的a*b個(gè)待校驗(yàn)的數(shù)據(jù)采用CRC多項(xiàng)式是ATM-8HEC，X~8+X~2+X~l+1的CRC編碼方式，則優(yōu)選地，所述第一校驗(yàn)單元22可包括第一生成電路與第一比較電路。所述第一生成電路連接所述數(shù)據(jù)采集單元21的輸出端，用于根據(jù)來(lái)自數(shù)據(jù)采集單元21的a*b個(gè)待校驗(yàn)的數(shù)據(jù)及來(lái)自數(shù)據(jù)采集單元21的b個(gè)第一轉(zhuǎn)位控制數(shù)據(jù)，來(lái)生成第一待比較校驗(yàn)數(shù)據(jù)。優(yōu)選地，所述第一生成電路可包括生成循環(huán)冗余校驗(yàn)數(shù)據(jù)的生成電路，例如，包括由異或門(mén)構(gòu)成的電路等。
例如,來(lái)自數(shù)據(jù)采集單元21的a*b = 8*8個(gè)待校驗(yàn)的數(shù)據(jù)以及校驗(yàn)數(shù)據(jù)如下表一所示，其中，第I列至第8列數(shù)據(jù)分別為數(shù)據(jù)采集單元21第I至第8次輸出的待校驗(yàn)的數(shù)據(jù)，第9列數(shù)據(jù)CRCO至CRC7為校驗(yàn)數(shù)據(jù)；來(lái)自數(shù)據(jù)采集單元21的b+1 =8+1 = 9個(gè)第一轉(zhuǎn)位控制數(shù)據(jù)如表二所示。其中，第9個(gè)第一轉(zhuǎn)位控制數(shù)據(jù)為校驗(yàn)數(shù)據(jù)所對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)表一
權(quán)利要求
1.一種將數(shù)據(jù)寫(xiě)入內(nèi)存芯片的寫(xiě)入電路，其特征在于包括 數(shù)據(jù)采集單元，設(shè)有第一數(shù)據(jù)總線與第一數(shù)據(jù)轉(zhuǎn)位控制線，用于每一次由第一數(shù)據(jù)總線采集a個(gè)數(shù)據(jù)及由第一數(shù)據(jù)轉(zhuǎn)位控制線采集與每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)，以累計(jì)采集a*b個(gè)待校驗(yàn)的數(shù)據(jù)及a個(gè)校驗(yàn)數(shù)據(jù)； 第一校驗(yàn)單元，連接所述數(shù)據(jù)采集單元輸出端，用于根據(jù)來(lái)自數(shù)據(jù)采集單元的a個(gè)校驗(yàn)數(shù)據(jù)來(lái)校驗(yàn)來(lái)自數(shù)據(jù)采集單元的a*b個(gè)待校驗(yàn)的數(shù)據(jù)以及b個(gè)第一轉(zhuǎn)位控制數(shù)據(jù)是否出錯(cuò)，以輸出數(shù)據(jù)正確與否的第一校驗(yàn)結(jié)果； 數(shù)據(jù)還原單元，連接所述數(shù)據(jù)采集單元的輸出端，用于當(dāng)來(lái)自數(shù)據(jù)采集單元的第一轉(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)將與該轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)待校驗(yàn)的數(shù)據(jù)取反后輸出，否則直接將該a個(gè)待校驗(yàn)的數(shù)據(jù)輸出； 第一校驗(yàn)數(shù)據(jù)生成單元，連接所述數(shù)據(jù)還原單元的輸出端，用于分別根據(jù)來(lái)自數(shù)據(jù)還 原單元的a*b個(gè)數(shù)據(jù)中的al*b個(gè)數(shù)據(jù)與a2*b個(gè)數(shù)據(jù)，來(lái)分別生成一組第一校驗(yàn)數(shù)據(jù)，其中，al*b+a2*b 等于 a*b ； 第一調(diào)整單元，連接所述第一校驗(yàn)數(shù)據(jù)生成單元與第一校驗(yàn)單元的輸出端，用于當(dāng)?shù)谝恍ｒ?yàn)單元輸出數(shù)據(jù)錯(cuò)誤的第一校驗(yàn)結(jié)果時(shí)調(diào)整每一組第一校驗(yàn)數(shù)據(jù)，否則不予調(diào)整；寫(xiě)入單元，分別連接所述第一調(diào)整單元及所述數(shù)據(jù)還原單元的輸出端，用于將來(lái)自所述數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中的al*b個(gè)數(shù)據(jù)及第一調(diào)整單元輸出的與該al*b個(gè)數(shù)據(jù)對(duì)應(yīng)的一組第一校驗(yàn)數(shù)據(jù)通過(guò)第二數(shù)據(jù)總線輸出到一個(gè)內(nèi)存芯片，將來(lái)自所述數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中的a2*b個(gè)數(shù)據(jù)及第一調(diào)整單元輸出的與該a2*b個(gè)數(shù)據(jù)對(duì)應(yīng)的一組第一校驗(yàn)數(shù)據(jù)通過(guò)第二數(shù)據(jù)總線輸出到另一個(gè)內(nèi)存芯片。
2.如權(quán)利要求I所述的寫(xiě)入電路，其特征在于所述數(shù)據(jù)采集單元包括時(shí)序校正電路，用于根據(jù)來(lái)自第一數(shù)據(jù)總線的寫(xiě)數(shù)據(jù)采集信號(hào)校正時(shí)序以便正確采集來(lái)自第一數(shù)據(jù)總線的數(shù)據(jù)及來(lái)自第一數(shù)據(jù)轉(zhuǎn)位控制線的轉(zhuǎn)位控制數(shù)據(jù)。
3.如權(quán)利要求I所述的寫(xiě)入電路，其特征在于所述第一校驗(yàn)單元包括 第一生成電路，連接所述數(shù)據(jù)采集單元的輸出端，用于根據(jù)來(lái)自數(shù)據(jù)采集單元的a*b個(gè)待校驗(yàn)的數(shù)據(jù)及來(lái)自數(shù)據(jù)采集單元b個(gè)第一轉(zhuǎn)位控制數(shù)據(jù)，來(lái)生成第一待比較校驗(yàn)數(shù)據(jù)； 第一比較電路，連接第一生成電路與數(shù)據(jù)采集單元的輸出端，用于將第一待比較校驗(yàn)數(shù)據(jù)與來(lái)自數(shù)據(jù)采集單元的校驗(yàn)數(shù)據(jù)進(jìn)行比較來(lái)輸出數(shù)據(jù)正確與否的第一校驗(yàn)結(jié)果。
4.如權(quán)利要求3所述的寫(xiě)入電路，其特征在于，所述第一生成電路包括生成循環(huán)冗余校驗(yàn)數(shù)據(jù)的生成電路。
5.如權(quán)利要求I所述的寫(xiě)入電路，其特征在于，所述第一校驗(yàn)數(shù)據(jù)生成單元包括一組生成循環(huán)冗余校驗(yàn)數(shù)據(jù)的生成電路。
6.一種將數(shù)據(jù)讀出內(nèi)存芯片的讀取電路，其特征在于包括 數(shù)據(jù)讀取單元，設(shè)有連接兩個(gè)內(nèi)存芯片的第三數(shù)據(jù)總線，用于通過(guò)第三數(shù)據(jù)總線由一個(gè)內(nèi)存芯片讀取al*b個(gè)數(shù)據(jù)及對(duì)應(yīng)的第一組校驗(yàn)數(shù)據(jù)，由另一個(gè)內(nèi)存芯片讀取a2*b個(gè)數(shù)據(jù)及對(duì)應(yīng)的第二組校驗(yàn)數(shù)據(jù)； 第二校驗(yàn)單元，連接數(shù)據(jù)讀取單元的輸出端，用于根據(jù)第一組校驗(yàn)數(shù)據(jù)來(lái)校驗(yàn)來(lái)自數(shù)據(jù)讀取單元的al*b個(gè)數(shù)據(jù)是否出錯(cuò)、以及根據(jù)第二組校驗(yàn)數(shù)據(jù)來(lái)校驗(yàn)來(lái)自數(shù)據(jù)讀取單元的a2*b個(gè)數(shù)據(jù)是否出錯(cuò)，以輸出al*b+a2*b個(gè)第二數(shù)據(jù)是否出錯(cuò)的第二校驗(yàn)結(jié)果； 輸出數(shù)據(jù)生成單元，連接數(shù)據(jù)讀取單元的輸出端，用于確定來(lái)自數(shù)據(jù)讀取單元的a*b個(gè)數(shù)據(jù)中每a個(gè)數(shù)據(jù)所對(duì)應(yīng)的第二轉(zhuǎn)位控制數(shù)據(jù)，并當(dāng)所確定的第二轉(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)，將該個(gè)第二轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)數(shù)據(jù)取反后輸出，否則直接將該a個(gè)數(shù)據(jù)輸出，并輸出每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第二轉(zhuǎn)位控制數(shù)據(jù),其中，a*b = al*b+a2*b ;第二校驗(yàn)數(shù)據(jù)生成單元，連接輸出數(shù)據(jù)生成單元的輸出端，用于根據(jù)來(lái)自輸出數(shù)據(jù)生成單元的a*b個(gè)數(shù)據(jù)及b個(gè)第二轉(zhuǎn)位控制數(shù)據(jù)來(lái)生成第二校驗(yàn)數(shù)據(jù)； 第二調(diào)整單元，連接第二校驗(yàn)數(shù)據(jù)生成單元與第二校驗(yàn)單元的輸 出端，用于當(dāng)?shù)诙ｒ?yàn)單元輸出數(shù)據(jù)錯(cuò)誤的第二校驗(yàn)結(jié)果時(shí)調(diào)整所述第二校驗(yàn)數(shù)據(jù)后輸出，否則直接輸出第二校驗(yàn)數(shù)據(jù)； 輸出單元，分別連接輸出數(shù)據(jù)生成單元與第二調(diào)整單元的輸出端，用于通過(guò)第四數(shù)據(jù)總線輸出來(lái)自輸出數(shù)據(jù)生成單元的a*b個(gè)數(shù)據(jù)與來(lái)自所述第二調(diào)整單元的第二校驗(yàn)數(shù)據(jù) 以及a個(gè)數(shù)據(jù)I，其中，每一次輸出a個(gè)數(shù)據(jù)時(shí)，通過(guò)第二數(shù)據(jù)轉(zhuǎn)位控制線輸出與該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第二轉(zhuǎn)位控制數(shù)據(jù)。
7.如權(quán)利要求6所述的讀取電路，其特征在于所述數(shù)據(jù)讀取單元包括時(shí)序校正電路，用于根據(jù)來(lái)自第三數(shù)據(jù)總線的讀數(shù)據(jù)采集信號(hào)校正時(shí)序以便通過(guò)第三數(shù)據(jù)總線準(zhǔn)確讀取數(shù)據(jù)。
8.如權(quán)利要求6所述的讀取電路，其特征在于所述數(shù)據(jù)讀取單元包括子讀取單元，用于每一次由一個(gè)內(nèi)存芯片讀取al個(gè)數(shù)據(jù)、由另一個(gè)內(nèi)存芯片讀取a2個(gè)數(shù)據(jù)，并將該al+a2個(gè)數(shù)據(jù)輸出。
9.如權(quán)利要求6所述的讀取電路，其特征在于所述第二校驗(yàn)單元包括 第二生成電路，用于分別根據(jù)來(lái)自數(shù)據(jù)讀取單元的al*b個(gè)數(shù)據(jù)以及a2*b個(gè)數(shù)據(jù)，來(lái)分別生成第一組第二待比較校驗(yàn)數(shù)據(jù)與第二組第二待比較校驗(yàn)數(shù)據(jù)； 第二比較電路，連接第二生成電路與數(shù)據(jù)讀取單元的輸出端，用于將第一組第二待比較校驗(yàn)數(shù)據(jù)與來(lái)自數(shù)據(jù)讀取單元的第一組校驗(yàn)數(shù)據(jù)進(jìn)行比較、將第二組第二待比較校驗(yàn)數(shù)據(jù)與來(lái)自數(shù)據(jù)讀取單元輸出的第二組校驗(yàn)數(shù)據(jù)進(jìn)行比較以輸出al*b+a2*b個(gè)數(shù)據(jù)是否出錯(cuò)的第二校驗(yàn)結(jié)果。
10.如權(quán)利要求8所述的讀取電路，其特征在于，所述第二生成電路包括生成循環(huán)冗余校驗(yàn)數(shù)據(jù)的生成電路。
11.如權(quán)利要求6所述的讀取電路，其特征在于，所述第二校驗(yàn)數(shù)據(jù)生成單元包括生成循環(huán)冗余校驗(yàn)數(shù)據(jù)的生成電路。
12.—種內(nèi)存緩沖器，包括設(shè)有控制信號(hào)總線的控制電路，該內(nèi)存緩沖器的特征在于還包括 權(quán)利要求I至5中任一項(xiàng)所述的寫(xiě)入電路及權(quán)利要求6至11中任一項(xiàng)所述的讀取電路，其中，所述寫(xiě)入電路包含的第一數(shù)據(jù)總線與所述讀取電路包含的第四數(shù)據(jù)總線相連接，所述寫(xiě)入電路包含的第二數(shù)據(jù)總線與所述讀取電路包含的第三數(shù)據(jù)總線相連接，所述寫(xiě)入電路包含的第一數(shù)據(jù)轉(zhuǎn)位控制線與所述讀取電路包含的第二數(shù)據(jù)轉(zhuǎn)位控制線相連接，所述控制電路根據(jù)接收的控制信號(hào)來(lái)控制所述寫(xiě)入電路及讀取電路的讀寫(xiě)操作。
13.一種內(nèi)存條，其特征在于包括權(quán)利要求12所述的內(nèi)存緩沖器及至少兩個(gè)內(nèi)存芯片，其中，所述內(nèi)存緩沖器包括的第二數(shù)據(jù)總線與每一個(gè)內(nèi)存芯片連接。
14.如權(quán)利要求13所述的內(nèi)存條，其特征在于內(nèi)存芯片包括DDR4X4型內(nèi)存芯片。
全文摘要
本發(fā)明提供一種寫(xiě)入電路、讀取電路、內(nèi)存緩沖器及內(nèi)存條。其中，所述寫(xiě)入電路包括數(shù)據(jù)采集單元、第一校驗(yàn)單元、數(shù)據(jù)還原單元、第一校驗(yàn)數(shù)據(jù)生成單元、第一調(diào)整單元及寫(xiě)入單元；所述讀取電路包括數(shù)據(jù)讀取單元、第二校驗(yàn)單元、輸出數(shù)據(jù)生成單元、第二校驗(yàn)數(shù)據(jù)生成單元、第二調(diào)整單元及輸出單元；所述內(nèi)存緩沖器包括前述寫(xiě)入電路及讀取電路；所述內(nèi)存條包括前述內(nèi)存緩沖器及多個(gè)與所述內(nèi)存緩沖器連接的內(nèi)存芯片。本發(fā)明的優(yōu)點(diǎn)在于能以低功耗方式與內(nèi)存控制器進(jìn)行數(shù)據(jù)傳輸，并能將基于轉(zhuǎn)位控制數(shù)據(jù)所傳輸?shù)臄?shù)據(jù)讀出或?qū)懭隓DR4內(nèi)存芯片。
文檔編號(hào)G11C29/12GK102881324SQ20111019316
公開(kāi)日2013年1月16日 申請(qǐng)日期2011年7月11日 優(yōu)先權(quán)日2011年7月11日
發(fā)明者馬青江, 李海洋 申請(qǐng)人:瀾起科技(上海)有限公司