專利名稱：一種pop封裝的soc芯片dram輸入/輸出測試方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，尤其涉及一種POP封裝的SOC芯片DRAM輸入/輸出測試方法和裝置。
背景技術(shù)：
目前POP (Package on package)封裝技術(shù)在手機(jī)等消費(fèi)電子設(shè)備封裝DRAM (Dynamic Rand Access Memory)芯片時被廣泛使用，即是DRAM芯片封裝在SOC (System on Chip)芯片之上，如圖I所示。在現(xiàn)有技術(shù)中，對芯片進(jìn)行測試時，都是對已封裝完成的SOC進(jìn)行功能性測試，而對于POP封裝完成的芯片，需要對SOC進(jìn)行IO(Input/output)測試時，卻十分麻煩。一方面，DRAM 10引腳在SOC的下面是一種選擇，但引腳在下面，會使得SOC 10增加，使得封裝面積增大，由于成本考慮，封裝面積不要太大，因此DRAM 10不能出在下面。另一方面，DRAM 10引腳在SOC芯片上面，但如果引腳在SOC上面，封裝測試DRAM10時，很難對SOC芯片進(jìn)行直接的10測試。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明所要解決的技術(shù)問題是在POP封裝中，將DRAM 10出在芯片上面的情況下，完成就SOC芯片的IC測試，為此，本發(fā)明提供一種POP封裝的SOC芯片DRAM輸入/輸出測試方法和裝置。為了對披露的實(shí)施例的一些方面有一個基本的理解，下面給出了簡單的概括。該概括部分不是泛泛評述，也不是要確定關(guān)鍵/重要組成元素或描繪這些實(shí)施例的保護(hù)范圍。其唯一目的是用簡單的形式呈現(xiàn)一些概念，以此作為后面的詳細(xì)說明的序言。本發(fā)明的一方面是提供一種POP封裝的SOC芯片DRAM輸入/輸出測試裝置，包括
SOC芯片上與DRAM 10連接的內(nèi)建自測模塊I0BIST，所述IOBIST用于發(fā)送校驗(yàn)碼到DRAM 10 ；
所述IOBIST接收并核對返回后的校驗(yàn)碼；
通用輸入/輸出模塊GPIO與IOBIST連接，所述GPIO用于判斷校驗(yàn)碼是/否相同，確定DRAM 10合格/故障。在一些可選的實(shí)施例中，所述的校驗(yàn)碼是奇偶校驗(yàn)碼或預(yù)存值校驗(yàn)碼。在一些可選的實(shí)施例中，所述的DRAM 10包括
選項(xiàng)卡通輸入端OE與控制電路連接，所述OE端保持高電平；
輸入端DO與所述IOBIST連接，所述DO端用于接收所述校驗(yàn)碼；輸出端DI與所述IOBIST連接，所述DI端用于返回所述校驗(yàn)碼。本發(fā)明的另一方面是提供一種POP封裝的SOC芯片DRAM輸入/輸出測試方法，其特征在于，包括
內(nèi)建自測模塊IOBIST發(fā)送校驗(yàn)碼到DRAM IO ；
所述IOBIST接收并核對返回后的校驗(yàn)碼；
通用輸入/輸出模塊GPIO判斷校驗(yàn)碼是/否相同，確定DRAM IO合格/故障。在一些可選的實(shí)施例中，所述的校驗(yàn)碼是奇偶校驗(yàn)碼或預(yù)存值校驗(yàn)碼。在一些可選的實(shí)施例中，所述的DRAM IO中
選項(xiàng)卡通輸入端OE保持高電平；·
輸入端DO接收所述校驗(yàn)碼；
輸出端DI返回所述校驗(yàn)碼。
說明書附圖

圖I是POP封裝不意 圖2是本發(fā)明的測試裝置示意 圖3是DRAM IO的三臺緩沖器示意 圖4是DRAM IO的三臺緩沖器示意 圖5是本發(fā)明的測試方法流程圖。
具體實(shí)施例方式以下描述和附圖充分地示出本發(fā)明的具體實(shí)施方案，以使本領(lǐng)域的技術(shù)人員能夠?qū)嵺`它們。其他實(shí)施方案可以包括結(jié)構(gòu)的、邏輯的、電氣的、過程的以及其他的改變。實(shí)施例僅代表可能的變化。除非明確要求，否則單獨(dú)的組件和功能是可選的，并且操作的順序可以變化。一些實(shí)施方案的部分和特征可以被包括在或替換其他實(shí)施方案的部分和特征。本發(fā)明的實(shí)施方案的范圍包括權(quán)利要求書的整個范圍，以及權(quán)利要求書的所有可獲得的等同物。在本文中，本發(fā)明的這些實(shí)施方案可以被單獨(dú)地或總地用術(shù)語“發(fā)明”來表示，這僅僅是為了方便，并且如果事實(shí)上公開了超過一個的發(fā)明，不是要自動地限制該應(yīng)用的范圍為任何單個發(fā)明或發(fā)明構(gòu)思。在一些可選的實(shí)施例中，POP封裝的SOC芯片DRAM輸入/輸出測試裝置，包括 SOC芯片上與DRAM IO連接的內(nèi)建自測模塊I0BIST，所述IOBIST用于發(fā)送校驗(yàn)碼到
DRAM IO ；
所述IOBIST接收并核對返回后的校驗(yàn)碼；
通用輸入/輸出模塊GPIO與IOBIST連接，所述GPIO用于判斷校驗(yàn)碼是/否相同，確定DRAM IO合格/故障。其中，所述的DRAM IO包括
選項(xiàng)卡通輸入端OE與控制電路連接，所述OE端保持高電平；
輸入端DO與所述IOBIST連接，所述DO端用于接收所述校驗(yàn)碼；
輸出端DI與所述IOBIST連接，所述DI端用于返回所述校驗(yàn)碼。
如圖3所示，DRAM IO的組成由兩個三態(tài)緩沖器組成，輸出時，OE選通，DO的值就會出現(xiàn)在I/o上，輸入時，OE關(guān)閉，I/O的值就體現(xiàn)在DI上。在POP封裝中I/O沒有露在外面，如果控制OE —直為高，DRAM IO就相當(dāng)于一個DO到DI的回路(loopback),如圖4所示。因此，在SOC中，一直控制CPU發(fā)寫Memory的操作，或者由IO BIST模塊發(fā)一些校驗(yàn)碼到PAD，所有寫的數(shù)據(jù)、地址和命令都出現(xiàn)在D0，也由于OE —直選通(寫操作時打開)，實(shí)際上DI出現(xiàn)的也應(yīng)該就是DO的值。如果觀察到DI的值不是DO的值，就證明這個DRAMIO是有缺陷的。以此達(dá)到測試DRAM IO的目的。如圖2所示，DRAM IO所有的DI端都進(jìn)入IO BIST模塊。由該模塊來比較觀察到的DI是否和DO相同。測試完成輸出“Done” ”Fail”兩個信號到2個GPIO (出在芯片下面)，以此完成測試。在一些可選的實(shí)施例中，如圖5所示，一種POP封裝的SOC芯片DRAM輸入/輸出·測試方法，包括
501:內(nèi)建自測模塊IOBIST發(fā)送校驗(yàn)碼到DRAM IO ；
502:所述IOBIST接收并核對返回后的校驗(yàn)碼；
503:通用輸入/輸出模塊GPIO判斷校驗(yàn)碼是/否相同，確定DRAM IO合格/故障。在一些可選的實(shí)施例中，所述的DRAM IO中
選項(xiàng)卡通輸入端OE保持高電平；
輸入端DO接收所述校驗(yàn)碼；
輸出端DI返回所述校驗(yàn)碼。在一些可選的實(shí)施例中，所述的校驗(yàn)碼是奇偶校驗(yàn)碼或預(yù)存值校驗(yàn)碼。奇偶校驗(yàn)D0的值是可以控制的，讓整個測試序列的值的奇偶校驗(yàn)都一樣，讓測試結(jié)果是個電平信號，用來在GPIO做觀察。預(yù)存值D0的值作為預(yù)存值放在“10 BIST”的SRAM中，每個周期的DI都同預(yù)存值做比較。測試序列結(jié)束，輸出結(jié)果到GPI0。
上文的描述包括一個或多個實(shí)施例的舉例。當(dāng)然，為了描述上述實(shí)施例而描述部件或方法的所有可能的結(jié)合是不可能的，但是本領(lǐng)域普通技術(shù)人員應(yīng)該認(rèn)識到，各個實(shí)施例可以做進(jìn)一步的組合和排列。因此，本文中描述的實(shí)施例旨在涵蓋落入所附權(quán)利要求書的保護(hù)范圍內(nèi)的所有這樣的改變、修改和變型。此外，就說明書或權(quán)利要求書中使用的術(shù)語“包含”，該詞的涵蓋方式類似于術(shù)語“包括”，就如同“包括，”在權(quán)利要求中用作銜接詞所解釋的那樣。此外，使用在權(quán)利要求書的說明書中的任何一個術(shù)語“或者”是要表示“非排它性的或者”。
權(quán)利要求
1.一種POP封裝的SOC芯片DRAM輸入/輸出測試裝置，其特征在于，包括 SOC芯片上與DRAM IO連接的內(nèi)建自測模塊I0BIST，所述IOBIST用于發(fā)送校驗(yàn)碼到DRAM IO ； 所述IOBIST接收并核對返回后的校驗(yàn)碼； 通用輸入/輸出模塊GPIO與IOBIST連接，所述GPIO用于判斷校驗(yàn)碼是/否相同，確定DRAM IO合格/故障。
2.如權(quán)利要求I所述的裝置，其特征在于，所述的校驗(yàn)碼是奇偶校驗(yàn)碼或預(yù)存值校驗(yàn)碼。
3.如權(quán)利要求I所述的裝置，其特征在于，所述的DRAMIO包括 選項(xiàng)卡通輸入端OE與控制電路連接，所述OE端保持高電平； 輸入端DO與所述IOBIST連接，所述DO端用于接收所述校驗(yàn)碼； 輸出端DI與所述IOBIST連接，所述DI端用于返回所述校驗(yàn)碼。
4.一種POP封裝的SOC芯片DRAM輸入/輸出測試方法，其特征在于，包括 內(nèi)建自測模塊IOBIST發(fā)送校驗(yàn)碼到DRAM IO ； 所述IOBIST接收并核對返回后的校驗(yàn)碼； 通用輸入/輸出模塊GPIO判斷校驗(yàn)碼是/否相同，確定DRAM IO合格/故障。
5.如權(quán)利要求4所述的方法，其特征在于，所述的校驗(yàn)碼是奇偶校驗(yàn)碼或預(yù)存值校驗(yàn)碼。
6.如權(quán)利要求4所述的方法，其特征在于，所述的DRAMIO中 選項(xiàng)卡通輸入端OE保持高電平； 輸入端DO接收所述校驗(yàn)碼； 輸出端DI返回所述校驗(yàn)碼。
全文摘要
本發(fā)明公開了一種POP封裝的SOC芯片DRAM輸入/輸出測試方法和裝置，其基于IO的簡單抽象，自然形成一個回路，使得DRAMIO在POP封裝時的SOC測試成為可能；利用IOBIST模塊，讓測試結(jié)果通過GPIO輸出到SOC底部，實(shí)現(xiàn)測試目的；本發(fā)明提出的測試方法和裝置解決了POP封裝時DRAMIO沒有出在芯片下部而不能得到直接測試的問題，使得POP封裝的SOC封裝成本降低且速度加快。
文檔編號G11C29/56GK102890970SQ20111020528
公開日2013年1月23日 申請日期2011年7月21日 優(yōu)先權(quán)日2011年7月21日
發(fā)明者丁杰, 鮑東山 申請人:廣東新岸線計(jì)算機(jī)系統(tǒng)芯片有限公司