專利名稱：可變電阻存儲器件的制作方法
技術(shù)領(lǐng)域：
本公開涉及采用存儲單元的可變電阻存儲器件，其中每一個存儲單元均包括具有根據(jù)施加到存儲元件的電壓而變化的電阻的存儲元件和與該存儲元件串聯(lián)連接的存取晶體管。本公開還涉及用于驅(qū)動可變電阻存儲器件的方法。
背景技術(shù)：
如諸如 K. Aratani, K. Ohba, T. Mizuguchi, S. Yasuda, T. Shiimoto, T. Tsushima, Τ. Sone, K. Endo, Α. Kouchiyama, S. Sasaki, Α. Maesaka,N. Yamada 禾口 H. Narisawa Novel Resistance Memory with High Scalability and Nanosecond Switching', Technical Digest IEDM 2007，pp. 783-786之類的文獻中描述的那樣，已知采用每一個均包括存儲元件的存儲單元的可變電阻存儲器件。在每一個存儲單元中，通過將導(dǎo)電離子注入存儲元件的絕緣膜或者從絕緣膜提取導(dǎo)電離子，可以改變存儲元件的電阻。存儲元件具有通過將導(dǎo)電離子提供層(其用作用于提供導(dǎo)電離子的層)堆疊在兩個電極之間的絕緣層上而創(chuàng)建的結(jié)構(gòu)。存儲單元均配置為具有這種存儲元件以及在第一和第二公共線(其可以通過采用有源矩陣法來驅(qū)動)之間與該存儲元件串聯(lián)連接的存取晶體管。由于這種存儲元件由此具有存儲元件的一個可變電阻器R和一個晶體管T，因此可變電阻存儲器件是ITlR型電流驅(qū)動存儲器之一。該可變電阻存儲器件稱為ReRAM。在ReRAM中，存儲元件的電阻量值指示數(shù)據(jù)是已經(jīng)寫入存儲元件還是已經(jīng)從存儲元件中刪除。具有納秒量級的短持續(xù)時間的脈沖可用于執(zhí)行將數(shù)據(jù)寫入存儲元件或者從存儲元件擦除數(shù)據(jù)的操作。因此，由于用作能夠像RAM(隨機存取存儲器)那樣高速工作的 NVM(非易失性存儲器)，ReRAM吸引了很多關(guān)注。在對ReRAM執(zhí)行的讀或讀校驗(read-to-verify)操作中，在存儲元件的兩個電極之間施加電壓，并且讀出作為施加電壓的結(jié)果而流經(jīng)存儲元件的電流。在下面的描述中，讀校驗操作也簡稱為校驗操作。校驗操作可以是擦除操作之后執(zhí)行的校驗操作或者寫操作之后執(zhí)行的校驗操作。然而，后擦除校驗操作基本上與后寫校驗操作相同，盡管前一校正操作中的施加電壓的極性與后一校正操作中的施加電壓的極性不同。也就是說，后擦除校驗操作中流動電流的方向與后寫校驗操作中流動電流的方向不同。另外，不考慮校驗操作的類型，必須將校驗操作中施加的電壓限制到相對低的讀電壓VR，以便防止無意地出現(xiàn)干擾。這是由于校驗操作中施加的過大電壓可能引起使得數(shù)據(jù)無意地從存儲元件擦除或者無意地寫入存儲元件的這種干擾。作為在校驗期間控制施加到位線的電壓的方法，已知下面描述的日本專利特開 No. 2006-127672(專利文獻1)和日本專利特開No. 2005-310196 (專利文獻2)中公開的方法。根據(jù)專利文獻1中公開的方法，在讀電流路徑上提供具有設(shè)置到VBIAS的柵極電壓的NMOS晶體管。NMOS晶體管的源極電極連接到位線，以便控制位線上出現(xiàn)的BL電位。此時，NMOS晶體管用作源極跟隨器，其將BL電壓控制到(VBIAS-Vgs)，其中符號Vgs表示出現(xiàn)在NMOS晶體管的源極和柵極電極之間的電壓。另一方面，根據(jù)專利文獻2中公開的方法，產(chǎn)生讀電壓VR，其為作為對預(yù)先確定的節(jié)點進行充電的結(jié)果而獲得的電壓的分?jǐn)?shù)。該分?jǐn)?shù)由電容比值確定。然后，在動態(tài)保持讀電壓VR的狀態(tài)下，負(fù)反饋運算放大器用以將BL電壓箝位到讀電壓VR。也就是說，負(fù)反饋運算放大器用作用于將BL電壓控制到讀電壓VR的放大器。因此，根據(jù)專利文獻2中公開的方法，將流經(jīng)存儲單元的單元電流的量值檢測為如下關(guān)系確定出的值單元電流=讀電壓VR/存儲元件電阻

發(fā)明內(nèi)容
在專利文獻1中公開的方法的情況下，需要VBIAS產(chǎn)生電路，并且VBIAS產(chǎn)生電路必須是高精度模擬電路。因此，即使在待機狀態(tài)下，DC電流仍流動，作為試圖降低功耗的阻礙的原因之一。另一方面，在專利文獻2中公開的方法的情況下，需要用于產(chǎn)生僅作為電容比確定的幾分之一(fraction)的低讀電壓VR的模擬電路。在這種情況下，可以降低功耗。然而，由于用作反饋元件的運算放大器產(chǎn)生DC電流，因此待機電流沒有變得完全等于0。因此，也存在試圖進一步降低功耗的障礙。因此本公開的目的是實施不需要用于降低功耗的模擬電路的可變電阻存儲器件。根據(jù)本公開的可變電阻存儲器件采用存儲單元陣列，其包括多個存儲單元，每一個存儲單元均包括具有根據(jù)施加到存儲元件的電壓的方向而變化的電阻的存儲元件并且包括在位線和源線之間與所述存儲元件串聯(lián)連接的存取晶體管；以及電壓提供電路，用于通過將電荷預(yù)充電至任意數(shù)量的公共線和/或任意數(shù)量的前述位線，其中所述任意數(shù)量的公共線的每一條均連接到多條所述位線，作為對于所述位線公共的公共線，并且通過將所述預(yù)充電的電荷放電到任意數(shù)量的其它前述位線，其中所述任意數(shù)量的其它所述位線包括所選擇的位線以便在電荷共享處理中共享電荷，從而在將讀電壓提供到所述所選擇的位線的操作中，設(shè)置讀出連接到用作讀對象的所述存儲單元的所述所選擇的位線上的所述存儲元件的所述電阻所使用的讀電壓。在上述配置中，由用于存儲電荷從公共線和位線以及其它位線放電之前和之后的電荷的線電容器的電容率來確定讀電壓。因此，通過執(zhí)行控制以選擇預(yù)充電對象和放電對象以便將比率設(shè)置在適當(dāng)?shù)闹担梢匀我獾卦O(shè)置讀電壓的量值。根據(jù)本公開，可以實施不需要模擬電路且因此能夠降低功耗的可變電阻存儲器件。


圖IA和IB是每一個均示出了對于各實施例共同的存儲單元的等效電路的圖；圖2是可變電阻存儲器件的兩個相鄰的存儲單元的結(jié)構(gòu)的剖面圖；圖3A和:3B是每一個均示出了流經(jīng)存儲單元中采用的可變電阻存儲元件的電流的方向以及施加到可變電阻存儲元件的電壓的典型量值的模型圖4是示出根據(jù)第一實施例的可變電阻存儲器件的框圖；圖5是示出圖4中所示的可變電阻存儲器件中采用的存儲單元陣列的放大圖；圖6是示出X選擇器的邏輯電路的圖；圖7是示出Y選擇器的邏輯電路的圖；圖8是示出WL驅(qū)動器單元的邏輯電路的圖；圖9是示出CSW驅(qū)動器單元的邏輯電路的圖；圖10是示出單端型靈敏放大器的電路圖；圖IlA到IlE是示出第一典型操作的波形的時序圖；圖12A到12F是示出第二典型操作的波形的時序圖；圖13A到13G是示出第三典型操作的波形的時序圖；圖14A到14G是示出第四典型操作的波形的時序圖；圖15A到15E是示出第四典型操作中靈敏放大器的操作的波形的時序圖；圖16A到16E是示出第四典型操作中靈敏放大器的操作的波形的時序圖；圖17是示出根據(jù)第二實施例的存儲單元陣列的放大圖；圖18是示出靈敏放大器的電路圖；圖19A到19E是示出存儲塊以與如之前參照圖IlA到IlE所說明的第一實施例執(zhí)行的第一典型操作類似的方式經(jīng)歷讀電壓的設(shè)置的情況的操作的波形的時序圖；圖20A到20D是示出LRS中用于感測操作的波形的時序圖；圖2IA到2ID是示出HRS中用于感測操作的波形的時序圖；圖22是示出根據(jù)第三實施例的存儲單元陣列的配置以及靈敏放大器與存儲塊之間的連接的圖；圖23A到23H是示出了對于對所有存儲塊的任意本地位線執(zhí)行讀電壓的設(shè)置并且將存儲塊1_0的字線WL_0<0>作為讀對象的字線WL的情況的操作的波形的時序圖；圖M是示出典型地作為IC芯片實施的可變電阻存儲器件的配置的框圖；圖25A到25K是示出在第四實施例中執(zhí)行的典型操作的波形的時序圖；圖沈是示出根據(jù)第五實施例的存儲單元陣列的配置的框圖；圖27A到27H是示出根據(jù)第五實施例執(zhí)行的典型操作的波形的時序圖；以及圖2名k到^H是示出由修改版本執(zhí)行的操作的波形的時序圖。
具體實施例方式通過參照附圖，以安排如下的章節(jié)說明本公開的實施例1 第一實施例2:第二實施例3 第三實施例4:第四實施例5 第五實施例6 修改1 第一實施例存儲單元配置
圖IA和IB是每一個均示出了對于各實施例共同的存儲單元的等效電路的圖。要注意的是，圖IA示出了具有寫電流的等效電路，而圖IB示出了具有擦除電流的等效電路。 然而，圖中所示的存儲單元配置本身彼此相同。圖IA和IB中所示的存儲單元MC采用用作存儲元件的可變電阻存儲電阻器Re和存取晶體管AT。在下面的描述中，可變電阻存儲電阻器Re也稱為可變電阻存儲元件Re?？勺冸娮璐鎯υe的兩端之一連接到源線SL，而另一端連接到存取晶體管AT 的源極電極。存取晶體管AT的漏極電極連接到位線BL，而存取晶體管AT的柵極電極連接到字線WL。在 圖IA和IB所示的配置中，位線BL和源線SL彼此平行。然而，要注意的是，位線BL和源線SL并非必須彼此平行。在第一實施例中，在作為前提給出的3線配置中，如上所述，存儲單元MC連接到用于控制存取晶體管AT的三條線，即位線BL、源線SL和字線WL。圖2是示出可變電阻存儲器件的兩個相鄰存儲單元MC的結(jié)構(gòu)的剖面圖。圖2是示出無陰影部分的模型剖面圖。圖2的空白部分是填滿了絕緣膜的部分或其它配置部分， 盡管圖中沒有示出這些。在圖2所示的存儲單元MC中，存儲單元MC的存取晶體管AT創(chuàng)建在襯底100上。具體而言，用作存取晶體管AT (其為ATl或AT2)的源極電極S和存取晶體管AT 的漏極電極D的兩個摻雜區(qū)域分別創(chuàng)建在襯底100上，而柵極電極G由多晶硅等創(chuàng)建在源極S和漏極D之間的襯底區(qū)域上。柵極電極G通過柵極絕緣膜與襯底100上的柵極區(qū)域分離。柵極電極G形成行方向(即，圖2中的水平方向)上帶陰影的字線WL。用作漏極電極 D的摻雜區(qū)域置于字線WL的前側(cè)，而用作源極電極S的摻雜區(qū)域置于字線WL的后側(cè)。字線WL的前側(cè)是與示出該圖的頁面垂直的方向上的前側(cè)，而字線WL的后側(cè)是與示出該圖的頁面垂直的方向上的后側(cè)。在圖2中，用作漏極電極D的摻雜區(qū)域和用作源極電極S的摻雜區(qū)域的位置在水平方向上彼此移位，以便使得漏極電極D和源極電極S易于識別。然而， 用作漏極電極D的摻雜區(qū)域和用作源極電極S的摻雜區(qū)域的位置也可以在與示出該圖的頁面垂直的方向上彼此重疊。漏極電極D經(jīng)由位線觸點BLC連接到由第一布線層(IM)創(chuàng)建的位線BL。在源極電極S上，通過重復(fù)堆積插頭(plug) 104和著陸墊(landing pad) 105來創(chuàng)建源線觸點SLC。著陸墊105每一個均從布線層創(chuàng)建。在源線觸點SLC上，創(chuàng)建可變電阻存儲元件Re?？梢詮亩鄬硬季€結(jié)構(gòu)任意地選擇層，以用作要創(chuàng)建可變電阻存儲元件Re的層。然而，在這種情況下，選擇第四或第五層用作要創(chuàng)建可變電阻存儲元件Re的層?？勺冸娮璐鎯υe在用作源線SL的頂電極和下電極101之間形成膜配置(或?qū)盈B體)。膜配置包括絕緣體膜102和導(dǎo)體膜103。用于制作絕緣體膜102的材料的典型示例通常包括SiN、SiO2和Gd203。用于制作導(dǎo)體膜103的材料的典型示例通常包括金屬膜、合金膜和金屬復(fù)合膜。 金屬膜包括選自Cu、Ag、&和Al的一個或多個元素。合金膜的典型示例是CuTe合金膜。 要注意的是，用于制作金屬膜的元素也可以選自Cu、Ag、&和Al以外的元素，只要該元素具有易于電離的性質(zhì)即可。另外，期望利用一個或多個元素S、Se和Te來用作要與一個或多個前面提到的元素Cu、Ag、&和Al相組合的元素。將導(dǎo)體膜103創(chuàng)建為導(dǎo)電離子供應(yīng)層。圖2示出了連接到不同源線SL的兩個可變電阻存儲元件Re。各絕緣體膜102 (其每一個均用作在與位線BL相同的方向上彼此分離的相鄰存儲單元MC的存儲層之一)創(chuàng)建在同一層上。同樣地，導(dǎo)體膜103 (其每一個均用作這些存儲單元MC的導(dǎo)電離子供應(yīng)層之一)也創(chuàng)建在同一層上。以相同的方式，這些存儲單元MC的源線SL也創(chuàng)建在同一層上。另夕卜，作為另一配置，在與位線BL相同的方向上彼此分離的各存儲單元MC共享源線SL，而針對每一個存儲單元MC獨立地創(chuàng)建存儲層和導(dǎo)電離子供應(yīng)層。要注意的是，在第一實施例中，源線SL由位線BL上面的布線層創(chuàng)建。位線BL由第一布線層(IM)創(chuàng)建，而源線SL由第四或第五布線層創(chuàng)建。然而，源線SL可以由第一布線層(IM)創(chuàng)建，而位線BL可以由第四或第五布線層創(chuàng)建。另外，可以任意地選擇用于創(chuàng)建源線SL和位線BL的布線層。圖3A和3B是每一個均示出了流經(jīng)可變電阻存儲器件中采用的可變電阻存儲元件 Re的電流的方向和施加到該可變電阻存儲元件的電壓的典型量值的模型圖。作為示例，圖3A和3B示出了從SiO2創(chuàng)建絕緣體膜102而從Cu-Te基的合金復(fù)合材料創(chuàng)建導(dǎo)體膜103的配置。絕緣體膜102具有與下電極101接觸的區(qū)域。接觸的區(qū)域由氮化物膜(或SiN膜)104的孔徑限定。更確切地，圖3A示出這樣的情況在將絕緣體膜102置于負(fù)電極側(cè)且將導(dǎo)體膜 103置于正電極側(cè)的方向上，在下電極101和用作源線SL的上電極之間施加電壓。例如，通過這種電壓，位線BL連接到具有OV電位的參考地，而源線SL設(shè)置到+3V的典型電位。這種狀態(tài)引起了示出如下現(xiàn)象的性質(zhì)導(dǎo)電體膜103中包括的Cu、Ag、&或Al被離子化，并且產(chǎn)生的離子被吸引到負(fù)電極側(cè)。金屬的這些導(dǎo)電離子被注入絕緣體膜102。由此，絕緣體膜102的絕緣能力降低，隨之，絕緣體膜102呈現(xiàn)導(dǎo)電特性。結(jié)果，具有圖3A所示的方向的寫電流Iw流動。這種操作稱為寫操作或置位操作。與以上描述的相反，圖3B示出這樣的情況在將導(dǎo)體膜103置于負(fù)電極側(cè)并將絕緣體膜102置于正電極側(cè)的方向上，在下電極101和用作源線SL的上電極之間施加電壓。 例如，通過這種電壓，源線SL連接到具有OV電位的參考地，而位線BL設(shè)置到1. 7V的典型電位。這種狀態(tài)引起了這樣的現(xiàn)象注入到絕緣體膜102的導(dǎo)電離子返回到導(dǎo)體膜103， 使得電阻恢復(fù)到高的預(yù)寫值。這種操作稱為擦除操作或復(fù)位操作。在擦除或復(fù)位操作中， 具有圖3B所示的方向的擦除電流Ie流動。 要注意的是，在下列描述中，將置位操作定義為用以將充足的導(dǎo)電離子注入至絕緣體膜的操作，而將復(fù)位操作定義為用以從絕緣體膜提取充足的導(dǎo)電離子的操作。另一方面，置位操作可以任意地看作數(shù)據(jù)寫入操作，而復(fù)位操作可以任意地看作數(shù)據(jù)擦除操作，反之依然。在下列描述中，將置位操作看作數(shù)據(jù)寫入操作，而將復(fù)位操作看作數(shù)據(jù)擦除操作。 也就是說，將數(shù)據(jù)寫入操作或置位操作定義為用以降低絕緣體膜102的絕緣性質(zhì)以便將整個可變電阻存儲元件Re的電阻降低至足夠低的程度的操作，而將數(shù)據(jù)擦除操作或復(fù)位操作定義為用以將絕緣體膜102的絕緣性質(zhì)恢復(fù)到原始的初始狀態(tài)以便將可變電阻存儲元件Re的電阻增大到充分高的程度的操作。
圖IA和3A中所示的箭頭指示的電流方向是在置位操作中流經(jīng)可變電阻存儲元件 Re的寫電流Iw的方向，而圖IB和3B中所示的箭頭指示的電流方向是在復(fù)位操作中流經(jīng)可變電阻存儲元件Re的擦除電流Ie的方向。由此可以實施這樣的二進制存儲器對于該二進制存儲器重復(fù)地進行上述的置位和復(fù)位操作以便以可逆的方式將可變電阻存儲元件Re的電阻從大值改變到小值，反之亦然。除此 之外，由于可變電阻存儲元件Re即使在施加到可變電阻存儲元件Re的電壓予以去除的情況下也維持其電阻或其中存儲的數(shù)據(jù)，因此該二進制存儲器用作非易失性存儲器。然而，除了二進制存儲器之外，本公開也可以應(yīng)用于多值存儲器，如能夠存儲三個或更多個值的存儲器。要注意的是，在置位操作中，可變電阻存儲元件Re的電阻實際上根據(jù)注入絕緣體膜102的金屬離子的數(shù)量而改變。由此，絕緣體膜102可以看作用于存儲和保存數(shù)據(jù)的存儲層。可以將可變電阻存儲器件的存儲單元陣列配置為包括多個存儲單元MC，其每一個均采用可變電阻存儲元件Re。可變電阻存儲器件自身配置為包括存儲單元陣列和驅(qū)動電路 (也稱為外圍電路)。IC芯片的配置圖4是示出作為IC芯片一般實施的可變電阻存儲器件的配置的框圖。圖4中所示的可變電阻存儲器件采用集成在同一半導(dǎo)體芯片中的存儲單元陣列1 及其外圍電路。通過安置圖IA到3B中所示的存儲單元MC以形成由N行(其每一個包括安置在行方向上的M個存儲單元MC)和M列(其每一個包括安置在列方向上的N個存儲單元MC)構(gòu)成的矩陣來構(gòu)造存儲單元陣列1。在這種情況下，符號M和N均是可以任意設(shè)置為具體值的相對大的整數(shù)。要注意的是，圖4示出了存儲單元陣列1的一部分的典型配置。該部分包括用以形成N行和4列而排列的存儲單元MC。在此典型配置中，用一個靈敏放大器讀出每一行的行方向上排列的四個存儲單元MC的數(shù)據(jù)。由于圖4中所示的作為一部分存儲單元陣列1的部分中存在N行，因此N條字線 WL<0>到WL<N-1>分別用于N行。在列方向上以預(yù)定間隔布置N條字線WL<0>到WL<N_1>。 在圖4中，N條字線WL<0>到WL<N-1>用附圖標(biāo)記WL<N: 0>表示。N行中每一個的行方向上排列的四個存儲單元MC中的存取晶體管AT的柵極電極通過字線WL<N:0>彼此連接。另外，安置在列方向上的N個存儲單元MC中的存取晶體管AT的漏極或源極電極通過位線BL彼此連接。由于在陣列單元陣列1中具有M列，因此使用了 M條位線BL<0>到 BL<M-1>。M條位線BL<0>到BL<M-1>以預(yù)定間隔布置在行方向上。以相同的方式，安置在列方向上的N個存儲單元MC中的可變電阻存儲元件Re的特定端通過源線SL彼此連接。由于在存儲單元陣列1中具有M列，因此使用了 M條源線 SL<0>到SL<M-1> (未在圖4中示出)。M條源線SL<0>到SL<M_1>以預(yù)定間隔布置在行方向上。每一個存儲單元MC中采用的可變電阻存儲元件Re的特定端是與同一存儲單元MC 中采用的存取晶體管AT相對一側(cè)的那端。典型地，作為分別對于四個相鄰列提供的四條源線的、M條源線SL<0>到SL<M-1> 中包括的四條源線彼此連接。這四條源線可以連接到用于提供基準(zhǔn)電壓(如GND (參考地)電壓)的線。位線BL和源線SL在行方向上交替地布置。外圍電路具有寫/擦除驅(qū)動器10和靈敏放大器(SA) 7。每一個寫/擦除驅(qū)動器 10驅(qū)動位線BL和源線SL。SA (靈敏放大器)7從位線BL讀出數(shù)據(jù)。

寫/擦除驅(qū)動器10和SA (靈敏放大器)7形成列驅(qū)動電路。列驅(qū)動電路對應(yīng)于根據(jù)本公開的驅(qū)動電路的主要部分。要注意的是，根據(jù)本公開實施例的驅(qū)動電路包括寫/擦除驅(qū)動器10，但是并非必須包括SA(靈敏放大器)7。在圖4中所示的配置中，每一條源線SL連接到參考地。然而，每一條源線SL到地的連接僅示出了讀操作中電壓施加狀態(tài)的模型。實際上，每一條源線SL通過單獨分配給源線SL的選擇開關(guān)而連接到擦除驅(qū)動器10。然而，選擇開關(guān)本身在圖4中未示出。另外，外圍電路還具有前置解碼器3、行驅(qū)動電路4和列開關(guān)電路6。前置譯碼器3是用于將輸入地址信號分成X體系的行地址和Y體系的列地址的電路。 行驅(qū)動電路4具有X地址主譯碼器、Y地址主譯碼器、列開關(guān)控制電路和WL (字線) 驅(qū)動器。列開關(guān)電路6是用于控制如下操作的電路，所述操作用以將預(yù)定多條位線BL連接到公共位線CBL或用于提供基準(zhǔn)電壓(如GND(參考地)電壓)的線，并且用以將位線BL 從公共位線CBL或用于提供基準(zhǔn)電壓的線斷開。在圖4中所示的配置的情況下，預(yù)定多個典型地為4個。也就是說，位線BL是位線BL<0>和BL<3>。除此之外，外圍電路還具有I/O (輸入/輸出)緩沖器9、控制電路11和邏輯塊16。邏輯塊16是用于控制用以輸入和輸出數(shù)據(jù)的操作、用以保存數(shù)據(jù)的操作和緩沖操作的控制系統(tǒng)的邏輯電路部分。如有需要，邏輯塊16也可以配置為對于存儲單元陣列1 的每一列執(zhí)行寫禁止?fàn)顟B(tài)的控制。要注意的是，圖4沒有示出諸如用于根據(jù)電源電壓產(chǎn)生多種電壓的電路和用于控制時鐘信號的產(chǎn)生的電路之類的其它電路。接下來，圖4和圖5中所示的列開關(guān)電路6的配置說明如下。圖5是示出了存儲單元陣列1、SA(靈敏放大器)7以及圖4所示的每一個其它部分之間的連接的圖。如圖4和圖5所示，列開關(guān)電路6具有公共線隔離開關(guān)部分6B和放電開關(guān)部分 6C。公共線隔離開關(guān)部分6B是用于將四條位線BL<3:0>分別連接到公共位線CBL 并且將四條位線BL<3:0>分別從公共位線CBL斷開的四個NMOS開關(guān)的集合。四條位線 BL<3:0>是位線BL<0>到BL<3>。在四條位線BL<3:0>之中，位線BL<0>是具有最小位線編號的位線，而位線BL<3>是具有最大位線編號的位線。在下面的描述中，將四個NMOS開關(guān)稱為隔離開關(guān)61<3:0>。隔離開關(guān)61<0>連接在位線BL<0>和公共線CBL之間，并且由提供到隔離開關(guān) 61<0>的柵極電極的列選擇信號YSW<0>控制。同樣地，隔離開關(guān)61<1>連接在位線BL<1>和公共線CBL之間，并且由提供到隔離開關(guān)61<1>的柵極電極的列選擇信號YSW<1>控制。以相同的方式，隔離開關(guān)61<2>連接在位線BL<2>和公共線CBL之間，并且由提供到隔離開關(guān) 61<2>的柵極電極的列選擇信號YSW<2>控制。同樣地，隔離開關(guān)61<3>連接在位線BL<3> 和公共線CBL之間，并且由提供到隔離開關(guān)61<3>的柵極電極的列選擇信號YSW<3>控制。
另一方面，放電開關(guān)部分6C是用于將電荷分別從四條位線BL<3:0>放電的四個 NMOS開關(guān)的集合。在下面的描述中，將四個NMOS開關(guān)稱為放電開關(guān)62<3:0>。根據(jù)基于分別提供到放電開關(guān)62<3 0>的翻轉(zhuǎn)列選擇 信號/YSW<3 0>的控制，放電開關(guān)62<3:0>執(zhí)行與由分別與放電開關(guān)62<3:0>相關(guān)聯(lián)的隔離開關(guān)61<3:0>執(zhí)行的操作相反的操作。放電開關(guān)62<0>連接在位線BL<0>與參考地之間，并且由提供到放電開關(guān)62<0> 的柵極電極的翻轉(zhuǎn)列選擇信號/YSW<0>控制。同樣地，放電開關(guān)62<1>連接在位線BL<1> 與參考地之間，并且由提供到放電開關(guān)62<1>的柵極電極的翻轉(zhuǎn)列選擇信號/YSW<1>控制。 以相同的方式，放電開關(guān)62<0>連接在位線BL<0>與參考地之間，并且由提供到放電開關(guān) 62<2>的柵極電極的翻轉(zhuǎn)列選擇信號/YSW<2>控制。同樣地，放電開關(guān)62<3>連接在位線 BL<3>與參考地之間，并且由提供到放電開關(guān)62<3>的柵極電極的翻轉(zhuǎn)列選擇信號/YSW<3> 控制。要注意的是，圖4和圖5中未示出的第五到第(M-I)條位線BL的部分具有與圖中所示的配置相同的陣列配置。公共位線CBL連接到作為PMOS晶體管的預(yù)充電晶體管71。預(yù)充電晶體管71典型地連接在用于提供電源電壓Vdd或設(shè)置在高電平的另一電壓的線與用作典型的公共線的公共位線CBL之間。預(yù)充電晶體管71由提供到預(yù)充電晶體管71的柵極電極的翻轉(zhuǎn)BL預(yù)充電信號/BLPRE控制。每一條位線BL<3 0>具有作為負(fù)載電容器連接到位線BL的布線電容器的布線電容。在圖4和圖5中，連接到位線BL的負(fù)載電容器由附圖標(biāo)記Cbl表示，附圖標(biāo)記Cbl也用于表示位線BL的布線電容。另外，公共位線CBL還具有布線電容以及與隔離開關(guān)61<3:0>的接觸電容。該布線電容和接觸電容是作為負(fù)載電容器連接到公共位線的布線/接觸電容器的電容。在圖4 和圖5中，連接到公共位線CBL的負(fù)載電容器由附圖標(biāo)記Ccbl表示，附圖標(biāo)記Ccbl也用于表示公共位線CBL的布線電容和接觸電容。如上所述，位線BL<3:0>與公共位線CBL或地線之間的連接由列開關(guān)電路6實施。 因此，可以設(shè)置期望的讀電壓VR，而不利用作為電壓產(chǎn)生電路的模擬電路。如稍后詳細(xì)描述的那樣，通過利用預(yù)充電晶體管71將在公共位線CBL和任何任意數(shù)量的位線BL上預(yù)充電的電荷重新分配到任何數(shù)量的其它位線BL，可以完成讀電壓VR的設(shè)置。行驅(qū)動電路4具有主解碼器的功能。行驅(qū)動電路4配置為包括X選擇器20和Y 選擇器30，以便執(zhí)行此功能。行驅(qū)動電路4還具有CSW(列開關(guān))電路6的控制電路的功能。行驅(qū)動電路4配置為包括多個CSW驅(qū)動器單元6A，以便執(zhí)行此功能。另外，行驅(qū)動電路4還具有WL驅(qū)動器的功能。行驅(qū)動電路4配置為包括與字線WL 一樣多的WL驅(qū)動單元4A以執(zhí)行此功能。如之前所述，字線的數(shù)量是N。X選擇器20、Y選擇器30、CSff驅(qū)動器單元6A和WL驅(qū)動器單元4A的典型具體電路將在稍后描述。如以上所述，前置解碼器3是用于將輸入地址信號分為X地址信號(X0、X1等)和 Y地址信號(Y0、Y1等)的電路。
X地址信號(X0、X1等)提供到行驅(qū)動電路4中采用的X選擇器20。X選擇器20 解碼X地址信號。作為解碼結(jié)果，X選擇器20產(chǎn)生X選擇信號X_SEL<0>到<N-1>，用于選擇WL驅(qū)動器單元4A。也就是說，X選擇信號X_SEL<0>到<N_1>分別提供到N個WL驅(qū)動器單元4A。 另一方面，Y地址信號(Y0、Y1等)提供到行驅(qū)動電路4中采用的Y選擇器30。Y 選擇器30解碼Y地址信號。作為解碼結(jié)果，Y選擇器30產(chǎn)生Y選擇信號Y_SEL，用于選擇 CSff驅(qū)動器單元6Α。Y選擇信號Y_SEL的數(shù)量根據(jù)圖4中所示的可變電阻存儲器件中采用的列開關(guān)電路6的配置而變化。因此，用于基于Y選擇信號Y_SEL驅(qū)動列開關(guān)電路6的CSW 驅(qū)動器單元6A的數(shù)量也根據(jù)列開關(guān)電路6的配置而變化。當(dāng)WL驅(qū)動器單元6A由X選擇信號X_SEL選擇時，WL驅(qū)動器單元4A將預(yù)先確定的電壓施加到連接到WL驅(qū)動器單元4A的輸出的字線WL。WL驅(qū)動器單元4A的細(xì)節(jié)將在稍后描述。擦除驅(qū)動器10是用于將電壓輸出到公共位線CBL和公共源線(圖中均未示出) 的電路。此實施例的情況下寫操作或置位操作中電壓輸出的方向與此實施例的情況下擦除操作或復(fù)位操作中電壓輸出的方向相反。在寫和擦除操作的控制中，特別地，列開關(guān)電路6中采用的公共線隔離開關(guān)部分 6B工作，使得可以任意地選擇存儲單元列，每一個所述存儲單元列用作寫或擦除操作的對象。要注意的是，為了控制公共源線(圖中均未示出)和存儲單元MC的列之間的連接，可以在公共源線和源線SL之間提供與公共線隔離開關(guān)部分6B相同的電路。在圖4和圖5所示的存儲單元陣列的每一矩陣行上提供的四個存儲單元MC中，對于每一個存儲單元 MC執(zhí)行寫操作。然而，可以對于每一矩陣行或一起對于所有存儲單元MC執(zhí)行擦除操作。如果對于每一矩陣行或一起對于所有存儲單元MC執(zhí)行擦除操作，則在源線側(cè)不絕對要求與公共線隔離開關(guān)部分6B相同的電路?？刂齐娐?1接收寫信號WRT、擦除信號ERS以及數(shù)據(jù)讀信號RD，并且基于寫信號 WRT、擦除信號ERS以及數(shù)據(jù)讀信號RD，控制電路11產(chǎn)生多個信號和多個電壓?？刂齐娐?11具有如下五種功能。(1)在讀時間，控制電路11產(chǎn)生SA使能信號SAEN或SA禁止信號/SAEN、位線隔離信號BLI和基準(zhǔn)電位VREF，將SA使能信號SAEN或SA禁止信號/SAEN、位線隔離信號BLI 和基準(zhǔn)電位VREF輸出到SA(靈敏放大器)7。要注意的是，代替控制電路11，圖中均未示出的電壓產(chǎn)生電路可以將基準(zhǔn)電位VREF提供到SA(靈敏放大器)7。(2)在讀時間，控制電路11將翻轉(zhuǎn)BL預(yù)充電信號/BLPRE輸出到預(yù)充電晶體管71 和SA (靈敏放大器)7。(3)在寫或擦除時間，控制電路11控制寫/擦除驅(qū)動器10。(4)在寫或擦除時間以及讀時間，控制電路11對于行驅(qū)動電路4和列開關(guān)電路6 執(zhí)行整體控制。要注意的是，讀時間執(zhí)行的控制將在稍后具體描述。(5)如有必要，控制電路11控制邏輯塊16，以便控制數(shù)據(jù)輸入/輸出操作和數(shù)據(jù)緩沖。I/O緩沖器9連接到SA (靈敏放大器)7和寫/擦除驅(qū)動器10。
邏輯塊16執(zhí)行控制，以便輸入來自外部源的數(shù)據(jù)，并且如有必要，在I/O緩沖器9 中緩沖數(shù)據(jù)。稍后通過預(yù)先確定的用于控制寫或擦除操作的時刻，將緩沖的數(shù)據(jù)提供到寫 /擦除驅(qū)動器10。 另外，邏輯塊16執(zhí)行控制，以便將SA(靈敏放大器)7經(jīng)由寫/擦除驅(qū)動器10讀出的數(shù)據(jù)通過I/O緩沖器9輸出到外部數(shù)據(jù)接收方?？刂葡到y(tǒng)電路接著，如下描述說明X選擇器20、Y選擇器30、WL驅(qū)動單元4A和CSW驅(qū)動器單元 6A的典型電路。圖6是示出X選擇器20的典型邏輯電路的圖。如圖6所示，X選擇器20采用在前級提供的四個反相器INVO到INV3、在中間級提供的四個NAND電路NANDO到NAND3、以及在后級提供的四個其它的反相器INV4到INV7。X選擇器20接收X地址信號位XO和Xl，解碼X地址信號位XO和Xl。作為解碼的結(jié)果，X選擇器20通過典型地將四個X選擇信號X_SELO到X_SEL3之一提高到高電平來啟動四個X選擇信號X_SELO到X_SEL3之一。圖6示出了典型的2位解碼器的配置。然而，根據(jù)X地址信號位數(shù)，圖6中所示的配置可以擴展到允許將更多位X地址信號提供到解碼器的多位配置。也就是說，可以采用用于解碼多于兩個X地址信號位的配置。圖7是示出了 Y選擇器30的典型邏輯電路的圖。如圖7所示，Y選擇器30采用在前級提供的四個反相器INV8到INV11、在中間級提供的四個NAND電路NAND4到NAND7以及在后級提供的四個其它反相器INV12到INV15。Y選擇器30接收Y地址信號位YO和Yl，解碼Y地址信號位YO和Yl。作為解碼的結(jié)果，Y選擇器30通過典型地將四個Y選擇信號Y_SEL0到Y(jié)_SEL3之一提高到高電平來啟動四個Y選擇信號Y_SEL0到Y(jié)_SEL3之一。圖7示出了典型的2位解碼器的配置。然而，根據(jù)Y地址信號位數(shù)，圖7中所示的配置可以擴展到允許將更多位Y地址信號提供到解碼器的多位配置。也就是說，可以采用用于解碼多于兩個Y地址信號位的配置。圖8是示出了兩個相鄰的WL驅(qū)動器單元4A的典型邏輯電路的圖。行驅(qū)動電路4實際上包括(N-I)個WL驅(qū)動器單元4A，在圖中示出了其中的兩個。 數(shù)量(N-I)是每一列的列方向上布置的存儲單元的數(shù)量。通過圖6中所示的X選擇器20啟動的X選擇信號X_SEL0或X_SEL1來選擇(N-I)個WL驅(qū)動器單元4A之一以操作。然后， 所選擇的WL驅(qū)動器單元4A啟動分別對應(yīng)于X選擇信號X_SEL0或X選擇信號X_SEL1的字線WL<0>或字線WL<1>。如圖8所示，每一個WL驅(qū)動器單元4A采用NAND電路(例如，NAND8)和反相器 (例如，INV16)。NAND電路NAND 8的兩個輸入之一接收WL選擇使能信號WLEN，而另一個輸入接收圖6中所示的X選擇器20啟動的X選擇信號X_SEL0或X_SEL1。NAND電路NAND8的輸出連接到反相器INV16的輸入。因此，連接到反相器INV16的輸出的字線WL<0>或WL<1>被啟動或禁止。圖9是示出了兩個相鄰的CSW驅(qū)動器單元6A的典型邏輯電路的圖。
如圖9所示，每一個CSW驅(qū)動器單元6A采用NAND電路(例如，NAND12)和反相器 (例如，INV21)。NAND電路NAND 12的兩個輸入之一接收Y開關(guān)使能信號YSWEN，而另一個輸入接收圖7中所示的Y選擇器30啟動的Y選擇信號Y_SEL0或Y_SEL1。當(dāng)Y選擇信號 Y_SEL0或Y_SEL1以及Y開關(guān)使能信號YSWEN 二者均設(shè)置到處于啟動狀態(tài)的高電平時，使得NAND電路NAND12輸出的信號降至低電平。因此，連接到NAND電路NAND12的輸出的反相器INV21所輸出的列選擇信號YSW<0>或YSW<1>轉(zhuǎn)變到啟動電平 (在第一實施例的情況下為高電平)。靈敏放大器圖10是示出了圖4和圖5中所示的SA (靈敏放大器)7的典型配置的圖。圖10中所示的SA (靈敏放大器)7是單端型的靈敏放大器。SA (靈敏放大器)7的基本配置包括鎖存電路72，用于將感測位線SABL上出現(xiàn)的電位感測為電壓，并且通過將感測位基準(zhǔn)線/SABL的電位當(dāng)作基準(zhǔn)來放大該感測的電壓。根據(jù)此實施例的鎖存電路72采用彼此交叉連接的兩個反相器。具體而言，反相器中的特定一個的輸出連接到另一個反相器的輸入，而另一個反相器的輸出連接到特定反相器的輸入。每一個反相器均具有PMOS晶體管21和NMOS晶體管22。PMOS晶體管21連接在由兩個PMOS晶體管共享的公共源極電極與用于提供電源電壓Vdd的線之間。PMOS晶體管23由提供到PMOS晶體管23的柵極電極的翻轉(zhuǎn)SA使能信號 /SAEN控制。翻轉(zhuǎn)SA使能信號/SAEN是低有效信號。另一方面，NMOS晶體管24連接在由兩個NMOS晶體管22共享的公共源極電極與用于提供GND (參考地)電壓的線之間。NMOS晶體管24由提供到NMOS晶體管24的柵極電極的SA使能信號SAEN控制。SA使能信號SAEN 是高有效信號，其通過將翻轉(zhuǎn)SA使能信號/SAEN翻轉(zhuǎn)而獲得。從圖4中所示的可變電阻存儲器件中采用的控制電路11接收SA使能信號SAEN和翻轉(zhuǎn)SA使能信號/SAEN。 要注意的是，通過利用反相器翻轉(zhuǎn)SA使能信號SAEN，翻轉(zhuǎn)SA使能信號/SAEN也可以在SA (靈敏放大器)7中內(nèi)部地產(chǎn)生。另外，用作位線隔離開關(guān)的NMOS晶體管51連接在感測位線SABL和公共位線CBL 之間。除此之外，用于控制以上所述的基準(zhǔn)電位VREF到鎖存電路72的施加的NMOS晶體管52連接在感測位基準(zhǔn)線/SABL和用于提供基準(zhǔn)電位VREF的線之間。NMOS晶體管52由提供到NMOS晶體管52的柵極電極的翻轉(zhuǎn)BL預(yù)充電信號/BLPRE/控制。從圖4所示的可變電阻存儲器件中采用的控制電路11接收翻轉(zhuǎn)BL預(yù)充電信號/BLPRE。在作為前提給出的以上配置的情況下，通過利用圖IlA和12F中所示的波形并且通過適當(dāng)?shù)貐⒄請D5和圖10將兩種典型操作說明如下。要注意的是，作為前提，在寫或擦除操作之后，在此實施例和下面所述的所有典型操作的情況下執(zhí)行讀校驗操作。然而，本公開的范圍絕不限于此方案。也就是說，本公開也可以應(yīng)用于正常的讀操作。另外，在下面描述的所有典型操作中，將預(yù)充電電壓設(shè)置到電源電壓Vdd，而將后放電電壓設(shè)置到基準(zhǔn)電壓Vss (其一般為GND (參考地)電壓)。然而，本公開絕不限于此電壓設(shè)置。也就是說，預(yù)充電電壓和后放電電壓均可以設(shè)置到任何電平，只要預(yù)充電電壓高于后放電電壓即可第一典型操作在圖IlA到IlE所示的波形圖所表示的第一典型操作中，朝著電源電壓Vdd將電荷預(yù)充電到列選擇信號YSW<0>選擇的位線BL<0>，之后，將電荷放電到其它位線BL<1>到 BL<3>,以便在電荷共享操作中在位線BL<0>到BL<3>之中共享電荷。首先，如從圖IlB所示的波形顯而易見的那樣，通過將列選擇信號YSW<0>提高到 H電平來啟動列選擇信號YSW<0>，而如從圖IlC所示的波形顯而易見的那樣，通過將其它列選擇信號YSW<1>到Y(jié)SW<3>降低到L電平來禁止其它列選擇信號YSW<1>到Y(jié)SW<3>。如圖 IlC所示，其它列選擇信號YSW<1>到Y(jié)SW<3>由附圖標(biāo)記YSW<3:1>表示。在這種狀態(tài)下，在圖IlA所示波形上的時間Tl之前的時段期間，提供到圖5所示的存儲單元陣列1中采用的預(yù)充電晶體管71的柵極電極的翻轉(zhuǎn)BL預(yù)充電信號/BLPRE設(shè)置到L電平。因此，將預(yù)充電晶體管71置入導(dǎo)通的狀態(tài)，將公共位線CBL預(yù)充電到電源電壓 Vdd0此時，啟動的列選擇信號YSW<0>所選擇的且通過啟動的列選擇信號YSW<0>連接到公共位線CBL的位線BL<0>也被預(yù)充電到電源電壓Vdd。在該預(yù)充電時段期間，僅將翻轉(zhuǎn)列選擇信號/YSW<0>置入L電平。因此，圖5中所示的存儲單元陣列1中采用的放電開關(guān)62<0>置入截止的狀態(tài)，而其它放電開關(guān)62<1>到 62<3>均置入導(dǎo)通的狀態(tài)。因此，其它放電開關(guān)62<1>到62<3>的每一個上出現(xiàn)的電位設(shè)置到基準(zhǔn)電壓Vss (其一般為GND (參考地)電壓)的電平。其它位線BL<1>到BL<3>中的每一條的放電狀態(tài)稱為BL復(fù)位狀態(tài)。然后，在圖IlA所示波形上的時間Tl，預(yù)充電晶體管71截止，以便終止預(yù)充電操作。因此，公共位線CBL和位線BL<0>上出現(xiàn)的電位置入浮空狀態(tài)。結(jié)果，開始動態(tài)地保持電源電壓Vdd的狀態(tài)。然后，在圖IlC所示波形上的時間T2，終止將圖5所示的存儲單元陣列1的位線 BL<1>到BL<3>連接到基準(zhǔn)電壓Vss的狀態(tài)，并且選擇所有其它列選擇信號YSW<3 1>，其設(shè)置到表示啟動狀態(tài)的H電平。因此，將圖5中所示的存儲單元陣列1的所有其它放電開關(guān) 62<3 0>置入截止?fàn)顟B(tài)，而將圖5中所示的存儲單元陣列1的所有其它隔離開關(guān)61<3 0>置入導(dǎo)通狀態(tài)。在這種狀態(tài)下，將公共位線CBL和位線BL<0>上預(yù)充電的電荷放電到位線BL<1> 到BL<3>，以便在電荷共享操作中，在位線BL<0>到BL<3>之中共享電荷。在已經(jīng)完成電荷共享操作之后出現(xiàn)在位線BL<0>上的電壓約為預(yù)充電時在位線 BL<0>上出現(xiàn)的電壓的1/4。也就是說，電荷共享操作已經(jīng)完成之后出現(xiàn)在位線BL<0>上的電壓衰減到Vdd/4。以這種方式，在四條位線BL<0>到BL<3>上統(tǒng)一地設(shè)置Vdd/4的讀電壓 VR0電壓衰減之后獲得的讀電壓VR由如下給出的等式⑴表示VR = VddX (Cbl XNsel) / (Ccbl+Cbl X (Nsel+Nvss)). . . (1)在以上給出的等式(1)中，附圖標(biāo)記Ccbl表示公共位線CBL的電容，而附圖標(biāo)記 Cbl表示每一條位線BL的電容。附圖標(biāo)記Nsel表示在朝著電源電壓Vdd將電荷預(yù)充電到特定位線BL之后，共享要放電到其它位線BL的電荷的特定位線BL的數(shù)量。附圖標(biāo)記Nvss表示前述其它位線BL的數(shù)量，其中在到基準(zhǔn)電壓Vss的放電處理中已經(jīng)復(fù)位了這些其它位線BL的每一條的電荷之后，每一條所述其它位線BL均用作電荷共享的對象。如從圖IlE中所示的波形顯而易見的那樣，由于放電處理，位線BL<0>上出現(xiàn)的電位降低，而由于充電處理，附圖標(biāo)記BL<3:1>表示的其它位線BL<1>到BL<3>上出現(xiàn)的電位增大。同樣顯而易見的是，位線BL<0>上出現(xiàn)的電位和其它位線BL<1>到BL<3>上出現(xiàn)的電位收斂到讀電壓VR。
之后，在圖1IC中所示的波形的時間T3，列選擇信號YSW<3 1 >上出現(xiàn)的電位降低， 而字線WL<0>上出現(xiàn)的電位增大。結(jié)果，充電到讀電壓VR的位線BL<0>的電荷經(jīng)由存儲單元MC放電到源線SL<0>。在圖IlE所示的波形中，附圖標(biāo)記LRS表示可變電阻存儲元件Re的低電阻狀態(tài)， 而附圖標(biāo)記HRS表示可變電阻存儲元件Re的高電阻狀態(tài)。在HRS中，流經(jīng)存儲單元MC中采用的可變電阻存儲元件Re的電流的量值沒有那么大。另一方面，在LRS中，大電流流經(jīng)存儲單元MC中采用的可變電阻存儲元件Re。因此， 在這種情況下，在放電處理期間，位線BL上出現(xiàn)的電位降低了一電位差。對于導(dǎo)致足夠的電位差的時刻，圖10中所示的SA(靈敏放大器)7執(zhí)行電壓感測操作。 具體而言，圖10中所示的SA (靈敏放大器)7中采用的NMOS晶體管52在圖IlA中所示的波形上的時間Tl之后的讀時段期間處于導(dǎo)通狀態(tài)，而基準(zhǔn)電位VREF已經(jīng)設(shè)置到鎖存電路72的基準(zhǔn)節(jié)點。SA使能信號SAEN或翻轉(zhuǎn)使能信號/SAEN置入啟動狀態(tài)，以便啟動 SA(靈敏放大器)7。在這種狀態(tài)下，如果將位線隔離信號BLI (未在圖IlA到IlE中示出) 設(shè)置到高電平，則位線BL<0>上出現(xiàn)的電壓的降低傳播到SA (靈敏放大器)7的感測節(jié)點。該時刻是LRS中降低的電壓變得充分低于基準(zhǔn)電位VREF —持續(xù)余量(sustained margin)的時刻。基準(zhǔn)電位VREF設(shè)置到LRS中電壓降低到的最終電平與HRS中電壓降低到的最終電平之間的中間電位，或者設(shè)置到比中間電位高了在要考慮感測時段的縮短的情況下認(rèn)為必要的差值的電平。在上述第一典型操作中，電荷預(yù)充電到位線BL<0>，并且預(yù)充電的電荷在電荷共享操作中放電到三條其它位線BL<3:1>。代替位線BL<0>，電荷也可以預(yù)充電到位線BL<0>、 BL<1>、BL<2>和BL<3>的任意一條，并且預(yù)充電的電荷然后放電到三條剩余的位線BL。另外，也可以將電荷預(yù)充電到位線BL<0>、BL<1>、BL<2>和BL<3>中的任意兩條，然后將預(yù)充電的電荷放電到兩條剩余的位線BL。除此之外，也可以將電荷預(yù)充電到位線BL<0>、BL<1>、BL<2>和BL<3>中的任意三條，然后將預(yù)充電的電荷放電到剩余位線BL。第二典型操作在第一典型操作的情況下，在預(yù)充電的位線BL以外的任意位線BL上出現(xiàn)的電位
可以當(dāng)作讀對象。另一方面，在下面所述的第二典型操作的情況下，預(yù)充電位線BL<0>，而讀出位線 BL<1>上出現(xiàn)的電位。在圖12A到12F中，將圖IlC中所示的對于列選擇信號YSW<3:1>的波形分為兩個波形，即作為圖12C中所示波形的對于列選擇信號YSW<1>的波形和作為圖12D中所示的波形的對于列選擇信號YSW<3:2>的波形。因此，第二典型操作與第一典型操作不同。另外， 圖12B中所示的對于列選擇信號YSW<0>的波形的下降沿的時刻從圖IlB的改變。具體而言，圖12B中所示的列選擇信號YSW<0>的電位在時間T3降低，以便然后建立被取消選擇的狀態(tài)(其中，將位線BL<0>從公共位線CBL分離)。代之，由于如上所述那樣將位線BL<1>上出現(xiàn)的電位當(dāng)作讀對象，因此在時間T3 之后的時段期間，圖12C中所示的列選擇信號YSW<1>上出現(xiàn)的電位維持在啟動的狀態(tài)的H 電平。如從圖12C所示的波形圖顯而易見的那樣，在時間T2，圖12C中所示的列選擇信號 YSff< 1 >上出現(xiàn)的電位已經(jīng)升高到H電平。以這種方式，位線BL< 1 >上出現(xiàn)的電位可以當(dāng)作讀對象。在時間T3，位線BL<2>和BL<3>以與第一典型操作相同的方式從公共位線CBL分離。在這種情況下為了清楚起見，請求讀者將圖lie中所示的波形與圖12D中所示的波形相比較。另外，其它信號的控制和感測操作與第一典型操作的那些基本相同。第三典型操作圖13A到13G是示出了將電荷預(yù)充電到位線BL<0>、BL<1>、BL<2>和BL<3>中的任意兩條然后將預(yù)充電的電荷放電到兩條剩余位線BL所執(zhí)行的第三典型操作的波形的時序圖。圖13A到13G與圖IlA到IlE的不同之處在于，在圖13A到13G的情況下，在與預(yù)充電操作的開始一致的時間Tl，除了列選擇信號YSW<0>之外，還已經(jīng)將列選擇信號YSW<1> 預(yù)先設(shè)置到H電平，以便將電荷預(yù)充電到兩條位線BL，即，將位線BL<1>以及位線BL<0>預(yù)充電到電源電壓Vdd。然后，在時間T2，預(yù)充電的電荷通過兩條其它位線BL<2>和BL<3>共享，以便將讀電壓VR設(shè)置到大約電源電壓Vdd的1/2。之后，在時間T3，為了從讀對象的組中去除位線BL<1>，降低在列選擇信號YSW<1> 上出現(xiàn)的電位。同時，升高在字線WL<0>上出現(xiàn)的電位，以便放電在讀時間流動的單元電流。其它信號的控制和感測操作基本上與第一典型操作的那些相同。第四典型操作在目前為止描述的第一到第三典型操作中，共享電荷的位線BL的數(shù)量是4，但是共享電荷的位線BL的數(shù)量可以減小到2或3。作為示例，圖14A到14G示出了由兩條位線BL共享預(yù)充電到一條位線BL的電荷的操作的波形。圖14A到14G與圖IlA到IlE的不同之處在于，在圖14A到14G的情況下，列選擇信號YSW<0>和YSW<3>既不是預(yù)充電對象也不是讀對象。因此，在讀操作期間，列選擇信號 YSff<0>和YSW<3>維持在L電平，如從圖14C和14D中所示的波形顯而易見的那樣。因此，在時間T2，由位線BL<2>共享在時間Tl預(yù)充電到位線BL<0>的電荷，并且在時間T3，取消選擇位線BL<2>以便讀出在位線BL<0>上出現(xiàn)的電位的變化。上述典型操作僅是根據(jù)第一實施例執(zhí)行的典型操作的一部分。即使在上述第一到第四典型操作以外的操作中，如果已經(jīng)預(yù)充電了兩條位線BL或三條位線BL，則在預(yù)充電的位線BL之中切換位線BL的操作或?qū)⒂米髯x對象的位線BL改變到未提前預(yù)充電而是將要共享預(yù)充電的電荷的位線BL的操作易于從把位線BL從被選擇的狀態(tài)切換到被取消選擇的狀態(tài)(反之亦然)的操作中推斷出。 另外，對于圖13A到13G所示的情況，共享預(yù)充電的電荷的位線BL的數(shù)量不限于兩個。例如，共享預(yù)充電的電荷的位線BL的數(shù)量也可以是3個?；谧x電壓VR要設(shè)置到的電壓的量值來確定要預(yù)充電的位線BL的數(shù)量和共享預(yù)充電的電荷的位線BL的數(shù)量。根據(jù)此實施例的操作特征在于，通過分割布線電容來執(zhí)行產(chǎn)生讀電壓VR的處理。 因此，在產(chǎn)生讀電壓VR的處理中，完全不需要模擬電壓。也就是說，在產(chǎn)生讀電壓VR的處理中，不存在需要DC待機電流的電路。因此，這種電路的不存在允許小功耗地執(zhí)行讀操作。圖IlA到14G的波形圖未示出用于控制SA(靈敏放大器)7的信號的波形。圖15A到15E是示出了對于可變電阻存儲元件Re處于LRS的情況的讀校驗操作的波形的圖，而圖16A到16E是示出了對于可變電阻存儲元件Re處于HRS的情況的讀校驗操作的波形的圖。用于執(zhí)行讀校驗操作的SA(靈敏放大器)7具有已經(jīng)參照圖10說明的配置。當(dāng)在時間T3，在連接到用作讀對象的存儲單元MC的字線WL上出現(xiàn)的電位升高時， 啟動通過使單元電流流經(jīng)存儲單元MC來放電位線BL的電位的處理。在圖15A到15E所示的LRS的情況下，放電處理的速度高。在時間T34開始的時段中，感測位線(或公共位線CBL)上出現(xiàn)的電位變?yōu)椴桓哂诨鶞?zhǔn)電位VREF的電平。時間 T4是自從時間T34起已經(jīng)經(jīng)過了一時間余量的時間。在時間T4，位線隔離信號BLI關(guān)閉， 并且將SA使能信號SAEN設(shè)置到H電平，以便啟動圖10中所示的SA(靈敏放大器)7。經(jīng)由圖4中所示的可變電阻存儲器件中采用的I/O緩沖器9，將感測節(jié)點上出現(xiàn)的電位提供到外部總線作為輸出數(shù)據(jù)。在圖16A到16E所示的HRS的情況下，即使在時間T4，CBL側(cè)的感測節(jié)點也原樣維持在高于基準(zhǔn)電位VREF的狀態(tài)。因此，提供到外部總線的輸出數(shù)據(jù)的邏輯是LRS情況的邏輯的翻轉(zhuǎn)。圖10中所示的SA (靈敏放大器)7是交叉鎖存(cross latch)型的單端靈敏放大器。SA(靈敏放大器)7僅在需要啟動SA(靈敏放大器)7的時段期間被啟動。采用諸如運算放大器之類的組件的靈敏放大器需要置入始終啟動的狀態(tài)。然而， 與采用諸如運算放大器之類的組件的靈敏放大器不同，SA(靈敏放大器)7的配置和由此采用的系統(tǒng)被設(shè)計為使得靈敏放大器運行本身幾乎不需要DC電流。根據(jù)上述第一實施例，在產(chǎn)生讀電壓VR的操作中，不需要消耗大功率的模擬電路。通過僅改變開關(guān)的狀態(tài)以便允許讀電壓VR設(shè)置在期望的位線BL上，可以完成預(yù)充電位線BL的處理。因此，可以減小功耗。另外，確定讀電壓VR的布線電容率(ratio)由半導(dǎo)體工藝中作為整批創(chuàng)建的布線的屬性確定。在這種情況下，屬性包括厚度、深度和材料。因此，可以相對高精度地規(guī)定布線電容率。除此之外，即使存在表示預(yù)充電到一條或多條位線BL的電荷量的電壓的變化， 電荷稍后與其它位線BL共享。因此，當(dāng)產(chǎn)生讀電壓VR時，表示預(yù)充電到一條或多條位線BL的電荷量的電壓的誤差分量衰減到幾分之一。結(jié)果，可以以相對高的精度設(shè)置讀電壓VR。要注意 的是，在圖10中所示的SA (靈敏放大器)7的配置中，在放大或感測位線BL 上出現(xiàn)的電壓的處理期間，為了避免由位線BL上出現(xiàn)的電壓的幅度引起的干擾，在放大操作中，利用位線隔離信號BLI的電壓控制將公共位線CBL和位線側(cè)的負(fù)載與SA(靈敏放大器)7的感測節(jié)點隔離。因此可以避免這種干擾，從而高速地執(zhí)行感測操作。2 第二實施例圖17是示出了根據(jù)第二實施例的存儲單元陣列的配置以及存儲單元陣列的存儲塊1_0和1_1與SA (靈敏放大器)7之間的連接的放大圖。將根據(jù)第二實施例的存儲單元陣列的配置劃分為兩個存儲塊1_0和1_1，其每一個均具有與圖5中所示的存儲單元陣列1的存儲容量對應(yīng)的存儲容量。兩個存儲塊1_0和 1_1連接到一個SA (靈敏放大器)7。每一個存儲塊1_0和1_1采用被安排為形成由N行和四列組成的矩陣的存儲單元 MC0每一個存儲塊1_0和1_1的存儲容量與圖5中所示的存儲單元陣列1的存儲容量相同。然而，每一個存儲塊1_0和1_1與圖5中所示的存儲單元陣列1的不同之處在于， 每一個存儲塊1_0和1_1包括用作具有基準(zhǔn)存儲單元MCr的基準(zhǔn)部分IR的至少一行。在圖17所示的存儲單元陣列中，每一個存儲塊1_0和1_1具有公共線隔離開關(guān)部分6B和放電開關(guān)6C，其均具有之前已經(jīng)說明的配置。在存儲塊1_0中，SA (靈敏放大器)7 經(jīng)由公共線隔離開關(guān)部分6B和公共位線CBLO連接到存儲單元MC或基準(zhǔn)存儲單元MCr。同樣地，在存儲塊1_1中，SA (靈敏放大器)7經(jīng)由公共線隔離開關(guān)部分6B和公共位線CBLl連接到存儲單元MC或基準(zhǔn)存儲單元MCr。要注意的是，在圖17中所示的連接中，SA(靈敏放大器)7與公共位線CBLO之間的連接以及SA (靈敏放大器)7與公共位線CBLl之間的連接并不相對于SA (靈敏放大器)7 對稱。因此，在某些情況下，公共位線CBLO的布線電容Ccbl可能與公共位線CBLl的布線電容Ccbl不同。為了使得公共位線CBLO的布線電容Ccbl與公共位線CBLl的布線電容 Ccbl相同，需要使得存儲塊1_0和存儲塊1_1相對于SA(靈敏放大器)7對稱。也就是說， 在SA (靈敏放大器)7當(dāng)作鏡子的情況下，需要布置存儲塊1_0和存儲塊1_1，以便存儲塊 1_0變?yōu)閷ο?，而存儲塊1_1變?yōu)榇鎯K1_0的鏡像圖像，反之亦然。在圖17中，為了彼此區(qū)分存儲塊1_0和存儲塊1_1中的列選擇信號YSW，在存儲塊 1_0的情況下，將用作下標(biāo)的數(shù)字0附到表示列選擇信號的附圖標(biāo)記YSW，以形成表示存儲塊1_0中的列選擇信號的附圖標(biāo)記YSW0，而另一方面，在存儲塊1_1的情況下，將用作下標(biāo)的數(shù)字1附到附圖標(biāo)記YSW，以形成表示存儲塊1_1中的列選擇信號的附圖標(biāo)記YSW1。同樣地，為了彼此區(qū)分存儲塊1_0和存儲塊1_1中的字線WL，在存儲塊1_0的情況下，將用作下標(biāo)的數(shù)字0附到表示字線的附圖標(biāo)記WL，以形成表示存儲塊1_0中的字線的附圖標(biāo)記WL0，而另一方面，在存儲塊1_1的情況下，將用作下標(biāo)的數(shù)字1附到附圖標(biāo)記WL，以形成表示存儲塊1_1中的字線的附圖標(biāo)記WLl。要注意的是，附圖標(biāo)記Ref. WL表示用于控制基準(zhǔn)存儲單元MCr的字線。以與列選擇信號YSW和字線WL相同的方式，為了彼此區(qū)分存儲塊1_0和存儲塊1_1中的用于控制基準(zhǔn)存儲單元MCr的字線WL，在存儲塊1_0的情況下，將用作下標(biāo)的數(shù)字0附到附圖標(biāo)記Ref. WL以形成附圖標(biāo)記Ref. WL0，而在存儲塊1_1的情況下，將用作下標(biāo)的數(shù)字1附到附圖標(biāo)記Ref. WL以形成附圖標(biāo)記Ref. WLl。由翻轉(zhuǎn)BL預(yù)充電信號/BLPRE控制的鎖存電路72連接到公共位線CBLO和CBLl二者。圖18是示出了期望可應(yīng)用于圖17中所示的配置的互補信號差分靈敏放大器7的電路的圖。圖18中所示的SA(靈敏放大器)7與圖10中所示的SA(靈敏放大器)7的不同之處在于，在圖18中所示的SA (靈敏放大器)7的情況下，去除了圖10中所示的SA (靈敏放大器)7中采用的NMOS晶體管52，而在感測位基準(zhǔn)線/SABL與公共位線CBLl之間另外連接了 NMOS晶體管51。位線隔離信號BLI用于同時控制連接在感測位基準(zhǔn)線/SABL與公共位線CBLl之間的此NMOS晶體管51以及連接在感測位線SABL與公共位線CBLO之間的NMOS晶體管51。圖18中所示的SA (靈敏放大器)7中采用的鎖存電路72的其它配置與圖10中所示的SA(靈敏放大器)7中采用的鎖存電路72的那些相同。在如上所述圖18中所示的配置中，當(dāng)從存儲塊1_0或存儲塊1_1讀出存儲單元MC 的存儲狀態(tài)時，在將另一公共位線連接到基準(zhǔn)存儲單元MCr的狀態(tài)下執(zhí)行感測操作。此時， 還對于基準(zhǔn)存儲單元MCr執(zhí)行讀操作。因此，基準(zhǔn)電位動態(tài)地改變。也就是說，基準(zhǔn)電位變得更低。通過存儲單元的存儲狀態(tài)，暗示了 HRS或LRS。將基準(zhǔn)存儲單元MCr中采用的可變電阻存儲元件Re的電阻預(yù)先設(shè)置到HRS下MC 的電阻與LRS下MC的電阻之間的值。理想地，HRS下MC的電阻與LRS下MC的電阻之間的值是處于HRS下MC的電阻與LRS下MC的電阻之間的大約中間的值。該感測方法具有的優(yōu)點在于，即使靈敏放大器7高速工作，也絕不存在故障。一般而言，在某種程度上，存在存儲單元MC的特性的變化和偏置電壓(如用于產(chǎn)生基準(zhǔn)電壓的電源電壓Vdd)的變化。然而，根據(jù)該感測方法，基準(zhǔn)電位動態(tài)地改變以跟隨受變化影響的位線電位。因此，SA(靈敏放大器)7幾乎不會執(zhí)行由這些變化引起的故障，使得不需要花時間確認(rèn)邏輯。因此，可以高速地進行工作。要注意的是，例如，關(guān)于選擇存儲塊1_0和1_1中的哪一個作為讀對象以及選擇存儲塊1_0和1_1中的哪一個作為基準(zhǔn)的確定，圖4中所示的可變電阻存儲器件中采用的前置解碼器3識別作為塊選擇地址的輸入地址的預(yù)定位。在行驅(qū)動電路4中，對于每一個存儲塊提供WL驅(qū)動器單元4A和CSW驅(qū)動器單元6A。另外，在行驅(qū)動電路4中，提供具有與X 選擇器20的配置相同配置的塊選擇器。塊選擇器解碼從前置解碼器3接收到的塊選擇地址，驅(qū)動對于每一塊提供的兩個 WL驅(qū)動器單元4A以選擇存儲單元MC，并且驅(qū)動另一 WL驅(qū)動器單元4A以選擇基準(zhǔn)存儲單元 MCr。另外，塊選擇器控制對于每一塊提供的兩個CSW驅(qū)動器單元6A，以便執(zhí)行對于包括用作讀對象的存儲單元MC的塊和不包括用作讀對象的存儲單元MC的塊的不同列選擇操作。要注意的是，在另一個實施例的描述中，稍后將說明塊選擇器的細(xì)節(jié)。圖19A到19E是示出對于存儲塊以與之前通過參照圖IlA到IlE說明的第一實施例執(zhí)行的第一典型操作類似的方式經(jīng)歷讀電壓VR的設(shè)置的情況的操作的波形的時序圖。 圖20A到20D是示出了在LRS中用于感測操作的波形的時序圖。圖21A到21D是示出了在 HRS中用于感測操作的波形的時序圖。
在圖19A到19E中所示的 時間Tl，啟動預(yù)充電操作。在時間Tl，已經(jīng)將列選擇信號YSW0<0>和YSW1<0>預(yù)先設(shè)置到H電平，以便在存儲塊1_0和1_1 二者中，將位線BL<0> 預(yù)充電到電源電壓Vdd。分別選擇存儲塊1_0和1_1的共計六條其它的位線BL0<3:1>和BL1<3:1>并將其連接到它們的公共位線，以便執(zhí)行預(yù)充電處理。要注意的是，要選擇的位線的數(shù)量可以任意地確定。也就是說，要選擇的位線的數(shù)量是最小值0和最大值6之間的范圍中的任意數(shù)。在時間T2和T3之間的時段中，產(chǎn)生讀電壓VR。讀電壓VR的量值幾乎由預(yù)充電位線計數(shù)與電荷共享位線計數(shù)的比值確定。在這種情況下，預(yù)充電位線計數(shù)是經(jīng)歷預(yù)充電處理的位線的數(shù)量，而電荷共享位線計數(shù)是共享在電荷共享處理中累積的電荷的位線的數(shù)量。在時間T3，存儲塊1_0中的讀對象位線BL0<0>和基準(zhǔn)字線Ref. WL上出現(xiàn)的電位同時升高到高電平。因此，讀時間的單元電流流入存儲單元MC，而基準(zhǔn)電流流入基準(zhǔn)存儲單元 MCr ο基準(zhǔn)存儲單元MCr的基準(zhǔn)電阻器Rer的電阻已設(shè)置到HRS下可變電阻存儲元件Re 的電阻與LRS下可變電阻存儲元件Re的電阻之間的值。因此，如從圖19E中所示的波形顯而易見的那樣，位線和基準(zhǔn)位線上出現(xiàn)的電位改變。圖20D示出了 LRS的放電曲線，而圖21D示出了 HRS的放電曲線。在時間T4，位線隔離信號BLI的電位降低，同時SA使能信號SAEN的電位增大，以使得啟動了 SA (靈敏放大器)7的感測操作。在LRS的情況下，連接到存儲單元MC的公共位線CBLO上出現(xiàn)的電位在低側(cè)進行轉(zhuǎn)變。因此，在已經(jīng)完成感測操作之后，連接到存儲單元MC的公共位線CBLO上出現(xiàn)的電位被下拉至基準(zhǔn)電壓Vss。另一方面，在HRS的情況下，連接到存儲單元MC的公共位線CBLO 上出現(xiàn)的電位在高側(cè)進行轉(zhuǎn)變。因此，在已經(jīng)完成感測操作之后，連接到存儲單元MC的公共位線CBLO上出現(xiàn)的電位被上拉到電源電壓Vdd。要注意的是，與上述操作相反，如果選擇存儲塊1_1中的存儲單元MC，則選擇存儲塊1_0中的基準(zhǔn)電阻器Rer?；静僮髋c上述操作相同。在第一實施例的情況下，SA(靈敏放大器)7具有與圖10中所示的配置類似的配置。然而，必須提供讀電壓VR，從而不能說根本不需要模擬電壓。另一方面，在第二實施例的情況下，由于基準(zhǔn)存儲單元的放電處理，自動地產(chǎn)生模擬基準(zhǔn)電壓，從而可以利用動態(tài)地改變的基準(zhǔn)電壓來執(zhí)行差分讀操作。因此，不需要從 SA(靈敏放大器)7外部的源提供讀電壓VR，因此根本不需要提供模擬電壓。結(jié)果，可以執(zhí)行消耗小功率的讀校驗操作。3:第三實施例在第一實施例的情況下，一個存儲塊連接到一個SA (靈敏放大器)7。然而，也可以提供這樣的配置預(yù)先提供多個存儲塊，并且要連接到靈敏放大器7的存儲塊可以從預(yù)先提供的多個存儲塊中任意地選擇。這種配置提供了更多的普遍性，并允許要對于讀電壓VR 進行的精細(xì)控制。第三實施例向存儲單元陣列提供了給出更好普遍性和讀電壓VR的更精細(xì)設(shè)置的結(jié)構(gòu)。圖22是示出根據(jù)第三實施例的存儲單元陣列的配置以及靈敏放大器7與存儲塊之間的連接的圖。此實施例具有這樣的配置多個存儲塊與一條共享位線并聯(lián)連接。在下面的描述中，多個存儲塊并聯(lián)連接到的共享位線稱為全局位線GBL，并且每一個存儲塊中的位線BL 稱為本地位線LBL。第三實施例被配置為使得在具有N行和4列的每一個存儲塊中，全局位線GBL和本地位線LBL<3:0>可以通過利用公共線隔離開關(guān)部分6B的隔離開關(guān)61<3:0>選擇性地彼此連接。通過利用放電開關(guān)6C的放電開關(guān)62<3:0>，可以將本地位線LBL<3:0>選擇為放電對象。在此實施例中，如圖22所示，每一個均具有這種配置的(K-I)個存儲塊并聯(lián)連接 到對于存儲塊共同的同一全局位線GBL。(K-I)個存儲塊分別由附圖標(biāo)記1_0、1_1........
1_ (K-I)和 1_K 表示。在位線BL的這種層級結(jié)構(gòu)的設(shè)計中，對于所有存儲塊，存儲單元行計數(shù)N和存儲單元列計數(shù)M均可以設(shè)置為任何的任意數(shù)。另外，存儲塊計數(shù)K也可以設(shè)置為任何的任意數(shù)。與圖5中所示的存儲單元陣列1中采用的SA (靈敏放大器)7非常類似，連接到全局位線GBL的SA (靈敏放大器)7也是單端型的靈敏放大器，由此需要將基準(zhǔn)電位VREF從外部源提供到SA (靈敏放大器)7的感測節(jié)點。與圖5中所示的存儲單元陣列1中采用的公共位線CBLO非常類似，全局位線GBL 連接到由提供到預(yù)充電晶體管71的柵極電極的翻轉(zhuǎn)BL預(yù)充電信號/BLPRE控制的預(yù)充電晶體管71。圖23Α到23Η是示出了對于對所有存儲塊的任意本地位線執(zhí)行讀電壓VR的設(shè)置并且將存儲塊1_0的字線WL_0<0>當(dāng)作讀對象的字線WL的情況的操作的波形的時序圖。在圖23A中所示的波形上的時間Tl，將全局位線GBL預(yù)充電到電源電壓Vdd。此時，所有存儲塊的所有本地位線LBL處于與全局位線GBL斷開的狀態(tài)。因此，將電源電壓 Vdd僅預(yù)充電到全局位線GBL。全局位線LBL已經(jīng)放電，并且預(yù)先設(shè)置在基準(zhǔn)電壓Vss。在圖23B所示的波形上的時間T2，選擇包括存儲塊1_0的本地位線LBL_0<0>的任意本地位線LBL。具體而言，所選擇的本地位線LBL包括用作讀對象的列選擇線YSW_0<0> 控制的本地位線LBL_0<0>、以及與列選擇線YSW_0<0>相同的存儲塊1_0的列選擇線 YSW_0<3:1>和其它存儲塊的列選擇線YSW_i<3:0>(其中，i是1到M范圍中的整數(shù))控制的其它本地位線LBL。這些本地位線LBL通過啟動它們相應(yīng)的列選擇線YSW來選擇。通過選擇這些本地位線LBL，將預(yù)充電的電荷放電到所選擇的本地位線LBL，以便與所選擇的本地位線LBL共享電荷。因此，將具有預(yù)先確定的量值的讀電壓VR設(shè)置到每一條所選擇的本地位線LBL上。在已經(jīng)執(zhí)行了共享電荷的處理之后，本地位線LBL上出現(xiàn)的電壓以布線電容率從預(yù)充電時間出現(xiàn)的電壓衰減到具有預(yù)先確定的量值的讀電壓VR。作為衰減結(jié)果而獲得的讀電壓VR由如下給出的等式(2)表示VR = VddXCgbl/(Cgbl+ClblXNvss). . . (2)
在等式(2)中，符號Cgbl表示全局位線GBL的電容，而符號Clbl表示每一條本地位線LBL的電容。另外，符號Nvss表示在放電處理中復(fù)位到基準(zhǔn)電壓Vss之后共享電荷的位線BL的數(shù)量。然后，從連接到 由列選擇線YSW_0<0>選擇的本地位線LBL_0<0>的存儲單元MC讀出可變電阻存儲元件Re的電阻。具體而言，在圖23A到23H中所示的時間T3，將列選擇線YSW_0<0>以外的所有列選擇線設(shè)置到表示禁止的狀態(tài)的L電平。因此，本地位線LBL_0<0>以外的所有列選擇線與全局位線GBL斷開。在時間t3，僅存儲塊1_0中的字線WL_0<0>升高到H電平。因此，以取決于連接到字線WL_0<0>的存儲單元MC的可變電阻存儲元件Re處于LRS還是HRS的速度，執(zhí)行允許單元電流流動的放電處理。以與第一實施例相同的方式，啟動單端型的SA(靈敏放大器)7，以感測正經(jīng)歷了通過全局位線GBL的放電處理的本地位線LBL上出現(xiàn)的電壓的電位。在該實施例中，全局位線GBL的電容比本地位線LBL的電容大得多，從而僅對于全局位線GBL執(zhí)行預(yù)充電處理。然而，如果期望進一步增大預(yù)充電的電荷的量，則可以將任意數(shù)量的本地位線LBL當(dāng)作另外的預(yù)充電對象。在此實施例中，如從圖22中顯而易見的那樣，可以經(jīng)歷電荷共享的本地位線LBL 的數(shù)量極大。因此，根據(jù)以上給出的等式(2)，可以以精細(xì)的步長設(shè)置任何任意的基準(zhǔn)電位 VREF04:第四實施例根據(jù)第四實施例，提出了能夠在第三實施例實施的作為位線BL結(jié)構(gòu)的的層級結(jié)構(gòu)內(nèi)執(zhí)行差分讀操作的配置。圖24是示出典型地作為IC芯片實施的可變電阻存儲器件的配置的框圖。如圖22中所示的第三實施例的情況那樣，存在K個存儲塊。如圖17中所示的第三實施例的情況那樣，每一個存儲塊包括具有基準(zhǔn)存儲單元MCr的存儲單元行。圖24中的附圖標(biāo)記IR表示作為具有基準(zhǔn)存儲單元MCr的存儲單元行的基準(zhǔn)部分。圖24中所示的可變電阻存儲器件中采用的存儲單元陣列的結(jié)構(gòu)與圖22和圖17 中所示的結(jié)構(gòu)的不同之處在于，在圖24所示的結(jié)構(gòu)的情況下，向K個存儲塊提供兩條全局位線，即連接到奇數(shù)編號存儲塊的全局位線GBLO和連接到偶數(shù)編號存儲塊的全局位線 GBLl。全局位線GBLO和GBLl分別對應(yīng)于圖17中所示的可變電阻存儲器件中采用的公共位線CBLO和CBLl。當(dāng)全局位線GBLO和GBLl之一連接到讀側(cè)的存儲單元MC時，另一全局位線經(jīng)歷控制以與基準(zhǔn)存儲單元MCr進行連接。也就是說，在第四實施例的情況下，將圖 17中所示的可變電阻存儲器件中采用的公共位線CBLO和CBLl置入層級結(jié)構(gòu)，并且將每一條公共位線CBLO和CBLl分配給與公共位線并聯(lián)連接的(K/2)個存儲塊。圖24中所示的可變電阻存儲器件新近包括行驅(qū)動電路4中的附加塊解碼器40，以用作用于選擇存儲塊的解碼器。塊解碼器40通常接收為了選擇存儲塊而要解碼的地址位X2和X3，代替圖6中所示的配置的地址位XO和Xl。塊解碼器40然后從反相器INV4到INV7的輸出端輸出存儲塊選擇信號。存儲塊選擇信號提供到與一個存儲塊相關(guān)聯(lián)的WL驅(qū)動器單元4A和CSW驅(qū)動器單元6A。圖25A到25K是示出在第四實施例中執(zhí)行的典型操作的波形的時序圖。在這些典型操作中，在時間Tl，將全局位線GBLO和GBLl預(yù)充電到電源電壓Vdd。然后，將預(yù)充電到全局位線GBLO和GBLl的電荷放電到任何任意數(shù)量的本地位線 LBL (包括作為奇數(shù)編號存儲塊的第一個的存儲塊1_0的本地位線LBL<0>)以便與本地位線 LBL共享電荷。在圖25C中所示的波形的情況下，作為偶數(shù)編號存儲塊的第一個的存儲塊 1_1的本地位線LBL<0>和存儲塊1_0的本地位線LBL<0>作為用于共享電荷的線。然而，任何其它任意的本地位線LBL也可以作為用于共享電荷的線。作為用于共享電荷的本地位線LBL可以從任何存儲塊任意地選擇。另外，從任何存儲塊任意選擇的要用作共享電荷的線的本地位線LBL的數(shù)量也是任意的。由等式(2)表示讀電壓VR。如通過該等式所示的那樣，根據(jù)從任意存儲塊任意地選擇的要用作共享電荷的線的本地位線LBL的數(shù)量，讀電壓VR的量值由布線電容確定。在這種情況下，存儲塊1_0的本地位線LBL<0>作為據(jù)以要讀出數(shù)據(jù)的對象，而存儲塊1_1中的基準(zhǔn)存儲單元MCr作為據(jù)以要讀出基準(zhǔn)電位的對象。因此，如從圖25G和25H 的波形顯而易見的那樣，啟動兩條字線WL上出現(xiàn)的電位。因此，將連接到基準(zhǔn)存儲單元MCr的全局位線GBLl的動態(tài)降低的電位作為基準(zhǔn)， 并且在以HRS或LRS從全局位線GBLO讀出數(shù)據(jù)的存儲單元MC中，在差分感測操作中感測在放電操作過程中出現(xiàn)的電壓電平。用于選擇基準(zhǔn)存儲單元MCr的方法、要共享電荷的本地位線LBL的位置和這種本地位線LBL的數(shù)量可以任意地確定。另外，可以添加任何任意數(shù)量的本地位線LBL作為預(yù)充電對象。根據(jù)第四實施例，可以執(zhí)行基于差分感測的穩(wěn)定操作，以使得讀電壓VR的精細(xì)設(shè)置伴有寬調(diào)整范圍。因此，即使可變電阻存儲元件Re的電阻隨著時間經(jīng)過而改變，在精細(xì)地調(diào)整適于電阻改變的讀電壓VR的同時，可以高速且高度可靠地執(zhí)行讀操作。5 第五實施例圖26是示出了根據(jù)第五實施例的存儲單元陣列的配置的框圖。圖26中所示的根據(jù)第五實施例的存儲單元陣列與圖24中所示的根據(jù)第四實施例的存儲單元陣列的不同之處在于，在第五實施例的情況下，每一個存儲塊不包括基準(zhǔn)部分1R。在第五實施例的情況下，基準(zhǔn)電位不能通過利用基準(zhǔn)存儲單元MCr以跟隨由存儲單元MC產(chǎn)生的電位來動態(tài)地改變。在第五實施例的情況下，為了將基準(zhǔn)電位控制到HRS的電平與LRS的電平之間的電平，使用作為電荷共享的結(jié)果所產(chǎn)生的基準(zhǔn)電壓，代之利用外部源所產(chǎn)生的模擬電壓。 圖27A到27H是示出了根據(jù)第五實施例執(zhí)行的典型操作的波形的時序圖。在第五實施例的情況下，根據(jù)設(shè)置讀電壓VR的必要性，將與圖27B中所示的列選擇信號YSW_0<0>相關(guān)聯(lián)的用以用作讀對象的本地位線LBL<0>作為電荷共享處理的對象。 然而，也可以任意地選擇本地位線LBL<0>以外的本地位線來用作電荷共享處理的對象。在這種情況下，讀電壓VR的電位由連接到全局位線GBLO的本地位線LBL的數(shù)量確定，而基準(zhǔn)電位VREF的電位由連接到全局位線GBLl的本地位線LBL的數(shù)量確定。
通過如圖27H的波形所示那樣設(shè)置到低于讀電壓VR的適當(dāng)電平的基準(zhǔn)電位VREF， 單端型SA的(靈敏放大器)7執(zhí)行電壓感測操作在根據(jù)第五實施例的系統(tǒng)中，與利用基準(zhǔn)存儲單元MCr的方法相比，變化對于存儲單元MC的特性的影響大。然而，不需要在每一個存儲塊中提供基準(zhǔn)存儲單元MCr。因此， 位成本減小了與消除的基準(zhǔn)存儲單元MCr的數(shù)量相對應(yīng)的差。另外，也不需要由存儲單元陣列外部的產(chǎn)生器所產(chǎn)生的模擬電壓。因此，功耗也同樣可以減小與用于產(chǎn)生模擬電壓的外部產(chǎn)生器相對應(yīng)的差。6 修改在至此描述的第一到第五實施例中，由用于啟動字線WL的觸發(fā)器來確定放電處理開始的時刻。然而，放電處理開始的時刻不必須由用于啟動字線WL的觸發(fā)器確定。例如，也可以由用于啟動列選擇信號YSW的觸發(fā)器確定放電處理開始的時刻。圖28A到28H是示出圖23A到23H中所示的第三實施例的修改版本執(zhí)行的操作的波形的時序圖。在圖28A到28H中所示波形表示的操作中的時間Tl，一般通過與用以預(yù)充電全局位線GBL的時刻一致的時刻來預(yù)先升高連接到用作讀對象的存儲單元MC的字線WL_0<0> 上出現(xiàn)的電位。在該階段，在本地位線LBL和源線SL之間的電位沒有差異。因此，不啟動存儲單元MC的讀時間放電處理。之后，在時間T2，對于用作讀對象的本地位線LBL以外的本地位線LBL執(zhí)行第一電荷共享處理。在該階段，未確認(rèn)讀電壓VR的最終電位。然后，在時間T3，第一電荷共享處理之后的電荷與用作讀對象的位線BL共享。結(jié)果，對于一條本地位線LBL的放電處理進一步降低了讀電壓VR，并且讀時間單元電流流入存儲單元MC。讀電壓VR的最終量值比第一電荷共享處理確定的電位降低了一向下差 (downward difference) 0然而，由于已經(jīng)估計出向下差的量值，因此可以通過預(yù)測向下差來確定經(jīng)歷了第一電荷共享處理的本地位線LBL的數(shù)量。在字線觸發(fā)器開始的校驗操作的情況下，由于一般由下層(如，多晶硅層)規(guī)定的字線WL的高布局密度，因此字線改變的時間常數(shù)很大。因此，在某些情況下可能出現(xiàn)放電校驗操作的延遲和對于放電校驗操作的地址的依賴性。對于放電校驗操作的地址的依賴性是這樣的現(xiàn)象依據(jù)存儲單元陣列的位置，字線WL上出現(xiàn)的電位的改變對于放電校驗操作的延遲的影響大而使得放電處理的速度改變。在各實施例的情況下，由列選擇信號YSW產(chǎn)生的觸發(fā)器的定時可以改變，以便改變放電處理的開始定時，從而與由字線觸發(fā)器啟動的校驗操作的情況相比，可以以快速方式在存儲單元陣列中執(zhí)行統(tǒng)一的校驗放電處理。本公開包含與2010年7月29日向日本專利局提交的日本優(yōu)先權(quán)專利申請JP 2010-170934中公開的主題有關(guān)的主題，其全部內(nèi)容通過引用的方式合并在此。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，依據(jù)設(shè)計要求和其它因素可出現(xiàn)各種修改、組合、部分組合和變更，只要其在所附權(quán)利要求或其等同體的范圍內(nèi)即可。
權(quán)利要求
1.一種可變電阻存儲器件，包含存儲單元陣列，其采用多個存儲單元，每一個存儲單元均包括存儲元件，其具有根據(jù)施加到所述存儲元件的電壓的方向而變化的電阻；以及存取晶體管，其在位線和源線之間以串聯(lián)方式連接至所述存儲元件；和電壓提供電路，其用于通過將電荷預(yù)充電至任何任意數(shù)量的公共線和任何任意數(shù)量的所述位線中的至少一條，其中所述任何任意數(shù)量的公共線的每一條均連接到多條所述位線作為對于所述位線公共的公共線，并且通過將所述預(yù)充電的電荷放電到任何任意數(shù)量的其它所述位線，其中所述任何任意數(shù)量的其它所述位線包括所選擇的位線，以便在電荷共享處理中共享所述電荷，從而在將讀電壓提供到所述所選擇的位線的操作中設(shè)置所述讀電壓，讀電壓用于讀出連接到用作讀對象的所述存儲單元的所述所選擇的位線上的所述存儲元件的所述電阻。
2.如權(quán)利要求1所述的可變電阻存儲器件，其中，所述電壓提供電路包括預(yù)充電部分，其配置為將電荷預(yù)充電到所述公共線或者與所述公共線連接的任何任意數(shù)量的所述位線；開關(guān)組，其配置為控制所述公共線和所述位線之間的連接；開關(guān)控制部分，其配置為控制所述開關(guān)組，以使得在設(shè)置所述讀電壓的量值的處理中， 將所述預(yù)充電部分預(yù)充電的所述電荷放電到所述位線中的至少另一個以便與所述其它位線共享所述電荷；以及靈敏放大器，其配置為感測所述公共線上出現(xiàn)的電位。
3.如權(quán)利要求2所述的可變電阻存儲器件，其中多個存儲塊連接到所述公共線，所述多個存儲塊中的每一個均具有被布置為形成矩陣的多個所述存儲單元；每一個所述存儲塊中的所述位線相對于所述公共線形成層級結(jié)構(gòu)；以及所述位線相對于其形成層級結(jié)構(gòu)的多條所述公共線連接到所述靈敏放大器。
4.如權(quán)利要求3所述的可變電阻存儲器件，其中，所述靈敏放大器采用由所述存儲塊的特定一個經(jīng)由用于所述特定的存儲塊的所述公共線提供的電位作為基準(zhǔn)；以及感測由所述存儲塊的另一個經(jīng)由用于所述另一個存儲塊的所述公共線提供的位線電位的量值。
5.如權(quán)利要求4所述的可變電阻存儲器件，其中所述存儲塊被配置為包括基準(zhǔn)存儲單元，每一個基準(zhǔn)存儲單元均連接到所述位線之一；以及所述靈敏放大器執(zhí)行差分感測操作，以通過采用連接到所述基準(zhǔn)存儲單元的所述公共線上出現(xiàn)的電位作為基準(zhǔn)，感測所述所選擇的位線上出現(xiàn)的電位的變化的量值。
6.如權(quán)利要求5所述的可變電阻存儲器件，其中，通過將用于控制所述存儲單元和所述所選擇的位線之間的連接的字線置入被選擇的狀態(tài)，所述開關(guān)控制部分對于所述所選擇的位線之外的任何任意數(shù)量的所述位線執(zhí)行所述電荷共享處理以便與所述其它位線共享電荷，然后，控制所述開關(guān)組將與所述其它位線共享的所述電荷中的一些放電到所述所選擇的位線，以便將所述讀電壓提供到所述所選擇的位線，并基于單元電流開始對于所述存儲單元執(zhí)行的放電處理。
7.如權(quán)利要求6所述的可變電阻存儲器件，其中，所述靈敏放大器包括負(fù)載隔離開關(guān)， 其用于在出現(xiàn)所述電位變化之后進一步放大所述位線上出現(xiàn)的電位的幅值的處理中，將連接到所述位線以用作負(fù)載的所述公共線與感測節(jié)點隔離。
8.如權(quán)利要求4所述的可變電阻存儲器件，其中，所述靈敏放大器是單端靈敏放大器， 其在用以檢測在所述存儲塊的另一個中所述所選擇的位線上出現(xiàn)的電位的變化的量值而執(zhí)行的電壓感測操作中，采用通過對所述存儲塊之一執(zhí)行所述電荷共享處理所設(shè)置的讀電壓作為基準(zhǔn)。
9.如權(quán)利要求4所述的可變電阻存儲器件，其中，所述靈敏放大器是單端靈敏放大器， 其輸入來自外部源的基準(zhǔn)電位或者輸入內(nèi)部產(chǎn)生的基準(zhǔn)電位，并通過采用所述基準(zhǔn)電位作為基準(zhǔn)，執(zhí)行電壓感測操作以檢測所述所選擇的位線上出現(xiàn)的電位的變化的量值。
10.如權(quán)利要求2所述的可變電阻存儲器件，其中，從連接到所述公共線的多條所述位線中，所述開關(guān)控制部分選擇連接到用作讀對象的所述存儲單元的所述位線，并選擇要經(jīng)歷所述電荷共享處理的所述位線。
11.如權(quán)利要求1所述的可變電阻存儲器件，其中所述存儲單元是可變電阻存儲單元，其在兩個電極之間具有導(dǎo)電離子提供層，以及可變電阻層，其與所述導(dǎo)電離子提供層接觸，并且根據(jù)施加在所述兩個電極之間的電壓的極性，將導(dǎo)電離子從所述導(dǎo)電離子提供層注入所述可變電阻層，或者將已經(jīng)注入所述可變電阻層的所述導(dǎo)電離子返回到所述導(dǎo)電離子提供層。
全文摘要
在此公開了可變電阻存儲器件，包括存儲單元陣列，其采用多個存儲單元，每一個存儲單元均包括具有根據(jù)施加到存儲元件的電壓的方向而變化的電阻的存儲元件并且包括在位線和源線之間與所述存儲元件串聯(lián)連接的存取晶體管；以及電壓提供電路，用于在將讀電壓提供到所選擇的位線的操作中，設(shè)置對于讀出連接到用作讀對象的所述存儲單元的所選擇的位線上的所述存儲元件的電阻所使用的讀電壓。
文檔編號G11C7/18GK102347064SQ201110216870
公開日2012年2月8日 申請日期2011年7月29日 優(yōu)先權(quán)日2010年7月29日
發(fā)明者北川真, 吉原宏 申請人:索尼公司