專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括邏輯電路或邏輯門的半導(dǎo)體裝置，且特別涉及使待機(jī)動(dòng)作時(shí)的消耗電力減少的半導(dǎo)體裝置。
背景技術(shù)：
對(duì)于快閃存儲(chǔ)器(flash memory)、動(dòng)態(tài)存儲(chǔ)器(dynamic memory)等的半導(dǎo)體存儲(chǔ)器而言，根據(jù)大容量、低價(jià)格、以及低消耗電力的要求，除了要實(shí)現(xiàn)微細(xì)化之外，還要削減工序步驟。結(jié)果，例如在單層的多晶娃(polysilicon)的工序中,P通道(channel)金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor, M0S)晶體管(transistor)的閾值上升，難以實(shí)現(xiàn)高速動(dòng)作，因此，進(jìn)行改善，例如新增低閾值的晶體管。但是，若減小閾值，則即使柵極
(gate)與源極(source)之間的電壓Vgs為0V,所謂的泄漏電流(leakage current)仍會(huì)流動(dòng)，導(dǎo)致電力被消耗。閾值越小，則所述泄漏電流越會(huì)增加。專利文獻(xiàn)I是在柵極氧化膜薄的低閾值的邏輯門與電源線路(line)之間，設(shè)置柵極氧化膜薄的低閾值的電源開關(guān)(switching)晶體管,在待機(jī)(standby)狀態(tài)時(shí)，電源開關(guān)晶體管強(qiáng)烈地施加反向偏壓，從而使電源開關(guān)晶體管的泄漏電流減少。[現(xiàn)有技術(shù)文獻(xiàn)][專利文獻(xiàn)][專利文獻(xiàn)I]日本專利特開2004-147175號(hào)公報(bào)圖1是現(xiàn)有的使泄漏電流減少的電路的一例，該電路表示用于輸入輸出數(shù)據(jù)緩沖器(data buffer)等的時(shí)鐘(clock)同步的數(shù)據(jù)傳輸電路。數(shù)據(jù)傳輸電路包括時(shí)鐘產(chǎn)生電路Cl，根據(jù)外部時(shí)鐘信號(hào)ExCLK來(lái)產(chǎn)生內(nèi)部時(shí)鐘信號(hào)InCLK ；以及輸出電路C2，與內(nèi)部時(shí)鐘信號(hào)InCLK同步地輸出數(shù)據(jù)。時(shí)鐘產(chǎn)生電路Cl包括將外部時(shí)鐘信號(hào)ExCLK予以輸入的第一 CMOS反相器(inverter) (PU NI);第二 CMOS反相器(P2、N2)，將第一 CMOS反相器的輸出予以輸入并將內(nèi)部時(shí)鐘信號(hào)InCLK予以輸出；連接在電源Vcc與晶體管Pl之間的P通道MOS晶體管Qp ；以及連接在第一 CMOS反相器的輸出與GND之間的N通道晶體管Qn。電源中斷(power down)信號(hào)P/D施加于晶體管Qp、Qn的柵極，電源中斷信號(hào)P/D在通常動(dòng)作時(shí)處于L電平(level)，在待機(jī)時(shí)處于H電平。構(gòu)成第一反相器、第二反相器的P通道晶體管P1、P2由低閾值的晶體管構(gòu)成。輸出電路C2包括將內(nèi)部數(shù)據(jù)予以輸入的第三CMOS反相器(P3、N3);第四CMOS反相器(P4、N4)，將第三CMOS反相器的輸出予以輸入并將數(shù)據(jù)予以輸出；P通道晶體管P5、N通道晶體管N5，分別串聯(lián)地連接于第三CMOS反相器；連接在晶體管P5與電源Vcc之間的P通道晶體管Qp ；以及連接在第三CMOS反相器的輸出與GND之間的N通道晶體管Qn。已反轉(zhuǎn)的內(nèi)部時(shí)鐘信號(hào)InCLK施加于晶體管P5的柵極，內(nèi)部時(shí)鐘信號(hào)InCLK施加于晶體管N5的柵極。電源中斷信號(hào)P/D施加于晶體管Qp、Qn的柵極。構(gòu)成第三CMOS反相器、第四CMOS反相器的P通道晶體管P3、P4、及時(shí)鐘同步的晶體管P5由低閾值的晶體管構(gòu)成。在通常動(dòng)作時(shí)，電源中斷信號(hào)P/D為L(zhǎng)電平，因此，晶體管Qp接通，電源Vcc連接于第一 CMOS反相器以及第三CMOS反相器，晶體管Qn斷開。因此，與外部時(shí)鐘信號(hào)ExCLK同步的內(nèi)部時(shí)鐘信號(hào)InCLK從時(shí)鐘產(chǎn)生電路Cl輸出。另外，在輸出電路C2中，當(dāng)晶體管P5、N5的內(nèi)部時(shí)鐘信號(hào)InCLK為L(zhǎng)電平時(shí)，內(nèi)部數(shù)據(jù)由第三CMOS反相器取得，第四CMOS反相器將與輸入數(shù)據(jù)的邏輯值相對(duì)應(yīng)的邏輯值的數(shù)據(jù)予以輸出。若轉(zhuǎn)移至待機(jī)時(shí)，則電源中斷信號(hào)P/D為H電平。因此，在時(shí)鐘產(chǎn)生電路Cl中，晶體管Qp斷開，動(dòng)作電壓Vcc不供給至低閾值的晶體管P1，另外，晶體管Qn接通，借此，從時(shí)鐘產(chǎn)生電路Cl輸出的內(nèi)部時(shí)鐘信號(hào)InCLK固定于H電平。另外，在輸出電路C2中，動(dòng)作電壓Vcc不供給至晶體管P3，晶體管Qn接通，借此，輸出的數(shù)據(jù)輸出固定于H電平。如上所述，為了削減具有低閾值的晶體管P1、P3的泄漏電流，必須串聯(lián)地將具有通常的閾值的晶體管Qp、Qn予以插入，且必須根據(jù)電源中斷信號(hào)P/D來(lái)進(jìn)行邏輯設(shè)定。借此，可利用具有低閾值的晶體管P1、P3來(lái)實(shí)現(xiàn)高速動(dòng)作，但另一方面，由于串聯(lián)地將晶體管Qp、Qn予以插入，因此，晶體管Pl與晶體管Qp以及晶體管P3與晶體管Qp的通道寬度增大，導(dǎo)致為了對(duì)待機(jī)狀態(tài)進(jìn)行設(shè)定而使邏輯部增大。而且，在待機(jī)時(shí)，由于輸出的數(shù)據(jù)固定于H電平，因此，在從待機(jī)時(shí)向通常動(dòng)作時(shí)轉(zhuǎn)移的情況下，必須將邏輯部予以初始化，因此需要時(shí)間。

發(fā)明內(nèi)容
本發(fā)明的目的在于解決以往的上述問題，并提供一種包括削減了待機(jī)動(dòng)作時(shí)的泄漏電流的邏輯電路的半導(dǎo)體裝置。而且，本發(fā)明的目的在于提供一種可無(wú)遲滯地從待機(jī)動(dòng)作時(shí)向通常動(dòng)作時(shí)轉(zhuǎn)移的半導(dǎo)體裝置。本發(fā)明的半導(dǎo)體裝置包括P通道型的第一 MOS晶體管，至少接收第一動(dòng)作電壓或比第一動(dòng)作電壓更小的第二動(dòng)作電壓；以及N通道型的第二 MOS晶體管，至少連接在第一MOS晶體管與基準(zhǔn)電位之間，第一MOS晶體管以及第二MOS晶體管構(gòu)成對(duì)應(yīng)于輸入至柵極的信號(hào)來(lái)產(chǎn)生輸出信號(hào)的邏輯電路，在通常動(dòng)作時(shí)，第一動(dòng)作電壓供給至第一 MOS晶體管的源極，在待機(jī)動(dòng)作時(shí)，第二動(dòng)作電壓供給至第一 MOS晶體管的源極，對(duì)第二動(dòng)作電壓進(jìn)行設(shè)定，使得第一 MOS晶體管以及第二 MOS晶體管各自的柵極與源極之間的電壓的振幅大于第一 MOS晶體管以及第二 MOS晶體管的閾值。半導(dǎo)體裝置優(yōu)選還包括選擇電路，該選擇電路在通常動(dòng)作時(shí)選擇第一動(dòng)作電壓，在待機(jī)動(dòng)作時(shí)選擇第二動(dòng)作電壓。選擇電路優(yōu)選基于來(lái)自外部的控制信號(hào)來(lái)選擇第一動(dòng)作電壓或第二動(dòng)作電壓。半導(dǎo)體裝置還包括產(chǎn)生電路，該產(chǎn)生電路從外部接收第一動(dòng)作電壓，并根據(jù)第一動(dòng)作電壓來(lái)產(chǎn)生第二動(dòng)作電壓。半導(dǎo)體裝置還包括產(chǎn)生電路，該產(chǎn)生電路從外部接收第二動(dòng)作電壓，并根據(jù)第二動(dòng)作電壓來(lái)產(chǎn)生第一動(dòng)作電壓。邏輯電路包括包含所述第一MOS晶體管及第二MOS晶體管的第一反相器電路、以及連接于所述第一反相器電路且包含所述第一 MOS晶體管及第二 MOC晶體管的第二反相器電路。外部時(shí)鐘信號(hào)輸入至第一反相器電路，第二反相器電路將內(nèi)部時(shí)鐘信號(hào)予以輸出。邏輯電路還包括與所述內(nèi)部時(shí)鐘信號(hào)同步地將數(shù)據(jù)予以輸入輸出的電路。邏輯電路還包括供給第一動(dòng)作電壓或第二動(dòng)作電壓的電源供給部、串聯(lián)地連接在電源供給部與第一 MOS晶體管之間的P通道型的第三MOS晶體管、以及串聯(lián)地連接在第二晶體管與基準(zhǔn)電位之間的N通道型的第四MOS晶體管，第一時(shí)鐘信號(hào)輸入至第三MOS晶體管的柵極，對(duì)第一時(shí)鐘信號(hào)進(jìn)行反轉(zhuǎn)所得的第二時(shí)鐘信號(hào)輸入至第四MOS晶體管的柵極，數(shù)據(jù)輸入至第一 MOS晶體管以及第二 MOS晶體管的柵極。半導(dǎo)體裝置還包括形成有用以對(duì)數(shù)據(jù)進(jìn)行記憶的記憶元件的存儲(chǔ)器陣列、與連接于所述存儲(chǔ)器陣列的數(shù)據(jù)輸出電路，所述數(shù)據(jù)輸出電路包括所述邏輯電路。待機(jī)動(dòng)作時(shí)為芯片致能信號(hào)未從外部輸入至半導(dǎo)體裝置的期間。另外，待機(jī)動(dòng)作時(shí)為將芯片致能信號(hào)予以輸入之后的不進(jìn)行命令動(dòng)作的固定期間。[發(fā)明的效果]根據(jù)本發(fā)明，在待機(jī)動(dòng)作時(shí)，將比第一動(dòng)作電壓更低的第二動(dòng)作電壓供給至第一MOS晶體管，因此，與供給第一動(dòng)作電壓時(shí)相比，可使第一 MOS晶體管的泄漏電流減少。而且，對(duì)第二動(dòng)作電壓進(jìn)行設(shè)定，使得第一 MOS晶體管以及第二 MOS晶體管各自的柵極與源極之間的電壓的振幅大于第一MOS晶體管以及第二MOS晶體管的閾值，因此，可維持輸入至邏輯電路的信號(hào)的邏輯電平，結(jié)果，當(dāng)從待機(jī)動(dòng)作時(shí)向通常動(dòng)作時(shí)轉(zhuǎn)移時(shí)，無(wú)需將邏輯電路予以初始化，可進(jìn)行迅速的處理。而且，無(wú)需如以往般，將用以根據(jù)電源中斷信號(hào)來(lái)進(jìn)行邏輯設(shè)定的晶體管插入至邏輯電路內(nèi)，因此，可實(shí)現(xiàn)邏輯電路的高集成化、及小型化。為讓本發(fā)明之上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下。


圖1是表示現(xiàn)有的使泄漏電流減少的邏輯電路的構(gòu)成的圖。圖2是表示本發(fā)明的第一實(shí)例的半導(dǎo)體裝置的構(gòu)成的圖。圖3是表示電壓供給部所供給的動(dòng)作電壓與動(dòng)作狀態(tài)的關(guān)系的表格。圖4 (a) 圖4 (C)是表示電源供給部的構(gòu)成例的圖。圖5(a)、圖5(b)是表示本發(fā)明的第二實(shí)例的半導(dǎo)體裝置的構(gòu)成的圖。圖6是表示本發(fā)明的第三實(shí)例的半導(dǎo)體裝置的構(gòu)成的圖。圖7是表示本發(fā)明的第四實(shí)例的半導(dǎo)體裝置的構(gòu)成的圖。圖8(a)、圖8(b)是表示本發(fā)明的第五實(shí)例的半導(dǎo)體裝置的構(gòu)成的圖。圖9是表示本發(fā)明的第六實(shí)例的半導(dǎo)體裝置的構(gòu)成的圖。圖10(a)表示在圖1的邏輯電路中，晶體管并非為低閾值時(shí)的時(shí)間圖，圖10(b)表不在圖1的邏輯電路中，晶體管具有低閾值時(shí)的時(shí)序圖。圖11是應(yīng)用有本發(fā)明的第六實(shí)例的數(shù)據(jù)輸出電路的快閃存儲(chǔ)器的時(shí)序圖。圖12是表示應(yīng)用有本發(fā)明的第六實(shí)例的數(shù)據(jù)輸出電路的快閃存儲(chǔ)器的構(gòu)成方塊圖。其中，附圖標(biāo)記說(shuō)明如下100、100A、100B、100C、100D :半導(dǎo)體裝置100E :快閃存儲(chǔ)器110、140 :電源供給部112:外部端子120、150:選擇電路
130、130A、130B :電壓產(chǎn)生電路160A :第一 CMOS 反相器160B :第二 CMOS 反相器170 :邏輯電路180:數(shù)據(jù)輸出電路200 :存儲(chǔ)器陣列200L、200R :存儲(chǔ)器組210 :輸入輸出緩沖器220 :地址寄存器230 :數(shù)據(jù)寄存器240 :控制器250:字線選擇電路260 :分頁(yè)緩沖器/傳感電路270:列選擇電路280:內(nèi)部電壓產(chǎn)生電路Ax :行地址信息Ay :列地址信息BLK(L)1、BLK(L) 2、BLK(L)m+1、BLK(R)1、BLK(R) 2、BLK(R)m+1 :區(qū)塊Cl :時(shí)鐘產(chǎn)生電路C2 :輸出電路/數(shù)據(jù)輸出電路CE :芯片致能信號(hào)CLK、CLK':時(shí)鐘信號(hào)CTL :控制信號(hào)Dl、D2、Da、Db :延遲時(shí)間Din :輸入數(shù)據(jù)/數(shù)據(jù)/信號(hào)Dout :輸出數(shù)據(jù)/輸出信號(hào)ExCLK :外部時(shí)鐘信號(hào)InCLK:內(nèi)部時(shí)鐘信號(hào)NI N通道的MOS晶體管/第一 CMOS反相器N2 N通道的MOS晶體管/第二 CMOS反相器N3 N通道的MOS晶體管/第三CMOS反相器
N4 N通道的MOS晶體管/第四CMOS反相器N5 N通道的MOS晶體管/N通道晶體管/晶體管OE :輸出致能信號(hào)P/D:電源中斷信號(hào)Pl 晶體管/第一 CMOS反相器/P通道晶體管/P通道的MOS晶體管P2 :第二 CMOS反相器/P通道晶體管/P通道的MOS晶體管P3 :第三CMOS反相器/P通道晶體管/晶體管/P通道的MOS晶體管P4 :第四CMOS反相器/P通道晶體管/P通道的MOS晶體管
P5 P通道晶體管/晶體管/P通道的MOS晶體管PffRl、PWR2 電源導(dǎo)軌
Qn N通道晶體管/晶體管Qp P通道型的晶體管/P通道MOS晶體管/晶體管/P通道晶體管R:電阻tl :時(shí)刻Tn N通道型的MOS晶體管/N型晶體管/晶體管Tp P通道型的MOS晶體管/P型晶體管/晶體管/P通道晶體管TR N通道MOS晶體管/晶體管V1、V1/V2 :動(dòng)作電壓V2 :動(dòng)作電壓/電壓Va、Vb:電壓Vcc:電源/動(dòng)作電壓Vcc(Ext):外部電源Vcc(Int):內(nèi)部電源
具體實(shí)施例方式接著，參照附圖來(lái)詳細(xì)地對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。[實(shí)例]圖2是表示本發(fā)明的第一實(shí)例的半導(dǎo)體裝置的邏輯電路的基本構(gòu)成的圖。第一實(shí)例的半導(dǎo)體裝置100優(yōu)選包括形成在硅基板上的CMOS邏輯電路或CMOS邏輯門，此處，表示一個(gè)CMOS反相器作為典型的例子。半導(dǎo)體裝置100包括P通道型的MOS晶體管Tp、N通道型的MOS晶體管Tn、以及將動(dòng)作電壓供給至晶體管Tp的電源供給部110。P通道的晶體管Tp優(yōu)選為閾值低的晶體管，因此，例如使柵極絕緣膜的膜厚比通常的膜厚更薄。電源供給部110對(duì)應(yīng)于半導(dǎo)體裝置的動(dòng)作狀態(tài)而將動(dòng)作電壓供給至CMOS反相器。在一個(gè)優(yōu)選的例子中，如圖3的表格所示，電源供給部110在半導(dǎo)體裝置進(jìn)行通常動(dòng)作(Active)時(shí)，將內(nèi)部電源Vcc(Int)設(shè)為與外部電源Vcc (Ext)相同的動(dòng)作電壓VI，在待機(jī)狀態(tài)(Idle)時(shí)，將內(nèi)部電源Vcc(Int)設(shè)為比外部電源Vcc (Ext)的動(dòng)作電壓Vl更低的動(dòng)作電壓V2(V1 > V2)。電源供給部110可包括用以供給電壓V2來(lái)作為內(nèi)部電源Vcc (Int)的電路，例如可包括電平轉(zhuǎn)換電路、直流(Direct Current, DC)-DC轉(zhuǎn)換器(converter)。對(duì)于圖2所示的CMOS反相器而言，當(dāng)半導(dǎo)體裝置進(jìn)行通常動(dòng)作時(shí)，例如1. 8V的動(dòng)作電壓Vl供給至P通道晶體管Tp的源極。由于晶體管Tp具有低閾值，因此，邏輯L電平的信號(hào)被輸入時(shí)的接通狀態(tài)變強(qiáng)，而且此時(shí)的開關(guān)動(dòng)作變快。另一方面，當(dāng)半導(dǎo)體裝置為待機(jī)狀態(tài)或待機(jī)模式(mode)時(shí)，動(dòng)作電壓V2例如1. 3V供給至P通道晶體管Tp的源極。此時(shí)，應(yīng)當(dāng)注意之處在于對(duì)動(dòng)作電壓V2進(jìn)行設(shè)定，使得晶體管Tp的柵極與源極之間的電壓Vgs的振幅大于晶體管Tp、Tn的閾值。S卩，以可維持輸入至CMOS反相器的信號(hào)的H或L電平的邏輯狀態(tài)的方式來(lái)設(shè)定動(dòng)作電壓V2。由于該動(dòng)作電壓V2低于動(dòng)作電壓VI，因此，晶體管Tp的開關(guān)速度比通常動(dòng)作時(shí)更慢，但可使晶體管Tp斷開時(shí)的泄漏電流減小。
在待機(jī)動(dòng)作時(shí)，當(dāng)輸入至CMOS反相器的數(shù)據(jù)Din為邏輯L電平時(shí)，晶體管Tp接通，晶體管Tn斷開，輸出數(shù)據(jù)Dout為邏輯H電平。另一方面，當(dāng)所輸入的數(shù)據(jù)Din為邏輯H電平時(shí)，晶體管Tp斷開，晶體管Tn接通，輸出數(shù)據(jù)Dout為邏輯L電平。即使在待機(jī)動(dòng)作時(shí)，半導(dǎo)體裝置100也可在維持著邏輯電平的狀態(tài)下進(jìn)行動(dòng)作，因此，當(dāng)從待機(jī)狀態(tài)向通常動(dòng)作轉(zhuǎn)移時(shí)，無(wú)需進(jìn)行對(duì)于以往的邏輯電路而言所必須進(jìn)行的初始化，可無(wú)延遲地從待機(jī)狀態(tài)向通常動(dòng)作轉(zhuǎn)移。再者，待機(jī)狀態(tài)可以是基于施加于半導(dǎo)體裝置的外部信號(hào)來(lái)定義的狀態(tài)，或者也可基于所述外部信號(hào)來(lái)判定半導(dǎo)體裝置的內(nèi)部電路是否為待機(jī)狀態(tài)。所謂待機(jī)狀態(tài)，例如可包括使半導(dǎo)體裝置的動(dòng)作停止固定期間的形態(tài)、使動(dòng)作速度小于通常的動(dòng)作速度的形態(tài)、或使電力消耗小于通常的電力消耗的形態(tài)。另外，可根據(jù)MOS晶體管的尺寸、閾值、以及其他動(dòng)作特性來(lái)適當(dāng)?shù)剡x擇動(dòng)作電壓V1、V2。圖4(a) 圖4(c)是表示電源供給部110的其他例子的圖。在圖4(a)所示的例子中，半導(dǎo)體裝置包括將外部電源Vcc(Ext)予以輸入的外部端子112。電源供給部110供給從外部端子112輸入的動(dòng)作電壓Vl作為外部電源Vcc (Ext)。而且，半導(dǎo)體裝置包括用以根據(jù)外部電源Vcc(Ext)的動(dòng)作電壓Vl來(lái)產(chǎn)生動(dòng)作電壓V2的電壓產(chǎn)生電路130，該電壓產(chǎn)生電路130供給動(dòng)作電壓V2作為內(nèi)部電源Vcc(Int)?！ち硗?，在圖4(b)所示的例子中，半導(dǎo)體裝置從外部端子112將動(dòng)作電壓V2予以輸入作為外部電源Vcc (Ext)。而且，電壓產(chǎn)生電路130A對(duì)外部電源Vcc (Ext)的動(dòng)作電壓V2進(jìn)行升壓，產(chǎn)生動(dòng)作電壓Vl作為內(nèi)部電源Vcc(Int)。在圖4(c)所示的例子中，半導(dǎo)體裝置從外部端子112將電壓Va予以輸入作為外部電源Vcc (Ext)。而且，電壓產(chǎn)生電路130B根據(jù)電壓Va來(lái)產(chǎn)生作為內(nèi)部電源Vcc(Int)的動(dòng)作電壓V1、V2。在所述內(nèi)容以外，半導(dǎo)體裝置也可從外部端子分別將動(dòng)作電壓V1、V2予以輸入作為外部電源Vcc(Ext)。接著，參照?qǐng)D5 (a)、圖5 (b)來(lái)對(duì)本發(fā)明的第二實(shí)例進(jìn)行說(shuō)明。在第二實(shí)例中，半導(dǎo)體裝置100A包括用以對(duì)CMOS反相器的動(dòng)作電壓V1/V2進(jìn)行切換的選擇電路120。選擇電路120接收控制信號(hào)CTL，并根據(jù)控制信號(hào)CTL來(lái)將動(dòng)作電壓Vl或動(dòng)作電壓V2供給至晶體管Tp的源極，所述控制信號(hào)CTL表示半導(dǎo)體裝置為通常動(dòng)作(Active)還是待機(jī)狀態(tài)(Idle或Standby)。S卩，選擇電路120在通常動(dòng)作時(shí)供給高動(dòng)作電壓VI，在待機(jī)動(dòng)作時(shí)供給低動(dòng)作電壓V2。圖5 (b)表示選擇電路120的優(yōu)選例。選擇電路120包括供給有來(lái)自外部電源或內(nèi)部電源的電壓Vb的電源導(dǎo)軌(rail)PWRl、供給動(dòng)作電壓Vl或動(dòng)作電壓V2的電源導(dǎo)軌PWR2、連接在電源導(dǎo)軌PWRl與電源導(dǎo)軌PWR2之間的電阻R、以及與該電阻R并聯(lián)地連接的N通道MOS晶體管TR?？刂菩盘?hào)CTL連接于晶體管TR的柵極。在通常動(dòng)作時(shí)，晶體管TR對(duì)控制信號(hào)CTL作出響應(yīng)而導(dǎo)通，動(dòng)作電壓Vl供給至電源導(dǎo)軌PWR2。另一方面，在待機(jī)動(dòng)作時(shí)，晶體管TR對(duì)控制信號(hào)CTL作出響應(yīng)而不導(dǎo)通，動(dòng)作電壓V2( < VI)供給至電源導(dǎo)軌PWR2?？山栌煞浅：?jiǎn)單的構(gòu)成來(lái)構(gòu)成選擇電路120。接著，參照?qǐng)D6來(lái)對(duì)本發(fā)明的第三實(shí)例進(jìn)行說(shuō)明。在第三實(shí)例中，半導(dǎo)體裝置100B包括供給動(dòng)作電壓Vl及動(dòng)作電壓V2的電源供給部140 ;以及選擇電路150，接收來(lái)自電源供給部140的動(dòng)作電壓Vl及動(dòng)作電壓V2，并根據(jù)控制信號(hào)CTL來(lái)選擇性地將任一個(gè)動(dòng)作電壓Vl或動(dòng)作電壓V2予以輸出。與第一實(shí)例時(shí)同樣地，電源供給部140可包括基于外部電源Vcc (Ext)或外部電源來(lái)產(chǎn)生內(nèi)部電源Vcc (Int)的電壓產(chǎn)生電路。選擇電路150根據(jù)控制信號(hào)CTL來(lái)選擇動(dòng)作電壓Vl或動(dòng)作電壓V2，并將所選擇的動(dòng)作電壓供給至晶體管Tp的源極，所述控制信號(hào)CTL表示半導(dǎo)體裝置IOOB處于通常動(dòng)作時(shí)還是處于待機(jī)動(dòng)作時(shí)。在本實(shí)例的情況下，選擇電路150可僅選擇動(dòng)作電壓Vl或動(dòng)作電壓V2，另外，也可借由其他電路來(lái)共用從電源供給部140供給的動(dòng)作電壓Vl及動(dòng)作電壓V2。接著，參照?qǐng)D7來(lái)對(duì)本發(fā)明的第四實(shí)例進(jìn)行說(shuō)明。第四實(shí)例的半導(dǎo)體裝置100C包括根據(jù)外部時(shí)鐘信號(hào)ExCLK來(lái)產(chǎn)生內(nèi)部時(shí)鐘信號(hào)InCLK的典型的時(shí)鐘產(chǎn)生電路。時(shí)鐘產(chǎn)生電路包括將外部時(shí)鐘信號(hào)ExCLK予以輸入的第一 CMOS反相器160A ;以及第二 CMOS反相器160B,將第一 CMOS反相器160A的輸出予以輸入并將內(nèi)部時(shí)鐘信號(hào)InCLK予以輸出。與第一實(shí)例至第三實(shí)例時(shí)同樣地，選擇性地供給動(dòng)作電壓Vl或動(dòng)作電壓V2的電源供給部110連接于第一 CMOS反相器160A以及第二 CMOS反相器160B。在通常動(dòng)作時(shí)，動(dòng)作電壓Vl供給至第一 CMOS反相器160A以及第二 CMOS反相器160B的低閾值的晶體管Tp，晶體管Tp進(jìn)行高速動(dòng)作。借此，根據(jù)外部時(shí)鐘信號(hào)ExCLK而將延遲時(shí)間短的內(nèi)部時(shí)鐘信號(hào)InCLK予以輸出。另一方面，在待機(jī)動(dòng)作時(shí)，動(dòng)作電壓V2供給 至具有低閾值的晶體管Τρ，但由于對(duì)動(dòng)作電壓V2進(jìn)行設(shè)定，使得外部時(shí)鐘信號(hào)ExCLK的電壓的振幅大于晶體管Tp的閾值，因此，第一 CMOS反相器160A將維持著外部時(shí)鐘信號(hào)ExCLK的邏輯狀態(tài)的時(shí)鐘信號(hào)InCLK'予以輸出。時(shí)鐘信號(hào)CLK'輸入至第二 CMOS反相器160B，但即使在此情況下，由于對(duì)動(dòng)作電壓V2進(jìn)行設(shè)定，使得時(shí)鐘信號(hào)CLK’的振幅大于晶體管Tp的閾值，因此，第二 CMOS反相器160B將維持著時(shí)鐘信號(hào)CLKi的邏輯狀態(tài)的內(nèi)部時(shí)鐘信號(hào)InCLK予以輸出。另一方面，由于動(dòng)作電壓V2小于動(dòng)作電壓VI,因此,可抑制待機(jī)動(dòng)作時(shí)的低閾值的晶體管Tp的泄漏電流。接著，參照?qǐng)D8(a)、圖8(b)來(lái)對(duì)本發(fā)明的第五實(shí)例進(jìn)行說(shuō)明。第五實(shí)例的半導(dǎo)體裝置100D包括電源供給部110、與從電源供給部110選擇性地供給有動(dòng)作電壓Vl或動(dòng)作電壓V2的邏輯電路170。該邏輯電路170包括CMOS邏輯門，該CMOS邏輯門具有低閾值的P通道MOS晶體管以及N通道MOS晶體管。邏輯電路170接收外部時(shí)鐘信號(hào)ExCLK或內(nèi)部時(shí)鐘信號(hào)InCLK、接收輸入數(shù)據(jù)Din，且將與時(shí)鐘信號(hào)同步地將經(jīng)處理的輸出數(shù)據(jù)Dout予以輸出。在通常動(dòng)作時(shí)，動(dòng)作電壓Vl供給至邏輯電路170，借由低閾值的晶體管來(lái)進(jìn)行高速動(dòng)作。在待機(jī)動(dòng)作時(shí)，動(dòng)作電壓V2供給至邏輯電路170，該邏輯電路170以比通常動(dòng)作時(shí)更慢的速度來(lái)進(jìn)行動(dòng)作，但與時(shí)鐘信號(hào)同步地將維持著CMOS邏輯門(gate)的邏輯電平的數(shù)據(jù)予以輸出。圖8(b)表示第五實(shí)例的邏輯電路170的一個(gè)電路例。邏輯電路170包括反相器，具有低閾值的P通道型的晶體管Tp、與N通道型的晶體管Tn ;串聯(lián)地連接在晶體管Tp與電源供給部110之間的低閾值的P通道型的晶體管Qp ;以及串聯(lián)地連接在晶體管Tn與接地(ground)之間的N通道型的晶體管Qn。該輸入數(shù)據(jù)Din供給至晶體管Tp與晶體管Tn的柵極，已反轉(zhuǎn)的內(nèi)部時(shí)鐘信號(hào)InCLK供給至晶體管Qp的柵極，內(nèi)部時(shí)鐘信號(hào)InCLK供給至晶體管Qn的柵極。在通常動(dòng)作時(shí)，動(dòng)作電壓Vl供給至晶體管Qp，邏輯電路170與內(nèi)部時(shí)鐘信號(hào)同步地取得輸入數(shù)據(jù)Din，將輸出數(shù)據(jù)Dout予以輸出。在待機(jī)動(dòng)作時(shí)，動(dòng)作電壓V2供給至晶體管Qp，因此，晶體管Qp的泄漏電流減少，另一方面，由于對(duì)動(dòng)作電壓V2進(jìn)行設(shè)定,使得內(nèi)部時(shí)鐘信號(hào)的電壓的振幅大于晶體管Qp的閾值，因此，當(dāng)晶體管Qp導(dǎo)通時(shí)，動(dòng)作電壓V2供給至晶體管Tp的源極，晶體管Tp對(duì)應(yīng)于輸入數(shù)據(jù)Din的邏輯狀態(tài)而接通或斷開。接著，參照?qǐng)D9至圖12來(lái)對(duì)本發(fā)明的第六實(shí)例進(jìn)行說(shuō)明。圖9表示第六實(shí)例的數(shù)據(jù)輸出電路180，數(shù)據(jù)輸出電路180例如適用于圖12所示的NAND型的快閃存儲(chǔ)器100E。如圖12所示，快閃存儲(chǔ)器100E包括存儲(chǔ)器陣列(array) 200，具有排列成矩陣狀的多個(gè)存儲(chǔ)器單元(cell);輸入輸出緩沖器210，連接于外部輸入輸出端子I/O且保持著輸入輸出數(shù)據(jù)；接收來(lái)自輸入輸出緩沖器210的地址數(shù)據(jù)(address data)的地址寄存器(addressregister) 220 ;控制器(controller) 240,接收來(lái)自”保持著輸入輸出的數(shù)據(jù)的數(shù)據(jù)寄存器(data register) 230、該輸入輸出緩沖器210”的命令數(shù)據(jù)(command data),并基于命令來(lái)對(duì)各部分進(jìn)行控制；字線選擇電路250，對(duì)來(lái)自地址寄存器220的行地址信息Ax進(jìn)行解碼(decode)，基于該解碼結(jié)果來(lái)選擇區(qū)塊(block)以及選擇字線；分頁(yè)緩沖器(pagebuffer)/傳感電路(sense circuit) 260,傳感從字線選擇電路250所選擇的分頁(yè)讀出的數(shù)據(jù)，或保持著寫入至所選擇的分頁(yè)的寫入數(shù)據(jù)；列選擇電路270，對(duì)來(lái)自地址寄存器220的列地址信息Ay進(jìn)行解碼，基于該解碼結(jié)果來(lái)選擇位元線；以及內(nèi)部電壓產(chǎn)生電路280，產(chǎn)生將數(shù)據(jù)予以讀出、對(duì)數(shù)據(jù)進(jìn)行編程(program)以及將數(shù)據(jù)予以刪除時(shí)所必需的電壓。如所述實(shí)例中的說(shuō)明所述，內(nèi)部電壓產(chǎn)生電路280對(duì)應(yīng)于通常動(dòng)作時(shí)或待機(jī)動(dòng)作時(shí)而供給動(dòng)作 電壓V1、V2。此處雖未圖示，但快閃存儲(chǔ)器100E可接收外部時(shí)鐘信號(hào)，或借由時(shí)鐘產(chǎn)生電路來(lái)產(chǎn)生時(shí)鐘信號(hào)。外部輸入輸出端子1/0包括多個(gè)端子，所述多個(gè)端子可共用地址輸入端子、數(shù)據(jù)輸入端子、數(shù)據(jù)輸出端子、以及命令輸入端子，將命令鎖存致能信號(hào)、地址鎖存致能信號(hào)、芯片致能信號(hào)、讀取致能信號(hào)、寫入致能信號(hào)、輸出致能信號(hào)予以輸入作為外部控制信號(hào)，接著將就緒/忙碌信號(hào)予以輸出。存儲(chǔ)器陣列200包括可同時(shí)訪問(access)的兩個(gè)存儲(chǔ)器組(memory bank) 200L>200R。存儲(chǔ)器組200L在列方向上包括m個(gè)區(qū)塊BLK (L)1、BLK (L) 2、…、BLK (L) m+1，存儲(chǔ)器組200R在列方向上包括m個(gè)區(qū)塊BLK(R)1、BLK(R) 2、…、BLK(R)m+10存儲(chǔ)器組的各區(qū)塊連接于n位元的位元線BL,串聯(lián)地連接著多個(gè)存儲(chǔ)器單元的NAND單元組(cell unit)連接于各位元線BL。在輸入輸出緩沖器210與地址寄存器220、數(shù)據(jù)寄存器230以及控制器240之間傳輸數(shù)據(jù)。從未圖示的存儲(chǔ)器控制器發(fā)送的命令、數(shù)據(jù)、以及地址信息經(jīng)由輸入輸出緩沖器210而供給至控制器240、地址寄存器220、以及數(shù)據(jù)寄存器230。另外，在讀出時(shí)，從分頁(yè)緩沖器/傳感電路260讀出的數(shù)據(jù)經(jīng)由數(shù)據(jù)寄存器230而傳輸至輸入輸出緩沖器210。控制器240基于從輸入輸出緩沖器210接收的命令數(shù)據(jù)來(lái)進(jìn)行讀出，對(duì)編程或刪除等的序列(sequence)進(jìn)行控制。命令數(shù)據(jù)例如包括讀出命令、編程命令、刪除命令、芯片致能信號(hào)CE、寫入致能信號(hào)WE、讀出致能信號(hào)RE、地址鎖存致能信號(hào)ALE、命令鎖存致能信號(hào)CLE、以及輸出致能信號(hào)OE等。例如，控制器240基于命令數(shù)據(jù)來(lái)對(duì)地址信息與寫入數(shù)據(jù)進(jìn)行判別，將前者經(jīng)由地址寄存器220而傳輸至字線選擇電路250或列選擇電路270，將后者經(jīng)由數(shù)據(jù)寄存器230而傳輸至分頁(yè)緩沖器/傳感電路260。字線選擇電路250對(duì)來(lái)自地址寄存器220的行地址信息的上位位元進(jìn)行解碼，選擇兩個(gè)存儲(chǔ)器組200L、200R內(nèi)的被選擇的一對(duì)區(qū)塊內(nèi)的各個(gè)分頁(yè)。分頁(yè)緩沖器/傳感電路260連接于數(shù)據(jù)寄存器230，根據(jù)讀寫命令來(lái)將讀出的數(shù)據(jù)傳輸至數(shù)據(jù)寄存器230，或從數(shù)據(jù)寄存器230接收傳輸?shù)膶懭霐?shù)據(jù)。列選擇電路270對(duì)來(lái)自地址寄存器220的列地址信息Ay進(jìn)行解碼，基于解碼結(jié)果來(lái)選擇保持于分頁(yè)緩沖器/傳感電路260的數(shù)據(jù)或位元線。圖9所示的數(shù)據(jù)輸出電路180例如適用于輸入輸出緩沖器210。數(shù)據(jù)輸出電路180包括時(shí)鐘產(chǎn)生電路Cl，根據(jù)外部時(shí)鐘信號(hào)ExCLK來(lái)產(chǎn)生內(nèi)部時(shí)鐘信號(hào)InCLK ;以及數(shù)據(jù)輸出電路C2，與時(shí)鐘產(chǎn)生電路Cl所產(chǎn)生的內(nèi)部時(shí)鐘同步地將數(shù)據(jù)予以輸出。P1、P2、P3、P4、以及P5是低閾值的P通道的MOS晶體管，N1、N2、N3、N4、以及N5是N通道的MOS晶體管。圖10(a)是晶體管Pl P5的閾值Thl比較高的數(shù)據(jù)輸出電路的動(dòng)作波形圖，圖10 (b)是如圖9所示的晶體管Pl P5的閾值Th2比較低(Th2 < Thl)的數(shù)據(jù)輸出電路的動(dòng)作波形圖。在不具有低閾值的數(shù)據(jù)輸出電路中，從外部時(shí)鐘信號(hào)ExCLK起經(jīng)過(guò)延遲時(shí)間Dl之后產(chǎn)生內(nèi)部時(shí)鐘信號(hào)InCLK，接著從內(nèi)部時(shí)鐘信號(hào)InCLK起經(jīng)過(guò)延遲時(shí)間D2之后產(chǎn)生輸出數(shù)據(jù)Dout。另一方面，在包括低閾值的晶體管Pl P5的數(shù)據(jù)輸出電路180中，在延遲時(shí)間Da(Da < Dl)中產(chǎn)生內(nèi)部時(shí)鐘信號(hào)InCLK，從該內(nèi)部時(shí)鐘信號(hào)InCLK起在延遲時(shí)間Db (Db < D2)中產(chǎn)生數(shù)據(jù)輸出Dout。圖11表示將圖9所示的數(shù)據(jù)輸出電路180應(yīng)用于快閃存儲(chǔ)器100E時(shí)的動(dòng)作波形。在時(shí)刻tl時(shí)，若將芯片致能信號(hào)CE、輸出致能信號(hào)OE(均為負(fù)邏輯(low active))作為外部控制信號(hào)而輸入至快閃存儲(chǔ)器100E，則控制器240對(duì)此作出響應(yīng)而使控制信號(hào)從表示待機(jī)狀態(tài)(Standby)的L電平變化成表示通常狀態(tài)(Active)的H電平?？刂菩盘?hào)供給至存儲(chǔ)器內(nèi)的各部分，內(nèi)部電壓產(chǎn)生電路280對(duì)Active的控制信號(hào)作出響應(yīng)而產(chǎn)生動(dòng)作電壓VI，并將該動(dòng)作電壓Vl供給至數(shù)據(jù)輸出電路180。此處，內(nèi)部電壓產(chǎn)生電路280對(duì)動(dòng)作電壓V2進(jìn)行升壓，產(chǎn)生作為內(nèi)部電源Vcc (Int)的動(dòng)作電壓Vl?？刂破?40在進(jìn)行與命令相對(duì)應(yīng)的處理的期間(tl_t2)，將Active狀態(tài)的控制信號(hào)予以輸出，在該期間，動(dòng)作電壓Vl供給至數(shù)據(jù)輸出電路180。因此，數(shù)據(jù)輸出電路180與時(shí)鐘信號(hào)CLK同步，從時(shí)鐘信號(hào)CLK起經(jīng)過(guò)固定的延遲時(shí)間之后產(chǎn)生輸出數(shù)據(jù)Dout。若控制信號(hào)切換為待機(jī)(Standby)狀態(tài)，則內(nèi)部電壓產(chǎn)生電路280對(duì)此作出響應(yīng)而將動(dòng)作電壓V2供給至數(shù)據(jù)輸出電路180?？刂破?40在必須按照規(guī)定的已確定的動(dòng)作序列來(lái)進(jìn)行高速的處理的情況下，在期間t3-t4、期間t5-t6中，將控制信號(hào)切換為Active，在該期間，動(dòng)作電壓Vl供給至數(shù)據(jù)輸出電路180。當(dāng)控制信號(hào)為Standby狀態(tài)時(shí)(期間t2_t3、期間t4_t5、以及期間t6-t7)，動(dòng)作電壓V2供給至數(shù)據(jù)輸出電路180，但由于時(shí)鐘產(chǎn)生電路Cl維持著時(shí)鐘信號(hào)CLK的邏輯狀態(tài)，因此，即使控制信號(hào)從Standby狀態(tài)切換為Active狀態(tài)，也無(wú)需將數(shù)據(jù)輸出電路予以初始化，從而可抑制輸出數(shù)據(jù)Dout的延遲。所述實(shí)例中所例示的邏輯電路為一例，本發(fā)明也適用于所述以外的CMOS邏輯門或CMOS邏輯電路。而且，本發(fā)明除了適用于快閃存儲(chǔ)器之外，還適用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic Random Access Memory, DRAM)、靜態(tài)隨機(jī)存取存儲(chǔ)器(Static Random AccessMemory, SRAM)、微控制器(microcontroller)、微處理器(microprocessor)、以及特定用途集成電路(Application Specific Integrated Circuit, ASIC)等的各種半導(dǎo)體裝置。已對(duì)本發(fā)明的優(yōu)選實(shí)施方式進(jìn)行了詳述，但本發(fā)明并不限定于特定的實(shí)施方式，在權(quán)利要求書所揭示的本發(fā)明的宗旨的范圍內(nèi)，可進(jìn)行各種變形、變更。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求書所界定者為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，包括P通道型的第一 MOS晶體管，至少接收第一動(dòng)作電壓或比所述第一動(dòng)作電壓更小的第二動(dòng)作電壓；以及N通道型的第二 MOS晶體管，至少連接在所述第一 MOS晶體管與基準(zhǔn)電位之間，所述第一 MOS晶體管以及所述第二 MOS晶體管構(gòu)成對(duì)應(yīng)于輸入至柵極的信號(hào)來(lái)產(chǎn)生輸出信號(hào)的邏輯電路，在通常動(dòng)作時(shí)，所述第一動(dòng)作電壓供給至所述第一 MOS晶體管的源極，在待機(jī)動(dòng)作時(shí)，所述第二動(dòng)作電壓供給至所述第一 MOS晶體管的源極，對(duì)所述第二動(dòng)作電壓進(jìn)行設(shè)定，使得所述第一 MOS晶體管以及所述第二 MOS晶體管各自的柵極與源極之間的電壓的振幅大于所述第一 MOS晶體管以及所述第二 MOS晶體管的閾值。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體裝置還包括選擇電路， 該選擇電路在通常動(dòng)作時(shí)選擇所述第一動(dòng)作電壓，在待機(jī)動(dòng)作時(shí)選擇所述第二動(dòng)作電壓。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述選擇電路基于來(lái)自外部的控制信號(hào)來(lái)選擇所述第一動(dòng)作電壓或所述第二動(dòng)作電壓。
4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體裝置還包括產(chǎn)生電路，該產(chǎn)生電路從外部接收所述第一動(dòng)作電壓，并根據(jù)所述第一動(dòng)作電壓來(lái)產(chǎn)生所述第二動(dòng)作電壓。
5.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體裝置還包括產(chǎn)生電路，該產(chǎn)生電路從外部接收所述第二動(dòng)作電壓，并根據(jù)所述第二動(dòng)作電壓來(lái)產(chǎn)生所述第一動(dòng)作電壓。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述邏輯電路包括包含所述第一 MOS晶體管及第二 MOS晶體管的第一反相器電路、與連接于所述第一反相器電路且包含所述第一 MOS晶體管及第二 MOC晶體管的第二反相器電路，外部時(shí)鐘信號(hào)輸入至所述第一反相器電路，所述第二反相器電路將內(nèi)部時(shí)鐘信號(hào)予以輸出。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，所述邏輯電路還包括與所述內(nèi)部時(shí)鐘信號(hào)同步地將數(shù)據(jù)予以輸入輸出的電路。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述邏輯電路還包括供給所述第一動(dòng)作電壓或第二動(dòng)作電壓的電源供給部、串聯(lián)地連接在所述電源供給部與所述第一 MOS 晶體管之間的P通道型的第三MOS晶體管、以及串聯(lián)地連接在所述第二 MOS晶體管與基準(zhǔn)電位之間的N通道型的第四MOS晶體管；第一時(shí)鐘信號(hào)輸入至所述第三MOS晶體管的柵極，對(duì)所述第一時(shí)鐘信號(hào)進(jìn)行反轉(zhuǎn)所得的第二時(shí)鐘信號(hào)輸入至所述第四MOS晶體管的柵極，數(shù)據(jù)輸入至所述第一 MOS晶體管以及第二 MOS晶體管的柵極。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體裝置還包括形成有用以對(duì)數(shù)據(jù)進(jìn)行記憶的記憶元件的存儲(chǔ)器陣列、與連接于所述存儲(chǔ)器陣列的數(shù)據(jù)輸出電路， 所述數(shù)據(jù)輸出電路包括所述邏輯電路。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述待機(jī)動(dòng)作的期間為芯片致能信號(hào)未從外部輸入至所述半導(dǎo)體裝置的期間。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述待機(jī)動(dòng)作的期間為將芯片致能信號(hào)予以輸入之后的不進(jìn)行命令動(dòng)作的固定期間。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體裝置為快閃存儲(chǔ)器。
全文摘要
本發(fā)明的半導(dǎo)體裝置(100)包括供給第一動(dòng)作電壓或比第一動(dòng)作電壓更小的第二動(dòng)作電壓的電源供給部(110)、從電源供給部(110)接收第一動(dòng)作電壓或第二動(dòng)作電壓的低閾值的P型晶體管(Tp)、以及連接在晶體管(Tp)與基準(zhǔn)電位之間的N型晶體管(Tn)，晶體管(Tp、Tn)構(gòu)成對(duì)應(yīng)于輸入至柵極的信號(hào)(Din)來(lái)產(chǎn)生輸出信號(hào)(Dout)的邏輯電路。電源供給部(110)在通常動(dòng)作時(shí)，將第一動(dòng)作電壓供給至晶體管(Tp)的源極，在待機(jī)動(dòng)作時(shí)，將第二動(dòng)作電壓供給至晶體管(Tp)的源極。對(duì)第二動(dòng)作電壓進(jìn)行設(shè)定，使得晶體管(Tp、Tn)各自的柵極與源極之間的電壓的振幅大于晶體管(Tp、Tn)的閾值。
文檔編號(hào)G11C11/404GK103000221SQ201110274870
公開日2013年3月27日 申請(qǐng)日期2011年9月9日 優(yōu)先權(quán)日2011年9月9日
發(fā)明者村上洋樹 申請(qǐng)人:華邦電子股份有限公司