專利名稱：嵌入dram存儲矩陣的8值存儲單元及其相關轉換電路的制作方法
技術領域：
本發(fā)明屬于數(shù)字集成電路領域，具體地說是一種嵌入DRAM存儲矩陣的8值存儲單元及其相關轉換電路。
背景技術：
隨著MOS集成電路技術的飛速發(fā)展，集成規(guī)模越來越大，集成度越來越高， VLSI (超大規(guī)模集成電路)出現(xiàn)一些不足①首先在VLSI基片上，布線卻占用70%以上的硅片面積；在可編程邏輯器件(如FPGA和CPLD)中也需有大量可編程內部連線(包括可編程連接開關，如熔絲型開關、反熔絲型開關、浮柵編程元件等)，將各邏輯功能塊或輸入/ 輸出連接起來，完成特定功能的電路，布線(包括編程連接開關)占了材料很大的成本。減少布線成本的比重成為十分重要的問題。②從信息傳輸方面看，采用多值信號可減少連線數(shù)；對每根連線傳輸數(shù)字信息，二值信號是攜帶信息量最低的一種，多值信號攜帶信息量大于二值信號。③從信息存儲方面看，采用多值信號可提高信息存儲密度，特別是利用MOS管柵極電容存儲信息(用于動態(tài)隨機存取存儲器DRAM中)，因同一電容存儲信息量多值比二值大，多值DRAM比二值DRAM可大大提高信息存儲密度。目前多值器件的研制已廣泛開展， 東芝與Sandisk公司通過70nm的CMOS技術和2bit/單元的多值技術相配合，在146mm2的芯片上實現(xiàn)了 8(ibit的存儲容量；東芝與美國SanDisk發(fā)表了通過采用43nm工藝和2bit/ 單元多值技術實現(xiàn)的16gbitNAND閃存。三星開發(fā)的8(ibit產品采用63nm的CMOS技術和 2bit/單元的多值技術。4值存儲器的研制成功和商品化是多值研究的重要的一步，但需要控制或改變管的開關閾值Vtn，改變閾值方法是在半導體制造工藝中用多級離子注入技術， 或控制浮游柵極存儲的電子量等方法控制閾值。尚未發(fā)現(xiàn)有多于4值的DRAM的研制成功。半導體存儲器可以分為只讀存儲器ROM和隨機存儲器RAM。而RAM又分為雙極型和MOS型兩類。雙極型RAM工作速度高，但制造工藝復雜、功耗大、集成度低，主要用于高速工作的場合。MOS型RAM又分為靜態(tài)隨機存取存儲器SRAM和動態(tài)隨機存取存儲器 DRAM (Dynamic Random Access Memory)兩種。DRAM存儲信息的原理是基于MOS管柵極電容的電荷存儲效應。由于柵極存儲電容的容量很小(通常至多幾皮法)，而漏電流又不可能絕對等于零，所以電荷保存的時間有限；為了及時補充漏掉的電荷以避免存儲的信號丟失， 必須定時給柵極存儲電容補充電荷，通常將這種操作稱為刷新或再生，DRAM工作時必須輔以必要的刷新控制電路。DRAM是由大的矩形存儲單元陣列與用來對陣列讀和寫的支持性邏輯電路，以及維持存儲數(shù)據(jù)完整性的刷新電路等組成。在DRAM中最簡單的可用單管動態(tài)存儲單元。存儲單元是按行、列排成矩陣式結構，用兩個譯碼電路分別譯碼。X向譯碼稱為行譯碼，其輸出線&稱為字線，它選中存儲矩陣中一行的所有存儲單元。Y向譯碼又稱為列譯碼，其輸出線t稱為位線。一般將DRAM設計為字長Lw位(即一字有Lw位，如1位，4位， 8位或N位)，對地址譯碼器譯輸出\和Yj輸出有效時，同時被選中一字的Lw個(如1個， 4個，8個或N個)存儲單元，使這些被選中的存儲單元經(jīng)讀/寫控制電路進行讀寫操作，并且在每次讀出數(shù)據(jù)的同時完成了對存儲單元原來所存數(shù)據(jù)的恢復。DRAM讀寫控制電路控制數(shù)據(jù)信息輸入輸出。外界對存儲器的控制信號有讀信號RD、寫信號Wk和片選信號Cs等等。 DRAM的輸入輸出數(shù)據(jù)的位數(shù)有1位，2位，4位或N位。除多位輸入輸出外，為了提高集成度的同時減少器件引腳的數(shù)目，大容量DRAM常常采用1位輸入、1位輸出和地址分時輸入的方式，相應的有輸入緩沖器，輸出緩沖器和輸出鎖存器等?，F(xiàn)有技術和存在問題1.在二值DRAM存儲矩陣中嵌入多于4值的多值存儲單元是困難重重的，二值數(shù)據(jù)是按存儲電容的電荷的有和無來決定的，很容易讀出和寫入；多值信號讀出和寫入要區(qū)分出量級，常規(guī)放大器對多值信號容易形成嚴重失真，常規(guī)讀出放大器方法很難讀出多值信號，很難實現(xiàn)可嵌入二值DRAM存儲矩陣的8值和任意K值DRAM的存儲單元電路，尚未發(fā)現(xiàn)有多于4值的DRAM的研制成功。多值存儲單元主要部分是NMOS管源極跟隨器，結構極簡單，在保持二值DRAM原有特點的前提下，為了將多于4值的多值存儲單元嵌入二值DRAM 中，不能按習慣方法單純考慮多值存儲單元結構，必須同時考慮多值存儲單元與二值DRAM 存儲矩陣相配合的問題，包括二值-多值轉換電路和多值-二值轉換電路。2.在實現(xiàn)多值電路，包括實現(xiàn)二值-多值轉換電路和多值-二值轉換電路中，已有技術控制MOS管閾值有很大的缺點①只能控制閾值的幅度，不能實現(xiàn)MOS管閾區(qū)間開啟性質，如要求MOS管僅當輸入在規(guī)定的電壓范圍內才導通，稱此電壓范圍為帶區(qū)間，類似有僅當輸入在高區(qū)間時MOS管導通，及僅當輸入在低區(qū)間時MOS管導通。多值邏輯門須有多種開啟性質的MOS管，才能使電路結構最簡，然而目前只控制閾值幅度的工藝，使多值電路結構差別很大，結構復雜，影響其實現(xiàn)。②控制閾值的幅度有限(因離子注入濃度是有限的)，開啟分辨率很低；而且工藝中控制閾值幅度常會改變MOS管的性能，例如閾值電壓的降低回導致切斷電流的劇增，閾值電壓的調整對管的性能和穩(wěn)定性有影響，穩(wěn)定的Vtn和Vtp 非常重要。對多值記憶，注入浮游柵極的電子量是連續(xù)變化的，需極精細地控制，各門檻電壓電平尚達不到準穩(wěn)定狀態(tài)。因此目前電壓型多值電路不大于4值電路，更多值電路應用較困難。③需要增加離子注入額外的工序，只能在半導體制造工藝中控制閾值，既增加工藝復雜性，又不能后由用戶來控制閾值，或對閾值用戶不可編程。

發(fā)明內容
本發(fā)明目的是公開一種嵌入DRAM存儲矩陣的8值存儲單元及其相關轉換電路，其中8值存儲單元的相關轉換電路包括2-8轉換電路BMVC和8-2轉換電路MBVC。上述的目的通過以下的技術方案實現(xiàn)1.本發(fā)明的一種嵌入DRAM存儲矩陣的8值存儲單元電路是這樣實現(xiàn)的參看圖2 所示電路，所述的嵌入DRAM存儲矩陣的8值存儲單元電路由3個NMOS管Qml、Qffl2, Qm4，2個 PMOS管Qm3、Qm5和存儲電容&及電源組成；在8值存儲單元電路中管O11和電流源L構成源極跟隨器Fs 管Qffll的漏極接直流電源VDC，Vdc = 1. 8V,管O11的源極接電流源Ij的一端，該連接處為Fs的輸出DMij，Ij的另一端接負直流電源Vss，Vss = -3. 5V，Ij電流由管Qnl的源極流向Vss ；管Qffll的柵極接存儲電容&的一端，該連接處為Fs的輸入Dm⑴，電容&的另一端接 Vss ；在8值存儲單元電路中管Qm2和Qm3、及Qm4和Qm5各自構成CMOS傳輸門管Qm2和Qm3的漏極相接，源極也相接、管Qm4和Qm5的漏極相接，源極也相接、管Qm2和Qm4的柵極接行選擇線 X0i，管Qffl3和Qffl5的柵極接X0i的非巧；2個CMOS傳輸門中管Qffl2和Qffl3構成傳入傳輸門TG1,管Qm4和Qm5構成傳出傳輸門TC2 =TG1的輸入接讀位線YWKj，TG1的輸出接Fs的輸入DMaj，TG2 的輸入接Fs的輸出Dmu，TG2的輸出接讀位線；當行選擇線&為高電平時，傳輸門TG1和 TG2導通，寫位線8值信號^經(jīng)導通的傳輸門TG1傳輸?shù)紽s的輸入Dscij，也即傳輸?shù)焦躋111 的柵極，將8值信號Dm⑴存入存儲電容 .，完成8值存儲單元電路的信息接收功能；接著當行選擇線^為低電平時，傳輸門TG1和TG2截止，電容&與外界為直流開路，存儲電容Cj存儲的8值信號Dm⑴保持不變，完成8值存儲單元電路的信息存儲功能；電容&存儲的8值信號Dm⑴經(jīng)Fs形成對應的8值源極輸出信號Dmu，當下時刻再次出現(xiàn)^為高電平時，傳輸門TG2導通，與Cj存儲信號Dscij對應的8值信號DMij經(jīng)導通的TG2向外輸出，完成8值存儲單元電路的信息發(fā)送功能；8值存儲單元電路通過讀寫控制電路除完成8值存儲信息的讀和寫之外，還完成8值存儲信息的刷新。2.根據(jù)以上所述的一種嵌入DRAM存儲矩陣的8值存儲單元電路得出的一種嵌入DRAM存儲矩陣的8值存儲單元的2-8轉換電路BMVC，如圖4所示由7個門。7 fjl; 7 個PMOS管Qa7 Gjal和6個硅二極管Da7 Da2及電源組成，BMVC有3位2值輸入、2、1^_+1、 bj和1位8值寫位線輸出Yww ；7個門f j7 fμ的輸出邏輯式為>fj6=bj+2bj+權利要求
1.一種嵌入DRAM存儲矩陣的8值存儲單元電路，其特征在于所述的嵌入DRAM存儲矩陣的8值存儲單元電路由3個NMOS管Qml、Qm2、Qm4，2個PMOS管Qm3、Qm5和存儲電容Cj及電源組成；在8值存儲單元電路中管O11和電流源L構成源極跟隨器Fs 管Q111的漏極接直流電源VDC，Vdc = 1. 8V,管Q111的源極接電流源Ij的一端，該連接處為Fs的輸出DMij，Ij的另一端接負直流電源Vss，Vss = -3. 5V，Ij電流由管O11的源極流向Vss ；管Qffll的柵極接存儲電容 Cj的一端，該連接處為Fs的輸入Dm⑴，電容&的另一端接Vss ；在8值存儲單元電路中管Qm2 和Qm3、及Qm4和Qm5各自構成CMOS傳輸門管Qffl2和Qm3的漏極相接，源極也相接、管Qm4和Qm5 的漏極相接，源極也相接、管Qm2和Qm4的柵極接行選擇線^，管Qm3和Qm5的柵極接^的非巧；2個CMOS傳輸門中管Qffl2和Qffl3構成傳入傳輸門TG1，管Qffl4和Qffl5構成傳出傳輸門TG2 TG1的輸入接讀位線YWKj，TG1的輸出接Fs的輸入Dscij，TG2的輸入接Fs的輸出DMij，TG2的輸出接讀位線；當行選擇線^為高電平時，傳輸門TG1和TG2導通，寫位線8值信號^經(jīng)導通的傳輸門TG1傳輸?shù)紽s的輸入；也即傳輸?shù)焦躋111的柵極，將8值信號Dm⑴存入存儲電容C^完成8值存儲單元電路的信息接收功能；接著當行選擇線^為低電平時，傳輸門 TG1和TG2截止，電容&與外界為直流開路，存儲電容&存儲的8值信號Dm⑴保持不變，完成8值存儲單元電路的信息存儲功能；電容q存儲的8值信號Dm⑴經(jīng)Fs形成對應的8值源極輸出信號DMij，當下時刻再次出現(xiàn)&為高電平時，傳輸門TC2導通，與Cj存儲信號Dm⑴ 對應的8值信號DMij經(jīng)導通的TC2向外輸出，完成8值存儲單元電路的信息發(fā)送功能；8值存儲單元電路通過讀寫控制電路除完成8值存儲信息的讀和寫之外，還完成8值存儲信息的刷新。
2.根據(jù)權利要求1所述的一種嵌入DRAM存儲矩陣的8值存儲單元電路得出的一種嵌入DRAM存儲矩陣的8值存儲單元的2-8轉換電路BMVC，其特征在于所述的2_8值轉換電路BMVC由7個門f j7 f 7個PMOS管Qa7 Gjal和6個硅二極管Da7 Da2及電源組成， BMVC有3位2值輸入bj+2、bJ+1, bj和1位8值寫位線輸出Yww ；7個門fj7 。的輸出邏輯式為 Jj7=Iv2I^bj、fj6二bj+2bj+1 ^fjs^b^bj、fj4=bj+2 .fj3=bj+1bJ、fj2二bj+丨,fji=^ ；即門 fj7 是輸入為bj+2、bJ+1, bj的與非門，門fj6是輸入為bj+2、bJ+1的與非門，門fj5是輸入為bj+2、bj的與非門，門fj4是輸入為Iv2的非門，門fj3是輸入為bj+1、bj的與非門，門fj2是輸入為Ivi的非門，門G是輸入為…的非門，與非門和非門的工作電壓為VDC，Vdc = 1. 8V ；管Qa7 (ial柵極各自接fj7 fjl; 二極管Da7 Da2的正極各自接管Qa6 (ial的漏極，二極管Da7 Da2的負極各自接管Qa7 Qa2的漏極，Qa7的漏極接電流源、的一端，該連接處為寫位線輸出YWKj，Ij 的另一端接負電源電壓Vss，Vss = -3. 5V，Ij電流由Yww流向Vss ；管Qa7 Gjal的源極接電源電壓\c，Vdc = 1. 8V, 二極管導通壓降為Vd ；BMVC的輸入輸出關系為①當輸入Iv2IviI3j = 111時，fj7 = 0，管Qa7導通，YWKj輸出電壓V胃』=Vdc，表示邏輯7 ；②當輸入bj+2bj+1bj = 110 時，fJ7 = 1和f j6 = 0，管Qa7截止，管Qa6導通，V胃」=VDC-Vd,表示邏輯6 ；③當輸入Iv2I^bj =101 時，fJ7 = fJ6 = 1 和 fj5 = 0，管仏7、Qa6 截止，管 Qa5 導通，Vywkj = VDC-2Vd,表示邏輯5;...........④當輸入 b^bj^bj = 001 時，fJ7 = fJ6 = fJ5 = fJ4 = fJ3 = fJ2=1和f ji = 0，管Qa7 Qa2截止，管Qal導通，V胃j = VDC-6Vd,表示邏輯1 ；⑤當輸入b 」 =000 時，fj7 = fJ6 = fJ5 = fJ4 = fJ3 = fJ2 = f,, = 1，所有管 Qa7 t 都截止，V爾j = Vss， 表示邏輯0 ；二進制數(shù)碼000 111對應十進制數(shù)碼為0 7，當輸入bj+2bj+1bj = 000 111時，Yww輸出電壓V胃j有8個邏輯電平V(O) v(7)，各自表示邏輯0 7，V(O) =Vss，v(k) = VDC-(7-k)Vd, k= 1 7。
3.根據(jù)權利要求1所述的一種嵌入DRAM存儲矩陣的8值存儲單元電路得出的一種嵌入DRAM存儲矩陣的8值存儲單元的2-8轉換電路BMVC，其特征在于所述的8_2轉換電路 MBVC 由 4 個帶通式變閾 PMOS 管 Qtlmj丄mmj、(^mj、Q3mj，3 個高通式變閾 PMOS 管 GH4mj、GH5mj、GH6mJ 和3個電阻Rtlmj、Rlmj、R2mj組成，MBVC有1位8值讀位線輸入^lj和3位2值輸出mj+2、mJ+1、 nij ；7個管Qtlmj (^mj和G114mj Gremj的源極都接電源VDC，Vdc = 1. 8V ；4個管Qtlmj (^mj的柵極各自經(jīng)帶通-帶阻變閾電路接^lj, 3個管G114mj G116mj的柵極各自經(jīng)高通-低通變閾電路接^^，管Gh4du.的漏極與電阻Ii2nu.的一端相連接，該連接處作為2值輸出叫+2，電阻R2nu.另一端接地；2個管GK(lnu.、GH5nU的漏極與電阻Rlnu的一端相連接，該連接處作為2值輸出叫+1，電阻 Rlfflj另一端接地；4個管Gh6du和(iMnU 的漏極與電阻Rcw的一端相連接，該連接處作為 2值輸出Hij,電阻Rtlmj另一端接地；7個管G114mj G116mj和G_ 滿足①管G114mj在^lj 輸入僅為邏輯4 7時導通，否則截止，即管G114mj的高通閾thj4為包含邏輯電平ν (4)的高區(qū)間；②管Gh5du在^iw輸入僅為邏輯6、7時導通，否則截止，即管的高通閾為包含邏輯電平ν (6)的高區(qū)間；③管Gh6du.在^輸入僅為邏輯7時導通，否則截止，即管Gh6du的高通閾thj6為包含邏輯電平ν(7)的高區(qū)間；④管G_在^lj輸入僅為邏輯2、3時導通，否則截止，即管的帶通閾％。為僅包含2個邏輯電平ν (2)、v (3)的帶區(qū)間；⑤管在^lj 輸入僅為邏輯電平1時導通，否則截止，即管(iBlmj的帶通閾tbj(l為僅包含邏輯電平V(I)的帶區(qū)間；⑥管(^b2du在^輸入僅為邏輯電平3時導通，否則截止，即管Gb2du.的帶通閾tbj(l為僅包含邏輯電平ν⑶的帶區(qū)間；⑦管(^_在輸入僅為邏輯電平5時導通，否則截止，即管(^mj的帶通閾tbjQ為包含邏輯電平v(5)的帶區(qū)間；MBVC的輸入輸出關系為⑴當Ysw 輸入為邏輯7時，管GH4mj、(;Haij、GH6mj導通，輸出ιν2 νιπι」=111 ;⑵當Ysw輸入為邏輯6時， 管GH4mj、Ga5mj導通，其它管截止，輸出mj+2mj+1mj = 110 ； (3)當^fflj輸入為邏輯5時，管GH4mJ、 Gb3dij導通，其它管截止，輸出n^n^mj = 101 ； (4)當^lj輸入為邏輯4時，管G114mj導通，其它管截止，輸出ιν2 νιπι」=100 ； (5)當^lj輸入為邏輯3時，管(；_、Gb2dij導通，其它管截止， 輸出m,2m,imj = 011 ； (6)當Yedj輸入為邏輯2時，管Gb0dij導通，其它管截止，輸出叫+判+凡 =OlO ； (7)當^iw輸入為邏輯1時，管Qlmj導通，其它管截止，輸出π^π^πι」=OOl ； (8)當 Yedj輸入為邏輯O時，所有管都截止，輸出ιν2 νιπι」=OOO ；也即當^lj輸入為邏輯O 7時， 得出對應的二值輸出為OOO 111。
4.根據(jù)權利要求1所述的一種嵌入DRAM存儲矩陣的8值存儲單元電路，其特征在于 Vdc^= 1. 5V, Vss 或=-4. 0V。
5.根據(jù)權利要求2或3所述的一種嵌入DRAM存儲矩陣的8值存儲單元電路而得出的相關轉換電路，其特征在于:VDC或=1. 5V，Vss或=-4. 0V。
6.根據(jù)權利要求1所述的一種嵌入DRAM存儲矩陣的8值存儲單元電路，其特征在于 所述的存儲單元電路中電流源、或為電阻民。
7.根據(jù)權利要求2或3所述的一種嵌入DRAM存儲矩陣的8值存儲單元電路而得出的相關轉換電路，其特征在于所述的電流源、或為電阻民。
全文摘要
本發(fā)明公開一種嵌入DRAM存儲矩陣的8值存儲單元及其相關轉換電路，由3個NMOS管，2個PMOS管、存儲電容Cj及電源組成；NMOS管Qm1和電流源Ij構成源極跟隨器FSNMOS管Qm1的漏極接直流電源VDC，NMOS管Qm1的源極接電流源Ij的一端，電流源Ij的另一端接負直流電源VSS，電流源Ij電流由管NMOSQm1的源極流向負直流電源VSS；NMOS管Qm1的柵極接存儲電容Cj的一端。8值存儲單元主要部分是NMOS管源極跟隨器，結構極簡單，在保持DRAM存儲矩陣特點的前提下實現(xiàn)BMVC和MBVC，具有抗干擾能力和多值信息恢復能力。
文檔編號G11C11/4063GK102426855SQ20111028092
公開日2012年4月25日 申請日期2011年10月24日 優(yōu)先權日2011年10月24日
發(fā)明者劉瑩, 方倩, 方振賢 申請人:黑龍江大學