專利名稱：偽開漏型輸出驅(qū)動(dòng)器、半導(dǎo)體存儲(chǔ)器裝置及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明構(gòu)思的實(shí)施例涉及具有去加重功能的偽開漏型輸出驅(qū)動(dòng)器、包括該偽開漏型輸出驅(qū)動(dòng)器的半導(dǎo)體存儲(chǔ)器裝置以及相關(guān)控制方法。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器裝置可以是根據(jù)出現(xiàn)的需要來存儲(chǔ)數(shù)據(jù)并讀取所存儲(chǔ)的數(shù)據(jù)的存儲(chǔ)裝置。半導(dǎo)體存儲(chǔ)器裝置通常分為隨機(jī)存取存儲(chǔ)器(RAM)以及只讀存儲(chǔ)器(ROM)。RAM通常是易失性存儲(chǔ)器裝置，其在沒有施加功率的情況下丟失所存儲(chǔ)的數(shù)據(jù)。 ROM通常是非易失性存儲(chǔ)器裝置，其即使在中斷施加功率時(shí)也保持所存儲(chǔ)的數(shù)據(jù)。RAM包括動(dòng)態(tài) RAM(DRAM)、靜態(tài) RAM(SRAM)等。ROM 包括可編程 ROM(PROM)、可擦除 I3ROM(EI3ROM)、包括快閃存儲(chǔ)器的電EPROM (EEPROM)等。半導(dǎo)體存儲(chǔ)器裝置利用輸出驅(qū)動(dòng)器將數(shù)據(jù)輸出至外部電路。輸出驅(qū)動(dòng)器通常經(jīng)由輸出焊盤而連接至這些外部電路。輸出焊盤通常是眾所周知的元件，其可以利用各種設(shè)計(jì)來實(shí)現(xiàn)。某些當(dāng)代半導(dǎo)體裝置并入通常被稱為偽開漏(POD)型輸出驅(qū)動(dòng)器的輸出驅(qū)動(dòng)器類型。這種類型的輸出驅(qū)動(dòng)器有利于輸出阻抗、輸出信令等的限定。

發(fā)明內(nèi)容
—方面，本發(fā)明構(gòu)思的實(shí)施例涉及半導(dǎo)體存儲(chǔ)器，其包括存儲(chǔ)器單元陣列；輸出驅(qū)動(dòng)器，其具有偽開漏(POD)結(jié)構(gòu)并配置為以去加重模式輸出從存儲(chǔ)器單元陣列檢索的讀取數(shù)據(jù)；以及控制邏輯，其配置為響應(yīng)接收的讀取命令來控制輸出驅(qū)動(dòng)器并激活去加重模式， 其中控制邏輯僅在其中讀取數(shù)據(jù)由去加重模式下的輸出驅(qū)動(dòng)器輸出的輸出時(shí)段期間激活去加重模式。另一方面，本發(fā)明構(gòu)思的實(shí)施例涉及半導(dǎo)體存儲(chǔ)器裝置中的輸出驅(qū)動(dòng)器的控制方法，輸出驅(qū)動(dòng)器根據(jù)偽開漏(POD)信令方案來操作，該方法包括在接收讀取命令時(shí)，為輸出驅(qū)動(dòng)器激活去加重模式，從單元陣列檢索讀取數(shù)據(jù)并以去加重模式輸出讀取數(shù)據(jù)，以及在完成輸出讀取數(shù)據(jù)時(shí)去激活去加重模式，使得去加重模式僅在讀取數(shù)據(jù)由輸出驅(qū)動(dòng)器輸出的輸出時(shí)段期間激活。另一方面，本發(fā)明構(gòu)思的實(shí)施例涉及包括半導(dǎo)體存儲(chǔ)器和存儲(chǔ)器控制器的系統(tǒng)中的半導(dǎo)體存儲(chǔ)器中的輸出驅(qū)動(dòng)器的控制方法，其中輸出驅(qū)動(dòng)器根據(jù)偽開漏(POD)信令方案來操作，且該方法包括將讀取命令、輸出啟用信號(hào)以及去加重啟用信號(hào)從存儲(chǔ)器控制器通信至半導(dǎo)體存儲(chǔ)器，檢索由讀取命令從半導(dǎo)體存儲(chǔ)器中的單元陣列識(shí)別的讀取數(shù)據(jù)，響應(yīng)于輸出啟用信號(hào)以及去加重啟用信號(hào)，經(jīng)由輸出驅(qū)動(dòng)器中的正常驅(qū)動(dòng)器輸出讀取數(shù)據(jù)或經(jīng)由輸出驅(qū)動(dòng)器中的去加重驅(qū)動(dòng)器輸出讀取數(shù)據(jù)，使得僅在其中讀取數(shù)據(jù)由去加重驅(qū)動(dòng)器輸出的輸出時(shí)段期間激活去加重驅(qū)動(dòng)器。


參考附圖，根據(jù)下述說明將使上述和其他目的以及特征變得顯而易見。在所撰寫的說明書和附圖中，除非另作說明，否則相同的附圖標(biāo)號(hào)和標(biāo)記用于表示相同或相似元件。圖IA和IB是說明去加重技術(shù)的示意圖。圖2是說明根據(jù)本發(fā)明構(gòu)思的實(shí)施例的具有去加重功能的輸出驅(qū)動(dòng)器的框圖。圖3是說明包括圖2中的輸出驅(qū)動(dòng)器的半導(dǎo)體裝置的框圖。圖4是說明根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)器裝置的框圖。圖5A和5B是說明響應(yīng)于去加重功能的激活/去激活而進(jìn)行操作的輸出驅(qū)動(dòng)器和接收器的示意圖。圖6是說明用于圖4的輸出驅(qū)動(dòng)器的一種可能操作的時(shí)序圖。圖7是說明在讀取間隙狹窄時(shí)使用的一種可能的去加重控制方法的時(shí)序圖。圖8是概括用于圖4的存儲(chǔ)器裝置的一種可能的去加重控制方法的流程圖。圖9是說明根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的存儲(chǔ)器裝置的框圖。圖10是進(jìn)一步說明圖9的ZQ代碼生成器和輸出驅(qū)動(dòng)器的框圖。圖11是進(jìn)一步說明在POD信令方案期間操作的ZQ代碼生成器和輸出驅(qū)動(dòng)器的框圖。圖12是進(jìn)一步說明圖11的代碼操作器的示意圖。圖13是進(jìn)一步說明在POD信令方案期間操作的主0⑶塊和去加重0⑶塊的電路圖。圖14是概括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的用于輸出驅(qū)動(dòng)器的一種可能的終端阻抗控制方法的流程圖。圖15是說明根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的存儲(chǔ)器裝置的框圖。圖16是包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)器裝置的存儲(chǔ)器系統(tǒng)的一般框圖。圖17是進(jìn)一步說明包括在圖16的存儲(chǔ)器模塊中的存儲(chǔ)器芯片的框圖。圖18包括圖18a_18d，其說明根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)器控制器和存儲(chǔ)器之間的各種存儲(chǔ)器總線連接架構(gòu)。圖19是說明包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)器裝置的電子系統(tǒng)的框圖。圖20是說明根據(jù)本發(fā)明構(gòu)思的實(shí)施例的使用存儲(chǔ)介質(zhì)的存儲(chǔ)器卡的框圖。圖21是說明根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的存儲(chǔ)器卡的框圖。圖22是說明包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的RAM的計(jì)算系統(tǒng)的框圖。
具體實(shí)施例方式現(xiàn)在將參考其中示出本發(fā)明構(gòu)思的某些實(shí)施例的附圖對(duì)本發(fā)明進(jìn)行略為詳細(xì)地說明。但是本發(fā)明構(gòu)思可以以許多不同的形式來實(shí)施且不應(yīng)理解為僅限于所說明的實(shí)施例。而是，提供這些實(shí)施例，使得本公開將是徹底和完整的，并將本發(fā)明構(gòu)思的范圍完全傳達(dá)給本領(lǐng)域技術(shù)人員。
將可以理解，雖然本文中可以使用術(shù)語第一、第二、第三等以說明不同元件、組件、 區(qū)域、層和/或部分，但這些元件、組件、區(qū)域、層和/或部分不應(yīng)限于這些術(shù)語。這些術(shù)語僅用于區(qū)分一個(gè)元件、組件、區(qū)域、層或部分與另一區(qū)域、層或部分。因此，在不脫離本發(fā)明構(gòu)思的教導(dǎo)的情況下，下面討論的第一元件、組件、區(qū)域、層或部分也可稱為第二元件、組件、 區(qū)域、層或部分。本文所使用的術(shù)語僅用于說明特定實(shí)施例，且不意欲限制本發(fā)明構(gòu)思。如本文所用，單數(shù)形式“一”和“一個(gè)”也意圖包括復(fù)數(shù)形式，除非上下文清楚地指明。還應(yīng)理解，在本說明書中使用術(shù)語“包括”和/或“包含”時(shí)，指定存在確定的特征、整體、步驟、操作、元件和 /或組件，但不排除存在或添加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或其的組。如本文所使用的，術(shù)語“和/或”包括一個(gè)或多個(gè)相關(guān)所列條目的任意和所有組合。將理解，當(dāng)元件或?qū)颖环Q為位于另一元件或?qū)印吧稀?、“連接至”、“耦合至”或“鄰接” 另一元件或?qū)訒r(shí)，其可以直接位于其他元件或?qū)由稀⑦B接到、耦合到或鄰接于其他元件或?qū)?，或者可以存在插入元件或?qū)?。相反，?dāng)元件被稱為“直接”位于另一元件或?qū)印吧稀?、“直接連接至”、“直接耦合至”或“緊鄰接于”另一元件或?qū)訒r(shí)，則不存在插入元件或?qū)印３橇硗庖?guī)定，否則本文中所使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)具有與本發(fā)明構(gòu)思所屬的本領(lǐng)域技術(shù)人員通常理解的含義相同的含義。還將認(rèn)識(shí)到諸如那些定義在常用字典中的術(shù)語的術(shù)語應(yīng)該解釋為具有與相關(guān)技術(shù)和/或本說明書的情形中它們的含義一致的含義，且將不解釋為具有理想化或過度正式形式含義，除非本文明確限定。圖IA和IB是說明去加重技術(shù)的示意圖。圖IA示出如何實(shí)現(xiàn)輸入信號(hào)Din的去加重。經(jīng)由兩個(gè)并行的信號(hào)路徑傳送所接收的輸入信號(hào)Din。一個(gè)路徑可以是其中將輸入信號(hào)Din直接傳送至加法器20的路徑，而另一路徑可以是其中輸入信號(hào)Din通過延遲器10并被反轉(zhuǎn)的路徑。延遲器10可以控制輸入信號(hào)Din的延遲幅值。加法器20可以配置為將原始/源數(shù)據(jù)和延遲并反轉(zhuǎn)的信號(hào)相力口。但是，加法器20可以由有線-OR方式來形成。由加法器20提供的合成信號(hào)是輸出信號(hào) Dout0圖IB進(jìn)一步描述圖IA的去加重電路的操作。參考圖1B，假設(shè)輸入信號(hào)Din以包括比特串“01100010100”。由延遲器10提供的延遲輸入信號(hào)Din，也示于在圖IB中。延遲輸入信號(hào)Din’可以是反轉(zhuǎn)的。在反轉(zhuǎn)時(shí)，反轉(zhuǎn)信號(hào)的電平(現(xiàn)在是-aXDin')可以由常數(shù)“a”的變化來控制。 輸出信號(hào)Dout可以具有通過將輸入信號(hào)Din與延遲輸入信號(hào)-aXDin'相加而獲得的波形。參考輸出信號(hào)Dout，雖然連續(xù)地輸出相同的比特，但是可以輸出不同的電壓電平。例如，在輸出比特“11”的情況下，電壓VHl可以輸出為第一比特“1”，比電壓VHl低的電壓VH2可以輸出為第二比特“1”。這種關(guān)系可以施加至連續(xù)的比特“00”。電壓VL2可以輸出為第一比特“0”，且高于電壓VL2的電壓VLl可以輸出為第二比特“0”。利用與提供輸出信號(hào)Dout的上述一個(gè)方式相類似的方式可以克服由于信道帶寬限制所導(dǎo)致的問題。表示輸入數(shù)據(jù)Din的方波可以包括高頻噪聲分量。如果步進(jìn)提高或降低電平的去加重技術(shù)施加至方波，則高頻噪聲分量可以被顯著抑制。這使得能夠克服信道帶寬的顯著限制。如圖IB中所示，如果根據(jù)去加重技術(shù)利用4電平信號(hào)或多電平(多于4)信號(hào)傳送數(shù)據(jù)，則可以降低由于高頻噪聲分量產(chǎn)生的碼元間干擾(ISI)。借助去加重技術(shù)，當(dāng)信號(hào)被實(shí)際上發(fā)送時(shí)可以利用各種電壓電平傳送信號(hào)。但是，信號(hào)可以在實(shí)際上沒有信號(hào)被傳送的狀態(tài)(以下總體并分別被稱為“空閑狀態(tài)”)期間保持中間電平。因此，在空閑狀態(tài)期間消耗電流。圖2是說明根據(jù)本發(fā)明構(gòu)思的一個(gè)實(shí)施例的具有去加重功能的輸出驅(qū)動(dòng)器的框圖。參考圖2，輸出驅(qū)動(dòng)器100包括去加重驅(qū)動(dòng)器110和正常驅(qū)動(dòng)器120。輸出驅(qū)動(dòng)器100 響應(yīng)于輸出啟用信號(hào)0UT_EN和去加重啟用信號(hào)DMP_EN而將數(shù)據(jù)提供在輸出焊盤(例如， DQ焊盤)處。輸出啟用信號(hào)0UT_EN可以是用于啟用數(shù)據(jù)輸出的控制信號(hào)，且去加重啟用信號(hào)DMP_EN可以是用于啟用用于輸出驅(qū)動(dòng)器100的去加重操作模式的信號(hào)。如果輸出啟用信號(hào)0UT_EN和去加重啟用信號(hào)DMP_EN都被激活(例如，控制信號(hào)被呈現(xiàn)在限定有效電平處)，則去加重驅(qū)動(dòng)器110將以去加重模式處理數(shù)據(jù)，如圖IB中所示。去加重驅(qū)動(dòng)器110在輸出啟用信號(hào)0UT_EN和去加重啟用信號(hào)DMP_EN之一被去激活 (例如，控制信號(hào)被呈現(xiàn)在限定無效電平處)時(shí)終止去加重模式。正常驅(qū)動(dòng)器120在輸出啟用信號(hào)0UT_EN被激活且去加重啟用信號(hào)DMP_EN被去激活時(shí)輸出數(shù)據(jù)。正常驅(qū)動(dòng)器120例如可以二進(jìn)制模式輸出數(shù)據(jù)。如圖2中所示，輸出驅(qū)動(dòng)器100可以響應(yīng)于去加重啟用信號(hào)DMP_EN的激活而進(jìn)入去加重操作模式。去加重啟用信號(hào)DMP_EN可以在數(shù)據(jù)應(yīng)被輸出的時(shí)間段期間被激活。因此，可以通過在輸出數(shù)據(jù)應(yīng)存在于給定輸出處(例如DQ焊盤)時(shí)確定時(shí)間段而將由于結(jié)合圖IB說明的DC分量所產(chǎn)生的功率消耗最小化，然后根據(jù)上述確定來產(chǎn)生去加重啟用信號(hào) DMP_EN。圖3是說明并入圖2的輸出驅(qū)動(dòng)器的半導(dǎo)體裝置的框圖。參考圖3，半導(dǎo)體裝置 200通常包括控制邏輯210和輸出驅(qū)動(dòng)器220。在所述實(shí)例中，假設(shè)控制邏輯210為輸出驅(qū)動(dòng)器220提供輸出啟用信號(hào)0UT_EN和去加重啟用信號(hào)DMP_EN?？刂七壿?10可以響應(yīng)于從外部源(例如，連接的主機(jī)或存儲(chǔ)器控制器)接收的讀取命令RD_CMD而產(chǎn)生輸出啟用信號(hào)0UT_EN和去加重啟用信號(hào)DMP_EN。 讀取命令可以為控制邏輯210同步提供命令時(shí)鐘CMD_CLK。在響應(yīng)時(shí)，控制邏輯210可以為輸出驅(qū)動(dòng)器220提供與由控制邏輯210產(chǎn)生的輸入/輸出時(shí)鐘I0_CLK同步的輸出啟用信號(hào)0UT_EN和去加重啟用信號(hào)DMP_EN。因此，控制邏輯210可以在應(yīng)響應(yīng)于讀取命令RD_CMD而將輸出數(shù)據(jù)輸出時(shí)的時(shí)間段期間激活去加重啟用信號(hào)DMP_EN。因此，去加重啟用信號(hào)DMP_EN將在輸出數(shù)據(jù)實(shí)際上不輸出時(shí)的其他時(shí)間段期間被去激活。此外，輸出驅(qū)動(dòng)器220可以響應(yīng)于輸出啟用信號(hào)0UT_EN來輸出數(shù)據(jù)，且數(shù)據(jù)可以與輸入/輸出時(shí)鐘I0_CLK同步輸出。特別是，輸出驅(qū)動(dòng)器220可以響應(yīng)于去加重啟用信號(hào) DMP_EN以去加重操作模式來輸出數(shù)據(jù)。如根據(jù)上述所理解的，半導(dǎo)體裝置200可以僅在“輸出時(shí)段”(即，數(shù)據(jù)應(yīng)被輸出的時(shí)間段)期間利用去加重模式處理數(shù)據(jù)。因此，可以顯著降低去加重模式期間產(chǎn)生的DC電流造成的功率消耗。圖4是說明根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)器裝置的框圖。參考圖4，存儲(chǔ)器裝置 300可以配置為將檢索的讀取數(shù)據(jù)發(fā)送至控制器400。圖4的存儲(chǔ)器裝置300可以是諸如DRAM或SRAM的易失性存儲(chǔ)器或諸如PRAM、MRAM、RRAM的非易失性存儲(chǔ)器等之一。圖4中所示的存儲(chǔ)器裝置300包括相關(guān)部分中的存儲(chǔ)器單元陣列310、行解碼器320、讀出放大器 330、輸出驅(qū)動(dòng)器340、控制邏輯350以及模式寄存器組360。單元陣列310包括分別配置為存儲(chǔ)數(shù)據(jù)的許多個(gè)存儲(chǔ)器單元。雖然圖4中未示出， 但存儲(chǔ)器單元可以以行(或字線)和列(或位線)的陣列布置。行解碼器320可以用于根據(jù)由地址和命令緩沖器(未示出)提供的行地址R_ADD 來選擇存儲(chǔ)器單元310的行。讀出放大器330可以用于在讀取操作期間從單元陣列310讀取數(shù)據(jù)。輸出驅(qū)動(dòng)器340可以用于響應(yīng)于輸出啟用信號(hào)0UT_EN而將由讀出放大器330提供的數(shù)據(jù)經(jīng)由焊盤370輸出至外部裝置。數(shù)據(jù)可以與輸入/輸出時(shí)鐘I0_CLK同步輸出。特別是，輸出驅(qū)動(dòng)器340可以響應(yīng)于去加重啟用信號(hào)DMP_EN以去加重方式輸出數(shù)據(jù)。輸出驅(qū)動(dòng)器340可以構(gòu)造為類似于圖2或3中所示的輸出驅(qū)動(dòng)器100或220。根據(jù)本發(fā)明的某個(gè)實(shí)施例，輸出驅(qū)動(dòng)器可以使用偽開漏(POD)型信令。利用POD型信令的輸出驅(qū)動(dòng)器可以是適于根據(jù)圖形雙數(shù)據(jù)速率3 (GDDR3)、GDDR4、GDDR5和/或GDDR4 標(biāo)準(zhǔn)使用的接口。與典型推挽驅(qū)動(dòng)器不同，使用POD型信令的輸出驅(qū)動(dòng)器可以是基于電壓的接口電路而不是基于電流的接口電路?？刂七壿?50可以用于將輸出啟用信號(hào)0UT_EN和去加重啟用信號(hào)DMP_EN提供至輸出驅(qū)動(dòng)器340。控制邏輯350可以響應(yīng)于外部提供的讀取命令RD_CMD而產(chǎn)生輸出啟用信號(hào)0UT_EN和去加重啟用信號(hào)DMP_EN?？刂七壿?50可以在由讀取命令RD_CMD以及其他 (或相關(guān))控制信號(hào)、命令和/或指令(例如，突發(fā)長(zhǎng)度BL、CAS等待時(shí)間等)表示的輸出時(shí)段期間激活去加重啟用信號(hào)DMP_EN。去加重啟用信號(hào)DMP_EN將在“非輸出時(shí)段”(即， 數(shù)據(jù)沒有輸出的時(shí)間段期間)期間被去激活。這里，讀取命令RD_CMD可以與命令時(shí)鐘CMD_CLK同步地提供至控制邏輯350。控制邏輯350可以將輸出啟用信號(hào)0UT_EN和去加重啟用信號(hào)DMP_EN與輸入/輸出時(shí)鐘10_ CLK同步地提供至輸出驅(qū)動(dòng)器340。值得注意的是，圖4的輸入/輸出時(shí)鐘I0_CLK不必由控制邏輯350產(chǎn)生，而是可由時(shí)鐘生成器(未示出)單獨(dú)地產(chǎn)生。模式寄存器組360可以用于為控制邏輯350提供由組功能部件(set feature)提供的模式控制(或限定)信號(hào)。例如，模式寄存器組360可以提供各種參數(shù)，例如突發(fā)模式 BM、突發(fā)長(zhǎng)度BL、CSA等待時(shí)間CL等。由輸出驅(qū)動(dòng)器340以去加重方式輸出的數(shù)據(jù)可以經(jīng)由傳輸線發(fā)送到控制器400。 接收器420可以將發(fā)送至控制器400的傳輸信號(hào)轉(zhuǎn)換成2電平二進(jìn)制數(shù)據(jù)。認(rèn)為通常通過由接收器420執(zhí)行的用于傳輸信號(hào)的均衡和處理操作對(duì)本領(lǐng)域技術(shù)人員而言能很好地理解，且將不在本文中詳細(xì)描述。如根據(jù)上述可以理解的，雖然數(shù)據(jù)以去加重模式發(fā)送，但是去加重模式僅在輸出時(shí)段期間被激活。因此，可以防止存儲(chǔ)器裝置300的不適當(dāng)?shù)碾娏飨?，該電流消耗將由于去加重模式激活時(shí)DC電路的形成而被另外地引起。圖5A和5B是進(jìn)一步說明在去加重功能被激活和去激活期間的輸出驅(qū)動(dòng)器和接收器的示意圖。圖5A示出在去加重模式被去激活時(shí)的輸出驅(qū)動(dòng)器340和接收器420。輸出驅(qū)動(dòng)器340和接收器420可以包括分別用于阻抗匹配的管芯上終端(on die termination)電路341和421。如果去加重模式被去激活，則可以激活輸出驅(qū)動(dòng)器340和接收器420的管芯上終端電路341和421。但是，由于傳輸線或電源電壓VDDQ造成的電流消耗可以最小地產(chǎn)生。即，在去加重模式被去激活時(shí)將不存在DC泄漏路徑。圖5B示出當(dāng)去加重模式被激活時(shí)的輸出驅(qū)動(dòng)器340和接收器420。輸出驅(qū)動(dòng)器 340和接收器420可以包括分別用于阻抗匹配的管芯上終端電路341和421。輸出驅(qū)動(dòng)器 340可以包括去加重驅(qū)動(dòng)器342。如果去加重驅(qū)動(dòng)器342被激活，則在不考慮數(shù)據(jù)傳輸?shù)那闆r下可以形成DC泄漏路徑。具有POD型的輸出驅(qū)動(dòng)器340可以在空閑狀態(tài)下繼續(xù)發(fā)送中間電平信號(hào)，其中信號(hào)電平在沒有信號(hào)過渡的情況下保持不變。出于這個(gè)原因，輸出驅(qū)動(dòng)器 340可以甚至在空閑狀態(tài)中也會(huì)消耗功率。根據(jù)本發(fā)明構(gòu)思的實(shí)施例的輸出驅(qū)動(dòng)器340可以配置為在非輸出時(shí)段期間去激活去加重驅(qū)動(dòng)器342。因此，可以使在存儲(chǔ)器裝置300的數(shù)據(jù)輸入/輸出級(jí)處產(chǎn)生的泄漏電流最小化，并降低整體功率消耗。圖6是說明圖4的輸出驅(qū)動(dòng)器的操作的一個(gè)可能方法的時(shí)序圖。在圖6中，在讀取操作通過圖4的存儲(chǔ)器裝置300執(zhí)行期間，指示根據(jù)時(shí)鐘信號(hào)I0_CLK的讀取命令RD_CMD、 讀取數(shù)據(jù)RDATA、去加重啟用信號(hào)DMP_EN和DQ信號(hào)?？刂七壿?50在非輸入時(shí)段期間去激活去加重啟用信號(hào)DMP_EN。如果讀取命令 RD_CMD被輸入，則控制邏輯350可以在CAS等待時(shí)間CL之前激活去加重啟用信號(hào)DMP_EN。 控制邏輯350可以保持去加重啟用信號(hào)DMP_EN的激活狀態(tài)，使得輸出讀取數(shù)據(jù)RDATA時(shí)激活去加重模式。在讀取數(shù)據(jù)RDATA的輸出結(jié)束之后，控制邏輯350可以去激活去加重啟用信號(hào) DMP_EN。用于輸出驅(qū)動(dòng)器340的去加重模式的激活時(shí)段可以包括用于讀取數(shù)據(jù)RDATA的輸出時(shí)間段。為了提供足夠的容限，用于去加重模式的激活時(shí)段在開始輸出讀取數(shù)據(jù)RDATA 之前可以進(jìn)一步包括K時(shí)鐘周期，以及在結(jié)束讀取數(shù)據(jù)RDATA的輸出之后包括M時(shí)鐘周期。 在此，“K”和“M”可以是任何正整數(shù)，并將根據(jù)應(yīng)用、操作模式和/或特定的半導(dǎo)體裝置來限定。在突發(fā)模式期間，控制邏輯350可以根據(jù)突發(fā)長(zhǎng)度BL來確定用于讀取數(shù)據(jù)RDATA的結(jié)束點(diǎn)，以便控制去加重模式。利用圖6中所示的去加重控制方法，由于去加重模式僅在適當(dāng)限定的輸出時(shí)段期間(即，如果適用的話，輸出讀取數(shù)據(jù)的時(shí)間段期間包括前端和后端容限)被激活，所以減少不適當(dāng)?shù)碾娏飨?。圖7是說明去加重控制方法的時(shí)序圖，該方法可以在讀取間隙狹窄時(shí)使用。讀取間隙可以被限定為各個(gè)讀取數(shù)據(jù)輸出之間周期的周期數(shù)目。讀取間隙可以包括ι-時(shí)鐘周期(1CC)、2-時(shí)鐘周期(2CC)等。也可以存在無間隙讀取。在圖7中，假設(shè)CAS等待時(shí)間CL 是6，且后端容限“M”和前端容限”K “都是1。根據(jù)這些假設(shè)，第一讀取數(shù)據(jù)RDATAO和第二讀取數(shù)據(jù)RDATAl之間的讀取間隙可以是3個(gè)時(shí)鐘周期。第二讀取數(shù)據(jù)RDATAl和第三讀取數(shù)據(jù)RDATA2之間的讀取間隙可以是零時(shí)鐘周期。參照?qǐng)D7，在與第一讀取數(shù)據(jù)RDATAO和第一讀取數(shù)據(jù)RDATAO周圍的一個(gè)時(shí)段前端和后端容限相對(duì)應(yīng)的時(shí)鐘周期期間去加重模式可以被激活。一旦與第一讀取數(shù)據(jù)RDATAO 相關(guān)聯(lián)的輸出時(shí)段結(jié)束，去加重模式被去激活。但是，這不是緊隨(無間隙)在第三讀取
9數(shù)據(jù)RDATA2、第四讀取數(shù)據(jù)RDATA3和第五讀取數(shù)據(jù)RDATA4的輸出之后輸出第二讀取數(shù)據(jù) RDATAl的情況。這里，將去加重模式保持為激活，因?yàn)檫B續(xù)輸出時(shí)段之間的讀取間隙都太小，以致于不能使其去激活。因此，在與第二至第五讀取數(shù)據(jù)RDATAl至RDATA4操作相關(guān)聯(lián)的整個(gè)輸出時(shí)段中將去加重模式保持為激活。最后，在與第五讀取數(shù)據(jù)RDATA4相關(guān)聯(lián)的輸出時(shí)段后去加重模式被去激活。因此，如果連續(xù)的讀取數(shù)據(jù)操作之間的讀取間隙小于或等于限定的前端容限和限定的后端容限之和，則去加重模式將繼續(xù)保持為激活。上述實(shí)例已經(jīng)被用于說明其中去加重模式根據(jù)限定的數(shù)據(jù)輸出時(shí)段來開啟/關(guān)閉的情況。但是，本發(fā)明的范圍并不僅限于這種方式。例如，如果通過小于或等于預(yù)定容限而在之前的讀取命令RD_CMD之后接收一個(gè)讀取命令RD_CMD，則控制邏輯350可以用于在整個(gè)后續(xù)讀取操作過程中保持去加重模式的激活?？商孢x地或另外地，可以限定新的讀取命令的接收與來自之前的讀取命令的讀取數(shù)據(jù)的輸出之間的最小間隔，并用于通過控制邏輯 350來控制去加重模式的激活/去激活。圖8是概括用于圖4的存儲(chǔ)器裝置的一種可能的去加重控制方法的流程圖。首先，提供至存儲(chǔ)器裝置300的讀取命令RD由控制邏輯350接收(S110)?？刂七壿?50響應(yīng)于讀取命令RD來激活輸出驅(qū)動(dòng)器340的去加重模式(S120)。然后，輸出驅(qū)動(dòng)器 340利用去加重模式來輸出讀取數(shù)據(jù)RDATA(S130)。因此，可以利用四個(gè)或更多個(gè)信號(hào)電平來輸出讀取數(shù)據(jù)RDATA。控制邏輯350基于諸如突發(fā)長(zhǎng)度BL和CAS等待時(shí)間CL等的數(shù)據(jù)長(zhǎng)度信息來確定與讀取數(shù)據(jù)RDATA相關(guān)聯(lián)的輸出時(shí)段的結(jié)束(S140)。只要輸出時(shí)段沒有結(jié)束，控制邏輯350就控制去加重啟用信號(hào)DMP_EN以保持去加重模式的激活(S145)，且該方法繼續(xù)輸出讀取數(shù)據(jù)RDATA(S130)。然而，一旦與讀取數(shù)據(jù) RDATA相關(guān)聯(lián)的輸出時(shí)段結(jié)束(如果需要的話，包括所有前端和后端容限)，則控制邏輯350 去激活去加重模式(S150)。圖9是說明根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的存儲(chǔ)器裝置的框圖。參考圖9，存儲(chǔ)器裝置500包括內(nèi)部電路510、ZQ代碼生成器520以及輸出驅(qū)動(dòng)器530。內(nèi)部電路510可以包括存儲(chǔ)數(shù)據(jù)的單元陣列和控制數(shù)據(jù)讀取和寫入操作的外圍邏輯。內(nèi)部電路510可以響應(yīng)于讀取命令而將數(shù)據(jù)提供至輸出驅(qū)動(dòng)器530。ZQ代碼生成器520將阻抗控制代碼ZQ和ZQD提供至輸出驅(qū)動(dòng)器530。如果激活去加重模式，則會(huì)產(chǎn)生輸出驅(qū)動(dòng)器530的阻抗匹配的問題。需要控制芯片外驅(qū)動(dòng)器OCD的特殊設(shè)定，以便防止在激活去加重模式時(shí)，由于通過輸出驅(qū)動(dòng)器530的去加重OCD塊534的終端阻抗變化而導(dǎo)致的問題。ZQ代碼生成器520可以產(chǎn)生控制代碼ZQ和ZQD，其激活地控制終端阻抗的電阻，以便在去加重模式被激活/去激活期間以及輸出和非輸出時(shí)段期間穩(wěn)定地保持終端阻抗。這里，ZQ代碼可以提供至主OOT塊532以及去加重OOT塊534。輸出驅(qū)動(dòng)器530可以包括用于內(nèi)部電阻調(diào)節(jié)的芯片外驅(qū)動(dòng)器0⑶。芯片外驅(qū)動(dòng)器 OCD可以連接至輸出驅(qū)動(dòng)器530的端部，且可以用于均衡上拉信號(hào)和下拉信號(hào)。輸出驅(qū)動(dòng)器 530的芯片外驅(qū)動(dòng)器0⑶可以由主0⑶塊532和去加重0⑶塊5；34來形成。如果激活去加重模式，則輸出驅(qū)動(dòng)器530可以供應(yīng)有用于調(diào)節(jié)來自ZQ代碼生成器 520的阻抗的控制代碼ZQ和ZQD。輸出驅(qū)動(dòng)器530可以將上拉和下拉阻抗調(diào)節(jié)為與變化的控制代碼ZQ和ZQD相對(duì)應(yīng)的阻抗。圖10是進(jìn)一步說明圖9的ZQ代碼生成器和輸出驅(qū)動(dòng)器的框圖。參考圖10，輸出驅(qū)動(dòng)器530包括代碼操作器531、主0⑶塊532和去加重OOT塊534。ZQ代碼生成器520被配置為根據(jù)去加重模式的激活而產(chǎn)生具有不同值的阻抗控制代碼ZQ[7:0]和ZQD[7:0]。例如，在激活去加重啟用信號(hào)DMP_EN的情況下，ZQ代碼生成器520可以將阻抗控制代碼ZQ[7:0]提供至輸出驅(qū)動(dòng)器530。在激活去加重啟用信號(hào)DMP_ EN的情況下，ZQ代碼生成器520可以將阻抗控制代碼ZQ[7:0]和ZQD[7:0]提供至輸出驅(qū)動(dòng)器530。輸出驅(qū)動(dòng)器530中的代碼操作器531可以在去激活去加重啟用信號(hào)DMP_EN時(shí)將阻抗控制代碼ZQ[7:0]提供至主0⑶塊532。此時(shí)，主0⑶塊532可以提供基準(zhǔn)阻抗值的終端阻抗。代碼操作器531在激活去加重啟用信號(hào)DMP_EN時(shí)同時(shí)供應(yīng)有阻抗控制代碼 ZQ [7:0]和ZQD [7:0]。代碼操作器531可以操作輸入阻抗控制代碼ZQ [7:0]和ZQD [7:0]， 以輸出阻抗控制代碼ZQ’ [7:0]和ZQD [7:0]作為操作結(jié)果。主OCD塊532和去加重OCD塊 534可以響應(yīng)于阻抗控制代碼ZQ’ [7:0]和ZQD[7:0]而調(diào)節(jié)終端阻抗。雖然通過去加重模式的激活而變化，但是在不論去加重模式的激活/去激活的情況，為去加重模式而設(shè)定的終端阻抗值可以保持。圖11是進(jìn)一步說明假設(shè)POD信號(hào)方案的圖9的ZQ代碼生成器和輸出驅(qū)動(dòng)器的框圖。參考圖11，輸出驅(qū)動(dòng)器530包括代碼操作器531、主0⑶塊532u和532d以及去加重 OCD 塊 534u 和 534d。ZQ代碼生成器520可以被配置為根據(jù)去加重模式的激活而產(chǎn)生具有不同值的阻抗控制代碼ZQP [7:0]、ZQN[7:0]、ZQDP [7:0]和ZQDN[7:0]。例如，在去激活去加重啟用信號(hào)DMP_EN的情況下，ZQ代碼生成器520可以將阻抗控制代碼ZQP [7:0]和ZQD [7:0]提供至輸出驅(qū)動(dòng)器530。在激活去加重啟用信號(hào)DMP_EN的情況下，ZQ代碼生成器520可以將阻抗控制代碼ZQP [7:0]、ZQN [7:0]、ZQDP [7:0]和ZQDN [7:0]提供至輸出驅(qū)動(dòng)器530。輸出驅(qū)動(dòng)器530中的代碼操作器531可以在去激活去加重啟用信號(hào)DMP_EN時(shí)將阻抗控制代碼ZQP [7:0]和ZQD [7:0]提供至主OCD塊532u和532d。此時(shí)，主OCD塊532u 和532d可以提供基準(zhǔn)阻抗值的終端阻抗。代碼操作器531在激活去加重啟用信號(hào)DMP_EN時(shí)同時(shí)供應(yīng)有阻抗控制代碼 ZQP [7:0], ZQN [7:0], ZQDP [7:0]和ZQDN[7:0]。代碼操作器531可以操作輸入阻抗控制代碼 ZQP[7:0]、ZQN[7:0]、ZQDP[7:0]和 ZQDN[70]，以輸出阻抗控制代碼 ZQP‘ [7:0]禾口 ZQN' [7:0]作為操作結(jié)果。主OCD塊532u和532d以及去加重OCD塊53如和534d可以調(diào)節(jié)終端阻抗。不論去加重模式的激活/去激活，調(diào)節(jié)的終端阻抗值可以被穩(wěn)定地保持。圖12是進(jìn)一步說明圖11的代碼操作器的操作的示意圖。圖12示出用于產(chǎn)生在去加重模式的激活期間提供至主O⑶塊532u和532d的阻抗控制代碼ZQP' [7:0]和 ZQN' [7:0]的一種可能的方法。如果激活去加重模式，ZQ代碼生成器520可以提供阻抗控制代碼ZQDP[7:0] ^P ZQDN[7:0]以及阻抗控制代碼ZQP[7:0]和ZQN[7:0]。阻抗控制代碼ZQDP[7:0]和 ZQDN[7:0]可以是用于設(shè)定去加重0⑶塊53如和534d的阻抗的代碼。代碼操作器531可以從阻抗控制代碼ZQP [7:0]和ZQN[7:0]中減去阻抗控制代碼ZQDP [7 0]和ZQDN[7:0]，以產(chǎn)生阻抗控制代碼ZQP' [7:0]和ZQN' [7:0]。
阻抗控制代碼ZQP' [7:0]和ZQN' [7:0]可以提供至主OCD塊532u和532d。主 0⑶塊532u和532d可以響應(yīng)于阻抗控制代碼ZQP' [7:0]和ZQN' [7:0]而調(diào)節(jié)終端阻抗。阻抗控制代碼ZQDP [7:0] ^P ZQDN[7:0]可以提供至去加重OCD塊53如和534d。終端阻抗可以通過由阻抗控制代碼ZQP' [7:0]和ZQN' [7:0]設(shè)定的主0⑶塊532u和532d 以及由阻抗控制代碼ZQDP [7 0]和ZQDN [7 0]設(shè)定的去加重OCD塊53如和534d來保持基準(zhǔn)阻抗。圖13是進(jìn)一步說明假設(shè)根據(jù)POD信令方案操作的主0⑶塊532和去加重OOT塊的電路圖。假設(shè)在不使用去加重模式時(shí)，上拉和下拉電阻具有50 Ω的阻抗，且阻抗控制代碼ZQP [7:0]和ZQN [7:0]中的每個(gè)具有“ 10000000”的值。在不使用去加重模式的情況下，阻抗控制代碼ZQP[7:0]和ZQN[7:0]中的每個(gè)具有“10000000”的值，且可以提供至主0⑶塊532。上拉和下拉阻抗可以經(jīng)由電阻器UR7和 DR7設(shè)定為50 Ω。在使用去加重模式的情況下，如果提供均具有“00001000”的值的阻抗控制代碼 ZQP[7:0]和ZQN[7:0]，則代碼操作器531可以提供均具有“01110000”的值的阻抗控制代碼ZQP' [7:0]和ZQN' [7:0]。主OCD塊532的上拉和下拉阻抗可以由均具有“01110000” 的值的阻抗控制代碼ZQP' [7:0]和ZQN' [7:0]來設(shè)定。每個(gè)均具有“00001000”的值的阻抗控制代碼ZQDP[70]和ZQDN[7:0]可以提供至去加重OCD塊534。通過將控制代碼值“01110000”與“000010000”相加獲得的值 “10000000”可以對(duì)應(yīng)于50Ω。因此，不論去加重模式的激活/去激活，0⑶塊的終端阻抗可以穩(wěn)定地保持在50 Ω處。圖14是概括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的用于輸出驅(qū)動(dòng)器的終端阻抗控制的一個(gè)可能方法的流程圖。參考圖14，根據(jù)本發(fā)明構(gòu)思的一個(gè)實(shí)施例的輸出驅(qū)動(dòng)器可以防止在激活去加重模式時(shí)由阻抗調(diào)節(jié)導(dǎo)致的終端阻抗的變化。首先，ZQ代碼生成器520和輸出驅(qū)動(dòng)器530檢測(cè)去加重模式是被激活的還是被去激活的(S210)。然后，如果去加重模式是被去激活(S220 =否)，則ZQ代碼生成器520在正常模式下保持用于設(shè)定輸出驅(qū)動(dòng)器530的主OCD塊532的阻抗的阻抗控制代碼ZQ(S230)。 但是，如果去加重模式是被激活的，則ZQ代碼生成器520根據(jù)去加重模式來產(chǎn)生用于設(shè)定輸出驅(qū)動(dòng)器530的主0⑶塊532和去加重0⑶塊534的阻抗控制代碼ZQ和ZQD (S240)。阻抗控制代碼ZQ和ZQD可以通過代碼操作器531被輸出為阻抗控制代碼ZQ’和ZQD，以便將相同值設(shè)定為在正常模式下的阻抗。如果主OCD塊532和去加重OCD塊534通過阻抗控制代碼ZQ’和ZQD來設(shè)定，則輸出驅(qū)動(dòng)器530的終端阻抗即使在去加重模式下也可以設(shè)定為基準(zhǔn)阻抗值。圖15是說明根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的存儲(chǔ)器裝置的框圖。參考圖15，存儲(chǔ)器裝置600包括內(nèi)部電路610、ZQ代碼生成器620、輸出驅(qū)動(dòng)器630以及控制邏輯640。內(nèi)部電路610將數(shù)據(jù)提供至輸出驅(qū)動(dòng)器630或時(shí)鐘信號(hào)I0_CLK和CMD_CLK。ZQ 代碼生成器620將阻抗控制代碼ZQ和ZQD提供至輸出驅(qū)動(dòng)器630。如果去加重模式被激活，則需要控制芯片外驅(qū)動(dòng)器OCD的設(shè)定值，以便防止由于通過輸出驅(qū)動(dòng)器630的去加重塊 634的終端阻抗的變化導(dǎo)致的問題。ZQ代碼生成器520可以產(chǎn)生用于控制終端阻抗的電阻的控制代碼ZQ和ZQD，以便在去加重模式的激活/去激活期間保持終端阻抗。
控制邏輯640為輸出驅(qū)動(dòng)器630提供輸出啟用信號(hào)0UT_EN和去加重啟用信號(hào) DMP_EN。控制邏輯640響應(yīng)于由外部裝置提供的讀取命令RD_CMD來產(chǎn)生輸出啟用信號(hào)0UT_ EN和去加重啟用信號(hào)DMP_EN?？刂七壿?40可以基于讀取命令RD_CMD和突發(fā)長(zhǎng)度BL在實(shí)際數(shù)據(jù)輸出時(shí)間點(diǎn)處激活去加重啟用信號(hào)DMP_EN。這意味著在沒有輸出數(shù)據(jù)時(shí)去加重啟用信號(hào)DMP_EN是去激活的。很好理解的是，控制邏輯640供應(yīng)有諸如讀取命令RD_CMD、突發(fā)長(zhǎng)度BL、地址等的各種信息，以確定數(shù)據(jù)實(shí)際輸出時(shí)的時(shí)間點(diǎn)。輸出驅(qū)動(dòng)器630可以包括用于內(nèi)部電阻調(diào)節(jié)的芯片外驅(qū)動(dòng)器0⑶。芯片外驅(qū)動(dòng)器 0⑶可以連接至輸出驅(qū)動(dòng)器630的端部，且可以用于通過調(diào)節(jié)跨越電壓(cross voltage)而均衡上拉信號(hào)和下拉信號(hào)。輸出驅(qū)動(dòng)器630的芯片外驅(qū)動(dòng)器0⑶可以由主0⑶塊632和去加重0⑶塊634來形成。輸出驅(qū)動(dòng)器630可以響應(yīng)于輸出啟用信號(hào)0UT_EN來輸出數(shù)據(jù)。數(shù)據(jù)可以與輸入 /輸出時(shí)鐘I0_CLK同步輸出。特別是，輸出驅(qū)動(dòng)器630可以響應(yīng)于去加重啟用信號(hào)DMP_EN 以去加重方式來輸出數(shù)據(jù)。圖15的存儲(chǔ)器裝置600可以根據(jù)針對(duì)圖4描述的去加重控制方法和/或針對(duì)圖 9描述的阻抗控制方法來操作。圖16是說明包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)器裝置的存儲(chǔ)器系統(tǒng)的框圖。 參考圖16，存儲(chǔ)器系統(tǒng)1000通常包括存儲(chǔ)器控制器(MC) 1100和經(jīng)由數(shù)據(jù)總線1300連接的存儲(chǔ)器模塊1200以及地址和控制總線1400。數(shù)據(jù)總線1300可以由針對(duì)每個(gè)數(shù)據(jù)比特的傳輸線來形成。數(shù)據(jù)總線1300例如可以由64個(gè)傳輸線來形成以傳送64比特的數(shù)據(jù)寬度。存儲(chǔ)器模塊1200可以包括多個(gè)存儲(chǔ)器芯片1210。如果存儲(chǔ)器模塊1200由八個(gè)存儲(chǔ)器芯片形成，且每個(gè)存儲(chǔ)器芯片具有八個(gè)數(shù)據(jù)輸出端子，則其可以包括用于外部互連的64個(gè)數(shù)據(jù)輸出端子。存儲(chǔ)器模塊1200的存儲(chǔ)器芯片1210中的每個(gè)可以包括輸出驅(qū)動(dòng)器，其配置為以去加重方式傳送數(shù)據(jù)。輸出驅(qū)動(dòng)器可以配置為僅在輸出時(shí)段期間激活去加重模式。此外， 輸出驅(qū)動(dòng)器可以配置為根據(jù)激活/去激活(例如，在去加重模式被激活時(shí)，通過調(diào)節(jié)終端阻抗而進(jìn)入去加重模式時(shí))防止終端阻抗的變化。因此，如果存儲(chǔ)器模塊1200利用根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的存儲(chǔ)器裝置來實(shí)現(xiàn)，則可以期望高速、高可靠性以及低功率特性。圖17是進(jìn)一步說明可以包括在圖16的存儲(chǔ)器模塊中的存儲(chǔ)器芯片的框圖。參考圖17，存儲(chǔ)器芯片2000包括存儲(chǔ)器單元陣列2100、行地址解碼器2200、列地址解碼器 2300、數(shù)據(jù)輸出緩沖器M00、數(shù)據(jù)輸入緩沖器2500以及控制邏輯沈00。控制邏輯沈00可以配置為響應(yīng)于外部命令信號(hào)COM而產(chǎn)生內(nèi)部控制信號(hào)。行地址解碼器2200可以配置為響應(yīng)于外部地址信號(hào)ADDR而選擇存儲(chǔ)器單元陣列2100的特定行。列地址解碼器2300可以配置為響應(yīng)于外部地址信號(hào)ADDR而選擇存儲(chǔ)器單元陣列2100 的特定列。數(shù)據(jù)輸出緩沖器MOO可以提供具有從由外部地址信號(hào)選擇的行和列指定的存儲(chǔ)器單元存取的η比特?cái)?shù)據(jù)(例如8比特?cái)?shù)據(jù))的八個(gè)數(shù)據(jù)輸入/輸出端子DQ。數(shù)據(jù)輸出緩沖器MOO可以包括均與數(shù)據(jù)輸出端子DQ連接的輸出緩沖器，且輸出緩沖器的數(shù)目可以對(duì)應(yīng)于數(shù)據(jù)輸出端子的數(shù)目。數(shù)據(jù)輸入緩沖器2500可以經(jīng)由由根據(jù)外部地址信號(hào)ADDR而選擇的行和列指定的存儲(chǔ)器單元中的數(shù)據(jù)輸入/輸出端子DQ來寫入數(shù)據(jù)輸入。數(shù)據(jù)輸出緩沖器MOO可以包括根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的輸出驅(qū)動(dòng)器。數(shù)據(jù)輸出緩沖器MOO可以配置為僅在輸出時(shí)段期間激活去加重模式。數(shù)據(jù)輸出緩沖器 MOO可以配置為在去加重模式被激活時(shí)，根據(jù)通過調(diào)節(jié)終端阻抗而進(jìn)入去加重模式來防止終端阻抗的變化。圖18包括圖18a至18d，其示出可以用于將存儲(chǔ)器控制器與根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)器連接的各種總線架構(gòu)。參考圖18a，其示例性示出存儲(chǔ)器控制器3100和存儲(chǔ)器3200(例如DRAM)之間的總線協(xié)議?？刂菩盘?hào)(例如，/Cs、CKE、/RAS, /CAS, /WE等)和地址信號(hào)ADDR可以從存儲(chǔ)器控制器3100發(fā)送至存儲(chǔ)器3200。數(shù)據(jù)DQ可以雙向傳送。參考圖18b，分包控制信號(hào)和地址信號(hào)C/A包可以從存儲(chǔ)器控制器3100發(fā)送至存儲(chǔ)器3200。數(shù)據(jù)DQ可以雙向傳送。參考圖18c，分包控制信號(hào)、地址信號(hào)和寫入信號(hào)C/A/WD包可以從存儲(chǔ)器控制器 3100發(fā)送至存儲(chǔ)器3200。數(shù)據(jù)DQ可以在一個(gè)方向上從存儲(chǔ)器3200傳送至存儲(chǔ)器控制器 3100。參考圖18d，控制信號(hào)C/S可以從存儲(chǔ)器控制器3100提供至存儲(chǔ)器3200 (例如，快閃SRAM)。命令、地址和數(shù)據(jù)C/A/DQ可以雙向傳送。在圖Ife至18d中，存儲(chǔ)器裝置3200可以包括被配置為以去加重方式傳送數(shù)據(jù)的輸出驅(qū)動(dòng)器。輸出驅(qū)動(dòng)器可以配置為僅在輸出時(shí)段期間激活去加重模式。此外，輸出驅(qū)動(dòng)器可以配置為在去加重模式被激活時(shí)，根據(jù)通過調(diào)節(jié)終端阻抗而進(jìn)入去加重模式來防止終端阻抗的變化。因此，如果存儲(chǔ)器系統(tǒng)利用根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的存儲(chǔ)器裝置來實(shí)現(xiàn)，則可以期望高速、高可靠性以及低功率的特性。圖19是說明包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)器裝置的電子系統(tǒng)的框圖。參考圖19，電子系統(tǒng)4000包括輸入裝置4100、輸出裝置4200、處理器裝置4300以及存儲(chǔ)器裝置 4400。存儲(chǔ)器裝置4400可以包括輸出驅(qū)動(dòng)器，其被配置為以去加重方式傳送數(shù)據(jù)。輸出驅(qū)動(dòng)器可以被配置為僅在輸出時(shí)段期間激活去加重模式。此外，輸出驅(qū)動(dòng)器可以被配置為在去加重模式被激活時(shí)，根據(jù)通過調(diào)節(jié)終端阻抗而進(jìn)入去加重模式來防止終端阻抗的變化。因此，如果電子系統(tǒng)利用根據(jù)本發(fā)明構(gòu)思的示例性實(shí)施例的存儲(chǔ)器裝置來實(shí)現(xiàn)，則可以期望高速、高可靠性以及低功率特性。這里，輸出裝置4200可以實(shí)現(xiàn)為包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的輸出驅(qū)動(dòng)器。如本領(lǐng)域技術(shù)人員將理解的，處理器裝置4300可以經(jīng)由相應(yīng)的接口來控制元件 4100,4200 和 4400。圖20是說明使用根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)介質(zhì)的存儲(chǔ)器卡的框圖。參考圖20，存儲(chǔ)器卡5000包括接口單元5100、控制器5200以及非易失性存儲(chǔ)器裝置5300。接口單元2100可以在存儲(chǔ)器卡5000和主機(jī)之間提供接口。接口單元2100可以包括與主機(jī)相對(duì)應(yīng)的數(shù)據(jù)交換協(xié)議，用于與主機(jī)交互。接口單元2100可以被配置為經(jīng)由諸如通用串行總線(USB)、多媒體卡(MMC)、外圍組件快速互連(PCI-E)、串行連接SCSI (SAS)、 串行高級(jí)技術(shù)附件(SATA)、并行高級(jí)技術(shù)附件(PATA)、小型計(jì)算機(jī)系統(tǒng)接口(SCSI)、增強(qiáng)型小型磁盤接口(ESDI)、集成驅(qū)動(dòng)電子設(shè)備(IDE)等的接口協(xié)議之一與主機(jī)通信?？刂破?200可以經(jīng)由接口單元5100來接收從外部裝置提供的數(shù)據(jù)和地址?？刂祈?br> 器5200可以響應(yīng)于輸入數(shù)據(jù)和地址來訪問非易失性存儲(chǔ)器裝置5300。控制器5200可以經(jīng)由接口單元5100將從非易失性存儲(chǔ)器裝置5300讀取的數(shù)據(jù)傳送至主機(jī)?？刂破?200可以包括緩沖存儲(chǔ)器5210。緩沖存儲(chǔ)器5210可以臨時(shí)存儲(chǔ)由主機(jī)提供的寫數(shù)據(jù)或從非易失性存儲(chǔ)器裝置 5300讀取的數(shù)據(jù)。如果非易失性存儲(chǔ)器裝置5300中的數(shù)據(jù)在主機(jī)的讀取請(qǐng)求下被緩存，則緩沖存儲(chǔ)器5210可以支持將緩存的數(shù)據(jù)直接提供至主機(jī)的緩存功能。通常，根據(jù)主機(jī)的總線格式(例如，SATA或SAS)的數(shù)據(jù)傳輸速度可以明顯高于存儲(chǔ)器卡5000的存儲(chǔ)信道的傳輸速度。在主機(jī)的接口速度非常高的情況下，可以通過提供緩沖存儲(chǔ)器5210而最小化由于速度差異而導(dǎo)致的性能降低。非易失性存儲(chǔ)器裝置5300可以提供作為存儲(chǔ)器卡5000的存儲(chǔ)介質(zhì)。例如，非易失性存儲(chǔ)器裝置5300可以由電阻性存儲(chǔ)器裝置來形成?？商孢x地，非易失性存儲(chǔ)器裝置5300 可以由具有大存儲(chǔ)容量的NAND型快閃存儲(chǔ)器來形成。非易失性存儲(chǔ)器裝置5300可以由多個(gè)存儲(chǔ)器裝置來形成。在這種情況下，每個(gè)存儲(chǔ)器裝置通過信道與控制器5200連接。作為存儲(chǔ)介質(zhì)的非易失性存儲(chǔ)器裝置5300可以由PRAM、MRAM、ReRAM, FRAM或NOR快閃存儲(chǔ)器來形成，且可以應(yīng)用于包括不同類型的存儲(chǔ)器裝置的存儲(chǔ)器系統(tǒng)。根據(jù)本發(fā)明構(gòu)思的實(shí)施例的輸出驅(qū)動(dòng)器可以并入使用去加重模式的緩沖存儲(chǔ)器 5210和/或非易失性存儲(chǔ)器裝置5300內(nèi)。圖21是說明根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的存儲(chǔ)器卡的框圖。參考圖21，存儲(chǔ)器卡6000包括接口單元6100、控制器6200以及非易失性存儲(chǔ)器裝置6300。圖21中的元件 6100和6300可以與圖20中的元件基本相同，并因此省略其說明?？刂破?200可以包括存儲(chǔ)地址轉(zhuǎn)換表6215的緩沖存儲(chǔ)器6210?？刂破?200可以基于地址轉(zhuǎn)換表6215將由接口單元6100提供的邏輯地址轉(zhuǎn)換為物理地址?？刂破?200 可以基于所轉(zhuǎn)換的物理地址而訪問存儲(chǔ)器裝置6300。根據(jù)本發(fā)明構(gòu)思的實(shí)施例的輸出驅(qū)動(dòng)器可以并入使用去加重模式的緩沖存儲(chǔ)器 6210和/或非易失性存儲(chǔ)器裝置6300內(nèi)。圖20和21中所示的存儲(chǔ)器卡5000和6000可以安裝在諸如數(shù)字照相機(jī)、便攜媒體播放器(PMP)、移動(dòng)電話、筆記本電腦等的信息處理裝置處。存儲(chǔ)器卡5000和6000可以是MMC卡、SD卡、微SD卡、存儲(chǔ)棒、ID卡、PCMCIA (個(gè)人計(jì)算機(jī)存儲(chǔ)器國(guó)際協(xié)會(huì))卡、芯片卡、USB卡、智能卡、CF卡等。圖22是說明包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的RAM的計(jì)算系統(tǒng)的框圖。參考圖22， 計(jì)算系統(tǒng)7000包括CPU 7200、RAM 7300、用戶界面7400、諸如基帶芯片組的調(diào)制解調(diào)器 7500以及與系統(tǒng)總線7600電連接的存儲(chǔ)器系統(tǒng)7100。如果計(jì)算系統(tǒng)7000是移動(dòng)裝置，則其還可以包括用于提供計(jì)算系統(tǒng)4000的操作電壓的電池(未示出)。雖然圖22中未示出，但是計(jì)算系統(tǒng)7000還可以包括應(yīng)用芯片組、 相機(jī)圖像處理器(CIP)、移動(dòng)DRAM等。存儲(chǔ)器系統(tǒng)7000可以由利用非易失性存儲(chǔ)器存儲(chǔ)數(shù)據(jù)的固態(tài)驅(qū)動(dòng)/磁盤(SSD)來形成。根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)器裝置和/或控制器可以由各種類型的封裝來包封，諸如PoP(層疊封裝)、球柵陣列(BGA)、芯片級(jí)封裝(CSP)、塑料引線芯片載體 (PLCC)、塑料雙列直插封裝(PDI2P)、華夫封裝中管芯(die in waffle pack)、晶片形式的管芯(die in wafer form)、板上芯片(COB)、陶瓷雙列直插封裝(CERDIP)、塑料公制方型扁平封裝(MQFP)、薄四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝(SSOP)、薄小外形封裝(TSOP)、薄四方扁平封裝(TQFP)、系統(tǒng)級(jí)封裝(SIP)、多芯片封裝 (MCP)、晶片級(jí)制造封裝(WFP)、晶片級(jí)處理堆疊封裝(WSP)等。根據(jù)本發(fā)明構(gòu)思的實(shí)施例，可以通過控制輸出驅(qū)動(dòng)器的去加重塊的開啟/關(guān)閉狀態(tài)而顯著地降低泄漏電流。此外，可以通過調(diào)節(jié)ZQ代碼來實(shí)現(xiàn)阻抗匹配。上述公開的主體內(nèi)容是說明性而非限制性的，且所附權(quán)利要求意圖涵蓋所有落入本發(fā)明真實(shí)精神和范圍內(nèi)的這些變型、改進(jìn)和其他實(shí)施例。因此，在法律允許的最大限度內(nèi)，本發(fā)明的范圍由后續(xù)權(quán)利要求及其等價(jià)形式的最廣的可允許的解釋來確定，且本發(fā)明的范圍不應(yīng)由上述詳細(xì)說明來約束和限制。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器裝置，包括存儲(chǔ)器單元陣列；輸出驅(qū)動(dòng)器，所述輸出驅(qū)動(dòng)器具有偽開漏(POD)結(jié)構(gòu)且被配置為以去加重模式輸出從存儲(chǔ)器單元陣列檢索的讀取數(shù)據(jù)；以及控制邏輯，所述控制邏輯被配置為響應(yīng)于所接收的讀取命令來控制輸出驅(qū)動(dòng)器并激活去加重模式。其中，所述控制邏輯僅在輸出時(shí)段期間激活所述去加重模式，在所述輸出時(shí)段中由所述去加重模式下的所述輸出驅(qū)動(dòng)器輸出所述讀取數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，通過從CAS等待時(shí)間中減去至少一個(gè)時(shí)鐘周期而由控制邏輯來限定所述輸出時(shí)段。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，由所述控制邏輯基于數(shù)據(jù)長(zhǎng)度信息來限定所述輸出時(shí)段。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述數(shù)據(jù)長(zhǎng)度信息包括CAS等待時(shí)間和突發(fā)長(zhǎng)度中至少一個(gè)。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述輸出驅(qū)動(dòng)器包括在輸出節(jié)點(diǎn)和電源節(jié)點(diǎn)之間連接的至少一個(gè)電阻性元件。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述控制邏輯還被配置為在連續(xù)的讀取命令被以小于限定容限的時(shí)間分離時(shí)保持去加重模式的激活。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述輸出驅(qū)動(dòng)器包括芯片外驅(qū)動(dòng)器(OCD)電路，所述芯片外驅(qū)動(dòng)器(OCD)電路被配置為不論所述去加重模式的激活/去激活都穩(wěn)定地保持終端阻抗。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器裝置，其中，所述OCD電路包括主OCD塊，所述主OCD塊被配置為在所述去加重模式被去激活時(shí)，為輸出端子提供基準(zhǔn)阻抗；以及去加重OCD塊，所述去加重OCD塊被配置為在激活所述去加重模式時(shí)，將所述輸出端子的終端阻抗調(diào)節(jié)為基準(zhǔn)阻抗。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器裝置，還包括控制代碼生成器，所述控制代碼生成器被配置為將第一控制代碼提供至所述主0⑶ 塊，并將第二控制代碼提供至所述去加重OCD塊，使得將所述輸出端子的終端阻抗保持在所述基準(zhǔn)阻抗處。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器裝置，其中，在所述去加重模式期間，所述控制代碼生成器將所述第二代碼提供至所述去加重0⑶塊，且將第三控制代碼提供至所述主 0⑶塊，通過從所述第一控制代碼中減去所述第二控制代碼而產(chǎn)生所述第三控制代碼。
11.一種用于半導(dǎo)體存儲(chǔ)器裝置中的輸出驅(qū)動(dòng)器控制方法，所述輸出驅(qū)動(dòng)器根據(jù)偽開漏(POD)信令方案來操作，所述方法包括在接收到讀取命令時(shí)，激活所述輸出驅(qū)動(dòng)器的去加重模式；從單元陣列中檢索讀取數(shù)據(jù)并以所述去加重模式輸出所述讀取數(shù)據(jù)；以及在完成讀取數(shù)據(jù)的輸出時(shí)去激活所述去加重模式，使得所述去加重模式僅在輸出時(shí)段期間被激活，在所述輸出時(shí)段期間由所述輸出驅(qū)動(dòng)器輸出所述讀取數(shù)據(jù)。
12.根據(jù)權(quán)利要求11所述的輸出驅(qū)動(dòng)器控制方法，還包括在所述輸出時(shí)段期間調(diào)節(jié)所述輸出驅(qū)動(dòng)器的終端阻抗。
13.根據(jù)權(quán)利要求12所述的輸出驅(qū)動(dòng)器控制方法，其中，在激活/去激活所述去加重模式時(shí)，調(diào)節(jié)所述輸出驅(qū)動(dòng)器的終端阻抗，以保持基準(zhǔn)阻抗值。
14.根據(jù)權(quán)利要求12所述的輸出驅(qū)動(dòng)器控制方法，還包括在激活所述去加重模式時(shí)產(chǎn)生阻抗控制代碼，所述阻抗控制代碼用于調(diào)節(jié)所述輸出驅(qū)動(dòng)器內(nèi)的芯片外驅(qū)動(dòng)器(OCD)電路的終端阻抗。
15.根據(jù)權(quán)利要求14所述的輸出驅(qū)動(dòng)器控制方法，其中，產(chǎn)生阻抗控制代碼的步驟包括產(chǎn)生用于控制所述OCD電路的主OCD塊的第一控制代碼，以便在去激活所述去加重模式時(shí)提供基準(zhǔn)阻抗值；在激活所述去加重模式時(shí)產(chǎn)生第二控制代碼，所述第二控制代碼用于設(shè)定所述OCD電路的去加重OCD塊的終端阻抗；以及在激活所述去加重模式時(shí)產(chǎn)生第三控制代碼，所述第三控制代碼用于設(shè)定所述主OCD 塊的終端阻抗。
16.一種用于系統(tǒng)中半導(dǎo)體存儲(chǔ)器中的輸出驅(qū)動(dòng)器控制方法，所述系統(tǒng)包括所述半導(dǎo)體存儲(chǔ)器和存儲(chǔ)器控制器，其中，所述輸出驅(qū)動(dòng)器根據(jù)偽開漏(POD)信令方案來操作，且所述方法包括將讀取命令、輸出啟用信號(hào)以及去加重啟用信號(hào)從所述存儲(chǔ)器控制器通信至所述半導(dǎo)體存儲(chǔ)器；從所述半導(dǎo)體存儲(chǔ)器中的單元陣列檢索由所述讀取命令識(shí)別的讀取數(shù)據(jù)；響應(yīng)于所述輸出啟用信號(hào)和所述去加重啟用信號(hào)，經(jīng)由所述輸出驅(qū)動(dòng)器中的正常驅(qū)動(dòng)器輸出讀取數(shù)據(jù)或經(jīng)由所述輸出驅(qū)動(dòng)器中的去加重驅(qū)動(dòng)器輸出所述讀取數(shù)據(jù)，使得所述去加重驅(qū)動(dòng)器僅在輸出時(shí)段期間被激活，在所述輸出時(shí)段中經(jīng)由所述去加重驅(qū)動(dòng)器輸出所述讀取數(shù)據(jù)。
17.根據(jù)權(quán)利要求16所述的方法，其中，所述輸出時(shí)段包括前端容限和后端容限中的至少一個(gè)，所述前端容限和后端容限延伸超過用于由所述去加重驅(qū)動(dòng)器輸出所述讀取數(shù)據(jù)的時(shí)間段。
18.根據(jù)權(quán)利要求16所述的方法，其中，基于CAS等待時(shí)間和突發(fā)長(zhǎng)度中的至少一個(gè)來限定所述輸出時(shí)段。
19.根據(jù)權(quán)利要求18所述的方法，其中，至少所述讀取命令與所述外部時(shí)鐘同步地從所述存儲(chǔ)器控制器通信至所述半導(dǎo)體存儲(chǔ)器。
20.根據(jù)權(quán)利要求19所述的方法，其中，所述讀取數(shù)據(jù)與從所述外部時(shí)鐘得到的內(nèi)部時(shí)鐘同步地從所述單元陣列通信至所述輸出驅(qū)動(dòng)器。
全文摘要
本發(fā)明提供一種偽開漏型輸出驅(qū)動(dòng)器、半導(dǎo)體存儲(chǔ)器裝置及其控制方法。該半導(dǎo)體存儲(chǔ)器裝置包括存儲(chǔ)器單元陣列；輸出驅(qū)動(dòng)器，其具有偽開漏(POD)結(jié)構(gòu)，且其以去加重模式從存儲(chǔ)器單元陣列提供讀取數(shù)據(jù)；以及控制邏輯，其響應(yīng)于讀取命令控制輸出驅(qū)動(dòng)器以激活去加重模式?？刂七壿媰H在其中讀取數(shù)據(jù)通過輸出驅(qū)動(dòng)器輸出的輸出時(shí)段期間激活去加重模式。
文檔編號(hào)G11C7/10GK102467950SQ201110351449
公開日2012年5月23日 申請(qǐng)日期2011年11月8日 優(yōu)先權(quán)日2010年11月9日
發(fā)明者吳臺(tái)榮, 孫寧洙, 樸光一, 裴升浚 申請(qǐng)人:三星電子株式會(huì)社