專利名稱：讀取時序產生電路的制作方法
技術領域：
本發(fā)明涉及存儲器電路設計領域，更具體地說，涉及一種讀取時序產生電路。
背景技術：
隨著可攜式個人設備的流行，對存儲器的需求進一步的增加，對存儲器技術的研究成為了信息技術研究的重要方向。讀取時序電路在存儲器設計中有著廣泛的應用，讀取時序電路是將多位地址信號的輸入信息產生與讀取時序相關的控制信號，例如ATD (Address Transition Detection, 地址變化檢測信號)、SAPCGense Amplification Pre-charge Control，預充電控制脈沖信號)、SOLAT Gense Out LATch，輸出數據鎖存脈沖控制信號)和SEN(knse Enable，輸出讀取周期使能信號)等等。傳統(tǒng)的讀取時序電路中，前級時序信號的產生單元是并行結構的，如圖1所示，讀取時序電路的前級時序信號產生單元包括地址變化監(jiān)測單元10、ATD時序產生單元20和 ATD判定單元30，其中，每一位地址信號都對應一級結構，獨立執(zhí)行觸發(fā)、ATD控制時序輸出及ATD判定的過程，即，每一位地址信號并行接入地址變化監(jiān)測單元10中，地址變化監(jiān)測單元10的輸出并行接入ATD時序產生單元20，ATD時序產生單元20的輸出并行接入到ATD 判定單元30。然而，上述讀取時序電路的問題在于，存儲器的容量不斷增大，地址位數不斷增加，若繼續(xù)采用這種并行結構，由于每一位地址信號都對應一級結構，會使時序電路的整體的動態(tài)功耗顯著增加。

發(fā)明內容
本發(fā)明實施例提供一種讀取時序產生電路，減小了電路的動態(tài)功耗。
為實現上述目的，本發(fā)明實施例提供了如下技術方案一種讀取時序產生電路，包括地址變化監(jiān)測單元、地址觸發(fā)判定單元、ATD時序產生單元及后級時序產生單元；所述地址變化監(jiān)測單元的輸入端并行接多位地址，用于輸出一組相應的響應脈沖；所述地址觸發(fā)判定單元的輸入端并行接地址變化監(jiān)測單元的輸出端，用于產生單個的觸發(fā)判定信號；所述ATD時序產生單元的輸入端接所述觸發(fā)判定信號，用于產生地址變化檢測信號；所述地址變化檢測信號接入到后級時序產生單元的輸入端，后級時序產生單元用于產生后續(xù)的控制信號?？蛇x地，所述后級時序產生單元包括讀取預充電單元、靈敏放大延時單元、數據鎖存延時單元和數據輸出并行延時單元，所述后續(xù)的控制信號包括預充電控制脈沖信號、
4數據鎖存脈沖控制信號和讀取周期使能信號；其中，所述讀取預充電單元的輸入端接所述地址變化檢測信號，用于產生預充電控制脈沖信號；所述靈敏放大延時單元的輸入端接所述預充電控制脈沖信號，靈敏放大延時單元的輸出端接所述數據鎖存延時單元的輸入端，所述數據鎖存延時單元用于產生數據鎖存脈沖控制信號；所述數據輸出并行延時單元的一個輸入端接所述數據鎖存脈沖控制信號，另一個輸入端接預充電控制脈沖信號，用于產生讀取周期使能信號。可選地，所述地址變化監(jiān)測單元包括多條地址變化監(jiān)測支路，每條地址變化監(jiān)測支路包括第一非門、第二非門和第一同或門；對于各條地址變化監(jiān)測支路，第一非門的輸入接一位地址，第一非門的輸出端經過第二非門連接第一同或門的一個輸入端，第一同或門的另一個輸入端接所述地址，所述第一同或門的輸出端輸出與所述地址相應的響應脈沖?？蛇x地，所述地址觸發(fā)判定單元包括第一與門，所述第一與門的輸入端接所述地址變化監(jiān)測單元的輸出端，所述第一與門的輸出端輸出單個的觸發(fā)判定信號。可選地，所述ATD時序產生單元包括第三非門、第一電容和第二與門； 所述第三非門的輸入端接所述觸發(fā)判定信號，所述第三非門的輸出端分別連接第一電容和第二與門的一個輸入端，所述第二與門的另一個輸入端接所述觸發(fā)判定信號，所述第二與門的輸出端輸出地址變化檢測信號?？蛇x地，所述讀取預充電單元包括第四非門、第二電容和第三與門；所述第四非門的輸入端接所述地址變化檢測信號，所述第四非門的輸出端分別連接第二電容和第三與門的一個輸入端，所述第三與門的另一個輸入端接所述地址變化檢測信號，所述第三與門的輸出端輸出預充電控制脈沖信號?？蛇x地，所述靈敏放大延時單元包括第五非門、第六非門、第三電容和第一或門；所述第五非門的輸入端接所述預充電控制脈沖信號，所述第五非門的輸出端經過第六非門分別接第三電容和第一或門的一個輸入端，第一或門的另一個輸入端接第五非門的輸出端?？蛇x地，所述數據鎖存延時單元包括第七非門、第八非門、第九非門、第十非門、第四電容和第四與門；所述第七非門的輸入端接所述靈敏放大延時單元的輸出端，所述第七非門的輸出端經過第八非門分別接第四電容和第九非門的輸入端，第九非門的輸出端經過第十非門接第四與門的一個輸入端，第四與門的另一個輸入端接第七非門的輸出端，第四與門的輸出端輸出數據鎖存脈沖控制信號?？蛇x地，所述數據輸出并行延時單元包括第十一非門、第十二非門、第十三非門、 第二或門和第五電容；所述第十一非門的輸入端接所述數據鎖存脈沖控制信號，所述第十一非門的輸出端經過第十二非門分別接第五電容和第十三非門，第十三非門的輸出端接第二或門的一個輸入端，所述第二或門的另一個輸入端接所述預充電控制脈沖信號，所述第二或門的輸出端輸出讀取周期使能信號。
與現有技術相比，上述技術方案具有以下優(yōu)點本發(fā)明實施例的讀取時序產生電路，經過地址觸發(fā)判定單元后產生了單一的觸發(fā)判定信號，該觸發(fā)判定信號通過ATD時序產生單元及后級時序產生單元組成了串行的鏈路的讀取時序產生電路，并產生相應的讀取時序，相比于傳統(tǒng)的讀取時序產生電路中每一位地址信號都對應一級結構，獨立執(zhí)行觸發(fā)、ATD控制時序輸出及ATD判定的過程，大大降低了電路的總體動態(tài)功耗，當地址位數N越多時，低功耗的效果更明顯。


通過附圖所示，本發(fā)明的上述及其它目的、特征和優(yōu)勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發(fā)明的主旨。圖1為現有技術中的讀取時序產生電路的結構示意圖；圖2為本發(fā)明提供的讀取時序產生電路的結構示意圖；圖3為本發(fā)明提供的讀取時序產生電路實施例的結構圖；圖4為本發(fā)明提供的讀取時序產生電路實施例中各個主要節(jié)點的波形圖；圖5為本發(fā)明提供的讀取時序產生電路實施例中各個主要節(jié)點脈寬增加后波形圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施例的限制。參見圖2，圖2為本發(fā)明提供的讀取時序產生電路的結構示意圖，所述讀取時序產生電路包括地址變化監(jiān)測單元100、地址觸發(fā)判定單元200、ATD時序產生單元300及后級時序產生單元1000 ；所述地址變化監(jiān)測單元100的輸入端并行接多位地址Addl、Add2. . . AddN，用于輸出一組相應的響應脈沖；所述地址觸發(fā)判定單元200的輸入端并行接地址變化監(jiān)測單元100的輸出端，用于產生單個的觸發(fā)判定信號ATDPRE ；所述ATD時序產生單元300的輸入端接所述觸發(fā)判定信號ATDPRE，用于產生地址變化檢測信號ATD;所述地址變化檢測信號ATD接入到后級時序產生單元1000的輸入端，后級時序產生單元1000用于產生后續(xù)的控制信號。其中，所述地址變化監(jiān)測單元100監(jiān)測輸出與所述地址一一對應的響應脈沖，該響應脈沖并行接入到所述地址觸發(fā)判定單元200的輸入端，經過邏輯運算后產生了單個的觸發(fā)判定信號ATDPRE，從而，避免了傳統(tǒng)技術中仍然采用并行結構進行ATD時序輸出而造成的高功耗。
本發(fā)明提供的讀取時序產生電路，多位地址Addl、Add2. . . AddN在經過所述地址變化監(jiān)測單元100后產生了與所述地址相應的響應脈沖信號，再經過地址觸發(fā)判定單元 200后產生了單一的觸發(fā)判定信號ATDPRE，該觸發(fā)判定信號ATDPRE通過ATD時序產生單元及后級時序產生單元組成了串行的鏈路的讀取時序產生電路，并產生相應的讀取時序，相比于傳統(tǒng)的讀取時序產生電路中每一位地址信號都對應一級結構，獨立執(zhí)行觸發(fā)、ATD控制時序輸出及ATD判定的過程，大大降低了電路的總體動態(tài)功耗，當地址位數N越多時，低功耗的效果更明顯。其中，可以根據具體需要設計所述后級時序產生單元1000，在本發(fā)明一個實施例中，后級時序產生單元1000包括讀取預充電單元400、靈敏放大延時單元500、數據鎖存延時單元600和數據輸出并行延時單元700，所述后續(xù)的控制信號包括預充電控制脈沖信號 SAPC、數據鎖存脈沖控制信號SOLAT和讀取周期使能信號SEN ；其中，所述讀取預充電單元300的輸入端接所述地址變化檢測信號ATD，用于產生預充電控制脈沖信號SAPC ；所述靈敏放大延時單元500的輸入端接所述預充電控制脈沖信號SAPC，靈敏放大延時單元500的輸出端接所述數據鎖存延時單元600的輸入端，所述數據鎖存延時單元600 用于產生數據鎖存脈沖控制信號SOLAT ；所述靈敏放大延時單元500用于為存儲器芯片提供靈敏放大過程的處理時間。所述數據輸出并行延時單元700的一個輸入端接所述數據鎖存脈沖控制信號 S0LAT，另一個輸入端接預充電控制脈沖信號SAPC，用于產生讀取周期使能信號SEN。上述的讀取時序產生電路在產生觸發(fā)判定信號ATDPRE后，通過串行鏈路產生了地址變化檢測信號ATD、預充電控制脈沖信號SAPC、數據鎖存脈沖控制信號SOLAT和讀取周期使能信號SEN這一系列的讀取時序信號，電路本身的動態(tài)功耗較小，而且輸出的信號時序配合嚴密。為了更好地理解本發(fā)明，以下將從具體的實施例和輸出波形進行詳細的描述。參考圖3和圖4，圖3為本發(fā)明提供的讀取時序產生電路實施例的結構圖，圖4為本發(fā)明提供的讀取時序產生電路中主要節(jié)點的波形圖。在此實施例中，地址變化監(jiān)測單元100包括多條地址變化監(jiān)測支路 100-1. · · 100-N，每條地址變化監(jiān)測支路100-1或100-N包括第一非門101、第二非門102和第一同或門103 ；對于各條地址變化監(jiān)測支路，例如接第一位地址的第一地址變化監(jiān)測支路100-1，其第一非門101的輸入接一位地址Addl，其輸出端經過第二非門102連接第一同或門103的一個輸入端，第一同或門103的另一個輸入端接所述地址Addl，所述第一同或門 103的輸出端輸出與所述地址Addl相應的響應脈沖。所述地址觸發(fā)判定單元200包括第一與門201，所述第一與門201的輸入端接所述地址變化監(jiān)測單元100的輸出端，所述第一與門201的輸出端輸出單個的觸發(fā)判定信號 ATDPREo所述ATD時序產生單元300包括第三非門301、第一電容302和第二與門303 ；所述第三非門301的輸入端接所述觸發(fā)判定信號ATDPRE，所述第三非門301的輸出端分別連接第一電容302和第二與門303的一個輸入端，所述第二與門303的另一個輸入端接所述觸發(fā)判定信號ATDPRE，所述第二與門303的輸出端輸出地址變化檢測信號ATD。CN 102426851 A
說明書
5/6頁所述讀取預充電單元400包括第四非門401、第二電容402和第三與門403 ；所述第四非門401的輸入端接所述地址變化檢測信號ATD，所述第四非門401的輸出端分別連接第二電容402和第三與門403的一個輸入端，所述第三與門403的另一個輸入端接所述地址變化檢測信號ATD，所述第三與門403的輸出端輸出預充電控制脈沖信號SAPC。所述靈敏放大延時單元500包括第五非門501、第六非門502、第三電容503和第一或門504 ；所述第五非門501的輸入端接所述預充電控制脈沖信號SAPC，所述第五非門 501的輸出端經過第六非門502分別接第三電容503和第一或門504的一個輸入端，第一或門504的另一個輸入端接第五非門501的輸出端。所述數據鎖存延時單元600包括第七非門601、第八非門602、第九非門604、第十非門605、第四電容603和第四與門606 ；所述第七非門601的輸入端接所述靈敏放大延時單元500的輸出端，所述第七非門601的輸出端經過第八非門602分別接第四電容603和第九非門604的輸入端，第九非門604的輸出端經過第十非門605接第四與門606的一個輸入端，第四與門606的另一個輸入端接第七非門601的輸出端，第四與門606的輸出端輸出數據鎖存脈沖控制信號SOLAT。所述數據輸出并行延時單元700包括第十一非門701、第十二非門702、第十三非門704、第二或門705和第五電容703 ；所述第十一非門701的輸入端接所述數據鎖存脈沖控制信號S0LAT，所述第十一非門701的輸出端經過第十二非門702分別接第五電容703 和第十三非門704，第十三非門704的輸出端接第二或門705的一個輸入端，所述第二或門 705的另一個輸入端接所述預充電控制脈沖信號SAPC，所述第二或門705的輸出端輸出讀取周期使能信號SEN。如圖4所示，地址Add (1 N)的輸入信息經過地址變化監(jiān)測單元100和地址觸發(fā)判定單元200后，產生單個的觸發(fā)判定信號ATDPRE，該觸發(fā)判定信號ATDPRE經過地址觸發(fā)判定單元200后產生地址變化檢測信號ATD，該地址變化檢測信號ATD的脈沖上升沿由觸發(fā)判定信號ATDPRE的上升沿觸發(fā)，由于第一電容的設置，脈沖的周期較觸發(fā)判定信號ATDPRE的周期更寬；地址變化檢測信號ATD經過ATD時序產生單元300后產生預充電控制脈沖信號 SAPC，該預充電控制脈沖信號SAPC的脈沖上升沿由地址變化檢測信號ATD的上升沿觸發(fā)， 由于第二電容的設置，該預充電控制脈沖信號SAPC的脈沖上升沿由地址變化檢測信號ATD 的脈沖上升觸發(fā)，并且脈沖寬度被展寬到所需的時間長度Tl ；預充電控制脈沖信號SAPC經過靈敏放大延時單元500和數據鎖存延時單元600后產生數據鎖存脈沖控制信號S0LAT，數據鎖存脈沖控制信號SOLAT的脈沖的上升沿較預充電控制脈沖信號SAPC的脈沖的下降沿有所延時，在此處延時了 T2 ；預充電控制脈沖信號SAPC和數據鎖存脈沖控制信號SOLAT經過數據輸出并行延時單元700產生讀取周期使能信號SEN，該讀取周期使能信號SEN的脈沖上升沿由預充電控制脈沖信號SAPC的脈沖上升沿觸發(fā)，下降沿由數據鎖存脈沖控制信號 SOLAT的脈沖下降沿延時T4后觸發(fā)，從而得到了脈沖寬度為T = T1+T2+T3+T4的讀取周期使能信號SEN。如圖5所示，在預充電控制脈沖信號SAPC的脈沖寬度Tl增加了 Δ t的情況下，即 Tl，= Tl+At，此時，對于預充電控制脈沖信號SAPC的脈沖寬度T2’ = T2-Δ t+Δ t = T2， 同理T3和T4均保持數值和順序不變，可見，本發(fā)明的讀取時序產生電路產生的讀取時序控制信號SAPC、SEN、SOLAT的配合嚴密，當其中某一控制信號發(fā)生變化時，能夠保證前后級相關信號的時延關系不受影響從而保證讀取時序的嚴格對應關系，每個時序可獨立變化，而不影響其他時序關系。綜上，本發(fā)明實施例的讀取時序產生電路，產生了一系列讀取時序信號，該電路的動態(tài)功耗小，產生的時序嚴密，且穩(wěn)定性好。以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制。雖然本發(fā)明已以較佳實施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領域的技術人員，在不脫離本發(fā)明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發(fā)明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此， 凡是未脫離本發(fā)明技術方案的內容，依據本發(fā)明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術方案保護的范圍內。
權利要求
1.一種讀取時序產生電路，其特征在于，包括地址變化監(jiān)測單元、地址觸發(fā)判定單元、 ATD時序產生單元及后級時序產生單元；所述地址變化監(jiān)測單元的輸入端并行接多位地址，用于輸出一組相應的響應脈沖；所述地址觸發(fā)判定單元的輸入端并行接地址變化監(jiān)測單元的輸出端，用于產生單個的觸發(fā)判定信號；所述ATD時序產生單元的輸入端接所述觸發(fā)判定信號，用于產生地址變化檢測信號；所述地址變化檢測信號接入到后級時序產生單元的輸入端，后級時序產生單元用于產生后續(xù)的控制信號。
2.根據權利要求1所述的讀取時序產生電路，其特征在于，所述后級時序產生單元包括讀取預充電單元、靈敏放大延時單元、數據鎖存延時單元和數據輸出并行延時單元，所述后續(xù)的控制信號包括預充電控制脈沖信號、數據鎖存脈沖控制信號和讀取周期使能信號；其中，所述讀取預充電單元的輸入端接所述地址變化檢測信號，用于產生預充電控制脈沖信號；所述靈敏放大延時單元的輸入端接所述預充電控制脈沖信號，靈敏放大延時單元的輸出端接所述數據鎖存延時單元的輸入端，所述數據鎖存延時單元用于產生數據鎖存脈沖控制信號；所述數據輸出并行延時單元的一個輸入端接所述數據鎖存脈沖控制信號，另一個輸入端接預充電控制脈沖信號，用于產生讀取周期使能信號。
3.根據權利要求1所述讀取時序產生電路，其特征在于，所述地址變化監(jiān)測單元包括多條地址變化監(jiān)測支路，每條地址變化監(jiān)測支路包括第一非門、第二非門和第一同或門；對于各條地址變化監(jiān)測支路，第一非門的輸入接一位地址，第一非門的輸出端經過第二非門連接第一同或門的一個輸入端，第一同或門的另一個輸入端接所述地址，所述第一同或門的輸出端輸出與所述地址相應的響應脈沖。
4.根據權利要求1所述的讀取時序產生電路，其特征在于，所述地址觸發(fā)判定單元包括第一與門，所述第一與門的輸入端接所述地址變化監(jiān)測單元的輸出端，所述第一與門的輸出端輸出單個的觸發(fā)判定信號。
5.根據權利要求1所述的讀取時序產生電路，其特征在于，所述ATD時序產生單元包括第三非門、第一電容和第二與門；所述第三非門的輸入端接所述觸發(fā)判定信號，所述第三非門的輸出端分別連接第一電容和第二與門的一個輸入端，所述第二與門的另一個輸入端接所述觸發(fā)判定信號，所述第二與門的輸出端輸出地址變化檢測信號。
6.根據權利要求2所述的讀取時序產生電路，其特征在于，所述讀取預充電單元包括第四非門、第二電容和第三與門；所述第四非門的輸入端接所述地址變化檢測信號，所述第四非門的輸出端分別連接第二電容和第三與門的一個輸入端，所述第三與門的另一個輸入端接所述地址變化檢測信號，所述第三與門的輸出端輸出預充電控制脈沖信號。
7.根據權利要求2所述的讀取時序產生電路，其特征在于，所述靈敏放大延時單元包括第五非門、第六非門、第三電容和第一或門；所述第五非門的輸入端接所述預充電控制脈沖信號，所述第五非門的輸出端經過第六非門分別接第三電容和第一或門的一個輸入端，第一或門的另一個輸入端接第五非門的輸出端。
8.根據權利要求2所述的讀取時序產生電路，其特征在于，所述數據鎖存延時單元包括第七非門、第八非門、第九非門、第十非門、第四電容和第四與門；所述第七非門的輸入端接所述靈敏放大延時單元的輸出端，所述第七非門的輸出端經過第八非門分別接第四電容和第九非門的輸入端，第九非門的輸出端經過第十非門接第四與門的一個輸入端，第四與門的另一個輸入端接第七非門的輸出端，第四與門的輸出端輸出數據鎖存脈沖控制信號。
9.根據權利要求2所述的讀取時序產生電路，其特征在于，所述數據輸出并行延時單元包括第十一非門、第十二非門、第十三非門、第二或門和第五電容；所述第十一非門的輸入端接所述數據鎖存脈沖控制信號，所述第十一非門的輸出端經過第十二非門分別接第五電容和第十三非門，第十三非門的輸出端接第二或門的一個輸入端，所述第二或門的另一個輸入端接所述預充電控制脈沖信號，所述第二或門的輸出端輸出讀取周期使能信號。
全文摘要
本發(fā)明實施例公開了一種讀取時序產生電路，能夠減小動態(tài)功耗。多位地址Add1、Add2...AddN在經過所述地址變化監(jiān)測單元后產生了與所述地址相應的響應脈沖信號，再經過地址觸發(fā)判定單元后產生了單一的觸發(fā)判定信號ATDPRE，該觸發(fā)判定信號ATDPRE通過ATD時序產生單元及后級時序產生單元組成了串行的鏈路的讀取時序產生電路，并產生相應的讀取時序，相比于傳統(tǒng)的讀取時序產生電路中每一位地址信號都對應一級結構，獨立執(zhí)行觸發(fā)、ATD控制時序輸出及ATD判定的過程，大大降低了電路的總體動態(tài)功耗，當地址位數N越多時，低功耗的效果更明顯。
文檔編號G11C7/22GK102426851SQ20111038212
公開日2012年4月25日 申請日期2011年11月25日 優(yōu)先權日2011年11月25日
發(fā)明者楊詩洋, 陳嵐, 陳巍巍 申請人:中國科學院微電子研究所