專利名稱：一種阻變式存儲(chǔ)器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于超大規(guī)模集成電路制造技術(shù)中的非易失存儲(chǔ)器技術(shù)領(lǐng)域，具體涉及一種阻變式非易失存儲(chǔ)器結(jié)構(gòu)單元及其工作機(jī)制。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器是各種電子設(shè)備系統(tǒng)不可缺少的組成部分，而非易失半導(dǎo)體存儲(chǔ)器具有能在斷電情況下仍然保存數(shù)據(jù)的特性，因而被廣泛運(yùn)用于各種移動(dòng)、便攜式設(shè)備，如手機(jī)、筆記本、掌上電腦等。隨著特征尺寸不斷縮小，傳統(tǒng)的浮柵結(jié)構(gòu)漸漸接近瓶頸，而新型阻變式非易失存儲(chǔ)器(Resistance Random Access Memory，簡(jiǎn)稱RRAM)的出現(xiàn)為制造更小、更快、更節(jié)能的非易失存儲(chǔ)器帶來(lái)了新的希望。RRAM具有制備工藝簡(jiǎn)單、讀寫(xiě)速度快、存儲(chǔ)密度高、非易失以及與傳統(tǒng)硅集成電路工藝兼容性好等優(yōu)勢(shì)，具有十分巨大的應(yīng)用潛力。RRAM是基于一些材料的電誘導(dǎo)阻變效應(yīng)發(fā)展起來(lái)的非易失存儲(chǔ)器。它以簡(jiǎn)單的 MIM^etal-Insulator-Metal，金屬-絕緣體-金屬結(jié)構(gòu))電容結(jié)構(gòu)為功能器件，其中絕緣層材料具有電誘導(dǎo)阻變特性，其電阻會(huì)在特定外加電信號(hào)下發(fā)生可逆變化。電阻由高阻態(tài) (OFF-state)向低阻態(tài)(ON-state)轉(zhuǎn)變，此編程過(guò)程為編程Get)操作；電阻由低阻態(tài)向高阻態(tài)轉(zhuǎn)變，此編程過(guò)程稱為擦除(Reset)操作。根據(jù)Set/Reset編程過(guò)程發(fā)生的電壓極性相同與否，RRAM主要分單極型(unipolar)和雙極型(bipolar)兩種。其中單極型RRAM 在kt/Reset過(guò)程電壓極性相同，雙極型則相反。lTlR(one transistor one RRAM)是目前常見(jiàn)的RRAM架構(gòu)，即一個(gè)記憶體RRAM與一個(gè)作為開(kāi)關(guān)的晶體管(MOSFET)的漏端串聯(lián)，此晶體管稱為選擇管?，F(xiàn)有的ITlR單元選擇管制作在體硅襯底上，RRAM制作在選擇管上方，中間有一層厚的氧化隔離層。由于RRAM 編程所需要的kt/Reset電流較大，為了提供足夠大的飽和區(qū)電流，必須將選擇管MOSFET 的寬長(zhǎng)比做得很大，不利于存儲(chǔ)器的高密度集成。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種阻變式存儲(chǔ)器單元，可以降低選擇管的寬長(zhǎng)比，從而使存儲(chǔ)器陣列的集成度增加。上述目的是通過(guò)如下技術(shù)方案實(shí)現(xiàn)的—種阻變式存儲(chǔ)器單元，包括單極型RRAM和與之串聯(lián)的作為開(kāi)關(guān)的MOS晶體管， 其中MOS晶體管制作在部分耗盡SOI (Silicon-On-Insulator，絕緣襯底上的硅)襯底上。進(jìn)一步的，所述SOI襯底中絕緣體上的硅膜厚度優(yōu)選為200nm 500nm。所述SOI襯底中絕緣體層的厚度為SOOnm 1 μ m。該絕緣體層通常是二氧化硅。本發(fā)明的阻變存儲(chǔ)器單元的一個(gè)典型結(jié)構(gòu)是所述MOS晶體管制作于部分耗盡 SOI襯底上；所述MOS晶體管包括源端、漏端、柵介質(zhì)層和柵極；所述單極型RRAM包括上、下金屬層和夾在上下金屬層之間的阻變材料層；所述RRAM位于所述MOS晶體管上方，二者之間為隔離層，隔離層中開(kāi)有金屬通孔，該金屬通孔將MOS晶體管的漏端和RRAM的下金屬層
3電連接。一般的，MOS晶體管和RRAM之間的隔離層是二氧化硅層。RRAM的阻變材料層可以采用但不限于氧化鎳、二氧化鋯、摻雜銅的二氧化硅等材料，上下金屬層可以采用惰性金屬，例如鉬、金、銅等。本發(fā)明主要利用了 SOI襯底上制作的MOS晶體管所具有的浮體效應(yīng)(Floating Body Effect)，這樣的MOS晶體管作為選擇管，可以在小尺寸的情況下為RRAM提供較大的編程電流。所謂浮體效應(yīng)，又稱Kink效應(yīng)，主要發(fā)生在部分耗盡SOI器件中(全耗盡SOI器件沒(méi)有此效應(yīng))，表現(xiàn)為MOSFET飽和區(qū)電流的突然增大(參見(jiàn)文獻(xiàn)KOICHI KATO, TETSUNORI WADA, ANDKENJI TANIGUCHI, Analysis of Kink Characteristics in Silicon-on-Insulator MOSFET' S Using Two-Carrier Modeling, IEEE JOURNAL 0FS0LID-STATE CIRCUITS，VOL. SC-20，NO. 1，F(xiàn)^RUARY 1985)。其物理機(jī)制為漏端高電壓導(dǎo)致碰撞電離加劇，產(chǎn)生大量電子-空穴對(duì)，其中電子被漏端電場(chǎng)吸引走，空穴則移動(dòng)到電勢(shì)較低的中性體區(qū)，導(dǎo)致體區(qū)電勢(shì)升高，源體結(jié)正偏，使得閾值電壓降低，漏端電流增加。傳統(tǒng)的ITlR單元中選擇管制作在體硅襯底上，而本發(fā)明把ITlR單元架構(gòu)做在 SOI襯底上，從而在kt/Reset階段給MOS晶體管的漏端加上足以引發(fā)浮體效應(yīng)的大偏置電壓(3V 5V)，就能夠在選擇管維持小尺寸的前提下，為RRAM提供較大的電流。根據(jù)文獻(xiàn)報(bào)道，對(duì)于SOI襯底上的MOS晶體管，在3V的柵壓下，加上3V的源漏電壓使浮體效應(yīng)觸發(fā)之后，源漏電流比觸發(fā)之前增大了約30% (參見(jiàn)文獻(xiàn)KOICHI KATO, TETSUNORI WADA, ANDKENJI TANIGUCHI, Analysis of Kink Characteristics in Si 1icon-on-Insulator MOSFET' SUsing Two-Carrier Modeling, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-20, NO. 1，F(xiàn)EBRUARY 1985的Fig. 2，具有浮體效應(yīng)的SOI襯底上制作的MOS晶體管的 Id-Vd曲線圖)。這就意味著，在提供相同電流的條件下，SOI襯底上的選擇管的寬長(zhǎng)比將下降為體硅襯底上的選擇管的77%。假設(shè)相同工藝帶下柵長(zhǎng)不變，這就意味著存儲(chǔ)單元面積下降為原來(lái)的77%，由此看出，集成度能得到明顯的提高。本發(fā)明阻變式存儲(chǔ)器單元應(yīng)用時(shí)，將所述MOS晶體管的源端接地，柵極連接字線 (Word Line)；所述單極型RRAM —端的金屬層與MOS晶體管的漏端電連接，另一端的金屬層連接位線(Bit Line)；進(jìn)行編程和擦除的過(guò)程如下編程(kt)階段，MOS晶體管源端接地，與MOS晶體管柵極連接的字線被選中，接入高電平(IV 2V)后MOS晶體管開(kāi)啟；RRAM另一端的位線也被選中，接入5V 7V的高電平。此時(shí)RRAM處于高阻狀態(tài)，MOS晶體管源端和位線間的電壓大部分降落在RRAM上，RRAM 開(kāi)啟，電阻下降，源漏電壓漸漸上升。當(dāng)源漏電壓到達(dá)一定水平(3V 5V)時(shí)，SOI本征的浮體效應(yīng)出現(xiàn)，源漏電流急速上升，為RRAM的編程提供了合適的大電流。在擦除(Reset)階段，MOS晶體管源端接地，字線選中后(字線接入高電平2V 3V)，位線上接入4V 6V的高電平。由于此時(shí)RRAM處于低阻態(tài)，MOS晶體管源漏分擔(dān)了大部分電壓，浮體效應(yīng)出現(xiàn)，為RRAM的擦除提供了大電流。與現(xiàn)有技術(shù)相比，本發(fā)明提供的阻變式存儲(chǔ)器單元具有如下優(yōu)勢(shì)將MOS選擇管制作在SOI襯底上，利用其本征的浮體效應(yīng)為RRAM的編程和擦除提供大電流?，F(xiàn)有ITlR 技術(shù)里，MOS管由于其驅(qū)動(dòng)能力太小，驅(qū)動(dòng)RRAM編程時(shí)往往需要很大的寬長(zhǎng)比，從而限制了 RRAM高集成度的優(yōu)點(diǎn)。本發(fā)明利用了 SOI器件的浮體效應(yīng)，在相同的寬長(zhǎng)比下，SOI襯底上的MOS晶體管較體硅MOS晶體管能提供更大的源漏電流，從而節(jié)省選擇管占用的面積，可有效提高RRAM陣列集成度。


圖1為實(shí)施例在部分耗盡SOI襯底上制作的ITlR存儲(chǔ)器單元的結(jié)構(gòu)示意圖，其中1-硅基底，2-氧化硅層，3-硅膜，4-選擇管漏端(連接金屬通孔)，5-選擇管源端 (接地)，6-柵氧化層，7-多晶硅柵(與字線相連)，8-氧化隔離層，9、11-單極型RRAM兩端的金屬層，10-單極型RRAM的阻變氧化層，12-金屬通孔。圖2為本發(fā)明的ITlR單元電路示意圖。其中100-字線，200-位線，300-制作在SOI襯底上的MOS選擇管，400-單極型RRAM。圖3(a)-圖3(d)為本發(fā)明實(shí)施例的ITlR存儲(chǔ)器單元的制備過(guò)程示意圖，其中圖 3(a)是SOI襯底示意圖；圖3(b)是在SOI襯底上制備N(xiāo)型MOSFET作為選擇管的示意圖； 圖3(c)是在選擇管上淀積一層起隔離作用的厚氧化層，并在漏端打出金屬通孔的示意圖； 圖3(d)是在厚氧化層上制作RRAM記憶體的示意圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說(shuō)明。如圖1所示，本發(fā)明的阻變式存儲(chǔ)器單元制作在SOI襯底上，其結(jié)構(gòu)包括制作SOI 襯底上的MOS選擇管和制作在選擇管上方的單極型RRAM，二者之間是一層厚的氧化隔離層 8。其中，SOI襯底包括硅基底1、氧化硅層2和硅膜3 ；MOS選擇管包括漏端4(連接金屬通孔)，源端5 (接地)，柵氧化層6和多晶硅柵7 (與字線相連)；單極型RRAM包括兩端的金屬層9、11和中間的阻變氧化層10，其中金屬層9通過(guò)金屬通孔12連接MOS選擇管的漏端4。 由此構(gòu)成一個(gè)ITlR單元，其電路示意圖見(jiàn)圖2，100是字線(接MOS選擇管柵極)，200是位線(接RRAM的上金屬層)，300虛框內(nèi)部分是指制作在SOI襯底上的MOS選擇管，400虛框內(nèi)部分是指單極型RRAM。上述SOI襯底上ITlR單元的制備過(guò)程如下(1)選用合適的SOI襯底，如圖3(a)所示，包括硅基底1、氧化硅層2和硅膜3，要保證器件能夠部分耗盡，硅膜3的厚度約為300nm，氧化硅層2的厚度約為SOOnm ；(2)在SOI襯底上制備作為選擇管的N型M0SFET，如圖3 (b)所示，該MOSFET包括漏端4、源端5、柵氧化層6和多晶硅柵7 ；(3)在選擇管上淀積一層起隔離作用的厚氧化層8，并形成金屬通孔12與漏端4 連接，實(shí)現(xiàn)選擇管和RRAM記憶體的串聯(lián)，如圖3(c)所示；(4)在氧化層8上制作單極型RRAM記憶體，包括金屬層9、11，以及夾在中間的阻變氧化層10，如圖3(d)所示。所用材料可以選擇但不限于阻變氧化層10采用氧化鎳，記憶體兩端金屬接觸層9和11采用金屬鉬。上述阻變式存儲(chǔ)器單元的MOS選擇管并非制作在傳統(tǒng)的體硅襯底上，而是制作在 SOI襯底上。如前所述，將ITlR結(jié)構(gòu)中的MOS選擇管制作在SOI襯底上能在一定的寬長(zhǎng)比限制下有效提高選擇管的源漏電流，進(jìn)而提高阻變式非易失存儲(chǔ)器件的集成度，從而提高存儲(chǔ)器件的存儲(chǔ)密度，提升存儲(chǔ)器件性能。上述阻變式ITlR存儲(chǔ)器單元的電路連接如圖2所示，在對(duì)RRAM記憶體進(jìn)行編程 /擦除過(guò)程中，加在位線200上的漏端電壓足夠大，能夠引發(fā)SOI襯底上的MOS選擇管的浮體效應(yīng)，飽和電流大幅上升，為RRAM的編程/擦除提供足夠大的電流，從而有效減少選擇管占據(jù)的面積，有利于RRAM陣列的集成。下面結(jié)合圖2詳細(xì)說(shuō)明對(duì)圖2中的RRAM 400進(jìn)行編程的方法(1)將和RRAM 400串聯(lián)的MOS選擇管300的字線100接1. 5V高電平，源端接地；(2)將位線200接5 7V電壓，引發(fā)MOS選擇管的浮體效應(yīng)；(3) RRAM 400達(dá)到Set電壓，被編程。擦除方法是(1)字線100維持2. 5V高電平，源端接地；(2)將位線200接3 5V電壓，引發(fā)MOS選擇管的浮體效應(yīng)；(3) RRAM 400 達(dá)到 Reset 電壓，被擦除。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種阻變式存儲(chǔ)器單元，包括單極型RRAM和與之串聯(lián)的作為開(kāi)關(guān)的MOS晶體管，其中MOS晶體管制作在部分耗盡SOI襯底上。
2.如權(quán)利要求1所述的阻變式存儲(chǔ)器單元，其特征在于，所述SOI襯底中絕緣體上的硅膜厚度為200nm 500nm。
3.如權(quán)利要求1所述的阻變式存儲(chǔ)器單元，其特征在于，所述SOI襯底中絕緣體層的厚度為800nm 1 μ m。
4.如權(quán)利要求1所述的阻變式存儲(chǔ)器單元，其特征在于，所述SOI襯底中的絕緣體層材料是二氧化硅。
5.如權(quán)利要求1所述的阻變存儲(chǔ)器單元，其特征在于，所述MOS晶體管包括源端、漏端、柵介質(zhì)層和柵極；所述單極型RRAM包括上、下金屬層和夾在上下金屬層之間的阻變材料層；所述單極型RRAM位于所述MOS晶體管上方，二者之間為隔離層，隔離層中開(kāi)有金屬通孔，該金屬通孔將MOS晶體管的漏端和單極型RRAM的下金屬層電連接。
6.如權(quán)利要求5所述的阻變存儲(chǔ)器單元，其特征在于，所述MOS晶體管和單極型RRAM 之間的隔離層是二氧化硅層。
7.如權(quán)利要求5所述的阻變存儲(chǔ)器單元，其特征在于，所述單極型RRAM的阻變材料層的材料是氧化鎳、二氧化鋯或摻雜銅的二氧化硅。
8.如權(quán)利要求5所述的阻變存儲(chǔ)器單元，其特征在于，所述單極型RRAM的上下金屬層采用金屬鉬、金或銅。
9.權(quán)利要求1 8任一所述阻變存儲(chǔ)器單元的編程和擦除方法，將所述MOS晶體管的源端接地，柵極連接字線；所述單極型RRAM —端的金屬層與MOS晶體管的漏端電連接，另一端的金屬層連接位線；編程時(shí)首先字線接入IV 2V高電平使MOS晶體管開(kāi)啟，然后位線接入5 7V的高電平引發(fā)MOS晶體管的浮體效應(yīng)，使得單極型RRAM達(dá)到編程電壓進(jìn)行編程； 擦除時(shí)字線接入2V 3V高電平，位線接入4V 6V的高電平引發(fā)MOS晶體管的浮體效應(yīng)， 使得單極型RRAM達(dá)到擦除電壓進(jìn)行擦除。
全文摘要
本發(fā)明公開(kāi)一種阻變式存儲(chǔ)器單元，包括單極型RRAM和與之串聯(lián)的作為選擇管的MOS晶體管，其中MOS晶體管制作在部分耗盡SOI襯底上，利用其本征的浮體效應(yīng)為RRAM的編程和擦除提供大電流。本發(fā)明利用了SOI器件的浮體效應(yīng)，在相同的寬長(zhǎng)比下，SOI襯底上的MOS晶體管較體硅MOS晶體管能提供更大的源漏電流，從而節(jié)省選擇管占用的面積，有利于RRAM陣列的集成。
文檔編號(hào)G11C16/02GK102368536SQ20111038222
公開(kāi)日2012年3月7日 申請(qǐng)日期2011年11月25日 優(yōu)先權(quán)日2011年11月25日
發(fā)明者萬(wàn)珍妮, 蔡一茂, 黃如 申請(qǐng)人:北京大學(xué)