專利名稱：一種sram的旁路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種SRAM(靜態(tài)隨機(jī)存取存儲器)，特別是涉及一種SRAM的旁路(bypass)結(jié)構(gòu)。
背景技術(shù)：
對SRAM的操作包括寫入數(shù)據(jù)和讀取數(shù)據(jù)。當(dāng)往SRAM中寫入數(shù)據(jù)時，如果其輸入端的數(shù)據(jù)原樣反映到其輸出端，則該功能稱為旁路功能，實(shí)現(xiàn)該功能的結(jié)構(gòu)稱為旁路結(jié)構(gòu)。
請參閱圖1，這是SRAM的信號示意圖。其中DIN表示數(shù)據(jù)的輸入信號。DOUT表示數(shù)據(jù)的輸出信號。CLK表示時鐘信號，其上升沿有效。WEN表示寫使能信號，其為低電平(O)時表示數(shù)據(jù)寫入SRAM，此時輸出信號DOUT要復(fù)制輸入信號DIN;其為高電平(I)時表示從SRAM讀取數(shù)據(jù)。
圖1中寫使能信號WEN為低電平時，輸入的數(shù)據(jù)DIN為DATA1，這表示該段時間內(nèi)要往SRAM中寫入數(shù)據(jù)DATAl。在具有旁路功能的SRAM中，其輸出數(shù)據(jù)DOUT也要是DATAl。
第一種情況Casel，寫使能信號WEN和輸入數(shù)據(jù)DIN只經(jīng)過一次鎖存，數(shù)據(jù)DATAl在時鐘信號CLK到來之前就輸出為輸出數(shù)據(jù)D0UT，使得前一個輸出數(shù)據(jù)的持續(xù)時間變短，容易引起誤操作。而且由于寫使能信號WEN、輸入數(shù)據(jù)DIN到來的時間是不確定的，會造成輸出數(shù)據(jù)DOUT隨時中斷上一個數(shù)據(jù)輸出而進(jìn)行旁路輸出，這樣會使電路功能混亂，尤其在讀數(shù)據(jù)之后馬上寫數(shù)據(jù)，無法分辨輸出數(shù)據(jù)DOUT究竟是讀取的數(shù)據(jù)還是旁路輸出的寫入數(shù)據(jù)。
第二種情況Case2，寫使能信號WEN和數(shù)據(jù)輸入信號DIN再進(jìn)行第二次鎖存以實(shí)現(xiàn)寄存功能，此時數(shù)據(jù)輸出信號DOUT在時鐘信號CLK為高電平時才開始輸出數(shù)據(jù)DATAl，這是旁路功能的正確實(shí)現(xiàn)。
圖1中，寫使能信號WEN和數(shù)據(jù)輸入信號DIN都要提高于時鐘信號CLK的上升沿一段時間，這是兩個信號各自的信號建立時間(setup time) twes和tds。
從圖1中可以發(fā)現(xiàn)，雖然寫使能信號WEN和輸入數(shù)據(jù)DIN在SRAM器件的內(nèi)部電路中具有一次鎖存，但在實(shí)現(xiàn)旁路功能時仍會出錯。只有對這兩個信號進(jìn)行二次鎖存，才能正確地實(shí)現(xiàn)旁路功能。
請參閱圖2，這是一種現(xiàn)有的SRAM的旁路結(jié)構(gòu)的電路示意圖。為便于描述，用虛線將其劃分為A、B、C、D四個部分。
A部分是寫使能信號WEN和輸入數(shù)據(jù)DIN額外增加的鎖存器，每個鎖存器由三個非門和兩個傳輸門組成。例如，寫使能信號鎖存器包括串聯(lián)的第一非門inv_l、第一傳輸們pass_l和第二非門inv_2 ;以及與第二非門inv_2并聯(lián)的第一支路。所述第一支路為串聯(lián)的第二傳輸門pass_2和第三非門inv_3。其輸出信號WEN_i與WEN形狀相同，只是時序上稍晚。數(shù)據(jù)輸入信號鎖存器的結(jié)構(gòu)與之完全相同。
B部分產(chǎn)生一對相反的旁路控制信號BPS和BPSX，這部分電路是由第四非門inv_4和第五非門irw_5串聯(lián)組成的。其輸入為寫使能信號的鎖存信號WEN_i，經(jīng)過第四非門inv_4后輸出旁路控制信號BPS,經(jīng)過第五非門inv_5后輸出旁路控制信號inv_5。
C部分是由兩個二輸入與非門nand2_l、nand2_2組成的RS鎖存器，這是SRAM電路中原有的鎖存器，并非本發(fā)明所加的部分。其功能為將靈敏放大器(sensa)的輸出信號對Q、QX進(jìn)行鎖存。該信號對Q、QX可視為是從SARM中所讀取的數(shù)據(jù)信號。在向SRAM寫入數(shù)據(jù)對，該信號對Q、QX都為高電平，表示處于無效狀態(tài)。根據(jù)RS鎖存器的工作特點(diǎn)，在新的讀取數(shù)據(jù)到來之前，RS鎖存器的輸出保持上次讀到的數(shù)據(jù)。
D部分為旁路結(jié)構(gòu)的實(shí)現(xiàn)部分，是由一對相反的旁路控制信號BPS和BPSX控制的二選一結(jié)構(gòu)的兩個傳輸門pass_5和pass_6組成。這兩個傳輸門pass_5和pass_6的輸入分別是輸入數(shù)據(jù)的鎖存信號DIN_i和RS鎖存器的輸出，其輸出均為整個SRAM的旁路結(jié)構(gòu)的輸出端DOUT。在讀取SRAM的時候，輸出數(shù)據(jù)DOUT為RS鎖存器的輸出；在向SRAM寫入數(shù)據(jù)的時候，輸出數(shù)據(jù)DOUT為鎖存后輸入數(shù)據(jù)DIN_i。
圖2所示的SRAM的旁路結(jié)構(gòu)在具體實(shí)現(xiàn)時，A部分的每一個鎖存器需要用10個MOS晶體管。整個電路結(jié)構(gòu)需要28個MOS晶體管(對于每一位的輸入輸出而言)，這會浪費(fèi)SRAM的很多面積，同時增加功耗。
另一種現(xiàn)有的SRAM的旁路結(jié)構(gòu)，是通過對SRAM內(nèi)部控制來實(shí)現(xiàn)的。在向SRAM寫的同時進(jìn)行讀操作，將輸入信號顯示在輸出上，以實(shí)現(xiàn)旁路功能。這種結(jié)構(gòu)不需要額外添加MOS晶體管即可實(shí)現(xiàn)，因而可節(jié)約SRAM的面積。但是由于寫的同時進(jìn)行讀操作，導(dǎo)致功耗比較大，與圖2所示的多個MOS晶體管的實(shí)現(xiàn)電路的功耗差不多。發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種SRAM的旁路結(jié)構(gòu)，具有低的功耗和面積。
為解決上述技術(shù)問題，本發(fā)明SRAM的旁路結(jié)構(gòu)包括兩個非門和兩個三端口與非門；
兩個非門的輸入端分別接寫入數(shù)據(jù)信號對；
兩個三輸入與非門的各有一個輸入端接兩個非門的輸出端，各有另一個輸入端接讀取數(shù)據(jù)信號對，各有再一個輸入端接另一個三輸入與非門的輸出端。
本發(fā)明SRAM的旁路結(jié)構(gòu)具有簡單的電路結(jié)構(gòu)，在半導(dǎo)體集成電路中實(shí)現(xiàn)時需要較少的MOS晶體管，因而節(jié)約了 SRAM器件的面積，并因而降低了 SRAM器件的功耗。


圖1是SRAM的旁路功能的信號示意圖2是一種現(xiàn)有的SRAM的旁路結(jié)構(gòu)的電路示意圖3是本發(fā)明SRAM的旁路結(jié)構(gòu)的電路示意圖4是本發(fā)明SRAM的旁路結(jié)構(gòu)的各信號的時序關(guān)系圖。
圖中附圖標(biāo)記說明:
inv_n(n為自然數(shù))為第η非門；pass_n(n為自然數(shù))為第η傳輸門；nand2_n(n為自然數(shù))為第η 二輸入與非門；nand3_n(n為自然數(shù))為第η三輸入與非門。
具體實(shí)施方式
請參閱圖3，這是本發(fā)明SRAM的旁路結(jié)構(gòu)，包括兩個非門和兩個三端口與非門；
第一非門inv_l的輸入端接寫入數(shù)據(jù)信號對GW、GWX中的一個，例如GWX ；
第二非門inv_2的輸入端接寫入數(shù)據(jù)信號對GW、GWX中的另一個，例如GW ；
第一三輸入與非門nand3_l的第一輸入端接第一非門inv_l的輸出端；其第二輸入端接讀取數(shù)據(jù)信號對Q、QX中的一個，例如QX ;其第三輸出端連接第二三輸入與非門nand3_2的輸出端；其輸出端作為整個SRAM的旁路結(jié)構(gòu)的輸出端DOUT ；
第二三輸入與非門nand3_2的第一輸入端接第二非門inv_2的輸出端；其第二輸入端接讀取數(shù)據(jù)信號對Q、QX中的另一個，例如Q ;其第三輸出端連接第一三輸入與非門nand3_l的輸出端。
所述寫入數(shù)據(jù)信號對GW、GWX是SRAM器件中已有的信號，由其內(nèi)部電路產(chǎn)生，并提供給SRAM器件中的寫入電路使用。在寫入數(shù)據(jù)信號對中，GWX是寫入數(shù)據(jù)的同相信號，Gff是寫入數(shù)據(jù)的反相信號。這也意味著，有效狀態(tài)時寫入數(shù)據(jù)信號對中的一個為高電平另一個為低電平，如果兩個信號均為低電平則是無效狀態(tài)。
所述讀取數(shù)據(jù)信號對Q、QX也是SRAM器件中已有的信號，由其內(nèi)部的靈敏放大器輸出。在讀取數(shù)據(jù)信號對中，Q是讀取數(shù)據(jù)的同相信號，QX是讀取數(shù)據(jù)的反相信號。這也意味著，有效狀態(tài)時讀取數(shù)據(jù)信號對中的一個為高電平另一個為低電平，如果兩個信號均為高電平則是無效狀態(tài)。
為便于描述，將圖3所示的電路也用虛線劃分為A、B兩部分。
A部分由兩個反相器inv_l和inv_2組成。它們將該寫入數(shù)據(jù)信號對GW、GffX轉(zhuǎn)換為一個為高電平另一個為低電平表示有效狀態(tài)、兩個信號均為高電平則是無效狀態(tài)的信號。
B部分是旁路功能的具體實(shí)現(xiàn)部分，由兩個三輸入與非門nand3_l和nand3_2組成RS鎖存器，實(shí)現(xiàn)對讀取數(shù)據(jù)信號對Q、QX和寫入數(shù)據(jù)信號對GW、GffX的選擇及鎖存功能。
具體地，B部分的工作原理為:
當(dāng)寫使能信號WEN為低電平時，表示向SRAM寫入數(shù)據(jù)。此時讀取數(shù)據(jù)信號對Q、QX同時為高電平，表示為無效狀態(tài)。輸出信號DOUT為寫入數(shù)據(jù)的同相信號GWX的內(nèi)容。
當(dāng)寫使能信號WEN為高電平時，表示從SRAM讀取數(shù)據(jù)。此時寫入數(shù)據(jù)信號對GW、GffX同時為低電平，表示為無效狀態(tài)。輸出信號DOUT為讀取數(shù)據(jù)的同相信號Q的內(nèi)容。
請參閱圖4，這是本發(fā)明SRAM的旁路結(jié)構(gòu)的各信號的時序關(guān)系圖。其中寫入數(shù)據(jù)信號對GW、GWX同時為O無效。讀取數(shù)據(jù)信號對Q、QX同時為I無效。時鐘信號CLK的上升沿有效，寫使能信號WEN的有效狀態(tài)為O。
在第一時鐘周期CycleO，寫使能信號WEN為0，表示向SRAM寫入數(shù)據(jù)。輸入數(shù)據(jù)DIN為0，表示向SRAM寫入O。由于輸入數(shù)據(jù)DIN是0，寫入數(shù)據(jù)的同相信號GWX為0，反相信號GW在時鐘信號CLK上升沿之后一段時間變?yōu)镮。讀取數(shù)據(jù)信號對Q和QX在這個周期同時為1，即無效狀態(tài)。這樣寫入數(shù)據(jù)信號對GW、GffX的數(shù)據(jù)經(jīng)圖3中的A、B部分輸出，輸出數(shù)據(jù)DOUT為寫入數(shù)據(jù)的同相信號GWX，為O。該第一時鐘周期CycleO便實(shí)現(xiàn)了 SRAM器件的芳路功能。
在第二時鐘周期Cyclel，寫使能信號WEN為1，表示從SRAM讀取數(shù)據(jù)。假設(shè)讀取的數(shù)據(jù)為1，則讀取數(shù)據(jù)的同相信號Q為1，反相信號QX在時鐘信號CLK上升沿后一段時間變?yōu)镺。寫入數(shù)據(jù)信號對GW和GWX在這個周期同時為O，即無效狀態(tài)。這樣讀取數(shù)據(jù)信號對Q、QX數(shù)據(jù)經(jīng)圖3中的B部分輸出，輸出數(shù)據(jù)DOUT為讀取數(shù)據(jù)的同相信號Q，為I。
比較圖2和圖3可知，本發(fā)明SRAM的旁路結(jié)構(gòu)明顯簡單。采用半導(dǎo)體集成電路予以實(shí)現(xiàn)時，圖3所示的SRAM的旁路結(jié)構(gòu)只需8個MOS晶體管即可(而每一位的輸入輸出而言)，比圖2所示的一種現(xiàn)有的SRAM的旁路結(jié)構(gòu)節(jié)省了 20個MOS晶體管(對每一位的輸入輸出而言)，因而節(jié)約了 SRAM器件的面積。同時由于實(shí)現(xiàn)所需的MOS晶體管數(shù)量較少，功耗也得到了降低。
以上僅為本發(fā)明的優(yōu)選實(shí)施例，并不用于限定本發(fā)明。對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種SRAM的旁路結(jié)構(gòu)，其特征是，包括兩個非門和兩個三端口與非門； 兩個非門的輸入端分別接寫入數(shù)據(jù)信號對； 兩個三輸入與非門的各有一個輸入端接兩個非門的輸出端，各有另一個輸入端接讀取數(shù)據(jù)信號對，各有再一個輸入端接另一個三輸入與非門的輸出端。
2.根據(jù)權(quán)利要求1所述的SRAM的旁路結(jié)構(gòu)，其特征是，所述寫入數(shù)據(jù)信號對包括一個寫入數(shù)據(jù)的同相信號和一個寫入數(shù)據(jù)的反相信號，這兩個信號均為低電平則是無效狀態(tài)。
3.根據(jù)權(quán)利要求1所述的SRAM的旁路結(jié)構(gòu)，其特征是，所述讀取數(shù)據(jù)包括一個讀取數(shù)據(jù)的同相信號和一個讀取數(shù)據(jù)的反相信號，這兩個信號均為高電平則是無效狀態(tài)。
4.根據(jù)權(quán)利要求1所述的SRAM的旁路結(jié)構(gòu)，其特征是，所述兩個三輸入與非門組成了一個RS鎖存器，實(shí)現(xiàn)對讀取數(shù)據(jù)信號對和寫入數(shù)據(jù)信號對的選擇及鎖存功能。
5.根據(jù)權(quán)利要求2、3或4所述的SRAM的旁路結(jié)構(gòu)，其特征是，當(dāng)向SRAM寫入數(shù)據(jù)時，讀取數(shù)據(jù)信號對同時為高電平，所述RS鎖存器的輸出為寫入數(shù)據(jù)的同相信號； 當(dāng)從SRAM讀取數(shù)據(jù)時，寫入數(shù)據(jù)信號對同時為低電平，所述RS鎖存器的輸出信號為讀取數(shù)據(jù)的同相信號。
全文摘要
本發(fā)明公開了一種SRAM的旁路結(jié)構(gòu)，包括兩個非門和兩個三端口與非門。兩個非門的輸入端分別接寫入數(shù)據(jù)信號對。兩個三輸入與非門的各有一個輸入端接兩個非門的輸出端，各有另一個輸入端接讀取數(shù)據(jù)信號對，各有再一個輸入端接另一個三輸入與非門的輸出端。本發(fā)明SRAM的旁路結(jié)構(gòu)具有簡單的電路結(jié)構(gòu)，在半導(dǎo)體集成電路中實(shí)現(xiàn)時需要較少的MOS晶體管，因而節(jié)約了SRAM器件的面積，并因而降低了SRAM器件的功耗。
文檔編號G11C11/413GK103137187SQ20111038562
公開日2013年6月5日 申請日期2011年11月28日 優(yōu)先權(quán)日2011年11月28日
發(fā)明者黃慧娟, 蔣宇, 楊光華 申請人:上海華虹Nec電子有限公司