專利名稱：電源管理電路的制作方法
技術領域：
本發(fā)明涉及一種電源管理電路，具體涉及一種應用于存儲單元的電源管理電路。
技術背景
隨著CMOS工藝水平的不斷提高，以及最小特征尺寸的不斷縮小，閾值電壓不斷的降低，存儲器件呈現(xiàn)出兩個不可忽視的問題漏電流不斷的增大和穩(wěn)定狀態(tài)下數(shù)據的丟失。 如果不能對以上問題加以考慮，勢必會在某些情況下出現(xiàn)邏輯錯誤、功能失效。
目前存儲器產生的功耗在SOC (System on Chip)芯片功耗中占有重要比例，并且隨著工藝的進步，將會占更大的比例，因此存儲器功耗的問題已經引起了廣泛的重視。為了降低存儲器功耗，其關鍵是要減小漏電流。與此同時，為了更好的保證存儲器的性能，還應提高對數(shù)據保持的能力?，F(xiàn)今對這兩大問題所采取的技術是在存儲器電路上連接一電源管理電路。
現(xiàn)有存儲器中的電源管理電路主要有header和footer兩種結構，分別參圖1和圖2所示。header和footer電源管理電路分別由signal控制上拉PMOS管或下拉匪OS管的導通和關閉，從而來實現(xiàn)memory的正常工作和休眠狀態(tài)。header和footer電源管理電路在保持memory值的工作模式或保值狀態(tài)下，由電源提供電壓VDD，所以在保值狀態(tài)下，電路產生較大的功耗。
為了減小電路中的功耗，采取在保值狀態(tài)下降低電源電壓，并同時能保證存儲值不丟失。參圖3所示，增加了一個PMOS管，并且將其柵極和漏極相連，襯底和源極相連，作用相當于一個二極管，當正常工作的情況下，Pl導通，電源為memory提供電源電壓，當signal 信號為高電平時，Pl關閉，則通過P2連通VDD和memory，P2產生一個壓降，給memory提供一個相對較低的電壓，使memory在保值狀態(tài)下減小功耗。VDD的輸入電壓并不穩(wěn)定，實際輸入存儲單元的電壓會有所降低。由于P2的襯底和源極相連，使得其作為二極管時的閾值電壓也始終是固定的，所以在保值狀態(tài)下，VDD的電壓的降低，會使得存儲單元的軌到軌電壓減小。
有鑒于此，有必要提供一種新型的電源管理電路。 發(fā)明內容
針對現(xiàn)有技術的不足，本發(fā)明解決的技術問題是提供一種電源管理電路，該電源管理電路在降低存儲電路功耗的同時，還可以提高對數(shù)據的保持能力，同時該電源管理電路在電源端電壓VCC降低的情況下，可以使得軌到軌電壓相對變大。
為解決上述技術問題，本發(fā)明的技術方案是這樣實現(xiàn)的一種電源管理電路，連接在存儲單元的輸出端和地極之間，所述電源管理電路用以控制存儲單元獲得預定的電源電壓以分別實現(xiàn)工作、休眠或保值狀態(tài)，尤其是，所述電源管理電路包括至少一個PMOS管，所述PMOS管的襯底連接電源端VCC，所述PMOS管的源極連接于所述存儲單元的輸出端，所述 PMOS管的漏極連接于地極，所述PMOS管柵極和漏極在存儲單元處于保值狀態(tài)時連通，所述PMOS管柵極和漏極在存儲單元處于工作或休眠狀態(tài)時不連通。
優(yōu)選的，在上述電源管理電路中，所述PMOS管柵極和漏極之間還連接有晶體管， 所述晶體管通過截止和導通以分別實現(xiàn)所述PMOS管柵極和漏極之間的不連通和連通。
優(yōu)選的，在上述電源管理電路中，所述電源管理電路包括兩個PMOS管，分別為第一 PMOS管和第二 PMOS管，所述第一 PMOS管和第二 PMOS管串聯(lián)后連接于所述存儲單元的輸出端和地極之間。
優(yōu)選的，在上述電源管理電路中，所述電源管理電路還包括至少一個NMOS管，所述NMOS管和所述PMOS管串聯(lián)后連接于所述存儲單元的輸出端和地極之間，所述NMOS管的襯底連接地極，所述NMOS管柵極和漏極在存儲單元處于保值狀態(tài)時連通，所述NMOS管柵極和漏極在存儲單元處于工作或休眠狀態(tài)時不連通。
優(yōu)選的，在上述電源管理電路中，所述NMOS管柵極和漏極之間還連接有晶體管， 所述晶體管通過截止和導通以分別實現(xiàn)所述NMOS管柵極和漏極之間的不連通和連通。
本發(fā)明的優(yōu)點在于
(1)電源管理電路用以控制存儲單元獲得預定的電源電壓以分別實現(xiàn)工作、休眠或保值狀態(tài)，在保值狀態(tài)時，PMOS管作用相當于一個二極管，該二極管具有一定的閾值電壓，使得存儲單元所獲得的電壓減小，進而降低了功耗，同時存儲單元所獲得的電壓能夠保存存儲器的值。
(2) PMOS管的襯底連接電源端VCC，在電源端VCC的電壓降低時，使得PMOS管的閾值電壓降低，使得保值狀態(tài)時，存儲單元的軌到軌的電壓相對變大，從而可以更好的保存存儲單元的值。
為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1所示為現(xiàn)有技術中電源管理電路的header結構的示意圖2所示為現(xiàn)有技術中電源管理電路的footer結構的示意圖3所示為現(xiàn)有技術中另一電源管理電路的結構示意圖4所示為本發(fā)明實施例1中電源管理電路于保值狀態(tài)時的結構示意圖5所示為本發(fā)明實施例2中電源管理電路于保值狀態(tài)時的結構示意圖6所示為本發(fā)明實施例3中電源管理電路于保值狀態(tài)時的結構示意圖。
具體實施方式
本發(fā)明目的在于為了降低保值狀態(tài)下存儲單元的功耗，希望將存儲單元上的電源電壓值盡可能降低，并且在低壓保值的情況下，能使軌到軌(RAIL-RAIL)值相對較大，從而更好的保存存儲單元的值。所以在存儲單元的設計上涉及電源管理電路技術，以提高存儲單元的性能。
下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行詳細的描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動的前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
以下實施例中的三種電路均以footer電路的原理進行設計。
實施例1
現(xiàn)參圖4，說明用于存儲單元memory的電源管理電路10的結構和工作原理。電源管理電路10，連接在存儲單元的輸出端和地極之間，電源管理電路10用以控制存儲單元獲得預定的電源電壓以分別實現(xiàn)工作、休眠或保值狀態(tài)。
電源管理電路10包括一個PMOS管11和一個匪OS管12，PMOS管11和匪OS管 12串聯(lián)后連接于存儲單元的輸出端和地極之間。工作狀態(tài)時，PMOS管11和NMOS管12均導通，存儲單元的電壓為電源端VCC電壓；休眠狀態(tài)時，PMOS管11和NMOS管12均截止，存儲單元的電壓為零。
PMOS管11的襯底連接電源端VCC，PMOS管11的漏極連接于地極，PMOS管11的柵極和漏極之間連接有晶體管(圖未示)，該晶體管為PMOS管或NMOS管。在存儲單元處于保值狀態(tài)時，該晶體管導通，以實現(xiàn)PMOS管11的二極管作用，在存儲單元處于休眠或工作狀態(tài)時，該晶體管截止，PMOS管11的柵極通過邏輯控制信號的輸入控制其導通和截止，進而實現(xiàn)開關作用。
NMOS管12的襯底連接地極，NMOS管12的源極與PMOS管11的源極連接，NMOS 管12的漏極連接于存儲單元的輸出端，NMOS管12的柵極和漏極之間連接有晶體管(圖未示)，該晶體管為PMOS管或NMOS管。在存儲單元處于保值狀態(tài)時，該晶體管導通，以實現(xiàn) NMOS管12的二極管作用，在存儲單元處于休眠或工作狀態(tài)時，該晶體管截止，NMOS管11通過導通和截止實現(xiàn)開關作用。
在存儲單元處于保值狀態(tài)時，PMOS管11的柵極和漏極之間連通，使得PMOS管11 的作用相當于一個二極管；NMOS管12的柵極和漏極之間連通，使得NMOS管12的作用也相當于一個二極管。兩個二極管串聯(lián)在存儲單元和地極之間，且均具有一定的閾值電壓，此時使得存儲單元所獲得的電壓小于電源端VCC的電壓，從而起到降低功耗的作用，同時存儲單元所獲得的電壓能夠保存存儲器的值。
當電源端VCC的電壓降低時，PMOS管11的襯底電壓也相應降低，使得PMOS管11 的襯偏電壓減小，從而使得PMOS管11的閾值電壓Vl也相應降低。此時，NMOS管12的源極電壓降低，而襯底電壓不變，使得NMOS管12的源極和襯底之間電壓降低，從而NMOS管12 的閾值電壓V2也下降。存儲單元所獲得的電壓V = VCC-(V1+V2)，存儲單元的電壓占比為 (1-(V1+V2)/VCC)，由于在電源端VCC的電壓降低時，Vl和V2也降低，故相對于Vl和V2都不變的情況(PM0S管11的襯底和源極連接)，存儲單元所獲得的電壓V以及電壓占比均相對較大，即存儲單元的軌到軌電壓相對變大，從而在低電壓保持的狀態(tài)下較穩(wěn)定的保存單元值，提高電路的性能。
實施例2
現(xiàn)參圖5，說明用于存儲單元memory的電源管理電路20的結構和工作原理。電源管理電路20，連接在存儲單元的輸出端和地極之間，電源管理電路20用以控制存儲單元獲得預定的電源電壓以分別實現(xiàn)工作、休眠或保值狀態(tài)。5
電源管理電路20包括兩個相同的PMOS管21和22 (第一 PMOS管和第二 PMOS管)， PMOS管21和PMOS管22串聯(lián)后連接于存儲單元的輸出端和地極之間。在其他實施例中， PMOS管的數(shù)量也可以設置為兩個以上，以實現(xiàn)保值狀態(tài)下的降壓作用。工作狀態(tài)時，PMOS 管21和22均導通，存儲單元的電壓為電源端VCC電壓；休眠狀態(tài)時，PMOS管21和22均截止，存儲單元的電壓為零。
PMOS管22的襯底連接電源端VCC，PMOS管22的漏極連接于地極，PMOS管22的柵極和漏極之間連接有晶體管(圖未示)，該晶體管為PMOS管或NMOS管。在存儲單元處于保值狀態(tài)時，該晶體管導通，以實現(xiàn)PMOS管22的二極管作用，在存儲單元處于休眠或工作狀態(tài)時，該晶體管截止，PMOS管22的柵極通過邏輯控制信號的輸入控制其導通和截止，進而實現(xiàn)開關作用。
PMOS管21的襯底連接電源端VCC，PMOS管21的漏極連接于PMOS管22的源極， PMOS管21的源極連接于存儲單元的輸出端，PMOS管21的柵極和漏極之間連接有晶體管 (圖未示)，該晶體管為PMOS管或NMOS管。在存儲單元處于保值狀態(tài)時，該晶體管導通，以實現(xiàn)PMOS管21的二極管作用，在存儲單元處于休眠或工作狀態(tài)時，該晶體管截止，PMOS管 21的柵極通過邏輯控制信號的輸入控制其導通和截止，進而實現(xiàn)開關作用。
在存儲單元處于保值狀態(tài)時，PMOS管21的柵極和漏極之間連通，使得PMOS管21 的作用相當于一個二極管；PMOS管22的柵極和漏極之間連通，使得PMOS管22的作用也相當于一個二極管。兩個二極管串聯(lián)在存儲單元和地極之間，且均具有一定的閾值電壓，此時使得存儲單元所獲得的電壓小于電源端VCC的電壓，從而起到降低功耗的作用，同時存儲單元所獲得的電壓能夠保存存儲器的值。
當電源端VCC的電壓降低時，PMOS管21和22的襯底電壓也相應降低，使得PMOS 管21和22的襯偏電壓減小，從而使得PMOS管21和22的閾值電壓也相應降低。故相對于 PMOS管21和22的閾值電壓都不變的情況(PM0S管21和22的襯底和源極相連)，存儲單元的軌到軌電壓相對變大，從而在低電壓保持的狀態(tài)下較穩(wěn)定的保存單元值，提高電路的性能。
實施例3
現(xiàn)參圖6，說明用于存儲單元memory的電源管理電路30的結構和工作原理。電源管理電路30，連接在存儲單元的輸出端和地極之間，電源管理電路30用以控制存儲單元獲得預定的電源電壓以分別實現(xiàn)工作、休眠或保值狀態(tài)。
電源管理電路30包括一個PMOS管31，PMOS管31串聯(lián)于存儲單元的輸出端和地極之間。工作狀態(tài)時，PMOS管31導通，存儲單元的電壓為電源端VCC電壓；休眠狀態(tài)時， PMOS管31截止，存儲單元的電壓為零。
PMOS管31的襯底連接電源端VCC，PMOS管31的漏極連接于地極，PMOS管31的源極連接于存儲單元的輸出端，PMOS管31的柵極和漏極之間連接有晶體管(圖未示)，該晶體管為PMOS管或NMOS管。在存儲單元處于保值狀態(tài)時，該晶體管導通，以實現(xiàn)PMOS管 31的二極管作用，在存儲單元處于休眠或工作狀態(tài)時，該晶體管截止，PMOS管31的柵極通過邏輯控制信號的輸入控制其導通和截止，進而實現(xiàn)開關作用。
在存儲單元處于保值狀態(tài)時，PMOS管31的柵極和漏極之間連通，使得PMOS管31 的作用相當于一個二極管。二極管串聯(lián)在存儲單元和地極之間，具有一定的閾值電壓，此時使得存儲單元所獲得的電壓小于電源端VCC的電壓，從而起到降低功耗的作用，同時存儲單元所獲得的電壓能夠保存存儲器的值。
當電源端VCC的電壓降低時，PMOS管31的襯底電壓也相應降低，使得PMOS管31 的襯偏電壓減小，從而使得PMOS管31的閾值電壓也相應降低。故相對于PMOS管31閾值電壓不變的情況(PM0S管31的襯底和源極相連)，存儲單元的軌到軌電壓相對變大，從而在低電壓保持的狀態(tài)下較穩(wěn)定的保存單元值，提高電路的性能。
本發(fā)明的優(yōu)點在于
(1)電源管理電路用以控制存儲單元獲得預定的電源電壓以分別實現(xiàn)工作、休眠或保值狀態(tài)，在保值狀態(tài)時，PMOS管或NMOS管作用相當于一個二極管，該二極管具有一定的閾值電壓，使得存儲單元所獲得的電壓減小，進而降低了功耗，同時存儲單元所獲得的電壓能夠保存存儲器的值。
(2) PMOS管的襯底連接電源端VCC，在電源端VCC的電壓降低時，使得PMOS管的閾值電壓降低，使得保值狀態(tài)時，存儲單元的軌到軌的電壓相對變大，從而可以更好的保存存儲單元的值。
對于本領域技術人員而言，顯然本發(fā)明不限于上述示范性實施例的細節(jié)，而且在不背離本發(fā)明的精神或基本特征的情況下，能夠以其他的具體形式實現(xiàn)本發(fā)明。因此，無論從哪一點來看，均應將實施例看作是示范性的，而且是非限制性的，本發(fā)明的范圍由所附權利要求而不是上述說明限定，因此旨在將落在權利要求的等同要件的含義和范圍內的所有變化囊括在本發(fā)明內。不應將權利要求中的任何附圖標記視為限制所涉及的權利要求。
此外，應當理解，雖然本說明書按照實施方式加以描述，但并非每個實施方式僅包含一個獨立的技術方案，說明書的這種敘述方式僅僅是為清楚起見，本領域技術人員應當將說明書作為一個整體，各實施例中的技術方案也可以經適當組合，形成本領域技術人員可以理解的其他實施方式。
權利要求
1.一種電源管理電路，連接在存儲單元的輸出端和地極之間，所述電源管理電路用以控制存儲單元獲得預定的電源電壓以分別實現(xiàn)工作、休眠或保值狀態(tài)，其特征在于所述電源管理電路包括至少一個PMOS管，所述PMOS管的襯底連接電源端VCC，所述PMOS管的源極連接于所述存儲單元的輸出端，所述PMOS管的漏極連接于地極，所述PMOS管柵極和漏極在存儲單元處于保值狀態(tài)時連通，所述PMOS管柵極和漏極在存儲單元處于工作或休眠狀態(tài)時不連通。
2.根據權利要求1所述的電源管理電路，其特征在于所述PMOS管柵極和漏極之間還連接有晶體管，所述晶體管通過截止和導通以分別實現(xiàn)所述PMOS管柵極和漏極之間的不連通禾口連通。
3.根據權利要求1所述的電源管理電路，其特征在于所述電源管理電路包括兩個 PMOS管，分別為第一 PMOS管和第二 PMOS管，所述第一 PMOS管和第二 PMOS管串聯(lián)后連接于所述存儲單元的輸出端和地極之間。
4.根據權利要求1所述的電源管理電路，其特征在于所述電源管理電路還包括至少一個NMOS管，所述NMOS管和所述PMOS管串聯(lián)后連接于所述存儲單元的輸出端和地極之間，所述NMOS管的襯底連接地極，所述NMOS管柵極和漏極在存儲單元處于保值狀態(tài)時連通，所述NMOS管柵極和漏極在存儲單元處于工作或休眠狀態(tài)時不連通。
5.根據權利要求4所述的電源管理電路，其特征在于所述NMOS管柵極和漏極之間還連接有晶體管，所述晶體管通過截止和導通以分別實現(xiàn)所述匪OS管柵極和漏極之間的不連通禾口連通。
全文摘要
本發(fā)明公開了一種電源管理電路，連接在存儲單元的輸出端和地極之間，所述電源管理電路用以控制存儲單元獲得預定的電源電壓以分別實現(xiàn)工作、休眠或保值狀態(tài)，所述電源管理電路包括至少一個PMOS管，所述PMOS管的襯底連接電源端VCC，所述PMOS管的源極連接于所述存儲單元的輸出端，所述PMOS管的漏極連接于地極，所述PMOS管柵極和漏極在存儲單元處于保值狀態(tài)時連通，所述PMOS管柵極和漏極在存儲單元處于工作或休眠狀態(tài)時不連通。該電源管理電路在降低存儲電路功耗的同時，還可以提高對數(shù)據的保持能力，同時該電源管理電路在電源端電壓VCC降低的情況下，可以使得存儲單元的軌到軌電壓相對變大。
文檔編號G11C7/12GK102522109SQ20111044763
公開日2012年6月27日 申請日期2011年12月28日 優(yōu)先權日2011年12月28日
發(fā)明者吳晨, 季愛民, 張立軍, 王媛媛, 鄭堅斌 申請人:蘇州大學