專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件。
背景技術(shù)：
半導(dǎo)體集成電路中使用MOS晶體管的集成電路，已經(jīng)走向高集成化的一途。隨著此高集成化，其中所使用的MOS晶體管，其微細化已進展至納米(nano)領(lǐng)域。數(shù)字(digital)電路的基本電路雖為逆變器(inverter)電路，但當(dāng)構(gòu)成該逆變器電路的MOS晶體管的微細化進展時，會有難以抑制泄漏(leak)電流，且因為熱載子(hot carrier)效應(yīng)而導(dǎo)致可靠性降低，又因為要求要確保必要的電流量，而有極難以縮小電路的占據(jù)面積的問題。為了解決此種問題，乃提出一種相對于基板將源極(source)、柵極(gate)、漏極(drain)配置于垂直方向，且使柵極包圍島狀半導(dǎo)體層的構(gòu)造的環(huán)繞式柵極晶體管(Surrounding Gate Transistor, SGT)(請參照例如專利文獻1、專利文獻2、專利文獻3)。已知在靜態(tài)(static)型存儲器單元(memory cell)中，通過將驅(qū)動器晶體管(driver transistor)的電流驅(qū)動力設(shè)為存取晶體管(access transistor)的電流驅(qū)動力的2倍，來確保動作安定性(非專利文獻I)。要以上述SGT來構(gòu)成靜態(tài)型存儲器單元時，為了確保動作安定性若要實現(xiàn)將驅(qū)動器晶體管的電流驅(qū)動力設(shè)為存取晶體管的電流驅(qū)動力的2倍，因必須將柵極寬度設(shè)為2倍，因此就要使用2個驅(qū)動器晶體管。亦即，存儲器單元面積會增大?；蛘?，為了將柵極寬度設(shè)為2倍，必須將硅柱的直徑設(shè)為2倍，或者作成四邊形將長邊設(shè)為2倍，因此驅(qū)動器晶體管的占據(jù)面積會增大，而此亦導(dǎo)致存儲器單元面積的增大。(先前技術(shù)文獻)
(專利文獻)專利文獻1:日本特開平2-71556專利文獻2:日本特開平2-188966專利文獻3:日本特開平3-145761(非專利文獻)非專利文獻1:H.Kawasaki, M.Khater, M.Guillorn, N.Fuller, J.Chang, S.Kanakasabapathyj L.Chang, R.Muralidhar, K.Babich, Q.Yang, J.0ttj D.Klaus, E.Kratschmerj E.Sikorskij R.Miller, R.Viswanathanj Y.Zhang, J.Silverman, Q.0uyangj A.YagishitajM.TakayanagijW.Haenschj and K.1shimaruj “Demonstration of HighlyScaled FinFET SRAM Cells with High-κ /Metal Gate and Investigation ofCharacteristic Variability for the32nm node and beyond，，(具有高介電常數(shù) / 金屬柵極的高度縮放薄膜晶體管靜態(tài)存儲單元的示范及對于32納米以下的節(jié)點的特性變動的調(diào)查)，IEDM (國際電子組件會議)，237-240頁，2008.發(fā)明內(nèi)容
(發(fā)明所欲解決的問題)因此，本發(fā)明的目的在提供一種在采用SGT的高度集成化中確保動作穩(wěn)定性的靜態(tài)型存儲器單元。(解決問題的手段)為了達成所述目的，本發(fā)明的靜態(tài)型存儲器單元，其特征在于，為包括下述構(gòu)件的6晶體管SRAM單元 第I驅(qū)動器晶體管，由第I島狀半導(dǎo)體層、形成于前述第I島狀半導(dǎo)體層的上部的第I個第I導(dǎo)電型高濃度半導(dǎo)體層、形成于前述第I島狀半導(dǎo)體層的下部的第2個第I導(dǎo)電型高濃度半導(dǎo)體層、形成在前述第I個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第2個第I導(dǎo)電型高濃度半導(dǎo)體層之間的第I個第2導(dǎo)電型半導(dǎo)體層、形成于前述第I個第2導(dǎo)電型半導(dǎo)體層周圍的第I柵極絕緣膜、及形成于前述第I柵極絕緣膜周圍的至少包括金屬的第I柵極電極所構(gòu)成；第I選擇晶體管，由第2島狀半導(dǎo)體層、形成于前述第2島狀半導(dǎo)體層的上部的第3個第I導(dǎo)電型高濃度半導(dǎo)體層、
`
形成于前述第2島狀半導(dǎo)體層的下部的第4個第I導(dǎo)電型高濃度半導(dǎo)體層、形成在前述第3個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第4個第I導(dǎo)電型高濃度半導(dǎo)體層之間的第2個第2導(dǎo)電型半導(dǎo)體層、形成于前述第2個第2導(dǎo)電型半導(dǎo)體層周圍的第2柵極絕緣膜、及形成于前述第2柵極絕緣膜周圍的至少包括金屬的第2柵極電極所構(gòu)成；第I負載晶體管，由第3島狀半導(dǎo)體層、形成于前述第3島狀半導(dǎo)體層的上部的第3個第2導(dǎo)電型高濃度半導(dǎo)體層、形成于前述第3島狀半導(dǎo)體層的下部的第4個第2導(dǎo)電型高濃度半導(dǎo)體層、形成在前述第3個第2導(dǎo)電型高濃度半導(dǎo)體層與前述第4個第2導(dǎo)電型高濃度半導(dǎo)體層之間的第5個第I導(dǎo)電型半導(dǎo)體層、形成于前述第5個第I導(dǎo)電型半導(dǎo)體層周圍的第3柵極絕緣膜、及形成于前述第3柵極絕緣膜周圍的至少包括金屬的第3柵極電極所構(gòu)成；以及第I柵極配線，連接于前述第2柵極電極；前述第I島狀半導(dǎo)體層的周圍長度未達前述第2島狀半導(dǎo)體層的周圍長度的2倍;施加于前述第2柵極電極的電壓較施加于前述第3個第I導(dǎo)電型高濃度半導(dǎo)體層的電壓為低。此外，本發(fā)明的半導(dǎo)體存儲器件，其特征在于，還具有第I通道晶體管，該第I通道晶體管由第4島狀半導(dǎo)體層、形成于前述第4島狀半導(dǎo)體層的上部的第6個第I導(dǎo)電型高濃度半導(dǎo)體層、形成于前述第4島狀半導(dǎo)體層的下部的第7個第I導(dǎo)電型高濃度半導(dǎo)體層、
形成在前述第6個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第7個第I導(dǎo)電型高濃度半導(dǎo)體層之間的第5個第2導(dǎo)電型半導(dǎo)體層、形成于前述第5個第2導(dǎo)電型半導(dǎo)體層周圍的第4柵極絕緣膜、及形成于前述第4柵極絕緣膜周圍的至少包括金屬的第4柵極電極所構(gòu)成；前述第7個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第I柵極配線通過配線來連接；電源電壓施加于第6個第I導(dǎo)電型高濃度半導(dǎo)體層。此外，本發(fā)明的半導(dǎo)體存儲器件，其特征在于，還具有第I通道晶體管，該第I通道晶體管由第4島狀半導(dǎo)體層、形成于前述第4島狀半導(dǎo)體層的上部的第6個第I導(dǎo)電型高濃度半導(dǎo)體層、形成于前述第4 島狀半導(dǎo)體層的下部的第7個第I導(dǎo)電型高濃度半導(dǎo)體層、形成在前述第6個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第7個第I導(dǎo)電型高濃度半導(dǎo)體層之間的第5個第2導(dǎo)電型半導(dǎo)體層、形成于前述第5個第2導(dǎo)電型半導(dǎo)體層周圍的第4柵極絕緣膜、及形成于前述第4柵極絕緣膜周圍的至少包括金屬的第4柵極電極所構(gòu)成；前述第6個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第I柵極配線通過配線來連接；電源電壓施加于第7個第I導(dǎo)電型高濃度半導(dǎo)體層。此外，本發(fā)明的靜態(tài)型存儲器單元，其特征在于，施加于前述第4柵極電極的電壓為前述電源電壓。(發(fā)明效果)根據(jù)本發(fā)明，可提供一種驅(qū)動器晶體管的柵極寬度未達選擇晶體管的柵極寬度的2倍時，通過將施加于選擇晶體管的柵極的電壓降低來降低選擇晶體管的電流驅(qū)動力，以高集成確保動作安定性的靜態(tài)型存儲器單元。此外，通過在第I柵極配線與電源線之間增加SGT的通道晶體管(pass transistor),可使施加于第I柵極配線的電壓,下降相當(dāng)于SGT的閾值電壓量的電壓。因此，可減少降壓電路用的面積，僅以SGT的占據(jù)面積就可實現(xiàn)。亦即，可提供一種以高集成確保動作安定性的靜態(tài)型存儲器單元。SGT的主體(body)由于完全被柵極包圍，因此在原理上閾值電壓不會因為反饋偏壓(back bias)效應(yīng)而增加。亦即可提供一種可一直設(shè)為固定的閾值電壓，當(dāng)使用SGT作為通道晶體管時，確保動作安定性的靜態(tài)型存儲器單元。另一方面，由于基體(bulk)MOSFET(Metal-Oxide-Semiconductor Field EffectTransistor,金屬氧化物半導(dǎo)體場效晶體管)、SOI (Silicon On Insulator,絕緣層上娃)M0SFET、雙柵極(Double Gate)MOSFET、三柵極(Tri gate)MOSFET其主體未完全被柵極所包圍，因此原理上閾值電壓會因為反饋偏壓效應(yīng)而增加。亦即，將基體M0SFET、SO1、MOSFET,Double Gate M0SFET、Tri gate MOSFET使用于本發(fā)明的通道晶體管時，閾值電壓會因為源極電壓而變化，因此會損害動作安定性。


圖1為本發(fā)明的靜態(tài)型存儲器單元的俯視圖。圖2為本發(fā)明的靜態(tài)型存儲器單元的圖1中的Χ1-ΧΓ剖面圖。
圖3為本發(fā)明的靜態(tài)型存儲器單元的圖1中的X2-X2’剖面圖。圖4為本發(fā)明的靜態(tài)型存儲器單元的電路圖。圖5為本發(fā)明的靜態(tài)型存儲器單元的電路圖。圖6為本發(fā)明的通道晶體管的電路圖。圖7為本發(fā)明的靜態(tài)型存儲器單元與通道晶體管的電路圖。圖8為本發(fā)明的通道晶體管的電路圖。圖9為本發(fā)明的選擇晶體管與通道晶體管的俯視圖。圖10為本發(fā)明的通道晶體管的圖9中的z剖面圖。符號說明:101驅(qū)動器晶體管102負載晶體管103 選擇晶體管104 選擇晶體管105負載晶體管106驅(qū)動器晶體管107島狀硅層108 島狀硅層109 島狀硅層110 島狀硅層111島狀硅層112島狀硅層113 柵極絕緣膜

114 柵極絕緣膜115柵極絕緣膜116 柵極絕緣膜117柵極絕緣膜118柵極絕緣膜119η+硅層120P+硅層121η+硅層122η+硅層123P+硅層124 η+硅層125柵極電極126柵極電極127柵極電極128 柵極電極129 柵極電極130 柵極電極
131柵極配線132柵極配線133柵極配線134柵極配線135η+娃層136P+硅層137η+硅層138η+硅層139P+硅層140η+硅層141配線 142配線143配線或接觸窗144配線或接觸窗145GND 線146電源線147位線148位線149GND 線150通道晶體管151柵極電極152η+硅層153η+娃層154島狀硅層155柵極絕緣膜156配線157接觸窗158接觸窗159配線160P 硅層161η 硅層162P 硅層163P 硅層164η 硅層165P 娃層166P 娃層
具體實施例方式以下一面參照圖式一面說明本發(fā)明的實施形態(tài)。另外，本發(fā)明并不限定于以下所示的實施形態(tài)。圖1顯示本發(fā)明的靜態(tài)型存儲器單元的俯視圖，圖2顯示本發(fā)明的靜態(tài)型存儲器單元的圖1中的Χ1-ΧΓ剖面圖，圖3顯示本發(fā)明的靜態(tài)型存儲器單元的圖1中的X2-X2’剖面圖。包括第I驅(qū)動器晶體管101，該第I驅(qū)動器晶體管101由第I島狀硅層107、形成于前述第I島狀娃層107的上部的第In+娃層119、形成于前述第I島狀娃層107的下部的第2η+娃層135、形成在前述第In+娃層119與前述第2η+娃層135之間的第Ip娃層160、形成于前述第Ip硅層160周圍的第I柵極絕緣膜113、及形成于前述第I柵極絕緣膜113周圍的至少包括金屬的第I柵極電極125所構(gòu)成。包括第I選擇晶體管103，該第I選擇晶體管103由第2島狀硅層109、形成于前述第2島狀硅層109的上部的第3η+硅層121、形成于前述第2島狀硅層109的下部的第4η+娃層137、形成在前述第3η+娃層121與前述第4η+娃層137之間的第2ρ娃層162、形成于前述第2ρ硅層162周圍的第2柵極絕緣膜115、及形成于前述第2柵極絕緣膜115周圍的至少包括金屬的第2柵極電極127所構(gòu)成。包括第I負載晶體管102、及連接于前述第2柵極電極127的第I柵極配線132，該第I負載晶體管102由第3島狀硅層108、形成于前述第3島狀硅層108的上部的第3ρ+娃層120、形成于前述第3島狀娃層108的下部的第4ρ+娃層136、形成在前述第3ρ+娃層120與前述第4ρ+娃層136之間的第5η娃層161、形成于前述第5η娃層161周圍的第3柵極絕緣膜114、及形成于前述第3柵極絕緣膜114周圍的至少包括金屬的第3柵極電極126所構(gòu)成。由于使用于柵極電極的電極是通過工作函數(shù)來決定晶體管的閾值電壓，因此至少以金屬或金屬化合物為佳。還具有連接于第I柵極電極125與第3柵極電極126的柵極配線131、及用以連接第2η+娃層135與第4η+娃·層137與第4ρ+娃層136的配線141。配線141以硅或金屬與硅的化合物為佳。此外，包括驅(qū)動器晶體管106，該驅(qū)動器晶體管106由島狀硅層112、形成于前述島狀硅層112的上部的η+硅層124、形成于前述島狀硅層112的下部的η+硅層140、形成在前述η+娃層124與前述η+娃層140之間的ρ娃層165、形成于前述ρ娃層165周圍的柵極絕緣膜118、及形成于前述柵極絕緣膜118周圍的至少包括金屬的柵極電極130所構(gòu)成。包括選擇晶體管104，該選擇晶體管104由島狀硅層110、形成于前述島狀硅層110的上部的η+硅層122、形成于前述島狀硅層110的下部的η+硅層138、形成在前述η+硅層122與前述η+娃層138之間的ρ娃層163、形成于前述ρ娃層163周圍的柵極絕緣膜116、及形成于前述柵極絕緣膜116周圍的至少包括金屬的柵極電極128所構(gòu)成。包括負載晶體管105、及連接于前述柵極電極128的柵極配線133，該負載晶體管105由島狀娃層111、形成于前述島狀娃層111的上部的P+娃層123、形成于前述島狀娃層111的下部的P+硅層139、形成在前述ρ+硅層123與前述ρ+硅層139之間的η硅層164、形成于前述η硅層164周圍的柵極絕緣膜117、及形成于前述柵極絕緣膜117周圍的至少包括金屬的柵極電極129所構(gòu)成。由于使用于柵極電極的電極是通過工作函數(shù)來決定晶體管的閾值電壓，因此至少以金屬或金屬化合物為佳。此外還具有連接于柵極電極129與柵極電極130的柵極配線134、及用以連接η+娃層140與η+娃層138與ρ+娃層139的配線142。配線142以硅或金屬與硅的化合物為佳。此時，前述第I島狀硅層107的周圍長度Wl以未達前述第2島狀硅層109的周圍長度W2的2倍為特征；而施加于前述第2柵極電極127的電壓較施加于前述第3η+硅層121的電壓為低。前述第I島狀硅層107的周圍長度Wl，通過設(shè)為未達前述第2島狀硅層109的周圍長度W2的2倍，來抑制驅(qū)動器晶體管的占據(jù)面積的增大，而抑制存儲器單元面積的增大。雖記載為未達2倍，但尤以W1=W2為理想。此乃因此時驅(qū)動器晶體管的占據(jù)面積會與選擇晶體管的占據(jù)面積相同,而可進行高集成化之故。此外，通過將較施加于選擇晶體管的第3n+硅層121的電壓為低的電壓施加于選擇晶體管的第2柵極電極127，得以提供一種降低選擇晶體管的電流驅(qū)動力，以高集成確保動作安定性的靜態(tài)型存儲器單元。圖4顯示本發(fā)明的靜態(tài)型存儲器單元的電路圖。柵極配線131與配線142通過配線或接觸窗(contact) 143來連接，而柵極配線134與配線141通過配線或接觸窗144來連接，在η+硅層119連接有GND線145，在ρ+硅層120連接有電源線146，在η+硅層121連接有位(bit)線147，在η+硅層124連接有GND線149，在ρ+硅層123連接有電源線146，在η+硅層122連接有位線148。圖5顯示本發(fā)明的靜態(tài)型存儲器單元的電路圖。圖4記載有本發(fā)明的資料讀取時的施`加電壓。于柵極配線132、柵極電極127施加有VDD-B的電壓。VDD為電源電壓。B為正數(shù)。于位線施加有電源電壓VDD。因此，通過對于選擇晶體管的第2柵極電極127,施加較施加于選擇晶體管的第3η+娃層121的電壓為低的電壓，得以提供一種降低選擇晶體管的電流驅(qū)動力，且以高集成確保動作安定性的靜態(tài)型存儲器單元。此時，需要降壓電路來作成VDD-B的電壓。假使降壓電路的面積較大時，反而會有不再高集成的可能。因此，需要可以最小面積進行降壓的電路構(gòu)成。圖6為本發(fā)明的通道晶體管的電路圖。通道晶體管當(dāng)輸入電源電壓VDD于漏極，且當(dāng)輸入電源電壓VDD于柵極時，從源極輸出從電源電壓VDD扣除閾值電壓(VthO+A)的值。惟VthO為源極為OV時的閾值電壓，A為因為反饋偏壓效應(yīng)所增加的閾值電壓的增加量。將該通道晶體管加在本發(fā)明的靜態(tài)型存儲器單元。圖7為本發(fā)明的靜態(tài)型存儲器單元與通道晶體管的電路圖。此通道晶體管不必每個靜態(tài)型存儲器單元都需要，只要設(shè)在字符(word)線端即可，或亦可設(shè)在靜態(tài)型存儲器單元數(shù)組(array)端即可。亦即，每一條字符線至少一個即可，因此可減少降壓電路用的面積。通道晶體管當(dāng)輸入電源電壓VDD于漏極，且輸入電源電壓VDD于柵極時，從源極輸出從電源電壓VDD扣除閾值電壓(VthO+A)的值。惟VthO為源極為OV時的閾值電壓，A為因為反饋偏壓效應(yīng)所增加的閾值電壓的增加量。因此，因為反饋偏壓效應(yīng)所增加的閾值電壓的增加量A，依反饋偏壓而變化。圖8為本發(fā)明的通道晶體管的電路圖。
由于基體 MOSFET、SOI MOSFET、Double Gate M0SFET、Tri gate MOSFET 的主體未完全被柵極所包圍，因此原理上閾值電壓會因為反饋偏壓效應(yīng)而增加。因為反饋偏壓效應(yīng)所增加的閾值電壓的增加量A成為正的數(shù)。亦即，將基體M0SFET、S0I MOSFET,DoubIe GateMOSFET,Tri gate MOSFET使用于本發(fā)明的通道晶體管時，由于閾值電壓會因為源極電壓而變化，因此損害動作安定性。另一方面，由于SGT的主體完全被柵極所包圍，因此原理上閾值電壓不會因為反饋偏壓效應(yīng)而增加。因為反饋偏壓效應(yīng)所增加的閾值電壓的增加量A成為O。亦即，當(dāng)使用可一直將閾值電壓設(shè)為固定的SGT作為通道晶體管時，即可提供確保動作安定性的靜態(tài)型存儲器單元。因此,使用SGT作為通道晶體管。圖9為本發(fā)明的選擇晶體管與通道晶體管的俯視圖。圖10為本發(fā)明的通道晶體管的圖9中的z剖面圖。還具有第I通道晶體管150，該第I通道晶體管150由第4島狀硅層154、形成于前述第4島狀硅層154的上部的第6n+硅層153、形成于前述第4島狀硅層154的下部的第7n+娃層152、形成在前述第6n+娃層153與前述第7n+娃層152之間的第5p娃層166、形成于前述第5p硅層166周圍的第4柵極絕緣膜155、及形成于前述第4柵極絕緣膜155周圍的至少包括金屬的第4柵極電極151所構(gòu)成；前述第7n+硅層152與前述第I柵極配線132透過配線156、接觸窗157、配線159、接觸窗158而連接；對第6n+硅層153施加電源電壓。此SGT通道晶體管不必每個靜態(tài)型存儲器單元都需要，只要設(shè)在字符線的一端即可，或亦可設(shè)在靜態(tài)型存儲器單元數(shù)組的一端即可。亦即，每一條字符線至少一個即可，因此可減少降 壓電路用的面積。此外，由于SGT的主體完全被柵極所包圍，因此原理上閾值電壓不會因為反饋偏壓效應(yīng)而增加。因反饋偏壓效應(yīng)所增加的閾值電壓的增加量A成為O。亦即，當(dāng)使用可一直將閾值電壓設(shè)為固定的SGT作為通道晶體管時，即可提供確保動作安定性的靜態(tài)型存儲器單元。此外，亦可通過配線來連接前述第6n+硅層153與前述第I柵極配線132，且對第7n+娃層152施加電源電壓。使用于該SGT通道晶體管的柵極電極的電極，由于是通過工作函數(shù)來決定晶體管的閾值電壓，因此至少以金屬或金屬化合物為佳。此外，SGT通道晶體管的電流驅(qū)動力不足時，SGT通道晶體管亦可為多個。另外，本發(fā)明在不脫離本發(fā)明的廣義精神與范圍下，均可做各種實施形態(tài)與變形。此外，上述實施形態(tài)為用以說明本發(fā)明的一實施例，本發(fā)明的技術(shù)范圍并不限定于上述的實施形態(tài)。此外，在上述中，將P型(包括P+型)與η型(包括η+型)分別設(shè)為相反的導(dǎo)電型，當(dāng)然亦包括在本發(fā)明的技術(shù)范圍內(nèi)，此為該行業(yè)業(yè)者皆可推想得知的事項。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，為包括下述構(gòu)件的6晶體管SRAM單元: 第I驅(qū)動器晶體管，由 第I島狀半導(dǎo)體層、 形成于前述第I島狀半導(dǎo)體層的上部的第I個第I導(dǎo)電型高濃度半導(dǎo)體層、 形成于前述第I島狀半導(dǎo)體層的下部的第2個第I導(dǎo)電型高濃度半導(dǎo)體層、 形成在前述第I個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第2個第I導(dǎo)電型高濃度半導(dǎo)體層之間的第I個第2導(dǎo)電型半導(dǎo)體層、 形成于前述第I個第2導(dǎo)電型半導(dǎo)體層周圍的第I柵極絕緣膜、及 形成于前述第I柵極絕緣膜周圍的至少包括金屬的第I柵極電極所構(gòu)成； 第I選擇晶體管，由 第2島狀半導(dǎo)體層、 形成于前述第2島狀半導(dǎo)體層的上部的第3個第I導(dǎo)電型高濃度半導(dǎo)體層、 形成于前述第2島狀半導(dǎo)體層的下部的第4個第I導(dǎo)電型高濃度半導(dǎo)體層、 形成在前述第3個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第4個第I導(dǎo)電型高濃度半導(dǎo)體層之間的第2個第2導(dǎo)電型半導(dǎo)體層、 形成于前述第2個第2導(dǎo)電型半導(dǎo)體層周圍的第2柵極絕緣膜、及 形成于前述第2柵極絕緣膜周圍的至少包括金屬的第2柵極電極所構(gòu)成； 第I負載晶體管，由 第3島狀半導(dǎo)體層、 形成于前述第3島狀半導(dǎo)體層的上部的第3個第2導(dǎo)電型高濃度半導(dǎo)體層、 形成于前述第3島狀半導(dǎo)體層的下部的第4個第2導(dǎo)電型高濃度半導(dǎo)體層、 形成在前述第3個第2導(dǎo)電型高濃度半導(dǎo)體層與前述第4個第2導(dǎo)電型高濃度半導(dǎo)體層之間的第5個第I導(dǎo)電型半導(dǎo)體層、 形成于前述第5個第I導(dǎo)電型半導(dǎo)體層周圍的第3柵極絕緣膜、及 形成于前述第3柵極絕緣膜周圍的至少包括金屬的第3柵極電極所構(gòu)成；以及 第I柵極配線，連接于前述第2柵極電極； 前述第I島狀半導(dǎo)體層的周圍長度未達前述第2島狀半導(dǎo)體層的周圍長度的2倍；施加于前述第2柵極電極的電壓較施加于前述第3個第I導(dǎo)電型高濃度半導(dǎo)體層的電壓為低。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還具有第I通道晶體管，該第I通道晶體管由 第4島狀半導(dǎo)體層、 形成于前述第4島狀半導(dǎo)體層的上部的第6個第I導(dǎo)電型高濃度半導(dǎo)體層、 形成于前述第4島狀半導(dǎo)體層的下部的第7個第I導(dǎo)電型高濃度半導(dǎo)體層、 形成在前述第6個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第7個第I導(dǎo)電型高濃度半導(dǎo)體層之間的第5個第2導(dǎo)電型半導(dǎo)體層、 形成于前述第5個第2導(dǎo)電型半導(dǎo)體層周圍的第4柵極絕緣膜、及 形成于前述第4柵極絕緣膜周圍的至少包括金屬的第4柵極電極所構(gòu)成； 前述第7個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第I柵極配線通過配線來連接；電源電壓施加于第6個第I導(dǎo)電型高濃度半導(dǎo)體層。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，還具有第I通道晶體管，該第I通道晶體管由 第4島狀半導(dǎo)體層、 形成于前述第4島狀半導(dǎo)體層的上部的第6個第I導(dǎo)電型高濃度半導(dǎo)體層、 形成于前述第4島狀半導(dǎo)體層的下部的第7個第I導(dǎo)電型高濃度半導(dǎo)體層、 形成在前述第6個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第7個第I導(dǎo)電型高濃度半導(dǎo)體層之間的第5個第2導(dǎo)電型半導(dǎo)體層、 形成于前述第5個第2導(dǎo)電型半導(dǎo)體層周圍的第4柵極絕緣膜、及 形成于前述第4柵極絕緣膜周圍的至少包括金屬的第4柵極電極所構(gòu)成； 前述第6個第I導(dǎo)電型高濃度半導(dǎo)體層與前述第I柵極配線通過配線來連接； 電源電壓施加于第7個第I導(dǎo)電型高濃度半導(dǎo)體層。
4.根據(jù)權(quán)利要求2及3所述的半導(dǎo)體器件，其特征在于，施加于前述第4柵極電極的電壓為前述電源電壓?！?br> 全文摘要
本發(fā)明的課題在提供一種以使用SGT的高集成確保動作安定性的靜態(tài)型存儲器單元。本發(fā)明的半導(dǎo)體器件，其特征在于，為包括下述構(gòu)件的6晶體管SRAM單元由形成于第1柵極絕緣膜周圍的至少包括金屬的第1柵極電極所構(gòu)成的SGT構(gòu)成的第1驅(qū)動器晶體管、由形成于第2柵極絕緣膜周圍的至少包括金屬的第2柵極電極所構(gòu)成的SGT構(gòu)成的第1選擇晶體管、形成于第3柵極絕緣膜周圍的至少包括金屬的第3柵極電極所構(gòu)成的SGT構(gòu)成的第1負載晶體管、及連接于前述第2柵極電極的第1柵極配線的6晶體管SRAM單元；前述驅(qū)動器晶體管的島狀半導(dǎo)體層的周圍長度未達選擇晶體管的島狀半導(dǎo)體層的周圍長度的2倍；施加于第2柵極電壓的電壓較施加于選擇晶體管的島狀半導(dǎo)體層上部的第1導(dǎo)電型高濃度半導(dǎo)體層的電壓為低；藉此以解決上述課題。
文檔編號G11C11/413GK103250239SQ201180050270
公開日2013年8月14日 申請日期2011年10月18日 優(yōu)先權(quán)日2011年10月18日
發(fā)明者舛岡富士雄, 中村廣記, 新井紳太郎 申請人:新加坡優(yōu)尼山帝斯電子私人有限公司