專利名稱：統(tǒng)一的多級單元存儲器的制作方法
技術領域：
本發(fā)明涉及存儲器，且更具體地，涉及一種存儲不同類型內容的存儲器。
背景技術：
代碼，例如操作系統(tǒng)、基本輸入/輸出系統(tǒng)(BIOS)或應用軟件，通常存儲于能夠快速隨機存取的存儲器中且通常少量讀取，例如一次幾個字節(jié)。相反，數(shù)據，例如圖像、視頻或聲音通常存儲于具有慢速隨機存取的存儲器中且大量讀取，例如多頁。例如，NOR快閃存儲器通常用作存儲代碼，而NAND快閃存儲器通常用作存儲數(shù)據。

發(fā)明內容
本發(fā)明提供一種用于存儲例如數(shù)據和代碼的多種類型內容的統(tǒng)一的存儲器 (unified memory).在一個方面，存儲系統(tǒng)可包括基于所讀取內容類型，例如數(shù)據或代碼而用于選擇性配置的可配置感測放大器。在另一個方面，一些單級存儲單元和其它存儲單元可以是多級存儲單元。在一個方面，存儲系統(tǒng)可包括多個存儲器陣列。不同類型的內容可存儲于不同的存儲器陣列中。單獨的感測放大器可檢測在相應存儲器陣列中的內容。在另一方面，可配置感測放大器可以從相應的存儲器陣列中檢測不同類型的內容。在又一方面，標簽位可存儲于存儲器陣列中以識別在存儲器陣列中存儲的內容的類型。該可配置感測放大器可基于標簽位配置以檢測相應的內容。


圖1是說明數(shù)字多級存儲器數(shù)據存儲系統(tǒng)的方塊圖。圖2是說明圖1的數(shù)字多級存儲系統(tǒng)中一個實施例的存儲子系統(tǒng)的方塊圖。圖3是說明包括對單獨陣列的單獨感測的存儲器陣列的方塊圖。圖4是說明包括可配置感測的存儲器陣列的方塊圖。圖5是說明包括單級和多級存儲單元和可配置感測的存儲器陣列的方塊圖。圖6是說明單級和多級存儲單元和單獨感測的存儲器陣列的方塊圖。圖7是說明包括標簽位的存儲器陣列的方塊圖。圖8是說明包括內容可尋址存儲器的存儲器陣列的方塊圖。圖9是說明包括擴展陣列的存儲器陣列的方塊圖。圖10是說明存儲器陣列的方塊圖，該存儲器陣列包括用于內容可尋址存儲器的擴展陣列。圖11是說明可配置感測放大器的示意圖。
圖12是說明內容可尋址存儲器的方塊圖。圖13是說明二進制單元內容可尋址存儲器的示意圖。圖14是說明三進制單元內容可尋址存儲器的示意圖。
具體實施例方式描述了一種存儲系統(tǒng)，其中存儲器陣列包括存儲不同類型內容，例如數(shù)據或代碼的子陣列，或者以不同格式存儲，例如單級、多級或可配置級。感測放大器可配置為基于存儲單元中存儲的內容而感測。代碼可存儲于存儲器中，并利用電流或電壓模式感測以高速或高功率感測。代碼可以以每單元可配置的位數(shù)存儲。同樣，數(shù)據可存儲于存儲單元中，并利用不同的感測模式和每單元可配置的位數(shù)以低速和低功率感測。通過內容類型分配的部分存儲單元的大小是可配置的?？纱鎯撕炍灰员硎緝热莸念愋秃透袷?，例如NxMLC(lx或 h或3x或虹，用Nx表示2n級存儲單元)、快碼對慢碼、數(shù)據或代碼、通信接口(例如USB 或ATA)、IO接口(例如CMOS或LVDS)等。例如通過標簽位或備用位，可以對于各個扇區(qū)存儲閃存扇區(qū)密鑰，并用作啟動該存儲扇區(qū)存取的密鑰。通過控制電路，例如實時地通過CAM (內容可尋址存儲器)陣列來鑒別和批準該扇區(qū)密鑰。對于各個扇區(qū)(例如，扇區(qū)包括8行存儲單元和8K單元)，例如通過標簽位或備用位，可以存儲閃存安全性措施。通過密鑰鑒別和批準，安全性措施確保存儲器扇區(qū)的安全性。在某一試圖侵入之后，該扇區(qū)可以例如通過擦除和/或重編程，進行自損壞序列。對于在相同或不同類型內容上的相同或不同操作，可以同時存取不同部分的存儲器。圖1是說明數(shù)字多級位存儲器陣列系統(tǒng)100的方塊圖。為了清楚起見，在圖1中沒有示出存儲器陣列系統(tǒng)100的一些信號線。在一個實施例中，存儲器陣列包括源極側注入閃存技術，其在熱電子編程中使用較低功率，以及基于有效注入器的Rwler-Nordheim隧穿擦除。通過在存儲單元的源極上施加高電壓、在存儲單元的控制柵極上施加偏置電壓、和在存儲單元的漏極上施加偏置電流來進行編程。編程有效地使電子位于存儲單元的浮柵上。通過在存儲單元的控制柵極上施加高電壓和在存儲單元的源極和/或漏極上施加低電壓，進行擦除。該擦除有效地從存儲單元的浮柵中去除了電子。通過將存儲單元置于電壓模式感測中而進行校驗(感測或讀取)，該電壓模式感測例如為在源極上的偏置電壓、在柵極上的偏置電壓、從漏極(位線)耦合至例如地的低偏置電壓的偏置電流，并且在漏極上的電壓為感測單元電壓VCELL。該偏置電流可以獨立于存儲單元中存儲的數(shù)據。在另一實施例中，通過將存儲單元置于電流模式感測中來進行校驗(感測或讀取)，該電流模式感測例如為在源極上的低電壓、在柵極上的偏置電壓、從高電壓源耦合至漏極(位線)的負載(電阻或晶體管)，并且在負載上的電壓為感測電壓。在一個實施例中，陣列結構和操作方法可以是在由Tran等人的標題為“Array Architecture and Operating Methods for Digital Multilevel Nonvolatile Memory Intergrated Circuit System”的U. S.專利No. 6，沘2，145中公開的，其主題并入這里作為參考。數(shù)字多級位存儲器陣列系統(tǒng)100包括多個常規(guī)存儲器陣列101、多個冗余存儲器陣列(MFLASHRED) 102、備用陣列(MFLASHSPARE) 104 和參考陣列(MFLASHREF) 106。將 N 位數(shù)字多級單元定義為能夠存儲2N級的存儲單元。
在一個實施例中，存儲器陣列系統(tǒng)100以4位多級單元存儲一個千兆比特的數(shù)字數(shù)據，且將常規(guī)存儲器陣列101等價地組織成為8，192列和32，768行。使用地址A〈12:26〉 來選擇行，而使用地址A〈0:11〉來選擇一個字節(jié)的兩列。將頁定義為一組512字節(jié)，對應選中行上的1，OM列或單元。由A〈9:11〉地址選擇頁。這里將行定義為包括8頁。通過地址A〈0:8〉來選擇在選中的頁內的字節(jié)。而且，對于512常規(guī)數(shù)據字節(jié)的每一頁，有16 個通過地址A〈0:3〉選擇的備用字節(jié)，其能夠通過其它控制信號啟動以存取備用陣列，并且并非常規(guī)陣列是正常的情況?？梢允瞧渌鼧嬙?，例如包括IOM字節(jié)的頁或包括16或32頁的行。參考陣列(MFLASHREF) 106用作參考電壓電平的參考系統(tǒng)，以驗證常規(guī)存儲器陣列101。在另一實施例中，常規(guī)存儲器陣列101可包括用于存儲參考電壓電平的參考存儲單兀。通過代替常規(guī)存儲器陣列101的壞的部分，使用冗余陣列(MFLASHRED)102來增加產量。備用陣列(MFLASHSPARE)104可以用于額外數(shù)據開銷存儲，例如用于糾錯和/或存儲器管理(例如，被擦除或編程的存儲器選擇塊的狀態(tài)、由選擇塊使用的擦除和編程周期的數(shù)量，或在選擇塊中壞位的數(shù)量)。在另一實施例中，數(shù)字多級位存儲器陣列系統(tǒng)100不包括備用陣列104。數(shù)字多級位存儲器陣列系統(tǒng)100還包括多個y驅動器電路110、多個冗余y驅動器電路(RYDRV) 112、備用y驅動器電路(SYDRV) 114和參考y驅動(REFYDRV)電路116。在寫、讀和擦除操作期間，y驅動器電路(YDRV)IlO控制位線(公知為列，在圖1中未示出)。每個y驅動器(YDRV) 110—次控制一個位線。在每次寫、讀和擦除操作期間，可使用時分復用技術以便每個y驅動器110控制多個位線。在寫入常規(guī)存儲器陣列101或從常規(guī)存儲器陣列101感測期間，使用y驅動器電路(YDRV) 110用于平行的多級頁寫和讀， 以加快數(shù)據速度。在一個實施例中，對于具有4位多級單元的512字節(jié)的頁來說，有總數(shù)為 1024的y驅動器110或總數(shù)為512的y驅動器300。參考y驅動器電路(REFYDRV) 116用于參考陣列(MFLASHREF) 106。在一個實施例中，對于4位多級單元來說，有總數(shù)為15或16的參考y驅動器116。參考y驅動器116的功能與y驅動器電路110的功能相似。冗余y驅動器電路(RYDRV) 112用于冗余陣列(MFLASHRED) 102。冗余y驅動器電路(RYDRV) 112的功能可與y驅動器電路110的功能相似。備用y驅動器電路(SYDRV)114包括用于備用陣列(MFLASHSPARE)104的多個單一備用y驅動器(SYDRV) 114。備用y驅動器電路(SYDRV) 114的功能與y驅動器電路(YDRV) 110的功能相似。在一個實施例中，對于具有16個備用字節(jié)的4位多級單元的512個字節(jié)頁來說，有總數(shù)為32的備用y驅動器114。數(shù)字多級位存儲器陣列系統(tǒng)100還包括多個頁選擇(PSEL)電路120、冗余頁選擇電路122、備用頁選擇電路124、參考頁選擇電路126、多個塊譯碼器(BLKEDC)130、多級存儲器精確備用譯碼器(MLMSDEC ) 134、字節(jié)選擇電路(BYTESEL ) 140、冗余字節(jié)選擇電路142、備用字節(jié)選擇電路144、參考字節(jié)選擇電路146、頁地址譯碼器(P⑶EC) 150、字節(jié)地址譯碼器 (BYTEDEC) 152、地址預譯碼電路(X PREDEC) 154、地址預譯碼電路(XCGCLPRE1) 156、輸入接口邏輯(INPUTL0GIC) 160 和地址計數(shù)器(ADDRCTR) 162。頁選擇電路(PSEL) 120從多個位線中選自一個位線(未示出)用于每個單一 y驅動器(YDRV) 110。在一個實施例中，連接至單個y驅動器(YDRV) 110的多個位線的數(shù)量等于頁的數(shù)量。對于參考陣列106、冗余存儲器陣列102和備用存儲器陣列104的相應選擇電路分別為參考頁選擇電路126、冗余頁選擇電路122和備用頁選擇電路124。字節(jié)選擇電路(BYTESEL) 140 一次能實現(xiàn)一個字節(jié)數(shù)據進或出一對y驅動器電路 (YDRV)llO。對于參考陣列106、冗余存儲器陣列102和備用存儲器陣列104的相應選擇電路分別為參考字節(jié)選擇電路146、冗余字節(jié)選擇電路142和備用字節(jié)選擇電路144?；诘刂酚嫈?shù)器162 (以下描述的)的信號，塊譯碼器(BLKDEC) 130選擇陣列101 和102中的行或行的塊(block)，并提供對于常規(guī)存儲器陣列101和冗余存儲器陣列102的用于一致的單級或多級存儲器操作使用的溫度、處理和電源之上的精確的多級偏置值。多級存儲器精確備用譯碼器(MLMSDEC)134選擇備用陣列104中的備用行或備用行的塊，并提供對于備用陣列104用于一致多級存儲器操作使用的溫度、處理角和電源之上的精確的多級偏置值。行和列的交點選擇存儲器陣列中的單元。行和兩列的交點選擇存儲器陣列中的字節(jié)。地址預譯碼電路巧4譯碼地址。在一個實施例中，地址為A〈16:26〉以選擇具有包括16行的一個塊的存儲器陣列塊。地址預譯碼電路154的輸出耦合至塊譯碼器130和備用譯碼器134。地址預譯碼電路156譯碼地址。在一個實施例中，地址為地址A〈 12 15) 以選擇在選中的塊內的十六行中的一行。地址預譯碼電路156的輸出耦合至塊譯碼器130 和備用譯碼器134。頁地址譯碼器150譯碼頁地址，如A〈9:11〉，以選擇頁，如P〈0:7〉，并將其輸出提供給頁選擇電路120、122、IM和126。字節(jié)地址譯碼器152譯碼字節(jié)地址，如A〈0 8〉，并將其輸出提供給字節(jié)選擇電路140以選擇字節(jié)。字節(jié)預譯碼器152也譯碼備用字節(jié)地址，如A 〈0:3〉和AEXT (擴展地址)，并將其輸出提供給備用字節(jié)選擇電路144以選擇備用字節(jié)。使用備用字節(jié)地址控制信號AEXT與A〈0:3〉一起譯碼代替常規(guī)陣列101的備用陣列104的地址。對于行、頁和字節(jié)地址，地址計數(shù)器(ADDRCTR) 162分別提供地址A〈11:AN〉、A 〈9:10〉和A〈0:8〉。地址計數(shù)器(ADDRCTR)162的輸出耦合至電路154、156、150和152。從輸入接口邏輯(INPUTL0GIC) 160的輸出來耦合地址計數(shù)器(ADDRCTR) 162的輸入。輸入接口邏輯(INPUTL0GIC) 160提供外部接口至外部系統(tǒng)，例如外部系統(tǒng)微控制器。對于存儲器操作，常用外部接口是讀、寫、擦除、狀態(tài)讀、識別(ID)讀、就緒或忙狀態(tài)、復位和其它的通用任務。串行接口可以用于輸入接口以降低對于由大量地址產生的高密度芯片的管腳計數(shù)?？刂菩盘?未示出)耦合輸入接口邏輯電路(INPUTL0GIC)160至外部系統(tǒng)微控制器。輸入接口邏輯電路(INPUTL0GIC) 160包括狀態(tài)寄存器，該狀態(tài)寄存器表示存儲芯片操作的狀態(tài)，例如編程或擦除通過或失敗、就緒或忙、寫保護或未保護、單元余量好或壞、 恢復或無恢復等。數(shù)字多級位存儲器陣列系統(tǒng)100還包括算法控制器(ALG0CNTRL) 164、帶隙電壓發(fā)生器(BGAP) 170、電壓和電流偏置發(fā)生器(V&IREF) 172、精確振蕩器(OSC) 174、電壓算法控制器(VALGGEN) 176、測試邏輯電路(TESTL0GIC) 180、熔絲電路(FUSECKT) 182、參考控制電路(REFCNTRL) 184、冗余控制器(REDCNTRL) 186、電壓源和調節(jié)器(VMULCKTS) 190、電壓復用調節(jié)器(VMULREG) 192、輸入/輸出(IO)緩沖器194和輸入緩沖器196。算法控制器(ALG0CNTRL) 164用于與來自輸入邏輯電路(INPUTL0GIC) 160的輸入命令握手，并執(zhí)行對于多級非易失性操作使用的多級擦除、編程和感測算法。也使用算法控制器(ALG0CNTRL) 164來算法化地控制對于多級精確編程所使用的精確偏置和時序條件。測試邏輯電路(TESTL0GIC) 180測試數(shù)字電路、模擬電路、存儲電路、高電壓電路和存儲器陣列的各種電特征。測試邏輯電路(TESTL0GIC) 180的輸入從輸入接口邏輯電路 (INPUTL0GIC) 160的輸出耦合。測試邏輯電路(TESTL0GIC) 180也提供產品測試的時序加速，例如更快速寫/讀以及集結模式。測試邏輯電路(TESTL0GIC)180也提供與存儲技術關聯(lián)的屏蔽測試，例如各種干擾和穩(wěn)定性測試。測試邏輯電路(TESTL0GIC)180也允許芯片外存儲測試者直接控制各種芯片上邏輯和電路偏置電路，以提供各種外部電壓和電流以及外部時序。該特征允許例如具有外部電壓和外部時序的屏蔽，或允許具有快的外部時序的加速的產品測試。熔絲電路(FUSECKT) 182是配置在外部系統(tǒng)層次、在測試者或在不工作芯片上的一組非易失性存儲單元，以獲得各種設置。這些設置可以包括精確的偏置值、精確性芯片上振蕩器頻率、可編程邏輯特征例如用于陣列部分的寫入封鎖特征、冗余熔絲、多級擦除、編程和讀算法參數(shù)、或芯片性能參數(shù)例如寫或讀速度和精確度。參考控制電路(REFCNTRL) 184用于提供對于多級編程和感測所使用的精確電壓值的精確參考電平。冗余控制器(REDCNTRL) 186提供冗余控制邏輯。電壓算法控制器(VALGGEN) 176提供對于多級非易失性操作所用的各種特定形狀的幅度和持續(xù)時間的電壓信號，對于精確多級編程、擦除和感測提供具有嚴格容限的精確電壓值。帶隙電壓發(fā)生器(BGAP) 170提供對于多級編程和感測的過程、溫度和電源之上的精確電壓值。電壓和電流偏置發(fā)生器(V&IREF) 172是可編程的偏置發(fā)生器。偏置值是通過來自熔絲電路(FUSECKT) 182的控制信號設定、以及還通過各種金屬選擇而可編程。振蕩器 (OSC) 174用于提供對于多級編程和感測的精確的時序。輸入緩沖器196為存儲器陣列系統(tǒng)100提供用于輸入/輸出的緩沖。輸入緩沖器 196緩沖耦合至外部電路或系統(tǒng)的輸入/輸出線197和輸入/輸出總線194B，其通過y驅動器110、112、114和116分別耦合陣列101、102、104和106。在一個實施例中，輸入緩沖器 196包括TTL輸入緩沖器或CMOS輸入緩沖器。在一個實施例中，輸入緩沖器196包括具有回轉速率控制的輸出緩沖器，或具有值反饋控制的輸出緩沖器。輸入/輸出(IO)緩沖器塊 194包括常用的輸入緩沖器和常用的輸出緩沖器。常用的輸出緩沖器例如為具有轉換速率 (slew rate)控制的輸出緩沖器，或具有電平反饋控制的輸出緩沖器。電路塊196R為漏極開路的輸出緩沖器，并用于就緒忙的握手信號(R/RB) 196RB。電壓源和調節(jié)器(VMULCKT) 190提供在用于擦除、編程、讀和成品測試使用的外部電源以上或以下的調節(jié)電壓值。在一個實施例中，電壓源和調節(jié)器190包括電荷泵或電壓倍增器。電壓倍增調節(jié)器(VMULREG) 192為調節(jié)器190提供電源效率和晶體管穩(wěn)定性的調節(jié)，以便避免各種故障機制。系統(tǒng)100在存儲器101、102、104和106上可以執(zhí)行各種操作。根據使用的非易失性存儲技術的操作需要，通過去除在選擇的存儲單元上的電荷，進行擦除操作以擦除全部選擇的多級單元。數(shù)據加載操作可用于加載多個字節(jié)的數(shù)據以編程到存儲單元中，例如在一頁中0至512字節(jié)。如果數(shù)據(數(shù)字位)，例如在一頁內512字節(jié)存儲于多級單元中，則可進行讀操作以并行地讀取多個字節(jié)的數(shù)據。根據使用的非易失性存儲技術的操作需要，通過在選擇的多級單元上設置適當?shù)碾姾?，可進行編程操作以并行地將多個字節(jié)的數(shù)據(數(shù)字位)存儲到多級單元中。在存儲器上的操作例如可以是在U. S.專利No. 6，282，145中描述的操作，以上并入這里作為參考?？刂菩盘?CONTROL SIGNALS) 196L、輸入/輸出總線(10 BUS) 194L和就緒忙信號 (R/BB) 196RB用于與系統(tǒng)100通信?？扉W電源管理電路(FRMU) 198管理芯片上的電源，例如只對使用中的電路塊供電。通過使用用于數(shù)字電源(VDDD)/ (VSSD)、模擬電源(VDDA) (VSSA)和IO緩沖電源 (VDDIO)/ (VSSIO)的不同的調節(jié)器，快閃電源管理電路198還提供敏感電路塊之間與較不敏感電路塊的隔離。通過將電源VDD步進下降到由晶體管氧化物厚度需要的低電平，快閃電源管理電路198還提供較好的處理可靠性?？扉W電源管理電路198允許對于各個電路類型的調節(jié)最優(yōu)化。例如，由于不需要高精確調節(jié)，所以對于數(shù)字電源可以使用開環(huán)調節(jié)；由于通常需要模擬精確性，所以對于模擬電源應當使用閉環(huán)調節(jié)。由于有效地了管理電源，所以快閃電源管理還能實現(xiàn)“綠色”存儲系統(tǒng)的建立。圖2是說明存儲子系統(tǒng)200的方塊圖。存儲子系統(tǒng)200包括存儲子陣列101和存儲控制器202。在另一實施例中，存儲子系統(tǒng)可包括冗余陣列102、備用陣列104和參考陣列106。存儲子陣列101包括至少一個存儲子系統(tǒng)204。盡管示出了四個存儲器陣列204， 但是存儲子陣列101可包括其它數(shù)量的存儲器陣列。在一個實施例中，對于總數(shù)為m乘η 的存儲子系統(tǒng)204來說，存儲器陣列101包括m行存儲器陣列和η列存儲器陣列。存儲子系統(tǒng)204可以是圖3-10的存儲器陣列，其在以下描述。每一個存儲子系統(tǒng)204包括至少一個存儲單元陣列、用于沿著字線選擇行或部分行的存儲單元的至少一個χ譯碼器、用于沿著位線選擇行或部分行的存儲單元中的至少一個y譯碼器、用于檢測該選擇的存儲單元內容的至少一個感測放大器。存儲單元可包括冗余單元、參考單元或備用單元。存儲控制器202包括閃存文件系統(tǒng)206、接口 208和通用存儲控制器210。通用存儲控制器210管理與例如編程、擦除、讀、掛起操作、(編程、擦除或讀)、同時(在同一時間對于不同的陣列部分執(zhí)行多個操作，例如讀、編程和擦除)、數(shù)據擾亂、尋址等存儲器操作有關的常規(guī)功能。通用存儲控制器210可內部地處理產品或芯片上的屏蔽存儲器測試。閃存文件系統(tǒng)206管理包括檢測管理、損耗平衡、存儲器映射、糾錯代碼(ECC)、冗余和扇區(qū)標題和其它文件管理功能的存儲子陣列101的存儲功能。接口 208控制系統(tǒng)100的邏輯接口和系統(tǒng)100的外部。依照接口類型，例如通用串行總線(USB)、先進技術附加(ΑΤΑ)、小計算機系統(tǒng)接口(SCSI), RAMBUS、串行或并行，接口 208控制接口的兼容性，控制輸入/輸出(10)寬度例如8、16或32位10，并控制IO驅動器的類型，例如低電壓差分信號(LVDS)、高速收發(fā)器邏輯(HSTL)、低電壓晶體管-晶體管邏輯(LVTTL)或互補金屬氧化物硅(CMOS)。接口 208 控制可存儲數(shù)據或代碼的存儲子陣列101或存儲子系統(tǒng)204之間的接口，并對于每個存儲器檢測和處理標簽位、安全性密鑰或安全措施(以下描述)，以實現(xiàn)合適的塊或功能。
存儲子陣列204可包括配置于單獨的行或多個行或相同行中的狀態(tài)單元，其表示子陣列/行的狀態(tài)，例如其用于數(shù)據或代碼存儲，子陣列/行是否處于擦除或編程狀態(tài)，子陣列/行是否是好的、不好的或壞的條件、在子陣列/行中壞單元的數(shù)量、或單元存儲電平損耗的程度、或者操作的狀態(tài)例如對于每行或頁的用于擦除/編程/讀取的偏置的偏置值、 支配子陣列/行的擦除周期數(shù)和/或編程周期數(shù)。存儲子陣列204可包括配置于單獨的行或扇區(qū)或組中的參考單元，其在當驗證或讀取模式中使能數(shù)據行時使能。存儲子系統(tǒng)204可包括排列于分段陣列中的存儲單元。在一個實施例中，分段的存儲單元以行和列排列。在一個實施例中，在分段的陣列之內的位線與另一分段的陣列隔離。在一個實施例中，當對選中的分段陣列進行操作時，對所有其它的分段取消選定。在 U. S.專利No. 6，282, 145中公開了分段陣列的一些例子，上述并入這里作為參考。該分段可具有由存儲單元的數(shù)量、或由存儲單元陣列的維數(shù)例如行和列確定的大小。圖3是說明包括對于單獨陣列的單獨感測的存儲器陣列300的方塊圖。存儲器陣列300包括多個存儲器陣列302和304、多個χ譯碼器312和314、多個 y譯碼器322和324、和多個感測放大器332和334。感測放大器332和334分別檢測在各個陣列302和304的存儲單元中選中的之一中存儲的電平。在一個實施例中，存儲器陣列 302和304分別存儲數(shù)據和代碼，感測放大器332和334分別為數(shù)據感測放大器和代碼感測放大器。通過數(shù)據感測放大器332和代碼感測放大器334分別單獨地讀取單獨的陣列302 和304，且可以不同的或相同的感測模式讀取。在一個實施例中，數(shù)據感測放大器332在電壓感測模式操作，而代碼感測放大器334在電流感測模式操作。在另一個實施例中，數(shù)據感測放大器332在電流感測模式操作，而代碼感測放大器334在電流感測模式操作。在另一實施例中，數(shù)據感測放大器332在電流感測模式操作，而代碼感測放大器334在電壓感測模式操作。在另一實施例中，數(shù)據感測放大器332在電壓感測模式操作，而代碼感測放大器334 在電壓感測模式操作。陣列302和304可具有其中按段排列的存儲單元。根據存儲于其中的內容，在陣列302和304中的分段的大小可以不同。例如，陣列302可存儲數(shù)據，其傾向于慢速讀取且由此陣列302的分段可以是小的。相反，陣列304可存儲需要快速讀取的代碼，且由此陣列 304可具有小的段。圖4是說明包括可配置感測的存儲器陣列400的方塊圖。存儲器陣列400包括數(shù)據陣列402、代碼陣列404、多個χ譯碼器412和414、多個 y譯碼器422和424以及可配置感測放大器432。存儲器陣列400存儲由單獨的χ和y譯碼器控制的單獨陣列中的數(shù)據和代碼。單個可配置感測放大器432檢測在可由內容類型決定的感測模式中選擇的存儲單元的內容。 利用由存儲控制器202選擇的模式，可配置感測放大器432讀取在數(shù)據陣列402和代碼陣列404中存儲的內容。在一個實施例中，可配置感測放大器432處在電壓感測模式中以讀取數(shù)據陣列402，且處在電流感測模式中以讀取代碼陣列404?？膳渲酶袦y放大器432可以是例如示出于圖11中的感測放大器1100。依據如上所述存儲于其中的內容，數(shù)據陣列402和代碼陣列404可具有其中以具有不同大小的段排列的存儲單元。
圖5是說明包括單級和多級存儲單元和可配置感測的存儲器陣列的方塊圖。存儲器陣列500包括多級單元數(shù)據陣列502、多級單元代碼陣列504、單級單元代碼陣列506、多個χ譯碼器512、514、516、y譯碼器522和可配置感測放大器532。在由單獨的χ譯碼器控制的單獨陣列中，存儲器陣列500存儲數(shù)據和代碼。單個y譯碼器選擇該選中的存儲單元的列。代碼可以以單級或多級的形式存儲在各自的代碼陣列504和506中。 單個可配置感測放大器在感測模式中檢測選擇的存儲單元的內容，該感測模式由內容的類型確定。因為需要更小的電壓參考比較，所以單級單元代碼陣列506可提供比多級單元代碼陣列504更快的讀取。例如通過使用單個或幾個編程脈沖代替多個編程脈沖，單級單元代碼陣列由于用于單級的較小精確度而提供更快的編程。在另一個實施例中，存儲器陣列 500可包括單級存儲單元(未示出)，或者部分數(shù)據陣列502可包括單級存儲單元?？膳渲酶袦y放大器532讀取單級和多級存儲單元，以及代碼或數(shù)據。存儲控制器 202選擇可配置感測放大器532的感測模式。在一個實施例中，可配置感測放大器532處在電壓感測模式中以讀取多級單元數(shù)據陣列502，且處在電流感測模式中以讀取多級單元代碼陣列504或單級單元代碼陣列506?？膳渲酶袦y放大器532例如可以是示出于圖11中的感測放大器1100。如下所述，可配置感測放大器532可提供用于讀取多級或單級存儲單元的不同偏置電流，以提供單級存儲單元的更快讀取。而且，可配置感測放大器532可提供對于例如被讀取的快碼或慢碼的數(shù)據類型而不同的偏置電流。例如，當讀取快碼對于慢碼的更低偏置電流時，可以提供較高的偏置電流，結果存儲單元的讀取較快。陣列502、504和 506可如上所述以段排列。圖6是說明包括單級和多級存儲單元和單獨感測的存儲器陣列600的方塊圖。存儲器陣列600包括多級單元數(shù)據陣列602、多級單元代碼陣列604、單級單元代碼陣列606、多個χ譯碼器612、614和616、多個y譯碼器622、624、626、多級單元數(shù)據感測放大器632、多級單元代碼感測放大器634和單級單元代碼感測放大器636。存儲器陣列 600與存儲器陣列500相似，但包括單獨的y譯碼器622、6M和634以及單獨的感測放大器 632、6；34和636。存儲器陣列600在由單獨的各個χ譯碼器612、614、616以及各個y譯碼器622、624、6沈控制的d單獨陣列602、604、606中存儲數(shù)據和代碼。代碼可以存儲為單級或多級的內容。單獨感測放大器632、634、636在由內容類型確定的感測模式中檢測單獨的數(shù)據和代碼陣列中選擇的存儲單元的內容。在另一個實施例中，存儲器陣列600可包括單級數(shù)據陣列(未示出)，或者部分數(shù)據陣冽602可包括單級存儲單元。陣列602、604、606可包括如上所述以段排列的存儲單元。圖7是說明包括標簽位的存儲器陣列700的方塊圖。存儲器陣列700包括陣列702、χ譯碼器712、y譯碼器722、感測放大器732、標簽位742和標簽位感測放大器744?？蓪⒋鎯ζ麝嚵?02分成用于存儲不同特征內容的區(qū)域。 該特征可以是例如數(shù)據和代碼的內容類型、或例如單級和多級的內容格式。分成的區(qū)域可以是不同的大小，例如頁或行。該扇區(qū)可以被確定以便僅將具有特定特征的內容存儲于相應的預定區(qū)域中，或可以由存儲控制器202動態(tài)地實現(xiàn)為部分存儲分配，或為存儲的內容。 標簽位陣列742存儲表示在相應部分的存儲器陣列702中存儲的內容特征的標簽位。以由標簽位所表示內容的特征為基礎來配置感測放大器732。
標簽位陣列742包括例如存儲單元的多個單元，其每一個存儲對于每個對應部分的陣列702的至少一位，例如行或頁，以表示部分陣列702中存儲的內容類型。在一個實施例中，標簽位表示存儲的內容是代碼還是數(shù)據。標簽位也表示存儲的內容是快碼還是慢碼。 在另一個實施例中，標簽位表示存儲的內容是單級還是多級。標簽位陣列742可包括對于每個對應部分的陣列702的多個位。例如，兩個標簽位可表示對應部分陣列702的內容的類型、格式或狀態(tài)，其中兩個標簽位中之一可表示存儲的內容的類型，例如代碼或數(shù)據，而另一個標簽位可表示存儲格式，例如單級或多級如NxMLC (11或&或31或虹，用Nx表示2n級存儲單元)。標簽位可表示通信接口的類型(例如SUB或ΑΤΑ)或IO接口的類型(例如CMOS或LVDS)。在一個實施例中，標簽位陣列742是與陣列702分開的存儲器。標簽位陣列742可以是易失的，例如鎖存器、SRAM或DRAM，或非易失性的存儲器，例如閃存、ROM或 EEPR0M。在一個實施例中，標簽位感測放大器744可以是感測放大器732的部分。當使用χ譯碼器712和y譯碼器722選擇一部分陣列702時，由標簽位感測放大器744從標簽位陣列742讀取對應于選擇的部分陣列702的標簽位。響應由標簽位表示的內容的類型，存儲控制器202 (見圖2)配置用于讀取從選擇的部分陣列702讀取的內容類型的感測放大器732。圖3-6和8-10的陣列存儲器可包括相應的標簽位陣列和標簽位感測放大器。對于存儲系統(tǒng)200，例如通過標簽位或備用位，對于每個扇區(qū)可存儲閃存扇區(qū)密鑰，且用作安全性密鑰以能夠實現(xiàn)存儲器扇區(qū)的存取。扇區(qū)包括例如8行存儲單元和8K個單元。由控制電路鑒別和批準扇區(qū)密鑰，例如由圖12中的CAM陣列實時控制(以下描述CAM 陣列和操作)。對于每個扇區(qū)，例如通過標簽位或備用位可以存儲閃存安全措施。安全措施通過密鑰鑒別和批準，例如通過CAM陣列，來確保存儲扇區(qū)的安全性。在一個具有高安全性措施的實施例中，在某種試圖侵入之后，例如通過擦除和/或將存儲數(shù)據重編程到不同扇區(qū)，該扇區(qū)進行自破壞序列。圖8是說明包括XRAM存儲器的存儲器陣列800的方塊圖。XRAM可以是SRAM、DRAM 或內容可尋址存儲器(CAM)。存儲器陣列800包括陣列802、內容可尋址存儲器(CAM)或SRAM 808、多個χ譯碼器812和818、多個y譯碼器822和828、多個感測放大器832和838、標簽位陣列和標簽位感測放大器844。陣列802可存儲代碼或數(shù)據或二者。陣列802可包括單級存儲單元或多級存儲單元或二者。標簽位陣列842存儲表示對應部分陣列802是代碼還是數(shù)據、單級還是多級的標簽位。標簽位陣列842可以與標簽位陣列742 (圖7)相似。內容可尋址存儲器808可以存儲器件標識(ID)、安全ID、加密密鑰、數(shù)字證書、存儲地址擾亂格式、分類(將用戶類型分類并因此指派數(shù)據存取的不同規(guī)則，例如允許某些數(shù)據的某些ID數(shù)字，例如只有聲音、只有安全的數(shù)據、只有視頻、只有家庭、只有朋友、只有工作、只有成年人、只有孩子等)?？梢宰訰OM代碼或閃存，例如部分存儲器802永久地存儲這些數(shù)據，并在加電時或在初始化期間中調回以加載到存儲器808中。在使用存儲器指針來存取數(shù)據的應用中，可以使用內容可尋址存儲器808。在一個實施例中，內容可尋址存儲器 808的比較速度是IOOMHz。內容可尋址存儲器808存儲數(shù)據，該數(shù)據是通過接收至少部分與內容可尋址存儲CN 102543169 A
器808中存儲的數(shù)據相匹配的數(shù)據來存取的。內容可尋址存儲器808的一個例子是以下結合圖12描述的內容可尋址存儲器1200?？梢允褂么鎯ζ?08存儲臨時數(shù)據，用作SRAM數(shù)據緩沖器，用于存儲器數(shù)據操縱， 例如高速緩存讀取或高速緩存編程。在一個實施例中，存儲器數(shù)據可以從存儲器陣列802 中調回，并臨時地存儲于存儲器808中，例如用于糾錯。在用于數(shù)據緩沖的一個實施例中， 引入的數(shù)字數(shù)據以程序塊存儲于存儲器808中，并且接著將數(shù)據逐個程序塊地編程到存儲器802中。圖9是說明包括擴展陣列的存儲器陣列900的方塊圖。存儲器陣列900包括陣列902、內容可尋址存儲器908、擴展陣列909、多個χ譯碼器912,918和919、多個y譯碼器922,928和929以及多個感測放大器932,938和939。存儲器陣列900與存儲器陣列800 (圖8)相似，但包括擴展陣列909、x譯碼器919 和y譯碼器929以及感測放大器939。可使用擴展陣列919用于額外的數(shù)據開銷存儲，例如糾錯或存儲器管理(例如，被擦除或編程的選中存儲器塊的狀態(tài)、由選中塊使用的陣列數(shù)和編程周期、或在選中塊中的壞位的數(shù)量)。圖10是說明包括用于內容可尋址存儲器的擴展陣列的存儲器陣列1000的方塊圖。存儲器陣列1000包括陣列1002、內容可尋址存儲器1008、擴展陣列1007和1009、 多個χ譯碼器1012、1017、1018和1019、多個y譯碼器1022、1028、1029和1057、多個感測放大器1032、1038和1039、標簽位陣列1052以及標簽位感測放大器1058。存儲器陣列1000 與存儲器陣列900相似，但還包括用于內容可尋址存儲器1008的擴展陣列1007和用于擴展陣列1007的擴展χ譯碼器1017。在另一個實施例中，用于內容可尋址存儲器1007的擴展陣列還包括單獨的y譯碼器和單獨的感測放大器。標簽位感測放大器1058感測標簽位陣列1052的內容。圖11是說明可配置感測放大器1100的示意圖?？膳渲酶袦y放大器1100可用作以上描述在圖3-10中的可配置感測放大器和標簽位感測放大器?？膳渲酶袦y放大器1100感測存儲器陣列1102的內容。存儲器陣列1102可以是對于圖3-10以上描述的存儲器陣列中之一。為了清楚和簡化起見，只示出存儲器陣列1102 的一部分。存儲器陣列1102包括存儲單元1104、電阻1106和1108、電容1110以及開關 1112。電阻1106和1108示意性地示出并表示位線的電阻。電容1110是從存儲單元1104 到可配置感測放大器1100的位線上的寄生電容。開關1112由選擇位線的相應y驅動器控制，且將選擇的存儲單元1104切換至可配置感測放大器1100。感測模式配置電路1120形成第一級，而NMOS晶體管1122、電阻1125和11 以及電流源1127形成可配置感測放大器 1100的第二級。將第二級配置為源極跟隨器級。在另一實施例中，第二級是公用源級。例如使用第二級驅動存儲器陣列的全局位線?？膳渲酶袦y放大器1100包括感測模式配置電路1120、NLZ (原生)NMOS晶體管 1122、開關1124、多個電阻1125和1126、多個電流源1127和1128、電容1130以及比較器 1131。如以下更詳細地描述，感測模式配置電路1120設置感測模式用于讀取存儲單元1104的內容。將產生的檢測電壓施加到NLZ晶體管1122的柵極，其配置為源級跟隨器。當由開關1124、電阻1125和11 切換時，電流源1127提供用于NLZ晶體管1122的偏置電流。由電流偏置11 偏置比較器1131。比較器1131將從源極跟隨器晶體管1122檢測的電壓與參考電壓作比較。感測模式配置電路1120包括多個開關1134至1139和晶體管1140。NL晶體管 1140在電流模式感測期間切換為用作負載的功能，并在電壓模式感測期間用作電流源。在電流模式感測中，開關1134、1135和1136關閉，而開關1137、1138和1139打開。在電壓感測模式中，開關1137、1138和1139關閉，而開關1134、1135和1136打開。對于存儲于存儲單元中的數(shù)據類型，可以調節(jié)電流源1127和11 的偏置電流。例如，當感測數(shù)據時，偏置電流可能小，對于感測慢碼，該偏置電流可能是中間的，而對于感測快的代碼偏置電流可能大。通常讀取代碼是快的且可以選擇大的感測電流。圖12是說明內容可尋址存儲器1200的方塊圖。內容可尋址存儲器1200可以分別用作如圖8-10中的內容可尋址存儲器808、908 和1008。內容可尋址存儲器1200包括匹配線陣列1202、驅動器陣列1204、字線驅動器陣列 1206、感測放大器陣列1208、管線級1210、地址轉換陣列1212和輸出級1214。在一個實施例中，匹配線陣列1202包括二進制CAM單元的陣列(圖13)。在另一實施例中，匹配線陣列1202包括三進制CAM單元的陣列(圖14)。在一個實施例中，根據應用，匹配線陣列1202是64至IOM位寬和IOM行。以下結合圖13和14描述內容可尋址存儲器1202的操作。圖13是說明用于二進制CAM單元系統(tǒng)的匹配線陣列1202和管線級1210的方塊圖。匹配線陣列1202包括多個單元電路1302，和多個NMOS晶體管1306。單元電路 1302包括存儲單元1320和多個NMOS下拉晶體管1321至13M。在一個實施例中，存儲單元1320包括SRAM單元。在另一實施例中，存儲單元1320包括PSRAM (偽SRAM，例如，以隱藏刷新使用DRAM單元來模擬SRAM)。無論何時存在單個數(shù)據位失配，下拉晶體管1321至 1324就操作以將匹配線1327放電。位線1312和反相的位線1313耦合存儲單元1320的列，用于存儲單元1320的讀取和寫入。將存儲單元1320的輸出和反相的輸出耦合至NMOS 晶體管1321和1323各自的柵極。將COMPARE數(shù)據線1315和反相的COMPARE數(shù)據線1314 分別耦合至NMOS晶體管13 和1322的柵極，以使能晶體管。將NMOS晶體管1322和13 的源極耦合至NMOS晶體管1306的漏極，其耦合至地以響應施加到其柵極的時鐘信號。字線1336使能存儲單元1320。匹配線1327耦合至NMOS晶體管1321和1323的漏極以及耦合至管線級1210。在所有的比較數(shù)據有效和完成預充電事件之后，晶體管1306用作虛擬地下拉晶體管以將匹配線1327下拉到虛擬地。管線級1210包括PMOS晶體管1304和1305、反相器1307、緩沖器1308和鎖存器 1310。在匹配事件結束之后，管線級1210捕獲匹配線1327的狀態(tài)。鎖存器1310可以是邊沿觸發(fā)的觸發(fā)器或電平觸發(fā)的鎖存器。PMOS晶體管1304操作預充電晶體管以便響應時鐘信號來預充電匹配線1327。在預充電事件結束后，反相器1307和PMOS晶體管1305形成保持器電路，以保持或保存匹配線1327上的電荷。
驅動器陣列1204包括位線驅動器以驅動位線(1312、1313)，從而將數(shù)據寫入到單元1320。驅動器陣列1204也包括比較數(shù)據驅動器以驅動數(shù)據位用于比較。感測放大器陣列1208可包括感測放大器、鎖存器和緩沖器，用于讀取在匹配位陣列1202中存儲的數(shù)據。字線驅動器1206使能CAM存儲單元1302的行。驅動器陣列1204的位線驅動器驅動位線1312和反相的位線1313，以將數(shù)據寫入到存儲單元1302。驅動器陣列1204的比較數(shù)據驅動器驅動對應的比較數(shù)據線1315和反相的比較數(shù)據線1314，以分別使能晶體管 13 和1322，用于確定是否存在匹配。當出現(xiàn)匹配事件時，存儲單元1320使能相應的晶體管1321或1323，以保持匹配線1327為虛擬地、或上至如由預充電晶體管1304預充電的電源電壓。感測放大器1208其可以包括鎖存器和緩沖器，并讀取在SRAM陣列1302中存儲的數(shù)據。地址轉換陣列1212將從內容可尋址存儲器陣列1202中選擇的匹配線的物理位置轉換為存儲器的合適的指針地址?？梢园ㄦi存器和緩沖器的地址轉換感測放大器1214從地址轉換陣列1212讀取地址數(shù)據。圖14是說明用于三進制CAM單元系統(tǒng)的匹配線陣列1202和管線級1210的方塊圖。匹配線1202包括多個單元電路1402和多個匪OS晶體管1406。單元電路1402包括存儲單元1420和1430，以及多個下拉NMOS晶體管1421至1似6。存儲單元1420存儲要與輸入數(shù)據相比較的數(shù)據。存儲單元1430存儲掩蔽位以表示比較數(shù)據是否要被掩蔽，以便不用進行比較。在一個實施例中，存儲單元1420和1430是SRAM單元。無論何時在存儲的數(shù)據和比較數(shù)據之間存在失配，假若特定位沒有被掩蔽，晶體管1421至1似6就提供兩組串聯(lián)的三個下拉晶體管以下拉匹配線1427。位線1412和反相位線1413耦合存儲單元1420的列，用于在存儲單元1420中讀取和寫入。將存儲單元1420的輸出和反相輸出耦合至NMOS 晶體管1421和1423的各個柵極。將比較數(shù)據線1415和反相的比較數(shù)據線1414分別耦合至NMOS晶體管1425和1426，以使能晶體管。匹配線1416和反相的匹配線1417耦合存儲單元1430的列，用于存儲該掩蔽位的存儲單元1430的讀取和寫入。將存儲單元1430的輸出和反相輸入分別耦合至NMOS晶體管1422和14 的柵極，以使能晶體管。將NMOS晶體管1425和14 的源極耦合至NMOS晶體管1406的漏極，其耦合至地以響應施加到其柵極的時鐘信號。字線1436使能存儲單元1420和1430。將匹配線1427耦合至NMOS晶體管 1421和1423的漏極并耦合至管線級1210。在所有的比較數(shù)據有效和完成了預充電事件之后，晶體管1406用作虛擬下拉地晶體管，以下拉匹配線1417用于虛接地。管線級1210包括PMOS晶體管1404和1405、反相器1407、緩沖器1408和鎖相器 1410。在匹配事件結束后，管線級1410捕獲匹配的線1417的狀態(tài)。鎖存器1410可以是邊沿觸發(fā)的觸發(fā)器或電平觸發(fā)的鎖存器。PMOS晶體管1404操作預充電晶體管，以預充電匹配線1417而響應時鐘信號。在預充電事件結束之后，反相器1407和PMOS晶體管1405形成保持器電路，以保持或保存匹配線1417上的電荷?，F(xiàn)在描述內容可尋址存儲器1200的操作。首先，通過串行載入到驅動器陣列1204 的位線驅動器中，例如從只讀存儲器(ROM)或閃存芯片中將數(shù)據裝載到CAM存儲單元1302 中。位線驅動器接著沿著位線1312和1313將數(shù)據驅動到由字線1336選擇的所選擇行中。重復數(shù)據裝載序列以填充匹配線陣列1202。感測放大器陣列1208感測和鎖存來自CAM存儲單元1302的數(shù)據，例如以識別或測試CAM單元數(shù)據。接著如下所述，將引入N位例如64位的輸入數(shù)據流與在匹配線陣列1202中存儲的數(shù)據作比較。N位的輸入數(shù)據流首先裝載到驅動陣列1204的比較數(shù)據陣列1204中。比較數(shù)據驅動器接著將該數(shù)據驅動到比較數(shù)據線1313和1314上。接著使數(shù)據比較使能(例如，時鐘(CK)從低到高的轉換，時鐘(CK)低以便預充電所有的匹配線1327)。在同一周期對整個陣列進行的比較結果出現(xiàn)在匹配線1327處，并由感測放大器陣列1208的匹配線感測和緩沖電路來感測。接著將結果鎖存到在1210的管線級中，接著將其施加到地址轉換陣列1212。鎖存的輸出例如是指針、微代碼或控制線。對于圖14的三進制內容可尋址存儲器，除了在掩蔽存儲單元1430中存儲的掩蔽數(shù)據之外，操作是相似的。作為部分的裝載操作，驅動器陣列1204的掩蔽線驅動器將數(shù)據裝載到掩蔽位存儲單元1430中。掩蔽數(shù)據使能或禁止對于選擇的CAM存儲單元1420的數(shù)據比較。存儲單元1320、1420和1430可以是易失性存儲器。在一個實施例中，存儲單元 1320、1420和1430可以是偽SRAM (PSRAM)存儲單元，其中該偽SRAM使用DRAM單元用于 SRAM功能以降低管芯尺寸。在另一實施例中，通過調制存儲于電容中電壓的幅度，例如調制傳送門(pass mate)上的電壓電平(例如，字線上的電壓)到電容以在電容上存儲不同的電壓電平，例如用于2位PSRAM多級單元的0. 2V、0. 4V、0. 8V，PSRAM單元可使用多級存儲單元。在該情況下，附加的控制和譯碼電路(未示出)提取和操作多級PSRAM單元的數(shù)字位，或附加的模擬多級電路直接操作該存儲的模擬電平。再次參考圖2，存儲子系統(tǒng)204可被存取在存儲子系統(tǒng)204之中的并行的、并發(fā)的或管線的操作。第一存儲子系統(tǒng)204的一部分可以被存取用于例如編程、擦除、讀取或驗證的操作，而同時使能另一存儲子系統(tǒng)204以同時存取用于另一操作，例如編程、擦除、讀取或驗證。在存儲單元的內容必須被發(fā)送的操作期間，以合適的感測模式設置存儲子系統(tǒng) 204。作為說明性的例子，第一存儲子系統(tǒng)204可存儲代碼，而第二存儲子系統(tǒng)204也存儲代碼。當?shù)谝淮鎯ψ酉到y(tǒng)204被編程、擦除或讀取時，第二存儲子系統(tǒng)204也可以被編程、 擦除或讀取。在另一個說明性的例子中，第一存儲子系統(tǒng)204可存儲代碼，而第二存儲子系統(tǒng) 204存儲數(shù)據。當從第一存儲子系統(tǒng)204中編程、擦除或讀取代碼時，可以從第二存儲子系統(tǒng)204中編程、擦除或讀取數(shù)據。在另一個說明性的例子中，數(shù)據可以存儲在第一和第二存儲子系統(tǒng)204中。當從第一存儲子系統(tǒng)204中編程、擦除或讀取數(shù)據時，可以從第二存儲子系統(tǒng)204編程、擦除或讀取數(shù)據。在另一個說明性的例子中，第一存儲子系統(tǒng)204包括SRAM或者內容可尋址存儲器，而第二存儲子系統(tǒng)204存儲數(shù)據或代碼。當在第一存儲子系統(tǒng)中寫入或讀取SRAM或內容可尋址存儲器時，數(shù)據或代碼可以從第二存儲子系統(tǒng)204中編程、擦除或讀取。在用于并發(fā)存儲器操作的一個實施例中，各個存儲子系統(tǒng)204包括與用于所需操作的譯碼、感測、寫入和鎖存有關的合適的控制電路。
在一個實施例中，在不同的感測模式中可以驗證和讀取存儲單元。例如，通過將存儲單元設置在電壓模式中可以驗證存儲單元，而可以在電流讀取模式中進行存儲單元的讀取。這里描述的存儲子系統(tǒng)和存儲器陣列可以是多芯片或單片的。在前述的描述中，描述了各種方法和裝置以及具體的實施例。然而，對于熟悉本技術領域的人應顯而易見的是，在不脫離由后附權利要求的邊界和限制所定義的本發(fā)明的精神和范圍的條件下，可以進行各種選擇、修飾和改變。
權利要求
1.一種存儲系統(tǒng)，包括 多個存儲單元；和多個標簽位單元。
2.如權利要求1的數(shù)據存儲系統(tǒng)，其中存儲單元為單級或多級。
3.如權利要求2的數(shù)據存儲系統(tǒng)，其中存儲單元是非易失性的。
4.如權利要求2的數(shù)據存儲系統(tǒng)，其中存儲單元是易失性的。
5.如權利要求1的數(shù)據存儲系統(tǒng)，其中標簽位為單級或多級。
6.如權利要求5的數(shù)據存儲系統(tǒng)，其中標簽位為非易失性的或易失性的。
7.一種數(shù)據存儲系統(tǒng)，包括包括多個存儲器陣列的存儲器，每個存儲器陣列包括多個存儲單元用于在其中存儲內容，所述存儲器陣列中的第一個，執(zhí)行第一存儲器操作，且所述存儲器陣列中的第二個，同時執(zhí)行第二存儲器操作，所述第一和第二存儲器陣列分別存儲第一和第二類型的內容。
8.如權利要求7的數(shù)據存儲系統(tǒng)，其中該存儲器是單片的。
9.如權利要求7的數(shù)據存儲系統(tǒng)，其中第一存儲器操作為編程，所述存儲器陣列中的第一個存儲數(shù)據，第二存儲器操作為擦除而存儲器陣列中的第二個存儲代碼。
10.如權利要求7的數(shù)據存儲系統(tǒng)，其中第一存儲器操作為編程，所述存儲器陣列中的第一個存儲數(shù)據，第二存儲器操作為編程而存儲器陣列中的第二個存儲代碼。
11.一種可配置感測放大器，包括比較器，具有耦合至柵極參考電壓端的第一輸入，具有耦合至檢測的電壓端的第二輸入，并具有輸出，用于產生表示在施加到第一和第二端的電壓之間的比較的輸出信號；以及可配置檢測電路，耦合至檢測電壓端以提供表示在選擇的存儲單元中的內容的電壓， 所述電壓在電壓感測模式或電流感測模式中實現(xiàn)。
12.如權利要求11的可配置感測放大器，其中該感測模式配置電路將可調節(jié)的偏置提供給依賴于感測模式的電壓端。
13.如權利要求11的可配置感測放大器，還包括第二緩沖/增益級。
14.如權利要求13的可配置感測放大器，其中第二緩沖/增益級包括可調節(jié)的偏置。
15.如權利要求14的可配置感測放大器，其中比較器包括可調節(jié)的偏置。
16.如權利要求11的可配置感測放大器，還包括其為源極跟隨器的第二緩沖/增益級。
17.如權利要求11的可配置感測放大器，還包括比較器級。
全文摘要
公開了統(tǒng)一的多級單元存儲器。一種統(tǒng)一的存儲器可包括多種類型的內容，例如數(shù)據或快碼或慢碼。該數(shù)據或代碼可以存儲于單獨的陣列中或公用陣列中。在陣列中，標簽位可表示內容的類型，例如數(shù)據或快碼或慢碼或單級或多級內容。標簽位可表示通信接口或IO驅動器類型。感測放大器可基于所讀取數(shù)據的類型進行配置。使用閃存安全性措施來保護受保護的存儲區(qū)。使用閃存安全性密鑰來鑒別和批準特定的存儲區(qū)。在統(tǒng)一的存儲器中包括XCAM(例如，CAM)陣列。包括統(tǒng)一的存儲器并行性。
文檔編號G11C16/26GK102543169SQ20121002832
公開日2012年7月4日 申請日期2004年9月9日 優(yōu)先權日2003年9月9日
發(fā)明者H.Q.阮, H.V.特蘭, I.諾吉馬, L.B.霍爾恩, V.薩林 申請人:硅存儲技術公司