專(zhuān)利名稱(chēng)：管道鎖存器控制電路和使用它的半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，更具體而言，涉及ー種半導(dǎo)體集成電路的管道鎖存器(pipe latch)控制電路。
背景技術(shù)：
通常，同步存儲(chǔ)器具有管道鎖存器以便輸入/輸出連續(xù)數(shù)據(jù)。管道鎖存器是ー種儲(chǔ)存從存儲(chǔ)器単元提供的數(shù)據(jù)并隨后與時(shí)鐘同步地順序輸出所儲(chǔ)存的數(shù)據(jù)的電路。如果管道鎖存器的數(shù)目増加，則輸出數(shù)據(jù)時(shí)所需的等待時(shí)間通常加長(zhǎng)，因此可以穩(wěn)定輸出數(shù)據(jù)。但是，管道鎖存器所占用的面積增加，且輸出數(shù)據(jù)時(shí)所需的等待時(shí)間增加。因此，不適合高速操作存儲(chǔ)器。相反，如果管道鎖存器的數(shù)目減少，則輸出數(shù)據(jù)時(shí)所需的等待時(shí)間縮短，但是無(wú)法確保在輸出數(shù)據(jù)時(shí)所需的定時(shí)余量。因此，不能確保存儲(chǔ)器操作的可靠性。圖1是從一般的管道鎖存器輸出的數(shù)據(jù)的時(shí)序圖。如圖1所示，在預(yù)定時(shí)間tA之后，通過(guò)第一讀取命令RDl將數(shù)據(jù)儲(chǔ)存在第一管道鎖存器PIPEO中。預(yù)定時(shí)間tA是從在半導(dǎo)體存儲(chǔ)器單元中檢測(cè)到數(shù)據(jù)并隨后將數(shù)據(jù)儲(chǔ)存在管道鎖存器中的時(shí)間。由于儲(chǔ)存在第一管道鎖存器PIPEO中的數(shù)據(jù)并未被輸出，因此在從施加第二讀取命令RD2起經(jīng)過(guò)預(yù)定時(shí)間tA之后，通過(guò)第二讀取命令RD2將數(shù)據(jù)儲(chǔ)存在第二管道鎖存器PIPEl中。由于儲(chǔ)存在第一管道鎖存器PIPEO和第二管道鎖存器PIPEl中的數(shù)據(jù)并未被輸出，因此在從施加第三讀取命令RD3起經(jīng)過(guò)預(yù)定時(shí)間tA之后，通過(guò)第三讀取命令RD3將數(shù)據(jù)儲(chǔ)存在第三管道鎖存器PIPE2中。儲(chǔ)存在第一管道鎖存器PIPEO中的數(shù)據(jù)DQ在第一 CAS潛伏時(shí)間CLl之后被輸出。在此，CAS潛伏時(shí)間利用外部時(shí)鐘信號(hào)的ー個(gè)周期作為單位時(shí)間，且具有從施加讀取命令的時(shí)刻起到輸出數(shù)據(jù)的時(shí)刻為止的時(shí)間信息。儲(chǔ)存在第一管道鎖存器PIPEO中的數(shù)據(jù)的輸出在第一 CAS潛伏時(shí)間CLl之后開(kāi)始，且數(shù)據(jù)的輸出直到施加第四讀取命令RD4之后經(jīng)過(guò)預(yù)定時(shí)間tA才完成。因此，無(wú)法確保存儲(chǔ)器操作的可靠性。

發(fā)明內(nèi)容
在本發(fā)明的一個(gè)實(shí)施例中，ー種管道鎖存器控制電路包括讀取命令控制單元，所述讀取命令控制單元被配置為接收第一信號(hào)并響應(yīng)于控制信號(hào)而產(chǎn)生讀取信號(hào)。在所述管道鎖存器控制電路中，所述讀取命令控制單元響應(yīng)于所述控制信號(hào)來(lái)選擇所述第一信號(hào)、或選擇通過(guò)根據(jù)內(nèi)部時(shí)鐘將所述第一信號(hào)延遲所得的第二信號(hào)，并產(chǎn)生選中的所述第一信號(hào)或所述第二信號(hào)作為讀取信號(hào)。在本發(fā)明的另ー個(gè)實(shí)施例中，一種半導(dǎo)體集成電路包括:讀取命令控制單元，所述讀取命令控制單元被配置為接收第一信號(hào)并響應(yīng)于控制信號(hào)而產(chǎn)生讀取信號(hào)；管道控制信號(hào)發(fā)生單元，所述管道控制信號(hào)發(fā)生單元被配置為響應(yīng)于所述讀取信號(hào)而產(chǎn)生管道輸入信號(hào)；管道輸入控制単元，所述管道輸入控制単元被配置為響應(yīng)于所述管道輸入信號(hào)而產(chǎn)生管道控制信號(hào)；管道鎖存器単元，所述管道鎖存器単元被配置為響應(yīng)于所述管道控制信號(hào)而儲(chǔ)存數(shù)據(jù)；以及數(shù)據(jù)輸出単元，所述數(shù)據(jù)輸出單元被配置為響應(yīng)于輸出時(shí)鐘而輸出所述數(shù)據(jù)。在所述半導(dǎo)體集成電路中，所述讀取命令控制單元響應(yīng)于所述控制信號(hào)而選擇所述第一信號(hào)、或選擇通過(guò)根據(jù)內(nèi)部時(shí)鐘將所述第一信號(hào)延遲所得的第二信號(hào)，并產(chǎn)生選中的所述第一信號(hào)或所述第二信號(hào)作為所述讀取信號(hào)。


結(jié)合附圖來(lái)說(shuō)明本發(fā)明的特征、方面以及實(shí)施例，其中:圖1是從一般的管道鎖存器輸出的數(shù)據(jù)的時(shí)序圖；圖2說(shuō)明根據(jù)ー個(gè)實(shí)施例的管道鎖存器控制電路和使用所述管道鎖存器控制電路的半導(dǎo)體集成電路；圖3是根據(jù)一個(gè)實(shí)施例的讀取信號(hào)和管道控制信號(hào)的時(shí)序圖；圖4說(shuō)明根據(jù)ー個(gè)實(shí)施例的讀取命令控制單元；圖5說(shuō)明讀取命令控制單元的另ー個(gè)實(shí)施例；圖6是根據(jù)一個(gè)實(shí)施例的讀取信號(hào)的時(shí)序圖；圖7是根據(jù)一個(gè)實(shí)施例的半導(dǎo)體集成電路的管道控制信號(hào)的時(shí)序圖；圖8是根據(jù)一個(gè)實(shí)施例的管道鎖存器控制電路和使用所述管道鎖存器控制電路的半導(dǎo)體集成電路的時(shí)序圖；圖9說(shuō)明管道鎖存器単元的另ー個(gè)實(shí)施例；以及圖10是根據(jù)另ー個(gè)實(shí)施例的管道鎖存器控制電路和使用所述管道鎖存器控制電路的半導(dǎo)體集成電路的時(shí)序圖。
具體實(shí)施例方式以下將參考附圖通過(guò)示例性實(shí)施例來(lái)說(shuō)明根據(jù)本發(fā)明實(shí)施例的管道鎖存器控制電路和使用所述管道鎖存器控制電路的半導(dǎo)體集成電路。圖2說(shuō)明根據(jù)ー個(gè)實(shí)施例的管道鎖存器控制電路和使用所述管道鎖存器控制電路的半導(dǎo)體集成電路。參見(jiàn)圖2，管道鎖存器控制電路和使用所述管道鎖存器控制電路的半導(dǎo)體集成電路包括讀取命令控制單元100、管道控制信號(hào)發(fā)生單元200、管道輸入控制単元300、管道鎖存器單元400和數(shù)據(jù)輸出單元500。讀取命令控制單元100響應(yīng)于內(nèi)部時(shí)鐘CLK、控制信號(hào)Ctrl和第一信號(hào)Read_com而產(chǎn)生讀取信號(hào)Read。施加至讀取命令控制單元100的控制信號(hào)Ctrl是由模式寄存器設(shè)置(MRS，Moderegister set)激活的信號(hào)或測(cè)試模式信號(hào)。
參見(jiàn)圖3,第一信號(hào)Read_com與時(shí)鐘ex_clk同步地而以姆四個(gè)時(shí)鐘ex_clk的周期(4女tCK)產(chǎn)生讀取命令RD。在此實(shí)施例中，示范出第一信號(hào)Read_com每四個(gè)周期(4 * tCK)地產(chǎn)生讀取命令RD。另外，示范出讀取信號(hào)Read的脈沖寬度為ー個(gè)周期(I女tCK)。讀取命令控制單元100選擇第一信號(hào)Read_com作為讀取信號(hào)Read。另ー方面,讀取命令控制單元100可以將通過(guò)響應(yīng)于內(nèi)部時(shí)鐘CLK將第一信號(hào)Read_com延遲所得的信號(hào)選擇作為讀取信號(hào)Read。在此情況下，讀取命令控制單元100響應(yīng)于控制信號(hào)Ctrl而輸出讀取信號(hào)Read。圖3是根據(jù)一個(gè)實(shí)施例的讀取信號(hào)和管道控制信號(hào)的時(shí)序圖。參見(jiàn)圖3,管道控制信號(hào)發(fā)生單兀200響應(yīng)于讀取信號(hào)Read而產(chǎn)生管道輸入信號(hào)PINB。在此實(shí)施例中，示出了管道輸入信號(hào)PINB是讀取信號(hào)Read的反相信號(hào)。管道輸入控制単元300響應(yīng)于管道輸入信號(hào)PINB而產(chǎn)生管道控制信號(hào)PINB〈0:2>。多個(gè)管道控制信號(hào)PINB〈0: 2>是指響應(yīng)于管道輸入信號(hào)PINB而以每預(yù)定個(gè)時(shí)鐘地被順序激活的信號(hào)。當(dāng)管道輸入信號(hào)PINB輸入至管道輸入控制單元300時(shí)，管道輸入控制單元300根據(jù)輸入信號(hào)的邏輯電平轉(zhuǎn)變而以每預(yù)定個(gè)時(shí)鐘地產(chǎn)生管道控制信號(hào)PINB〈0:2>。管道鎖存器単元400響應(yīng)于管道控制信號(hào)PINB〈0:2>而順序地儲(chǔ)存輸入數(shù)據(jù)DATA_int0管道鎖存器単元400包括第一管道鎖存器至第三管道鎖存器。第一管道鎖存器響應(yīng)于第一管道控制信號(hào)PINB〈0>而儲(chǔ)存輸入數(shù)據(jù)DATAjnt。第二管道鎖存器響應(yīng)于第二管道控制信號(hào)PINB〈1>而儲(chǔ)存輸入數(shù)據(jù)DATA_int。第三管道鎖存器響應(yīng)于第三管道控制信號(hào)PINB<2>而儲(chǔ)存輸入數(shù)據(jù)DATAjnt。數(shù)據(jù)輸出單元500響應(yīng)于輸出時(shí)鐘CLK_do而輸出儲(chǔ)存在管道鎖存器單元400的第一管道鎖存器至第三管道鎖存器中的輸入數(shù)據(jù)DATA_int。圖4說(shuō)明根據(jù)ー個(gè)實(shí)施例的讀取命令控制單元100。參見(jiàn)圖4，讀取命令控制單元100包括移位器110和選擇單元120。讀取命令控制單元100響應(yīng)于內(nèi)部時(shí)鐘CLK、控制信號(hào)Ctrl和第一信號(hào)Read_com而產(chǎn)生讀取信號(hào)Read。移位器110通過(guò)響應(yīng)于內(nèi)部時(shí)鐘CLK將第一信號(hào)Read_com延遲來(lái)產(chǎn)生第二信號(hào)Read—dl。移位器110可以被配置成觸發(fā)器，并且通過(guò)響應(yīng)于內(nèi)部時(shí)鐘CLK將第一信號(hào)ReacLcom延遲來(lái)產(chǎn)生第二信號(hào)Read_dl。選擇單元120響應(yīng)于控制信號(hào)Ctrl而選擇第一信號(hào)Read_Com或第二信號(hào)Read_dl作為讀取信號(hào)Read。更具體而言，控制信號(hào)Ctrl根據(jù)管道鎖存器的數(shù)目來(lái)確定第二信號(hào)ReacLdl的延遲量?？刂菩盘?hào)ctrl選擇第一信號(hào)Read_com或第二信號(hào)Read_dl作為讀取信號(hào)Read。圖5說(shuō)明讀取命令控制單元100的另ー個(gè)實(shí)施例。參見(jiàn)圖5，讀取命令控制單元100包括移位器111和選擇單元120。
讀取命令控制單元100響應(yīng)于控制信號(hào)Ctrl和第一信號(hào)Read_com而產(chǎn)生管道輸入信號(hào)PINB。
移位器111通過(guò)將第一信號(hào)Read_com延遲而產(chǎn)生第二信號(hào)Read_dl。
移位器111可以被配置成延遲元件，并通過(guò)將第一信號(hào)ReacLcom延遲而產(chǎn)生第二信號(hào) Read_dl。
選擇單元120響應(yīng)于控制信號(hào)Ctrl而產(chǎn)生第一信號(hào)Read_Com或第二信號(hào)Read_dl作為讀取信號(hào)Read。
控制信號(hào)ctrl確定第二信號(hào)Read_dl的延遲量,并選擇第一信號(hào)Read_com或第二信號(hào)ReacLdl作為讀取信號(hào)Read。
圖6是根據(jù)一個(gè)實(shí)施例的讀取信號(hào)Read的時(shí)序圖。
將說(shuō)明讀取命令控制單元100選擇第一信號(hào)Read_com或第二信號(hào)Read_dl作為讀取信號(hào)Read時(shí)的時(shí)序圖。當(dāng)讀取命令控制單元100選擇第二信號(hào)ReacLdl作為讀取信號(hào)Read時(shí)，第二信號(hào)Read_dl被輸出為通過(guò)將第一信號(hào)Read_com延遲一個(gè)時(shí)鐘所得的信號(hào)。在一個(gè)實(shí)施例中，示范出第二信號(hào)Read_dl的讀取命令RD比第一信號(hào)Read_Com的讀取命令RD延遲一個(gè)時(shí)鐘。在另一個(gè)實(shí)施例中，示范出第二信號(hào)Read_dl比第二信號(hào)Read_com延遲一個(gè)或更多個(gè)時(shí)鐘。
圖7是根據(jù)一個(gè)實(shí)施例的半導(dǎo)體集成電路的管道控制信號(hào)的時(shí)序圖。
管道輸入控制單元300接收管道輸入信號(hào)PINB，以便在信號(hào)的邏輯電平轉(zhuǎn)變時(shí)順序地激活N個(gè)管道控制信號(hào)。在本發(fā)明中，示范出激活三個(gè)管道控制信號(hào)ΡΙΝΒ〈0: 2>。
當(dāng)管道輸入信號(hào)PINB的邏輯電平在一個(gè)周期中轉(zhuǎn)變成低電平時(shí)，第一管道控制信號(hào)ΡΙΝΒ〈0>被激活。隨后，當(dāng)管道輸入信號(hào)PINB的邏輯電平在下一個(gè)周期中轉(zhuǎn)變成低電平時(shí)，第二管道控制信號(hào)PINB〈1>被激活。隨后，當(dāng)管道輸入信號(hào)PINB的邏輯電平在下一個(gè)周期中轉(zhuǎn)變成低電平時(shí)，第三管道控制信號(hào)PINB〈2>被激活。
雖然在本發(fā)明中說(shuō)明了當(dāng)管道輸入信號(hào)PINB的邏輯電平轉(zhuǎn)變成低電平時(shí)管道控制信號(hào)PINB〈0:2>被激活。但是，管道控制信號(hào)PINB〈0:2>也可以在管道輸入信號(hào)PINB的邏輯電平轉(zhuǎn)變成高電平時(shí)被激活。
圖8是根據(jù)一個(gè)實(shí)施例的管道鎖存器控制電路和使用所述管道鎖存器控制電路的半導(dǎo)體集成電路的時(shí)序圖。
參見(jiàn)圖8,第一信號(hào)Read_com或第二信號(hào)Read_dl以每預(yù)定個(gè)時(shí)鐘周期(m * tCK)地施加讀取命令。
在此實(shí)施例中，示范出以每四個(gè)周期(4 * tCK)地施加讀取命令。
在此實(shí)施例中，每當(dāng)CAS潛伏時(shí)間CL為10時(shí)輸出數(shù)據(jù)。
管道鎖存器單元400的第一管道鎖存器至第三管道鎖存器每個(gè)都具有12個(gè)周期(12 * tCK)的數(shù)據(jù)儲(chǔ)存時(shí)間。由于每四個(gè)周期(4 * tCK)地施加讀取命令且管道鎖存器單元400包括三個(gè)管道鎖存器，因此管道鎖存器單元400的第一管道鎖存器至第三管道鎖存器每個(gè)都具有12個(gè)周期(12 * tCK)的數(shù)據(jù)儲(chǔ)存時(shí)間。
當(dāng)?shù)诙盘?hào)Read_dl被選擇作為管道輸入信號(hào)PINB時(shí)，第二信號(hào)Read_dl比第一信號(hào)Read_com延遲了一個(gè)周期(I * tCK)。
輸入至讀取命令控制單兀100的控制信號(hào)ctrl基于第一信號(hào)Read_com輸入的時(shí)間來(lái)控制CAS潛伏時(shí)間CL。
如果讀取命令控制單元100選擇第二信號(hào)Read_dl，則每當(dāng)CAS潛伏時(shí)間為9時(shí)就在內(nèi)部輸出數(shù)據(jù)。
因此，雖然讀取命令控制單元100在內(nèi)部選擇第二信號(hào)ReacLdl，且因此在第二讀取信號(hào)Read_dl比第一讀取信號(hào)Read_com延遲了一個(gè)周期的狀態(tài)下施加讀取命令,但是輸入數(shù)據(jù)DATA_int從第一 CAS潛伏時(shí)間CLl起順序地輸出。
更具體而言，當(dāng)讀取命令控制單元100選擇第二信號(hào)Read_dl時(shí)，如果第二信號(hào)ReacLdl的第一讀取命令RDl輸入，則在經(jīng)過(guò)預(yù)定時(shí)間tA之后輸入數(shù)據(jù)DATAjnt被儲(chǔ)存在第一管道鎖存器PIPEO中。如果第二信號(hào)Read_dl的第二讀取命令RD2輸入，則經(jīng)過(guò)預(yù)定時(shí)間tA之后輸入數(shù)據(jù)DATAjnt被儲(chǔ)存在第二管道鎖存器PIPEl中。如果第二信號(hào)Read_dl的第三讀取命令RD3輸入，則經(jīng)過(guò)段預(yù)定時(shí)間tA之后輸入數(shù)據(jù)DATAjnt被儲(chǔ)存在第三管道鎖存器PIPE3中。
儲(chǔ)存在第一管道鎖存器PIPEO中的輸入數(shù)據(jù)DATAjnt的輸出在第一 CAS潛伏時(shí)間CLl之后開(kāi)始，然后在輸出儲(chǔ)存在第二管道鎖存器PIPEl中的輸入數(shù)據(jù)DATAjnt的第二CAS潛伏時(shí)間CL2處完成。
當(dāng)完成儲(chǔ)存在第一管道鎖存器PIPEO中的輸入數(shù)據(jù)DATAjnt的輸出時(shí)，當(dāng)?shù)谒淖x取命令RD4輸入之后經(jīng)過(guò)預(yù)定時(shí)間tA時(shí)，輸入數(shù)據(jù)DATAjnt再次被儲(chǔ)存在第一管道鎖存器PIPEO中。
圖9說(shuō)明管道鎖存器單元400的另一個(gè)實(shí)施例。
在圖9中，管道鎖存器單元400包括第一管道鎖存器PIPEO和第二管道鎖存器PIPEl。
第一管道鎖存器PIPEO響應(yīng)于第一管道控制信號(hào)ΡΙΝΒ〈0>而儲(chǔ)存輸入數(shù)據(jù)DATA_int0第二管道鎖存器PIPEl響應(yīng)于第二管道控制信號(hào)PINB〈1>而儲(chǔ)存輸入數(shù)據(jù)DATA_int。
圖10是根據(jù)另一個(gè)實(shí)施例的管道鎖存器控制電路和使用所述管道鎖存器控制電路的半導(dǎo)體集成電路的時(shí)序圖。
在此實(shí)施例中，示范出每四個(gè)周期(4 * tCK)地施加讀取命令。
在此實(shí)施例中，每當(dāng)CAS潛伏時(shí)間CL為10時(shí)輸出數(shù)據(jù)。
管道鎖存器單元400的第一管道鎖存器和第二管道鎖存器每個(gè)都具有8個(gè)周期(8* tCK)的數(shù)據(jù)儲(chǔ)存時(shí)間。由于每四個(gè)周期(4 * tCK)地施加讀取命令且管道鎖存器單元400包括兩個(gè)管道鎖存器，因此管道鎖存器單元400的第一管道鎖存器和第二管道鎖存器每個(gè)都具有8個(gè)周期(8 * tCK)的數(shù)據(jù)儲(chǔ)存時(shí)間。
當(dāng)?shù)诙盘?hào)Read_dl被選擇作為管道輸入信號(hào)PINB時(shí)，第二信號(hào)Read_dl比第一信號(hào)Read_com延遲三個(gè)周期(3 * tCK)。
輸入至讀取命令控制單兀100的控制信號(hào)ctrl基于第一信號(hào)Read_com輸入的時(shí)間來(lái)控制CAS潛伏時(shí)間CL。
如果讀取命令控制單元100選擇第二信號(hào)ReacLdl，則每當(dāng)CAS潛伏時(shí)間為7時(shí)在內(nèi)部輸出數(shù)據(jù)。
因此，雖然讀取命令控制單元100在內(nèi)部選擇第二信號(hào)ReacLdl且因此在第二讀取信號(hào)ReacLdl比第一讀取信號(hào)Read_Com延遲三個(gè)周期的狀態(tài)下施加讀取命令，但輸入數(shù)據(jù)DATA_int從第一 CAS潛伏時(shí)間CLl起順序地輸出。
更具體而言，當(dāng)假設(shè)讀取命令控制單元100選擇第二信號(hào)ReacLdl時(shí)，如果第二信號(hào)ReacLdl的第一讀取命令RDl輸入，則在經(jīng)過(guò)預(yù)定時(shí)間tA之后輸入數(shù)據(jù)DATAjnt被儲(chǔ)存在第一管道鎖存器PIPEO中。如果第二信號(hào)Read_dl的第二讀取命令RD2輸入，則經(jīng)過(guò)預(yù)定時(shí)間tA之后輸入數(shù)據(jù)DATAjnt被儲(chǔ)存在第二管道鎖存器PIPEl中。
儲(chǔ)存在第一管道鎖存器PIPEO中的輸入數(shù)據(jù)DATAjnt的輸出在第一 CAS潛伏時(shí)間CLl之后開(kāi)始，然后直到輸出儲(chǔ)存在第二管道鎖存器PIPEl中的輸入數(shù)據(jù)DATAjnt的第二 CAS潛伏時(shí)間CL2時(shí)才完成。
如果完成儲(chǔ)存在第一管道鎖存器PIPEO中的輸入數(shù)據(jù)DATAjnt的輸出，則當(dāng)?shù)谌x取命令RD3輸入之后經(jīng)過(guò)預(yù)定時(shí)間tA時(shí)，輸入數(shù)據(jù)DATAjnt再次被儲(chǔ)存在第一管道鎖存器PIPEO中。
雖然以上已經(jīng)描述了某些實(shí)施例，但本領(lǐng)域的技術(shù)人員會(huì)理解這些描述的實(shí)施例僅是示例性的。因此，本文所述的電路不應(yīng)當(dāng)限于描述的實(shí)施例。確切地說(shuō)，本文所述的電路應(yīng)當(dāng)僅根據(jù)所附權(quán)利要求書(shū)并結(jié)合以上說(shuō)明書(shū)和附圖來(lái)限定。
權(quán)利要求
1.ー種管道鎖存器控制電路，包括讀取命令控制單元，所述讀取命令控制單元被配置為接收第一信號(hào)并響應(yīng)于控制信號(hào)產(chǎn)生讀取信號(hào)， 其中，所述讀取命令控制單元響應(yīng)于所述控制信號(hào)來(lái)選擇所述第一信號(hào)、或選擇通過(guò)根據(jù)內(nèi)部時(shí)鐘將所述第一信號(hào)延遲所得的第二信號(hào)，并產(chǎn)生選中的所述第一信號(hào)或所述第ニ信號(hào)作為所述讀取信號(hào)。
2.如權(quán)利要求1所述的管道鎖存器控制電路，其中，所述讀取命令控制單元包括: 移位器，所述移位器被配置為通過(guò)響應(yīng)于所述內(nèi)部時(shí)鐘將所述第一信號(hào)延遲來(lái)產(chǎn)生所述第二信號(hào)；以及 選擇單元，所述選擇単元被配置為響應(yīng)于所述控制信號(hào)而選擇所述第一信號(hào)或所述第ニ信號(hào)，并輸出選中的所述第一信號(hào)或所述第二信號(hào)作為所述讀取信號(hào)。
3.如權(quán)利要求2所述的管道鎖存器控制電路，其中，所述移位器為觸發(fā)器。
4.如權(quán)利要求1所述的管道鎖存器控制電路，其中，所述讀取命令控制單元包括: 移位器，所述移位器被配置為通過(guò)將所述第一信號(hào)延遲而產(chǎn)生所述第二信號(hào)；以及 選擇單元，所述選擇単元被配置為響應(yīng)于所述控制信號(hào)而選擇所述第一信號(hào)或所述第ニ信號(hào)，并輸出選中的所述第一信號(hào)或所述第二信號(hào)作為所述讀取信號(hào)。
5.如權(quán)利要求4所述的管道鎖存器控制電路，其中，所述移位器為延遲元件。
6.如權(quán)利要求1所述的管道鎖存器控制電路，其中，所述控制信號(hào)為模式寄存器設(shè)置或測(cè)試模式信號(hào)。
7.如權(quán)利要求1所述的管道鎖存器控制電路，其中，所述控制信號(hào)根據(jù)管道鎖存器的數(shù)目確定所述第二信號(hào)的延遲量。
8.如權(quán)利要求1所述的管道鎖存器控制電路，其中，所述控制信號(hào)基于所述第一信號(hào)來(lái)控制CAS潛伏時(shí)間。
9.一種半導(dǎo)體集成電路,包括: 讀取命令控制單元，所述讀取命令控制單元被配置為接收第一信號(hào)并響應(yīng)于控制信號(hào)而產(chǎn)生讀取信號(hào)； 管道控制信號(hào)發(fā)生單元，所述管道控制信號(hào)發(fā)生單元被配置為響應(yīng)于所述讀取信號(hào)而產(chǎn)生管道輸入信號(hào)； 管道輸入控制単元，所述管道輸入控制単元被配置為響應(yīng)于所述管道輸入信號(hào)而產(chǎn)生管道控制信號(hào)； 管道鎖存器単元，所述管道鎖存器単元被配置為響應(yīng)于所述管道控制信號(hào)而儲(chǔ)存數(shù)據(jù)；以及 數(shù)據(jù)輸出単元，所述數(shù)據(jù)輸出單元被配置為響應(yīng)于輸出時(shí)鐘而輸出所述數(shù)據(jù)， 其中，所述讀取命令控制單元響應(yīng)于所述控制信號(hào)而選擇所述第一信號(hào)、或選擇通過(guò)根據(jù)內(nèi)部時(shí)鐘將所述第一信號(hào)延遲所得的第二信號(hào)，并產(chǎn)生選中的所述第一信號(hào)或所述第ニ信號(hào)作為所述讀取信號(hào)。
10.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述讀取命令控制單元包括: 移位器，所述移位器被配置為通過(guò)響應(yīng)于所述內(nèi)部時(shí)鐘將所述第一信號(hào)延遲而產(chǎn)生所述第二信號(hào)；以及 選擇單元，所述選擇単元被配置為響應(yīng)于所述控制信號(hào)而選擇所述第一信號(hào)或所述第ニ信號(hào)，并輸出選中的所述第一信號(hào)或所述第二信號(hào)作為所述讀取信號(hào)。
11.如權(quán)利要求10所述的半導(dǎo)體集成電路，其中，所述移位器為觸發(fā)器。
12.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述讀取命令控制單元包括: 移位器，所述移位器被配置為通過(guò)將所述第一信號(hào)延遲而產(chǎn)生所述第二信號(hào)；以及 選擇單元，所述選擇単元被配置為響應(yīng)于所述控制信號(hào)而選擇所述第一信號(hào)或所述第ニ信號(hào)，并輸出選中的所述第一信號(hào)或所述第二信號(hào)作為所述讀取信號(hào)。
13.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中，所述移位器為延遲元件。
14.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述控制信號(hào)為模式寄存器設(shè)置或測(cè)試模式信號(hào)。
15.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述控制信號(hào)根據(jù)管道鎖存器的數(shù)目確定所述第二信號(hào)的延遲量。
16.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述控制信號(hào)基于所述第一信號(hào)來(lái)控制CAS潛伏時(shí)間。
17.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述管道控制信號(hào)發(fā)生單元通過(guò)將所述讀取信號(hào)反相來(lái)產(chǎn)生所述管道輸入信號(hào)。
18.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述管道輸入控制単元響應(yīng)于所述管道輸入信號(hào)而順序地產(chǎn)生所述管道控制信號(hào)。
19.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述管道輸入控制単元根據(jù)所述管道輸入信號(hào)的邏輯電平的轉(zhuǎn)變來(lái)產(chǎn)生所述管道控制信號(hào)。
20.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述管道鎖存器単元包括多個(gè)管道鎖存器。
全文摘要
本發(fā)明提供一種管道鎖存器控制電路和一種使用所述管道鎖存器的半導(dǎo)體集成電路。所述管道鎖存器控制電路包括讀取命令控制單元，所述讀取命令控制單元被配置為接收第一信號(hào)并響應(yīng)于控制信號(hào)產(chǎn)生讀取信號(hào)。在所述管道鎖存器控制電路中，所述讀取命令控制單元響應(yīng)于所述控制信號(hào)來(lái)選擇所述第一信號(hào)、或選擇通過(guò)根據(jù)內(nèi)部時(shí)鐘將所述第一信號(hào)延遲所得的第二信號(hào)，并產(chǎn)生選中的所述第一信號(hào)或所述第二信號(hào)作為讀取信號(hào)。
文檔編號(hào)G11C7/10GK103137177SQ201210085618
公開(kāi)日2013年6月5日 申請(qǐng)日期2012年3月28日 優(yōu)先權(quán)日2011年11月29日
發(fā)明者鄭椿錫 申請(qǐng)人:海力士半導(dǎo)體有限公司