專利名稱：一種存儲器集成電路以及存儲器陣列的制作方法
—種存儲器集成電路以及存儲器陣列本申請是中國國家申請?zhí)?00610136320. 5、名稱為“一種存儲器集成電路以及存儲器陣列”的申請的分案申請領域本發(fā)明的實施例通常涉及存儲器體系結構，特別是涉及存儲控制器和系統(tǒng)存儲器之間的存儲器通道。背景信息在具有一致或一體化的存儲器存取的存儲器體系結構，有時稱為一體化存儲器體系結構(UMA)中，處理器以及圖形控制器共享系統(tǒng)存儲器以降低成本。通常，UMA存儲器體系結構可以優(yōu)化為處理從處理器到系統(tǒng)存儲器中的存儲請求(讀取/寫入訪問)。典型的UMA存儲器體系結構兼顧由圖形控制器作出的存儲請求?，F(xiàn)在，圖形性能已經(jīng)變得更為重要，以支持三維(3D)以及更高分辨率。在典型的UMA存儲器體系結構中，高速緩沖存儲器使用固定的六十四(64)字節(jié)的高速緩存線來支持由處理器作出的存儲請求以及由圖形控制器作出的存儲請求。UMA存儲器體系結構中典型的存儲控制器具有一個或兩個存儲器通道。為了執(zhí)行讀取或?qū)懭朐L問，每一存儲器通道與每一存儲模塊共享一地址總線中的全部地址線。典型的存儲器通道中的數(shù)據(jù)總線通常為六十四(64)位寬，從而從存儲器中同時存取給定地址的八(8)個字節(jié)的相鄰數(shù)據(jù)?？梢匀Q于所利用的存儲器類型以及存儲器大小以不同的方式將數(shù)據(jù)總線的位路由選擇至存儲器模塊。盡管處理器通常使用從存儲器中存取的全部64位相鄰數(shù)據(jù)時，圖形控制器通常并非如此。當圖形控制器在UMA存儲器體系結構中作出存儲請求時，多數(shù)相鄰數(shù)據(jù)可以被棄除。因此，由典型的UMA存儲器體系結構中的圖形控制器所發(fā)出的存儲請求可能不能高效地利用存儲器通道的帶寬。附圖的簡要描述從下面的詳細描述中，本發(fā)明的實施例的特征會變得顯而易見，其中圖IA示出可利用本發(fā)明實施例的典型計算機系統(tǒng)的框圖。圖IB示出可利用本發(fā)明實施例的客戶機-服務器系統(tǒng)的框圖。圖2A示出可利用本發(fā)明實施例的第一處理單元的框圖。圖2B示出可利用本發(fā)明實施例的第二處理單元的框圖。圖3A示出與一對存儲器通道耦合的存儲控制塊的高級框圖，其中每一存儲器通道包括四個存儲器子通道。圖3B示出與高速緩沖存儲器和包括多個S子通道的一對存儲器通道耦合的存儲控制塊中的存儲控制器的詳細框圖。圖4A是示出使用線性存儲器存取在不具有子通道的存儲器通道上進行視頻顯示器上像素到存儲器存取的映射的示意圖。圖4B是示出在具有兩個支持微區(qū)塊存儲存取的子通道的存儲器通道上進行視頻顯示器上像素到存儲器存取的映射的示意圖。
圖4C是示出在具有四個支持微區(qū)塊存儲器存取的子通道的存儲器通道上進行視頻顯示器上像素到存儲器存取的映射的示意圖。圖5A是示出在64位寬的存儲器通道上進行線性64字節(jié)存儲器存取的示意圖。圖5B是示出在一對32位寬的存儲器子通道上進行一對32字節(jié)存儲器存取的獨立子通道存儲器存取的示意圖。圖5C是示出在四個16位寬的存儲器子通道上進行四個16字節(jié)存儲器存取的獨立子通道存儲器存取的示意圖。
圖6示出存儲器通道的地址信號線位圖。圖7A示出與安裝于主機印刷電路板的連接器耦合的多芯片存儲器模塊的框圖。圖7B示出嵌入主機印刷電路板上的多個存儲器芯片和存儲控制器的框圖。圖8示出在存儲器子通道上支持微區(qū)塊存儲器存取的存儲器集成電路的框圖。圖9A示出與16位寬的存儲器子通道的模式寄存器和16字節(jié)的存儲器存取耦合的地址過載邏輯電路的示意圖。圖9B示出與32位寬的存儲器子通道和32字節(jié)的存取器存取的模式寄存器耦合的地址過載邏輯電路的示意圖。圖9C示出用于32位寬的存儲器子通道和32字節(jié)存儲器存取的調(diào)配邏輯電路的示意圖。圖9D示出將圖9B的地址過載邏輯與圖9C的混和邏輯組合在一起用于32位寬的存儲器子通道和32字節(jié)存儲器存取的簡化邏輯電路的示意圖。

圖10示出存儲器集成電路用以提供微區(qū)塊存儲器存取的方法的流程圖。 附圖中相同的參考標記和指定表示提供類似功能的相同元件。詳細說明為了提供對本發(fā)明的透徹理解，在本發(fā)明的實施例的以下詳細描述中，闡明了多個特定細節(jié)。然而，對于所屬領域技術人員來說本發(fā)明的實施例可以不由這些特定細節(jié)而實現(xiàn)是顯而易見的。其它例如公知的方法、程序、部件以及電路沒有被詳細描述，以防不必要地混淆本發(fā)明的實施例的各個方面。集成圖形計算機系統(tǒng)的存儲效率通常受到高速緩存線大小的限制。通常地，針對圖形的理想存儲器存取的大小是4到16字節(jié)的數(shù)據(jù)，因為圖形處理器一次運算一個或幾個像素或紋素(texel)。然而，UMA存儲器體系結構針對64字節(jié)的高速緩存線進行優(yōu)化以優(yōu)化處理器存儲效率。通過64字節(jié)的高速緩存線，平均來說，由圖形控制器發(fā)出的存儲請求導致大量數(shù)據(jù)從存儲器中取出并且從來不被圖形控制器所使用。未使用的數(shù)據(jù)可以稱為過取出。包括微區(qū)塊存取的本發(fā)明實施例減少了來自圖形控制器的存儲器請求的過取出，同時保留了具有集成圖形控制器的UMA存儲器體系結構中的處理器的高速緩沖存儲器線的需求。通常，微區(qū)塊存取包括新的存儲器體系結構和新的存儲器控制器體系結構。盡管描述了新的存儲器控制器體系結構，但本申請集中在支持微區(qū)塊存取的新的存儲器體系結構上。為了支持微區(qū)塊存取存儲器體系結構，新的存儲器子系統(tǒng)提供了存儲器通道內(nèi)的獨立子通道存儲器存取。這些對存儲器的獨立子通道存儲器存取可被稱為微區(qū)塊(miciO-tile)或微區(qū)塊化(micro-tiled)的存儲器存取,且通常被稱為微區(qū)塊存取(micro-tiling)。
簡言之，微區(qū)塊存取啟動由對存儲器的不連續(xù)扇區(qū)或組塊的更小請求所構成的存儲請求。微區(qū)塊存取存儲器體系結構允許讀取和寫入存儲取出基于請求者的請求而在大小和結構上改變。為了正確地標識更小的組塊，由微區(qū)塊化存儲控制器將附加的地址信息提供給系統(tǒng)存儲器。例如，在本發(fā)明的一個實施例中，64位寬的存儲器通道(物理位寬)可被分成四個16位寬的子通道。在這一實現(xiàn)中，64字節(jié)的存儲器存取(存儲器通道的邏輯字節(jié)寬度)由四個不連續(xù)的16字節(jié)組塊構成(假定存儲處理是8次陣發(fā)傳送)。每一子通道使用某些唯一的地址信息。圖3A是四個16位的子通道的示例性實現(xiàn)，每一子通道具有某些唯一的地址信息。微區(qū)塊存儲器體系結構的其它實現(xiàn)可改變每一子通道的大小和提供給每一子通道的獨立地址線的數(shù)目。存在數(shù)種可用來向存儲陣列的每一子通道提供附加的獨立地址信息的方法，包 括通過從存儲控制器到存儲集成裝置路由選擇新型的專用線提供附加的地址線或?qū)⒋鎯δK中經(jīng)過路由選擇的未使用的糾錯碼(ECC)信號線重定為附加的地址線。獨立的附加地址信息同樣可以在典型的未使用期間內(nèi)通過過載現(xiàn)有的地址線而提供，該未使用期間例如在當列地址被寫入存儲集成電路中的存儲周期內(nèi)。在這一情況下，微區(qū)塊存取支持可以在存儲模塊中實現(xiàn)并且仍然向現(xiàn)有存儲模塊實現(xiàn)提供反向兼容性。這些方法可分別使用，或者組合本發(fā)明的各個實施例使用，以在所需數(shù)目的地址線上提供附加的地址信息，其中地址線包括任何附加的地址線。在本發(fā)明的一個實施例中，附加地址信號線經(jīng)母板路由到存儲器集成電路，以支持微區(qū)塊存取和微區(qū)塊存儲器存取。新的地址信號線是從存儲控制器經(jīng)母板路由到存儲器集成電路裝置的專用地址線。在本發(fā)明的另一個實施例中，附加地址信號線經(jīng)母板路由到新連接器，并且具有新引腳分配(引腳引出線)的新存儲模塊被插入新連接器。在本發(fā)明的又一個實施例中，地址信號過載可以用于傳遞附加地址以支持微區(qū)塊存取。典型的動態(tài)隨機存取存儲器(DRAM)集成電路在行地址選通(RAS#)控制信號被斷言為低時在地址信號線上接收行地址。當列地址選通(CAS#)控制信號被斷言為低時，DRAM集成電路在少量的地址信號線上接收列地址。當通過所有現(xiàn)存的地址信號線發(fā)送行地址時，已經(jīng)觀察到時常有較少的列地址通過相同的地址信號線發(fā)送。即，使用較少的現(xiàn)存的地址信號線來傳遞列地址信號。由此，當CAS#控制信號被斷言為低時，通過未使用的地址信號線，附加地址信號可被傳遞到DRAM集成電路。以這個方式，沒有任何或僅僅一些附加地址信號線需要被路由選擇以支持用于微區(qū)塊存取的附加尋址能力。在本發(fā)明的另一個實施例中，未使用的糾錯編碼或奇偶信號線可以被用來遞送附加地址以支持微區(qū)塊存取。在一些存儲模塊中，糾錯編碼(ECC)可通過使ECC集成電路監(jiān)視數(shù)據(jù)位并使附加存儲器存儲ECC數(shù)據(jù)來得到支持。然而，具有ECC的存儲模塊通常僅僅在更高端的系統(tǒng)中使用，例如服務器，因為它們更加昂貴。在桌面或客戶計算機中，其中計算機的數(shù)量更多，ECC通常不被支持，因為它是額外的開銷。在這些情況下，存儲模塊的一些引線取消了 ECC，或者通常沒有使用奇偶性。在沒有ECC的存儲模塊中，未使用的ECC或奇偶引線可被用來傳遞附加地址，以支持微區(qū)塊存取。存儲模塊的其他未使用的未連接(NC)引腳也可用來提供附加獨立地址信號線，以支持微區(qū)塊存取。在本發(fā)明的又一個實施例中，附加的獨立地址信令可通過組合由未使用引腳提供的附加地址信號線以及在列地址傳送期間過載的地址信號而獲得。
在標準的存儲器通道中，例如基于雙數(shù)據(jù)率(DDR)DRAM技術的存儲器通道，存儲器通道的邏輯寬度可被認為是M字節(jié)的寬度。數(shù)據(jù)的一個字節(jié)中有八個位。存儲器通道的邏輯寬度某種程度上與存儲模塊的陣發(fā)數(shù)據(jù)傳送的長度相關。也就是說，通過使用從基址遞增的連續(xù)地址，M字節(jié)的數(shù)據(jù)可通過形成一陣發(fā)數(shù)據(jù)傳送來連續(xù)地存取。通常，要被存取(讀取或?qū)懭?的字節(jié)塊的基址是通道的邏輯寬度的整數(shù)倍。存儲器通道的物理寬度是存儲控制器和存儲模塊之間的數(shù)據(jù)總線的位寬度。典型的最小陣發(fā)長度可以是具有可由地址線的最低有效位設置的起始字節(jié)順序的八個存儲周期。使用64位的典型物理寬度，8個存儲周期存取存儲器通道中的64字節(jié)數(shù)據(jù)。因此，存儲器通道的典型邏輯寬度是64字節(jié)的數(shù)據(jù)。 如上所述，存儲器通道的邏輯寬度是可以從基址連續(xù)傳送的字節(jié)數(shù)目，且存儲器通道的物理寬度是存儲控制器和存儲模塊之間的數(shù)據(jù)總線的位寬度(“WDB”)。微區(qū)塊化存儲系統(tǒng)將存儲器通道的邏輯寬度和物理寬度平分為具有更小的邏輯字節(jié)寬度和更小的物理位寬度的子通道。存儲器的微區(qū)塊存取將存儲器通道的物理寬度(W1Ji)以及存儲器通道的邏輯寬度(M字節(jié))分為S個子通道(Wse)。每一子通道具有Wse = ffDB/S位的物理寬度以及N = M/S字節(jié)的邏輯寬度。因此，對于于每一陣發(fā)數(shù)據(jù)傳送，N字節(jié)的數(shù)據(jù)可在每一子通道中的數(shù)據(jù)線的Ws。位上傳送。存儲器通道可具有在存儲器中全部要存取的存儲位置T吣每一子通道存取存儲器通道的全部存儲位置的子集(Tsa)，其中Tstt = Ta/S。存微區(qū)塊存取存儲器中，每一子通道可在彼此獨立的存儲器通道上存取更小粒度的數(shù)據(jù)。為了使得它們完全地獨立，單獨的地址信號線可從存儲控制器到每一子通道進行路由選擇。為了避免路由選擇太多單獨的地址信號線，某些地址信號線可跨多個子通道共享，因而可以從一組公用地址中獨立地選擇出存儲位置。因而，呈現(xiàn)給每一子通道的地址具有多個獨立的地址位(“I”)，其值可以不同于呈現(xiàn)給其它子通道的地址中的相應位。因此，當在每一子通道上傳送的數(shù)據(jù)表示相鄰的數(shù)據(jù)塊時，每一子通道上的數(shù)據(jù)塊并非必須從相鄰的地址范圍內(nèi)形成。本發(fā)明的實施例可使用于不同的系統(tǒng)中，諸如圖1A-1B中所示?，F(xiàn)在參照圖1A，示出可利用本發(fā)明的實施例的典型計算機系統(tǒng)100的框圖。計算機系統(tǒng)100A包括第一處理單元101 ;輸入/輸出裝置(I/O) 102，諸如鍵盤、調(diào)制解調(diào)器、打印機、外部存儲裝置等等；以及監(jiān)視裝置(M) 103，例如CRT或圖形顯示器。監(jiān)視裝置(M) 103可以以人們可理解的格式，例如視頻或音頻格式來提供計算機信息。除了計算機系統(tǒng)，系統(tǒng)100可以是多個不同的電子系統(tǒng)。現(xiàn)在參照圖1B，示出可使用本發(fā)明的實施例的客戶機服務器系統(tǒng)100B?？蛻魴C服務器系統(tǒng)100B包括與網(wǎng)絡112耦合的一個或多個客戶機110A-110M以及與網(wǎng)絡112耦合的服務器114。為了發(fā)送或接收信息以及獲取對服務器中可能需要的任意數(shù)據(jù)庫和/或應用軟件的訪問權，客戶機110A-110M通過網(wǎng)絡112與服務器114通信。客戶機110A-110M和服務器114可以作為典型的計算機系統(tǒng)100A的實例。服務器114具有帶存儲器的處理單元，并且可進一步包括一個或多個盤驅(qū)動存儲裝置。服務器114可使用于存儲區(qū)域網(wǎng)絡(SAN)作為例如網(wǎng)絡附連存儲器(NAS)裝置，且具有盤陣列。服務器114的數(shù)據(jù)存取可在網(wǎng)絡112上與多個客戶機110A-110C共享。
現(xiàn)在參照圖2A，示出可使用本發(fā)明實施例的第一處理單元IOlA的框圖。處理單元IOlA可包括如圖所示耦合在一起的處理器電路201、存儲控制塊202、外部高速緩沖存儲器203E、一個或多個存儲器通道204A-204N、圖形控制器206以及輸入/輸出控制器207。處理單元101的處理器電路201、存儲控制塊202、高速緩沖存儲器203E、圖形控制器206以及輸入/輸出控制器207中的兩個或多個元件的組合可集成在一起作為單個集成電路。例如，存儲控制塊202、圖形控制器206以及輸入/輸出控制器207可以集成在一起作為集成電路210。作為另一示例，處理器電路201、存儲控制塊202、高速緩沖存儲器203E、圖形控制器206以及輸入/輸出控制器207可以集成在一起作為集成電路210’。作為又一示例，具有其存儲控制器的存儲控制塊207可集成為處理器電路201。盡管連接在處理器電路201和存儲控制塊202之間的外部高速緩沖存儲器203E被示為是集成電路210’的一部分，但它可以是單獨的電路。常常，高速緩沖存儲器203E保持在集成電路210’的外部，因為分開制造大存儲容量更為有效。 處理器電路201可包括一個或多個執(zhí)行單元或一個以上的處理器(同樣稱為核心處理器)作為一多處理器集成電路，例如處理器A-N 201A-201N。處理器電路201的每一處理器可具有一級或多級芯片上或內(nèi)部高速緩沖存儲器2031或共享同一內(nèi)部高速緩沖存儲器。其它級的高速緩沖存儲器可在處理器201的外部并且通過接口連接到存儲控制器，例如外部高速緩沖存儲器203E。處理器電路201同樣可以具有芯片上或內(nèi)部隨機存取存儲器(RAM)以及芯片上或內(nèi)部只讀存儲器(R0M)，如同微型計算機可具有的那樣。處理器201、它的一個或多個執(zhí)行單元、以及一級或多級高速緩存可通過存儲控制塊202由一個或多個存儲器通道204A-204N讀取或?qū)懭霐?shù)據(jù)(包括指令)。耦合在一個或多個存儲器通道204么-204隊處理器201以及圖形控制器206之間的存儲控制塊202可任選地具有其自身的內(nèi)部高速緩沖存儲器203M，或者它可以在外部作為另一級的高速緩沖存儲器。存儲控制模塊202包括一個或多個用于相應的一個或多個存儲器通道204A-204N中的每一個的微區(qū)塊存儲控制器MCA-MCN 208A-208N。一個或多個存儲器通道204A-204N中的每一個包括一個或多個存儲模塊MMl-MMn。每個存儲模塊包括一個或多個存儲集成電路或裝置。一個或多個存儲集成電路或裝置可以是各種類型的存儲集成電路，包括動態(tài)隨機存取存儲器(DRAM)電路、靜態(tài)隨機存取存儲器(SRAM)電路、或者非易失性隨機存取存儲器(NVRAM)電路。然而，在本發(fā)明的優(yōu)選實施例中，一個或多個存儲集成電路是動態(tài)隨機存取存儲器(DRAM)電路。一個或多個存儲器通道204A-204N中的每一個包括兩個或多個存儲器子通道。在圖2A中，在每一個存儲器通道204A-204N中包括四個存儲器子通道205A-205D。暫時參考圖2B，在每個存儲器通道204A-204N中包括兩個存儲器子通道205A' -205B'。盡管在每一存儲器通道中示出了兩個和四個存儲器子通道，但應該理解的是，存儲器通道的其它分割可以是具有包括偶數(shù)或奇數(shù)個子通道。當存儲器通道的邏輯寬度或脈沖串長度增加時尤其如此。每一存儲器通道204A-204N中的一個或多個存儲模塊MMl-MMn可配置成支持微區(qū)塊存取?？捎纱鎯刂茐K使用一算法來確定一個或多個存儲模塊是否支持微區(qū)塊存取。一個或多個存儲模塊上所包括的一個或多個存儲電路或裝置可配置成支持微區(qū)塊存取。一個或多個存儲電路可以是微區(qū)塊化啟動(MTE)的并被指派為支持特定的存儲器子通道。一個或多個存儲電路可在模式寄存器中包括附加引腳或具有附加位以被微區(qū)塊化啟動并被指派為特定的存儲器子通道。在附加引腳由存儲電路提供的情況下，外部跨接引腳、跨接電線或微開關(例如，DIP開關)可以用于配置微區(qū)塊存取支持。在模式寄存器設置在存儲電路中的情況下，每一子通道的數(shù)據(jù)總線的獨立部分可以用于向模式寄存器加載適當?shù)募虞d選通脈沖。I/O控制器207可與存儲控制塊202耦合以將數(shù)據(jù)寫入一個或多個存儲器通道204A-204N，因而其可由處理器201所存取。處理單元101可進一步包括與I/O控制器207耦合的無線網(wǎng)絡接口電路(WNIC) 213、有線網(wǎng)絡 接口電路或卡(NIC) 214、通用串行總線(USB)和/或火線(FW)串行接口 215、和/或盤驅(qū)動器216。無線網(wǎng)絡接口電路(WNIC) 213諸如通過無線局域網(wǎng)、wifi(IEEE802. 11)、藍牙或其它無線電連接提供與基站無線電單元的無線電連接局域。無線網(wǎng)絡互連(WNIC) 213包括通過無線電波與基站無線電單元或其它移動無線電單元耦合的天線。NIC214提供以太網(wǎng)有線局域網(wǎng)絡連接。USB/FW串行接口 215允許系統(tǒng)擴展以包括其它I/O外圍設備。盤驅(qū)動器216是公知的并且提供了處理器201的可重寫存儲。盤存儲裝置216可以是軟盤、zip盤、DVD盤、硬盤、可重寫光盤、閃存或其它非易失性存儲裝置的一個或多個。圖形控制器206耦合于存儲控制塊202以讀寫數(shù)據(jù)到一個或多個存儲器通道204A-204N。處理器201可向一個或多個存儲器通道204A-204N寫入數(shù)據(jù)，從而它可由圖形控制器206存取并且可在圖形顯示器或視頻裝置上監(jiān)視。圖形顯示器217可與圖形控制器206耦合。視頻接口 218可與圖形控制器206耦合。視頻接口 218可以是模擬和/或數(shù)字視頻接口。在處理單元IOlA中，處理器201、I/O控制器207以及圖形控制器206可以通過存儲控制塊202中的存儲控制器在一個或多個存儲器通道204A-204N中存取數(shù)據(jù)。存儲控制塊中的存儲控制器分別通過接口連接到存儲器通道204A-204N以在系統(tǒng)存儲器與處理器201、1/0控制器207和圖形控制器206之間讀取和寫入數(shù)據(jù)。在將微區(qū)塊化存儲控制器208A-208N分別通過接口連接到存儲器通道204A-204N中時，可存在作為存儲接口的一部分的地址總線的地址信號線220、數(shù)據(jù)總線的數(shù)據(jù)信號線222以及控制和時鐘信號線224。與I/O控制器207耦合的輸入裝置，諸如光盤存儲裝置216，同樣可以向系統(tǒng)存儲器讀寫信肩、O通常，數(shù)據(jù)總線的數(shù)據(jù)信號線222被分為S個子通道。在圖2B中，其中S為四，數(shù)據(jù)總線的數(shù)據(jù)信號線222分為四個子通道，如由子通道數(shù)據(jù)線222A、222B、222C和222D所示并且與相應子通道205A、205B、205C和20 耦合。例如，64位總線被分為四組16位的數(shù)據(jù)線。在本發(fā)明的一個實施例中，當其它地址線從一個子通道與相鄰的下一個子通道相獨立時，在各子通道中部分地址信號線220可被共享。在本發(fā)明的另一個實施例中，地址信號線220可以完全獨立為每一子通道。以下進一步描述地址信號線?，F(xiàn)在參考圖2B，示出了其中可利用本發(fā)明實施例的第二處理單元IOlB的框圖。該第二處理單元IOlB與第一處理單元IOlA類似，其中可包括如所示地被耦合在一起的處理器電路201、存儲器控制塊202、外部高速緩沖存儲器203E、一個或多個存儲器通道204A-204N、圖形控制器206和輸入/輸出控制器207。為了簡單起見，對于類似編號的元件，參考圖2A的描述，其描述不在這里重復。然而，如圖所示，在第二處理單元IOlB中，一個或多個存儲器通道204A-204N各自被劃分到兩個子通道205A'和205B'中。S卩，子通道S的數(shù)量是兩個。通過子通道數(shù)據(jù)線222A和222B且與相應的子通道205A'和205B'耦合，如圖所示，數(shù)據(jù)總線的數(shù)據(jù)信號線222被分成到兩個子通道中。例如，六十四位總線可被分成兩組三十二位數(shù)據(jù)線。在本發(fā)明的一個實施例中，在每一個子通道中可共享部分地址信號線220，而其它地址信號線是從一個子通道到下一個子通道獨立的。在本發(fā)明的另一個實施例中，在每個子通道中地址信號線220可以完全獨立。
現(xiàn)在參照圖3A，示出兩個存儲器通道的框圖。圖3A示出與存儲器通道0304A和存儲器通道I 304B耦合的組合的圖形和存儲控制器300，也稱為主機300。每一個存儲器通道O 304A和存儲器通道I 304B各自被分成四個子通道305A、305B、305C和30 。每個存儲器通道具有獨立的微區(qū)塊存儲控制器以支持存儲器通道的子通道。每一個存儲器通道具有獨立的數(shù)據(jù)總線。例如，假定存儲器通道的每一數(shù)據(jù)總線是總共64位的數(shù)據(jù)位寬度，每一子通道與數(shù)據(jù)總線的16位獨立組耦合。子通道305A與數(shù)據(jù)位D15-D0耦合，子通道305B與數(shù)據(jù)位D31-D16耦合，子通道305C與位D47-D32耦合，以及子通道30 與數(shù)據(jù)位D63-D48奉禹合，如圖3A中所不。如上所述，在本發(fā)明的一個實施例中，當其它地址線從一個子通道到相鄰的下一個子通道獨立時，在每一子通道中部分地址信號線可被共享。例如地址信號線310 (標示為Axx-AlO、BA2-BA0)對全部子通道305A-30 共享。也就是說，每一地址信號線310可被扇出并與每一子通道耦合。相反，地址信號線311A(標示為A9-A6的第一組)獨立地耦合于子通道305A。地址信號線31IB (標示為A9-A6的第二組)獨立地耦合于子通道305B。地址信號線311C(標示為A9-A6的第三組)獨立地耦合于子通道305C。地址信號線311D(標示為A9-A6的第四組)獨立地耦合于子通道30 。理想地，設置足夠的獨立地址線以允許在所分配的存儲頁面大小粒度內(nèi)完全的可尋址性。頁面大小通常由管理圖形存儲空間的軟件設置。例如考慮在兩通道高速緩存線交叉存取的存儲子系統(tǒng)中4千字節(jié)(KB)的頁面大小的分配情況。2KB的頁面被映射到每一存儲器通道。在這一情況下，五條地址線可用于在存儲器的每一物理頁面中尋址32條64B的高速緩存線。因此，15條附加的獨立地址線對于四個16位子通道的實現(xiàn)應該是理想的。在標示為第一組地址線A10-A6的初始的第一組地址信號線311A之上，這些被示為地址信號線311B-D，其被分別標示為標示為A10-A6的第二、第三和第四組地址線。如果較少的附加獨立地址線變?yōu)榭捎茫瑒t可由每一子通道尋址的獨立地址空間被減少。如果較多的獨立地址線變?yōu)閷γ恳蛔油ǖ揽捎?，則可由每一子通道尋址的獨立地址空間被增加。為了實現(xiàn)兩個32位的子通道，需要具有五條附加的獨立地址線。在本發(fā)明的一個實施例中，額外的地址信號線可在存儲控制器和子通道之間路由選擇，以提供如圖3A中所示的獨立地址信號線。在本發(fā)明的另一實施例中，地址信號可過載到現(xiàn)有的地址線之上。在本發(fā)明的又一實施例中，額外的地址信號線的路由選擇以及地址信號的過載的組合可用于支持微區(qū)塊存取。在本發(fā)明的再一實施例中，每一子通道可設置有完整的一組獨立地址線，而不需要如圖3A中所示的共享地址線310。然而，通過避免獨立地址信號線的路由選擇，使用共享地址信號線310節(jié)省了印刷電路板區(qū)域。現(xiàn)在暫時參照圖6，示出使用共享和獨立的地址位的存儲器通道的地址信號線的位圖。也就是說，圖6是示出物理地址中的地址位的譯碼的地址位圖。向每一子通道提供一組I獨立地址位(IAB)以支持微區(qū)塊存取?？上蛉康淖油ǖ捞峁┮唤M零或多個SA共享地址位(SAB)。一組Q子通道選擇位(SSB)用于向子通道分配存儲請求。一組P子通道數(shù)據(jù)地址位(SDAB)用于在DRAM存儲器內(nèi)的每一高速緩存線中尋址字節(jié)。該組P SDAB位通常是地址信號線圖的最低有效位。該組Q SSB位和P SDAB位實際上并不在存儲控制器和子通道存儲器中路由選擇，需要理解的是正在存取的數(shù)據(jù)塊的基址是陣發(fā)大小的整數(shù)倍。也就是說，P SDAB位可以由存儲集成電路，例如由根據(jù)雙數(shù)據(jù)率(DDR)存儲規(guī)范的DRAM裝置在內(nèi)部生成。當圖6示出被選為共享的某一地址位和獨立地址位時，可以替代地分配其它地址位。也就是說，通常將P子通道數(shù)據(jù)地址(SDAB)位上的地址位分為SA共享地址(SAB)位以及I獨立數(shù)據(jù)地址(IAB)位是任意的。
現(xiàn)在參照圖4A-4C，使用區(qū)塊化的地址空間示出三角形的理想化的像素圖再現(xiàn)圖。圖4A示出三角形401使用非微區(qū)塊化存儲系統(tǒng)在區(qū)塊化的地址空間內(nèi)的光柵化，其中存儲系統(tǒng)的邏輯通道寬度是64字節(jié)。圖4B-4C示出三角形401使用微區(qū)塊化存儲系統(tǒng)在區(qū)塊化的地址空間內(nèi)的光柵化。三角形401的光柵化單元是片段402。片段402可表示像素或紋素。區(qū)塊化的地址空間是，將數(shù)據(jù)的邏輯二維陣列組織為一組子陣列的空間，從而子陣列內(nèi)的數(shù)據(jù)被存儲于相鄰范圍的地址空間中并且因而在存儲器中高定位。被線性尋址的數(shù)據(jù)的邏輯二維陣列不具有這種子陣列；替代地，例如在一行中穿越從左到右地線性尋址片段402的數(shù)據(jù)，然后從上到下下移到下一行。因此，垂直的相鄰片段402可以在存儲器中相隔甚遠。和圖4A相比，圖4B-4C示出了微區(qū)塊存儲器存取如何提供更小存儲請求的優(yōu)點。圖4A-4C中的每一個示出了三角形401針對不同存儲請求大小的光柵化。在圖4A中，單個的存儲請求包括了表示16個片段的數(shù)據(jù)。每一個單獨的方塊402表示一個片段，特別地每個片段有32位或4個字節(jié)的數(shù)據(jù)。圖4A-4C示出20X20的片段陣列。如圖4A中所示，4X4的片段陣列是跨距(span)404，并表示64字節(jié)的存儲請求。子跨距424在圖4C中示為2X2的片段陣列或16字節(jié)的存儲請求。雙倍子跨距414在圖4B中示出，它是定址為2X4的片段陣列的32字節(jié)的存儲請求。圖4A-4C之間的區(qū)別示出隨著存儲請求大小的降低在過取出方面理論上的降低量。在圖4A-4C的每一個中，三角形401需要存取相同數(shù)目的片段。然而，存儲器存取通常傳送多于一個片段的數(shù)據(jù)，從而它可包括表示三角形401內(nèi)的片段408以及三角形401外的片段406的數(shù)據(jù)。表示三角形401外的片段406的數(shù)據(jù)是被過取出的，從而導致存儲帶寬的低效使用。在圖4A中，64字節(jié)的存儲器存取傳送跨距404的數(shù)據(jù)，即4x4塊片段。例如，跨距404A是第一 64字節(jié)的存儲器存取。跨距404B是第二 64字節(jié)的存儲器存取。例如，考慮到三角形401包括了約57個要再現(xiàn)的像素。對于64字節(jié)的存儲器存取的情況，需要10個存儲器存取來存取三角形內(nèi)的65個片段。附加的95個片段的數(shù)據(jù)被存取，但是可能不被使用。在圖4B中，32字節(jié)的存儲器存取傳送雙倍子跨距的數(shù)據(jù)，即2x4塊片段或64字節(jié)存儲器存取的二分之一。例如，雙倍子跨距414A是第一 32字節(jié)的存儲器存取。雙倍子跨距414B是第二 32字節(jié)的存儲器存取。對于32字節(jié)的存儲器存取的情況，需要13個存儲器存取來存取三角形內(nèi)的65個片段。附加的47個片段的數(shù)據(jù)被存取，但是可能不被使用。
在圖4C中，16字節(jié)的存儲器存取傳送子跨距的數(shù)據(jù)，即2x2塊片段或64字節(jié)存儲器存取的四分之一?？缇?24A是第一 16字節(jié)的存儲器存取?？缇?24B是第二 16字節(jié)的存儲器存取?？缇?24C是第三16字節(jié)的存儲器存取?？缇?24D是第四16字節(jié)的存儲器存取。對于16字節(jié)的存儲器存取的情況，需要22個存儲器存取來存取三角形內(nèi)的65個片段。附加的13個片段的數(shù)據(jù)被存取，但是可能不被使用。考慮另一個示例，其中在圖4A、4B和4C的每一個中，三角形401需要65個像素或片段(260字節(jié))顯示。在圖4A中，存取存儲器的約10個跨距，其中包括用于再現(xiàn)三角形 401的160個像素或640字節(jié)的數(shù)據(jù)。在圖4B中，存取約13個雙倍子跨距的數(shù)據(jù)，其中包括用于再現(xiàn)三角形401的112個像素或448字節(jié)的數(shù)據(jù)。在圖4C中，存取約22個子跨距的數(shù)據(jù)，其中包括用于再現(xiàn)三角形401的88個片段或352字節(jié)的數(shù)據(jù)。因此，與圖4A相比，在圖4B和4C中，通過實現(xiàn)使用每一存儲器通道內(nèi)的子通道的微區(qū)塊尋址，減少了過取出的像素或片段406。如上所述，圖4B-4C示出三角形401使用包括存儲器子通道的微區(qū)塊化存儲系統(tǒng)在區(qū)塊化的地址空間內(nèi)的光柵化。在圖4B中，64字節(jié)寬的存儲器通道可由兩個32字節(jié)寬的存儲器子通道形成。在這種情況下，微區(qū)塊化存儲器存取將兩個不連續(xù)的32字節(jié)存取組合為一個64字節(jié)的通道，兩個子通道中的每一個用于64字節(jié)的總大小。三角形的光柵化導致對存取雙倍子跨距414的請求。例如，微區(qū)塊存儲控制器可以將存取雙倍子跨距414C和414D的請求組合為一個微區(qū)塊存儲器存取。作為另一個示例，存儲控制器可以將存取雙倍子跨距414E和414F的請求組合為單個微區(qū)塊化的存儲請求。存取雙倍子跨距的請求的其它組合可以形成為單個微區(qū)塊化的存儲請求或通道。在本發(fā)明的一個或多個實施例中，組合的子通道通道具有在SA共享址位中共享的地址位模式。在圖4C中，64字節(jié)寬的存儲器通道可以從四個16字節(jié)寬的存儲器子通道中形成。在這種情況下，微區(qū)塊存儲器存取將四個不連續(xù)的16字節(jié)的通道組合為一個64字節(jié)的通道，四個子通道中的每一個用于64字節(jié)的總大小。三角形的光柵化導致對存取子跨距424的請求。例如，微區(qū)塊存儲控制器可以將存取子跨距424E、424F、424G和424H的請求組合為單個微區(qū)塊存儲器存取。存取子跨距的請求的其它組合可形成為單個微區(qū)塊存儲請求或存取。在本發(fā)明的一個或多個實施例中，所組合的子通道存儲器存取具有在針對四個存儲子通道中的每一個的SA共享地址位中共享的地址位模式。在理想的情況下,假定可通過微區(qū)塊事務匯編器(transaction assembler)利用全部的微區(qū)塊化存儲請求來建立沒有未用子通道的64B的存儲事務。也就是說，微區(qū)塊存取的效率取決于事務匯編器326A、326B構造完全占用的存儲事務的能力?，F(xiàn)在參照圖3B，示出包括與系統(tǒng)存儲器通道和一個或多個高速緩沖存儲器203耦合的微區(qū)塊化存儲控制塊300的多通道存儲子系統(tǒng)。在存儲控制塊300內(nèi)，多通道存儲子系統(tǒng)包括針對進入系統(tǒng)存儲器的每一存儲器通道的微區(qū)塊存取存儲控制器。在圖3B中，提供了兩個存儲器通道304A和304B。因此，提供了兩個微區(qū)塊存儲控制器321A和321B用于相應的存儲器通道304A和304B。每一存儲器通道304A、304B可由S子通道305A-305S組成。每一子通道305邏輯上是N字節(jié)的寬度和B位的寬度。每一存儲器通道304邏輯上是M = N*S字節(jié)的寬度。在存儲控制塊300和高速緩沖存儲器203之間是寫入數(shù)據(jù)路徑301和讀取數(shù)據(jù)路徑302，它們可包括其上可作出讀取和寫入請求的命令路徑或地址路徑。在讀取事務的情況下，將N字節(jié)從存儲控制塊300通過讀取數(shù)據(jù)路徑302返回至高速緩沖存儲器203。在寫入事務的情況下，將N字節(jié)的寫入請求從高速緩沖存儲器203通過寫入數(shù)據(jù)路徑301提供至存儲控制塊300。當在高速緩沖存儲器203和存儲控制塊300之間作出N字節(jié)的讀取或?qū)懭胝埱髸r，請求被描述為2x2區(qū)塊的陣列以表示像素或紋素的2x2陣列，例如可在四個子通道的情況下使用。存儲控制塊300包括通道分 配器320、第一存儲控制器321A以及第二存儲控制器321B。存儲控制塊300同樣與存儲器通道0304A和存儲器通道1304B耦合。存儲器通道O 304A包括“S”個子通道305A-305S。相似地，存儲器通道I 304B包括“S”個子通道305A-305S。共享的地址線310將每一存儲控制器322耦合到每一子通道305A-305S。獨立的地址線311A-311S耦合到相應的子通道305A-305S。每一數(shù)據(jù)總線子通道部分312A-312S耦合到相應的存儲器子通道305A-305S。每一存儲控制器321A和321B分別包括子通道分配器322A-322B、重新排序緩沖器324A-324B以及事務匯編器326A-326B。對N字節(jié)數(shù)據(jù)(即通道的邏輯寬度)的存儲請求被耦合到通道分配器320。通道分配器取決于包括存儲器通道的可變性的環(huán)境將存儲請求分配到存儲器通道O 304A或存儲器通道I 304B。在通過通道分配器被分配到存儲器通道之后，該N字節(jié)請求被耦合到相應的存儲控制器321A或321B，并且耦合到子通道分配器322A或322B。子通道分配器322A和322B將N字節(jié)的請求分配到子通道305A-305S之一。現(xiàn)在暫時參照圖6，標識子通道分配s可以由下述過程所定義(I)請求地址“A”右移P SDAB位，從而產(chǎn)生新的整數(shù)值A (其中，Α=Α Ρ)。(2)子通道分配的值“s”是A的最低有效Q SSB位(例如，S= A& ((I << Q)-I))。每一微區(qū)塊存取存儲控制器321A-321B分別具有重新排序緩沖器324A-324B。重新排序緩沖器將存儲請求重新排序到子通道，從而提高每一存儲器通道中的帶寬效率。向存儲控制器322A或322B輸入在地址“A”讀取或?qū)懭隢字節(jié)數(shù)據(jù)塊的請求，將其分配到子通道，并且置于重新排序緩沖器中。重新排序緩沖器可以實現(xiàn)為每一子通道的重新排序隊列。重新排序緩沖器的其它實現(xiàn)也是可能的。通過從重新排序緩沖器中選擇S個讀取請求(每個子通道一個讀取請求)，事務匯編器326A、326B形成存儲讀取事務,從而全部的S個請求具有相同的共享地址位。通過從重新排序緩沖器中選擇S個寫入請求(每個子通道一個寫入請求)，它形成存儲寫入事務，從而全部的S個請求具有相同的共享地址位。例如，事務匯編器326A、326B可在存儲器通道中從四個16字節(jié)的請求(每個子通道一個請求)匯編64字節(jié)的事務。當嘗試形成事務時，微區(qū)塊化控制器中的事務匯編器可能不能發(fā)現(xiàn)并發(fā)的請求組(每個子通道一個)，從而SA共享地址位跨全部子通道相同。在這種情況下，在未發(fā)現(xiàn)請求的子通道上不傳送數(shù)據(jù)，或如果數(shù)據(jù)在該子通道之上傳送，則數(shù)據(jù)可被棄除。現(xiàn)在參照圖5A-5C，示出每一存儲器通道500A-500C的示例性字節(jié)排序。在圖5A中，存儲器通道500A具有從O到63編號的64字節(jié)的傳送大小。64字節(jié)的邏輯寬度可按存儲器通道的64位物理寬度存取。在圖5B中，存儲器通道500B可被分為兩個存儲器子通道505A和505B，其各自傳送64字節(jié)傳送的二分之一，從而每一子通道傳送32字節(jié)。對于存儲器子通道505A，所存取的存儲字節(jié)從O到31編號，其是從圖5A重新排序的。對于存儲器子通道505B，所存取的字節(jié)從32到63編號，其是從圖5A重新排序的。在圖5C中，存儲器通道500C可被分為四個存儲器子通道515A、515B、515C和515D，其各自傳送64字節(jié)傳送的四分之一，從而每一子通道傳送16字節(jié)。存儲器子通道515A存取從O到15編號的存儲字節(jié)，其是從圖5A重新排序的。存儲器子通道515B存取從16到31的存儲字節(jié)，其是從圖5A重新排序的。存儲器子通道515C存取從32到47編號的字節(jié)，其是從圖5A重新排序的。存儲器子通道51 存取從48到63編號的字節(jié)，其是從圖5A重新排序的。以這種方式，當字節(jié)編號被重新排序并分配時，64字節(jié)傳送跨每一存儲器子通道被平分。現(xiàn)在再參照圖6，在本發(fā)明的其它實施例中，可以不同地重新排序字節(jié)。如上所述，為了支持微區(qū)塊存儲器存取，當利用Q子通道選擇位和P子通道數(shù)據(jù)地址位來尋址由高速緩存線存取的物理字節(jié)時，可利用SA共享地址位連同I獨立地址位。對于64字節(jié)的高速緩存線，Q子通道選擇位和P子通道數(shù)據(jù)地址位之和為6。在圖6中，我們指定P子通道數(shù)據(jù)地址位為A0-A8。在圖6上，Q子通道選擇位標示為A10、A8，以及其間的編號。在圖6中，I獨立地址位被標示為A9、A10、A16、A18、A24，以及其間的編號。在圖6中，SA共享地址位被標示為例如A11、A15、A17、A19、A20、A25、A26和Αχ。附加的共享地址位可以在其間使用。通過I獨立地址位，子通道地址在彼此的地址偏移內(nèi)獨立。為了使得子通道完全地彼此獨立，可使用從存儲控制器到每一子通道的命令和地址的完全復制，但是將顯著地增長存儲控制器的引腳數(shù)、用于輸入/輸出驅(qū)動器的硅區(qū)域、和主機印刷電路板或主板所需的布線路由選擇區(qū)域。代替地，本發(fā)明的實施例跨全部子通道共享子通道地址位的一個或多個部分，并允許剩余的I對于每一子通道獨立，如圖6中所述。I獨立地址位的明智選擇可因此提供增高的帶寬效率，該選擇對每一子通道復制I地址信號的成本進行過權衡。如上所述，I獨立地址位可以以不同的方式獲得，包括對每一存儲器通道路由選擇附加的地址位和/或使用地址過載?，F(xiàn)在參照圖7，示出了存儲模塊(MM) 710，其是示例性的存儲模塊麗1_ΜΜη。存儲模塊710可以是任意的類型，例如單列直插內(nèi)存組件(SIMM)或例如雙列直插內(nèi)存組件(DIMM)。存儲模塊710包括與印刷電路板751耦合的存儲集成電路芯片(“存儲裝置”)752。印刷電路板751包括與主機印刷電路板762的邊緣連接器760耦合的邊緣連接器或邊緣連接 754。為了支持存儲器的微區(qū)塊存取，附加的地址線可通過使用印刷電路板751的邊緣連接754的引腳引出線的未使用或未連接的引腳而獨立地提供到存儲集成電路752。邊緣連接754的這些未使用或未連接的引腳可用于將附加的獨立地址信號線路由到存儲集成電路752。在安裝到主板752上的相應邊緣連接器760中發(fā)現(xiàn)相同未用引腳。附加的獨立 地址信號線763穿過主板762從存儲控制塊中的存儲控制器路由到現(xiàn)有連接器以提供附加的獨立地址信息?？梢园l(fā)現(xiàn)多種不同類型的存儲模塊的邊緣連接754的引腳引出線的未使用或未連接引腳。例如，奇偶性或糾錯碼(ECC)功能可具有保留為邊緣連接754的引腳引出線的一部分的引腳。為了降低用戶的存儲模塊的成本，奇偶性或ECC功能通常保留在存儲模塊之夕卜，從而保留的信號線和引腳通常變得未使用。也就是說，奇偶性/ECC信號線可以路由到母板的全部邊緣連接，但是僅當ECC啟動存儲模塊(例如，雙列直插內(nèi)存組件(DIMM))安裝于其中時才使用。存儲模塊的未使用的現(xiàn)有的ECC線/引腳被重定為獨立的地址信號線并用于在非ECC存儲模塊中實現(xiàn)微區(qū)塊存取。然而在將ECC線/引腳用于微區(qū)塊存取的過程中，ECC和微區(qū)塊存取功能不能在同一時間在存儲模塊上啟動。這一方案在不是通常需要(或要求)奇偶性/ECC啟動的環(huán)境中很有作用。作為另一個示例，在邊緣連接754的引腳引出線中保留的可任選低態(tài)有效的數(shù)據(jù)信號線經(jīng)常變?yōu)槲词褂茫驗樗鼈兪撬峁┑母邞B(tài)有效的數(shù)據(jù)信號線的冗余。作為又一個示例，保留在存儲模塊的邊緣連接754的引腳引出線內(nèi)的可任選測試引腳經(jīng)常因為未使用該測試模式而變?yōu)槲词褂谩?
在任何情況下，這些未使用的引腳被重定為獨立的地址信號引腳755A-755D，且獨立的地址信號線763在主機印刷電路板762中路由選擇，獨立的地址信號線756A-756D在存儲模塊710的PCB751中路由到存儲集成電路752。在某些情況下，存儲模塊710可以進一步包括支持集成電路750，諸如緩沖集成電路(“緩沖”)或糾錯控制(ECC)集成電路。然而如上所述，如果ECC不被設置在存儲模塊710上，則以其它方式被保留用于ECC且未使用的邊緣連接754的引腳可用于進入存儲器子通道的獨立地址線以支持微區(qū)塊存取。為了支持存儲器子通道的微區(qū)塊存取和獨立尋址，存儲模塊710上的存儲集成電路752可以被分割并且分配給不同的存儲器子通道，諸如如圖7中所示的四個存儲器子通道205A、205B、205C和20 。存儲集成電路752的數(shù)據(jù)I/O通常為4、8或16位的寬度。對于存儲器通道的64位物理寬度和每一存儲器子通道的16位物理寬度，四個16位寬的存儲集成電路752分別被——分配給四個存儲器子通道205A、205B、205C和20 。八個8位寬的存儲集成電路752分別被一次兩個地分配給四個存儲器子通道205A、205B、205C和20 以提供存儲器通道的64位物理寬度和每一存儲器子通道的16位物理寬度。十六個4位寬的存儲集成電路752分別被一次四個地分配給四個存儲器子通道205A、205B、205C和20 以提供存儲器通道的64位物理寬度和每一存儲器子通道的16位物理寬度。在兩個存儲器子通道的情況下，四個16位寬的存儲集成電路752分別被一次兩個地分配給兩個存儲器子通道，以提供存儲器通道的64位物理寬度和每一存儲器子通道的32位物理寬度。八個8位寬的存儲集成電路752分別被一次四個地分配給兩個存儲器子通道，以提供存儲器通道的64位物理寬度和每一存儲器子通道的32位物理寬度。十六個4位寬的存儲集成電路752分別被一次八個地分配給兩個存儲器子通道，以提供存儲器通道的64位物理寬度和每一存儲器子通道的32位物理寬度。通過使用存儲模塊和標準邊緣連接器760的邊緣連接754的未使用引腳，存儲模塊710可反向兼容現(xiàn)有的存儲子系統(tǒng)。在本發(fā)明的另一個實施例中，新的邊緣連接754和新的邊緣連接器760設置有增加的獨立地址信號線，以支持微區(qū)塊存取存儲器。然而在本發(fā)明的這個實施例中，具體地設計了存儲組件和邊緣連接器以支持存儲器的微區(qū)塊存取，且不與現(xiàn)有的系統(tǒng)反向兼容。在本發(fā)明的又一個實施例中，存儲器集成電路被焊接到母板，而無需使用存儲模塊710或邊緣連接器760。
現(xiàn)在參考圖7B，在主機印刷電路板762中嵌入存儲器集成電路752 (通過直接向其焊接)連同具有微區(qū)塊化存儲控制器208A-208N的存儲器控制塊202，以及其它部件，其中一部分先前已經(jīng)被描述并在圖2A-2B中例示。以主機印刷電路板762的布線路由區(qū)域為代價，獨立地址信號線766A-776D可在存儲器控制塊202中的微區(qū)塊化存儲控制器208A-208N和存儲器集成電路752之間路由。這些獨立地址信號線766A-776D在不同的存儲器子通道205A-205D中沒有被跨存儲器集成電路752共享。然而，獨立地址信號線可在相同的存儲器子通道中的一個或多個存儲器集成電路752之間共享?？紤]例如圖3A，其中在每一存儲器通道中發(fā)現(xiàn)四個獨立的存儲器子通道。每一子通道可設置附加的獨立的四條地址線以獨立地存取每個子通道中的存儲區(qū)域。地址線311A-311D(標示為A9-A6)在每一子通道內(nèi)獨立。給定現(xiàn)有的一組四條的地址線，要被路由選擇的附加地址線的總數(shù)是3乘以4或12條獨立的地址信號線。當存儲器被焊接到母板上時，可以很好地路由附加信號線?；蛘?，在主板上將附加的信號線路由到存儲模塊可用于在現(xiàn)有的邊緣連接器和存儲模塊的引腳引出線不是完全地被利用時添加獨立的地址信令。 然而，如果完全使用了該現(xiàn)有連接器的引腳引出線，則沒有用于附加線的空間，且該路由附加信號線的方法不容易可行，特別是如果希望反向兼容時?，F(xiàn)在參照圖8，示出存儲集成電路800的框圖。存儲集成電路800可被包括在存儲模塊MMl-MMn內(nèi)作為一個或多個存儲裝置752。存儲集成電路800包括如圖所示耦合在一起的存儲陣列801、行地址解碼器802、位線預充電/刷新邏輯電路803、列解碼器804、讀出放大器陣列和寫驅(qū)動塊806、控制器808、地址緩沖器811以及微區(qū)塊控制邏輯電路812。微區(qū)塊控制邏輯電路812同樣可稱為過載邏輯電路(OL)?？刂破?08包括具有可被設置/初始化以控制存儲集成電路800的總體功能的多個位的模式寄存器810。模式寄存器包括存儲位的位存儲電路。模式寄存器810的位可通過對地址線820或數(shù)據(jù)線821施加與加載選通脈沖相應的合適的位設置來進行設置。加載選通脈沖可通過在存儲器空置時觸發(fā)耦合于存儲集成電路的控制器808中的一條或多條控制線822而生成?？刂破?08接收一條或多條控制線822。該一條或多條控制線822可包括行地址選通脈沖MS#、列地址選通脈沖CAS#、寫啟動WE#、芯片選擇CS#、觸排選擇BAO、BA1、BA2，或其它標準的存儲集成控制輸入。更具體地，模式寄存器810可用于配置用于微區(qū)塊存儲器存取的集成電路800。如以下進一步所述地，模式寄存器810的一個位是微區(qū)塊啟動位。微區(qū)塊啟動位可以為高態(tài)有效，且稱為MTE位。可選地，微區(qū)塊啟動位可以為低態(tài)有效，且稱為MTE#。在任一情況下，微區(qū)塊啟動位通?？煞Q為微區(qū)塊啟動位或MTE位。微區(qū)塊啟動位缺省重置為使得裝置初始開啟或重置時微區(qū)塊存取被禁止。這允許存儲模塊710和存儲集成電路800在被插入不支持微區(qū)塊存取的系統(tǒng)之中時反向兼容。模式寄存器810進一步具有一個或多個子通道選擇(SCS)位以指示所納入的存儲器可對其分配并尋址的存儲器子通道。MTE位和一個或多個SCS位被耦合于微區(qū)塊控制邏輯電路812。微區(qū)塊邏輯電路812耦合于多條地址信號線820，從而通過地址緩沖器811將地址耦合于列地址解碼器804和/或行地址解碼器802。地址緩沖器811可將地址信號鎖存于內(nèi)部地址信號線上以為地址解碼器保持它們。為了支持對存儲陣列801的微區(qū)塊存儲器存取，控制邏輯電路812同樣耦合于控制器的模式寄存器以接收微區(qū)塊啟動位和至少一個子通道選擇位。響應于微區(qū)塊啟動位和至少一個子通道選擇位，控制邏輯電路812選擇一條或多條地址信號線，通過這些信號線捕捉所分配的預定子通道的獨立地址信息。也就是說，僅可向預定的子通道分配地址信號線的子 集?？刂七壿嬰娐?12選擇地址信號線的這個子集以提取獨立地址信息。其它地址信號線可用于其它子通道或某些可以是每一子通道中的共享地址信號線?？刂七壿嬰娐?12將獨立地址信息耦合于列地址解碼器804和/或行地址解碼器802。由控制邏輯電路選擇一條或多條地址信號線可進一步響應于列地址加載信號(CAS#)和事務啟動信號。為了進一步將一個有效位的獨立地址信息混入(swizzle)另一有效位的位置,可將附加的控制邏輯電路添加到微區(qū)塊控制邏輯電路812中或其周圍。這提供了某種程度上的線性尋址方法，例如用于啟動微區(qū)塊時的屏幕刷新。讀出放大器陣列和寫驅(qū)動塊806與數(shù)據(jù)輸入/輸出(I/O)總線耦合，且可從控制器808接收控制信號以從存儲陣列讀取數(shù)據(jù)或向存儲陣列801寫入數(shù)據(jù)。讀出放大器陣列和寫驅(qū)動塊806通過數(shù)據(jù)輸入/輸出(I/O)總線821接收要寫入存儲陣列801中的數(shù)據(jù)并且將已經(jīng)從存儲陣列801中讀取的數(shù)據(jù)清除。數(shù)據(jù)輸入/輸出(I/O)總線821包括通常為
4、8或16位寬的存儲集成電路800的雙向數(shù)據(jù)線。存儲陣列801由可組織成多行多列的存儲單元構成。存儲單元通常是動態(tài)隨機存取存儲器(DRAM)單元，但是可任選地是靜態(tài)型的隨機存取存儲器(SRAM)單元或非易失性可編程(NVRAM)型的可重寫存儲單元。為了在存儲陣列801中尋址一行存儲單元，行地址解碼器802接收地址線上的行地址并在字線(WL)之一中生成信號。列解碼器804同樣接收地址線上的列地址并且選擇要存取存儲單元行內(nèi)的哪一列。列解碼器804實質(zhì)上選擇要存取的存儲單元中的位線。在讀取訪問中，列解碼器804起到多路復用器的作用。在寫入訪問中，列解碼器804起到解多路復用器的作用。列地址解碼器804響應于共享的列地址信號選擇性地存取存儲陣列801內(nèi)的存儲單元列，并且如果置位了模式寄存器內(nèi)的微區(qū)塊啟動位，則列地址解碼器804進一步響應于獨立子通道列地址信號選擇性地存取存儲陣列801內(nèi)的存儲單元列。讀出放大器陣列和寫驅(qū)動塊806可包括在讀取操作期間確定邏輯I或邏輯O是否已被存儲于所存取的存儲單元之中的讀出放大器。所尋址的存儲單元在讀取操作期間嘗試將邏輯I或邏輯O驅(qū)動到所選定的存儲陣列的位線。讀出放大器在讀取操作期間檢測邏輯I或邏輯O是否已經(jīng)由所尋址的存儲單元驅(qū)動到存儲陣列的選定位線。讀出放大器陣列和寫驅(qū)動塊806可進一步包括寫驅(qū)動器，以在寫入操作期間將邏輯O或邏輯I驅(qū)動到存儲陣列的選定位線并且驅(qū)動到所尋址的存儲單元之中。預充電/刷新塊803與存儲陣列801中的位線耦合。預充電/刷新塊803可以在讀取或?qū)懭氩僮髌陂g在尋址存儲單元之前預先處理位線。預充電/刷新塊803同樣可以在不活動期間內(nèi)刷新存儲在存儲陣列801的存儲單元中的數(shù)據(jù)。在特定的存儲周期期間，存儲集成電路800中的某些現(xiàn)有的信號線沒有被使用并且可在這個時段被重定用于其它目的。例如在CAS(列地址選通脈沖)周期期間，不是全部的地址線都被使用。這些未使用的地址信號線可在CAS周期內(nèi)重定用途以將附加的地址信息傳送給存儲模塊(例如，DIMM)以及其中的存儲集成電路裝置。存儲控制塊202中的存儲控制器202在CAS周期期間通過這些未使用的地址信號線發(fā)送附加的地址信息。具有添加的微區(qū)塊控制邏輯電路812和模式寄存器810內(nèi)的位的存儲集成電路800在之前CAS周期內(nèi)未使用的地址信號線中識別并解碼這些過載的信號?，F(xiàn)在參考圖9A，示出支持微區(qū)塊存取的示例性微區(qū)塊存儲控制邏輯電路812A，其與存儲集成電路的模式寄存器810A耦合。微區(qū)塊存儲控制邏輯電路812A的示例性實現(xiàn)解碼具有在未使用的存儲周期，諸如CAS周期內(nèi)提供的附加地址信息的過載的地址信號線。微區(qū)塊存儲控制邏輯電路812A的示意圖假定設置有四個子通道，其中的每一個具有16字節(jié)的邏輯寬度以支持微區(qū)塊存取。微區(qū)塊存儲控制邏輯電路812A的中心是雙四輸入多路復用器900，以捕捉獨立的地址信息。微區(qū)塊存儲控制邏輯電路812A的雙四輸入多路復用器900在多用復用的輸出 (A3’和A4’)中選擇性地輸出共享的列地址信號或獨立的子通道列地址信號。雙四輸入多路復用器900的輸出(A3’和A4’)耦合到列地址解碼器的輸入。獨立的子通道列地址信號是一個或多個已選擇由相應的存儲器子通道接收的獨立列地址信號。微區(qū)塊控制邏輯電路812A從存儲集成電路的地址引腳中接收地址線。微區(qū)塊控制邏輯電路812A將地址提供給地址緩沖器以分配到行地址解碼器和列地址解碼器。存儲集成電路的一些地址引腳接收共享的行地址信號、共享的列地址信號、獨立的列地址信號或其組合。例如，地址引腳A5-A9和A13在微區(qū)塊控制邏輯電路812A周圍傳遞，并且可以將共享的行地址信號和/或共享的列地址信號接收到存儲器子通道的每一個之中。地址引腳A0-A4和A10-A12耦合到雙四輸入多路復用器900，并且如果微區(qū)塊存取被啟動，則可接收共享的行地址信號和獨立的列地址信號。如果微區(qū)塊存取未被啟動，則耦合到雙四輸入多路復用器900的地址引腳A3和A4可接收共享的行址號和/或共享的列地址信號。列地址加載選通脈沖引腳CAS#與控制邏輯電路812A耦合以接收列地址加載選通脈沖信號并且選擇性地在分配給用于在存儲集成電路內(nèi)捕捉的給定子通道的地址引腳中接收適合的一個或多個獨立的列地址信號。列地址加載選通脈沖信號同樣可用于接收并捕捉適當?shù)牡刂芬_的共享列地址信號。模式寄存器810A可包括三個位存儲電路，諸如存儲微區(qū)塊啟動(MTE)位、子通道選擇位O(SCSO)位和子通道選擇位I (SCSI)位的設置的觸發(fā)電路或存儲單元。模式寄存器810A中的這三個位用適當?shù)淖油ǖ肋x擇位和微區(qū)塊啟動位編程。在初始化期間，例如開機或重置，從位設置中設置/重置存儲集成電路所接收到的這三個位的位設置。當存儲集成電路空置，且沒有存儲器存取在處理之中時，這三個位同樣可被設置/重置。位設置也可通過地址或數(shù)據(jù)信號線接收或響應于由一條或多條耦合到存儲集成電路中的控制線輸入所生成的加載選通脈沖信號而加載到模式寄存器中。如果微區(qū)塊存取在存儲集成電路中啟動，則置位區(qū)塊啟動位MTE。當MTE位為高態(tài)有效時，它被設置為高邏輯電平。如果低態(tài)有效，則MTE#位設置為邏輯低電平。在圖9的示例性控制邏輯電路中，可能在存儲器通道內(nèi)有四個或更少的子通道。SCSO和SCSI位將存儲集成電路分配到四個存儲器子通道之一。同一存儲模塊中的其它存儲集成電路可被分配到四個存儲器子通道的另外一個。每一子通道的獨立地址信息通過現(xiàn)有的地址線，諸如地址線A0-A4和A10-A12在CAS周期內(nèi)設為可用。在這一示例中，正常使用地址線A3和A4。因此，地址線A0、Al、A2、A10、A11、A12和A13是過載信號線(A13可以是微區(qū)塊事務啟動-以事務為基礎指定)。在現(xiàn)有的地址線上過載信號線的這一方法實際上向存儲集成電路裝置提供了六條附加的地址線(A0-A2和A10-A12)，而不使用附加的跡線(S卩，布線的路由選擇)或使用附加的引腳。微區(qū)塊存儲控制邏輯電路812A被設置于每一存儲集成電路中，從而適當?shù)莫毩⒆油ǖ赖刂沸畔㈨憫诖鎯υ谀Ｊ郊拇嫫髦械淖油ǖ肋x擇位而從地址線A0-A4和A10-A12中選擇。子通道選擇位的設置從模式寄存器810A路由到微區(qū)塊存儲控制邏輯電路812A以控制多路復用器900的輸入選擇處理。多路復用器900的輸出端耦合到地址信號線A3’和A4’。地址信號線A3’和A4’被耦合到地址解碼器(例如，列地址解碼器804)以在存儲陣列內(nèi)選擇存儲單元。 微區(qū)塊控制邏輯電路可在列地址寫入訪問時間期間，在CAS#是低態(tài)有效(“CAS周期”)時過載存儲地址信號線A3’和A4’。也就是說，地址位A0、Al、A2、A10、All和A12通常是在列地址不通過微區(qū)塊存取被寫入存儲集成電路時的未使用地址位。地址位A3和A4代替A3’和A4’是用于將列地址寫入到存儲集成電路的地址位。當?shù)刂肺煌ǔＪ窃贑AS周期期間不通過微區(qū)塊存取而未使用時，它們可以用于在行地址正被寫入到存儲集成電路中時，當RAS#是低態(tài)有效(“RAS周期”)時在存儲集成電路中選擇行地址。在這里將它稱為地址過載。當A0、Al、A2、A10、All和A12在圖9中圖示為在列地址選通脈沖CAS#期間未使用的地址位時，不同的未使用的地址位可被用作過載地址信號線以支持微區(qū)塊存取。微區(qū)塊存儲控制邏輯電路812A包括如圖示耦合在一起的雙四輸入多路復用器900、三輸入與門903、多個二輸入與門904-911以及多個非門912-918。可以很好地理解，與門可通過組合與非門和耦合到與非門的輸出端的非門而形成。雙四輸入多路復用器900是一對四到一的多路復用器，其中每一個具有耦合在一起的第一選擇控制輸入SO和稱合在一起的第二選擇控制輸入SI。第一個四到一多路復用器接收輸入110-113，并且提供響應于選擇控制輸入SO和SI的輸出1Y。第二個四到一多路復用器接收輸入210-213，并且提供響應于選擇控制輸入SO和SI的輸出2Y。如果SO和SI都是邏輯低電平或0，則輸入110和210被多路復用到相應輸出IY和2Y上。如果SO是邏輯高電平或I并且SI是邏輯低電平或0，輸入IIl和211被多路復用到相應輸出IY和2Y上。如果SO是邏輯低電平或O并且SI是邏輯高電平或1，輸入112和212被多路復用到相應輸出IY和2Y上。如果SO和SI都是邏輯高電平或I，則輸入113和213被多路復用到相應輸出IY和2Y上。雙四輸入多路復用器900的第一四輸入多路復用器在其相應的110-113輸入接收地址位A3、A0、Al和A2，并且選擇它們之一以驅(qū)動到在其IY輸出端的地址信號線A3’。第二四輸入多路復用器在其相應的210-213輸入接收地址位A4和A10-A12，并且選擇它們之一驅(qū)動到在其Ti輸出端的地址信號線A4’。選擇控制輸入端SO和SI分別耦合于與門904-905的輸出端。與門903在其輸出端生成微區(qū)塊模式信號(MTM) 902A。微區(qū)塊模式信號902A是高態(tài)有效，且在當獨立地址信號在耦合到雙四輸入多路復用器900的過載地址信號線中的適當時間生成。非門912在其耦合到與門903的輸入端的輸出端處將低態(tài)有效的CAS#信號反相為高態(tài)有效CAS信號。與門903將CAS信號、MTE位設置(ME)和事務啟動信號(TE，地址位A13)邏輯上相與以生成微區(qū)塊模式信號902A。那就是說，如果由MTE位啟動微區(qū)塊并由TE信號啟動事務，則當CAS#變?yōu)榈碗娢粫r生成微區(qū)塊模式信號(MTM) 902A。微區(qū)塊模式信號(MTM) 902A被耦合到與門904和905的輸入端以選通子通道選擇位SCSO和SCSI。如果微區(qū)塊模式信號(MTM)902A因為任意原因而是低電位，則到多路復用器900中的選擇控制SO和SI在與門904和905的輸出端是邏輯低電平或O。當SO和SI都是邏輯低電平或O時，分別與輸入110和210耦合的地址位A3和A4分別多路復用到相應輸出端IY和2Y處的地址信號線A3’和A4’。位A3和A4僅僅分別傳送到信號線A3’和A4’。如果微區(qū)塊存取不被啟動或如果位A3和A4用于諸如行尋址的任何其它目的，則這是缺省條件。當微區(qū)塊模式信號(MTM) 902A是高態(tài)有效時，子通道選擇位SCSO和SCSI分別經(jīng)過與門904和905分別耦合到多路復用器900的選擇控制輸入端SO和SI。因此，當微區(qū)塊模式信號(MTM) 902A由與門903生成為高態(tài)有效時，子通道選擇位SCSO和SCSI控制多路復用器900的相應四個輸入端到相應輸出端的多路復用的選擇。有效地設置子通道選擇位SCSO和SCSI，即指示存儲IC可向其分配的子通道，可確定與多路復用器900耦合的哪一地址位線用于在CAS周期期間捕捉獨立地址信號。 子通道選擇位SCSO和SCSI的設置將從一個子通道到相鄰的下一子通道地變化。對于四個子通道，分別存在四個對于SCSO和SCSI的不同設置。但是注意，被設計為支持四個子通道的微區(qū)塊控制邏輯電路都可通過僅僅使用對子通道選擇位SCSO和SCSI的兩個不同設置而容易地減少到支持兩個子通道。通過SCSO和SCSI的不同設置，多路復用器900選擇不同的地址信號線來在生成微區(qū)塊模式信號時捕捉獨立地址信號。微區(qū)塊模式信號(MTM) 902A同樣分別在與門906-911的第一輸入端處I禹合到非門913-918。地址信號A0、A1、A2、A10、A11和A12分別耦合到與門906-911的第二輸入端。微區(qū)塊模式信號(MTM)902A分別在與門906-911的輸出端A0’、Al’、A2’、A10’、All’和A12’處有效地選通存儲集成電路中地址線A0、A1、A2、A10、A11和A12上的信號。也就是說，當微區(qū)塊模式信號(MTM)902A是邏輯上的低電平或O時，與門906-911允許地址線A0、Al、A2、A10、A11和A12中的信號傳遞到輸出端40’41’42’410’411’和412’和地址解碼器。當微區(qū)塊模式信號(MTM)902A是邏輯上的高電平或I時，與門906-911將全部輸出A0’、A1’、Α2’、Α10’、Α1Γ和Α12’驅(qū)動為邏輯低電平或零。因此，當微區(qū)塊模式信號(ΜΤΜ)902Α是高態(tài)有效以捕捉獨立的地址信息時，輸出Α0’、Α1’、Α2’、Α10’、Α1Γ和Α12’不被使用，因為它們?nèi)慷急或?qū)動為O?，F(xiàn)在參考圖9Β，示出了支持微區(qū)塊存取的模式寄存器810Β，其耦合到存儲器集成電路中的微區(qū)塊控制邏輯812Β。微區(qū)塊控制邏輯812Β功能上有時與微區(qū)塊控制邏輯812Α類似，但是，可用作低態(tài)有效控制信令并支持存儲器通道中的兩個子通道。已經(jīng)形成了微區(qū)塊控制邏輯812Β中的電路，以減少通過多路復用器的選擇控制輸入而選擇地址信號線上的獨立地址信號的延遲。在有兩個存儲器子通道要支持的情況下，微區(qū)塊控制邏輯812Β在從中選擇要接收信號的地址信號線上接收兩組獨立地址信號。微區(qū)塊存儲器控制邏輯812Β的中心是十六進制的兩輸入多路復用器901Α，用以從地址信號線捕捉獨立地址信息。微區(qū)塊控制邏輯812Β中的十六進制的兩輸入多路復用器901Α接收更多且不同的地址信號線，在其上可有選擇地接收多組獨立的地址信號。即，圖6中示出的I獨立地址位的數(shù)量更大。結果，存儲器子通道中的可獨立尋址的存儲空間更大。微區(qū)塊控制邏輯812Β被耦合到存儲器集成電路的地址引腳，包括地址引腳Α0-Α8和Α10-Α13。在CAS周期期間，在這些現(xiàn)有的地址線上，每個子通道的獨立地址信息變得可用。微區(qū)塊控制邏輯在內(nèi)部地址信號線A3' -AS'上有選擇地形成獨立子通道地址信號。該內(nèi)部地址信號線AO' -AS'和All' -AU'通過地址緩沖器被耦合到地址譯碼器。響應于RAS#和CAS#選通脈沖信號，該地址緩沖器可以鎖存內(nèi)部地址信號線AO' -A8'和All' -AU'和A9-10上的地址信號，然后將這 些地址信號耦合到地址解碼器。如圖所示，在未使用存儲周期期間，地址引腳A0-A8和A10-A13具有過載地址信號，并被耦合到十六進制的兩輸入多路復用器901A的輸入。地址信號線A3-A8是第一組地址信號線，其上第一組獨立地址信號可被耦合到第一個存儲器子通道中。地址信號線A0-A2和A11-A13是第二組地址信號線，其上第二組獨立地址信號可被耦合到第二存儲器子通道中。響應于第一子通道選擇位(SCSO)和微區(qū)塊模式信號(MTM#)902B，微區(qū)塊控制邏輯812B通常在接收第一存儲器子通道的第一組獨立地址信號，或者第二存儲器子通道的第二組獨立地址信號之間選擇。所選的那組獨立地址信號被提供到十六進制的兩輸入多路復用器901A的輸出。這些獨立地址信號被耦合到存儲器集成電路中，以獨立地尋址由SA共享的地址位形成的一組通用存儲器位置中的不同存儲器位置，其可被耦合到每個存儲器子通道中。在CAS周期期間，對于每個子通道的獨立地址信息在現(xiàn)有的地址線上是可用的，例如地址線A0-A4和A10-A12。在這個例子中，一般使用地址線A3-A8。由此，地址線A0-A2和A10-A12是過載信號線(A13可以是在事務基礎上指定的微區(qū)塊事務啟動線)。現(xiàn)有地址線上的過載信號線的這個方法實際上向存儲器集成電路裝置提供六條附加地址線(A0-A2和A10-A12)，而無需使用附加跡線(S卩，布線路由)或使用附加引腳。模式寄存器810B可包括兩個位存儲電路，例如觸發(fā)器或存儲單元，以存儲低態(tài)有效微區(qū)塊啟動位MTE#和子通道選擇位O (SCSO)的設置。模式寄存器接收這兩位的位設置。位設置可使用由一個或多個控制信號產(chǎn)生的加載選通脈沖信號加載到模式寄存器中。這三個位可根據(jù)位設置而被設置/復位，該位設置由其存儲器集成電路在初始化期間(例如加電或復位)接收。這三個位還可在存儲器集成電路空閑且期間沒有存儲器存取時設置/復位。位設置可通過地址或數(shù)據(jù)信號線接收，且響應于由耦合到存儲器集成電路中的一條或多條控制線輸入產(chǎn)生的加載選通脈沖信號被加載到模式寄存器中。模式寄存器8IOA中的MTE#位和SCSO位用適當?shù)淖油ǖ肋x擇位和微區(qū)塊啟動位來編程。如果在存儲器集成電路中啟動了微區(qū)塊存取，則該微區(qū)塊啟動位(MTE#)，即低態(tài)有效信號，可以設置成邏輯低電平。當存儲器子系統(tǒng)支持微區(qū)塊存取時，則微區(qū)塊啟動位被置位。否則，微區(qū)塊啟動位不被置位，以使存儲器集成電路反向兼容不支持微區(qū)塊存取的更老的系統(tǒng)。在圖9B的示例性控制邏輯中，存儲器通道中有兩個可能的子通道。SCSO位將存儲器集成電路分配到存儲器通道中的兩個存儲器子通道之一。同一存儲模塊上的其它存儲器集成電路可被分配到另一個存儲器子通道。響應于存儲在模式寄存器中的子通道選擇位(S)，每個存儲器集成電路中設置了微區(qū)塊存儲器控制邏輯812B，以使恰當?shù)莫毩⒆油ǖ赖刂沸畔⒖蓮牡刂沸盘栆_中選擇。子通道選擇位的設置從模式寄存器路由到微區(qū)塊存儲器控制邏輯，以控制復用器901A的輸入選擇處理。微區(qū)塊控制邏輯812B包括如圖9B中所示耦合在一起的第一個十六進制兩輸入多路復用器901A、第二個十六進制兩輸入多路復用器901B、多個與(AND)門906-911、多個反相器913-918和三輸入或(OR)門923。很好理解的是，OR門可以通過耦合反相器的輸入到與NOR門的輸出而形成。前面已經(jīng)提供了已知的AND門的構成。第一個十六進制兩輸入多路復用器901A的輸出被耦合到第二個十六進制兩輸入多路復用器901B中的每個多路復用器的兩個輸入的第一個中。地址位或信號線A3、A4、A5、A6、A7和AS被耦合到在第二個十六進制兩輸入多路復用器901B中的每個多路復用器的兩個輸入的第二個中。第二個十六進制兩輸入多路復用器901B的輸出端被耦合到地址信號線A3' -AS'。地址信號線A3' -AS'與地址解碼器耦合(例如，列地址解碼器804)，以在該存儲器陣列中選擇存儲單元。地址緩沖器可以鎖存或寄存該址信號線A3' -AS'以保持狀態(tài)，以使它們可以通過地址解碼器而被解碼。第一個十六進制兩輸入多路復用器901A使其選擇控制SO耦合到子通道選擇O (SCSO)位，以使多路復用器901A的輸出直接由存儲器集成電路的子通道分配控制。以這個方式，所選擇的輸出可以很好地被固定，以最小化地址信號的傳播延遲。第二個十六進制 兩輸入多路復用器901B使選擇控制輸入SO耦合到三輸入OR門923的輸出，即低態(tài)有效微區(qū)塊模式(MTM#)信號902B。如果低態(tài)有效微區(qū)塊模式(MTM#)信號902B是邏輯低或零，則微區(qū)塊存儲器存取被啟動，從而第一個十六進制兩輸入多路復用器901A的輸出是地址信號線A3' -AS'上的第二個十六進制兩輸入多路復用器901B的相應邏輯輸出。如果微區(qū)塊存取不被啟動，則MTM#為高，從而可選擇第二個十六進制兩輸入多路復用器901B中的每個多路復用器的兩個輸入的第二個，并且地址信號線A3-A8被耦合到獨立子通道列地址線A3' -AS'。在此情況下，第一個十六進制兩輸入多路復用器901A對地址信號A3-A8沒有影響，其被有效地在微區(qū)塊控制邏輯812B周圍路由，且被分別驅(qū)動到內(nèi)部地址線A3' -AS'上。十六進制兩輸入多路復用器901A-901B是使選擇控制輸入SO耦合在一起的六個二到一多路復用器。第一個二到一多路復用器響應于選擇控制輸入SO接收輸入110和111，并提供輸出1Y。第二個二到一多路復用器響應于選擇控制輸入SO接收輸入210和211并提供輸出Ti。第三個二到一多路復用器響應于選擇控制輸入SO接收輸入310和311并提供輸出3Y。第四個二到一多路復用器響應于選擇控制輸入SO接收輸入410和411和提供輸出4Y。第五個二到一多路復用器響應于選擇控制輸入SO接收輸入510和511和提供輸出5Y。第六個二到一多路復用器響應于選擇控制輸入SO接收輸入610和611和提供輸出6Y。如果SO是邏輯低或0，則輸入1I0、2I0、3I0、4I0、5I0和610被分別驅(qū)動到輸出1Y、2Y、3Υ、4Υ、5Υ和6Υ上。如果SO是邏輯高或1，則輸入1Ι1、2Ι1、3Ι1、4Ι1、5Ι1和611被分別驅(qū)動到輸出1Υ、2Υ、3Υ、4Υ、5Υ和6Υ上。如前所述，三輸入OR門923在其輸出上產(chǎn)生低態(tài)有效微區(qū)塊模式(ΜΤΜ#)信號902Β。在其輸入上，三輸入OR門923接收微區(qū)塊啟動位ΜΤΕ#、列地址選通CAS#信號和事務啟動位ΤΕ#(地址線Α10)。如果所有這三個輸入都是低邏輯電平或0，則微區(qū)塊模式(ΜΤΜ#)信號902Β是邏輯低或0，以從過載的地址線有選擇地接收獨立子通道地址信號。這就要求通過微區(qū)塊啟動位被設置成其有效低電平或O來啟動微區(qū)塊存??；通過地址線AlO被設置成邏輯低或O來啟動微區(qū)塊事務；以及列地址通過CAS#控制信號被選通為邏輯低或O被選通到存儲器集成電路中。即，所有這些輸入信號在控制邏輯812Β中都是低態(tài)有效的以供微區(qū)塊存儲器存取。如果輸入MTE#、CAS#或TE#的任何之一是邏輯高或1，則微區(qū)塊模式(ΜΤΜ#)信號902Β是邏輯高或I。在微區(qū)塊模式(ΜΤΜ#)信號902Β是邏輯高或I的情況下，控制邏輯812B的第二個十六進制兩輸入多路復用器901B正常將地址信號A3-A8遞送到內(nèi)部地址線A3' -AS'上，而無需選擇任何獨立子通道地址信號信息。需要多于一個的信號來啟動微區(qū)塊存取提供了不會因為僅僅一位信號中的錯誤而誤入微區(qū)塊模式。由于微區(qū)塊模式(MTM#)信號902B是低態(tài)有效信號，因此控制邏輯812B中的AND門906-911的操作與控制邏輯812A中的AND門906-911相似，但是門選不同地址信號，并且無需反相器913-918也可這樣做。由此，控制邏輯812B中的AND門906-911響應于低態(tài)有效的微區(qū)塊模式(MTM#)信號902B在內(nèi)部地址線AO' -A2'和Α1Γ -AU'上將地址信號A0-A2和A11-A12分別門選為零?，F(xiàn)在參考圖9C，地址調(diào)配邏輯930的示意圖被示出，其耦合到模式寄存器810C。圖9C中示出的地址調(diào)配邏輯930用于具有兩個存儲器子通道的存儲器通道。調(diào)配控制邏輯可被附加在圖9A和9B中示出的過載或微區(qū)塊控制邏輯812A或812B之前或之后。簡言之，設置了地址調(diào)配邏輯930，以使微區(qū)塊存儲控制器可具有某些線性尋址能力，例如是在屏幕刷新期間所需的。地址調(diào)配邏輯930有選擇地重新排序或調(diào)換從存儲控制器接收的地址位的有效位。進行這種操作的一種方式是交換位的位置。另一種可完成的方法是有選擇地逆置地址位。地址調(diào)配邏輯930包括如圖所示耦合在一起的雙二輸入多路復用器935、或非(NOR)門936和異或(XOR)門937-938。雙二輸入多路復用器935包括其選擇控制輸入SO耦合在一起的一對兩輸入多路復用器，以及從NOR門936輸出的調(diào)配控制信號(SWZ) 932。地址位或引腳A4和A3分別耦合到多路復用器935的110和210輸入并在選擇控制輸入SO是邏輯低或O時被選擇為輸出。XOR門937-938的輸出分別被耦合到多路復用器935的IIl和211輸入并在選擇控制輸入SO是邏輯高或I時被選擇為輸出。子通道選擇位I(SCSl)和子通道選擇位O(SCSO)被分別耦合到異或(XOR)門937-938的第一個輸入中。地址位A3和A4被分別耦合到XOR門937和938的第二個輸入中。如果SCSI位被設置成1，則XOR門937在其輸出逆置地址位A3，并被耦合到多路復用器935的IIl中。如果SCSO位被設置成1，則XOR門933在其輸出逆置地址位A4，并被耦合到多路復用器935的211中。以這個方式，SCSI和SCSO位 的設置可有效地逆置在地址位線A3和A4上的地址信號。NOR門936在其輸出產(chǎn)生調(diào)配控制信號(SWZ) 932，并被耦合到雙二輸入多路復用器935的選擇控制輸入SO中。調(diào)配控制信號(SWZ) 932即高態(tài)有效信號選擇調(diào)配地址位是否從雙二個輸入多路復用器935中被輸出。如果調(diào)配控制信號(SWZ) 932是邏輯高或I，且被耦合到雙二輸入多路復用器935的選擇控制輸入SO中，那么選擇XOR門937和938中的調(diào)配地址位輸出，以驅(qū)動到多路復用器935輸出上的相應地址線A4"和A3"。如果通過低態(tài)有效微區(qū)塊啟動位MTE#啟動了微區(qū)塊存取，CAS#選通脈沖信號是邏輯低的以捕捉列地址信息，且TE#位是邏輯低的以啟動被輸入到NOR門936中的微區(qū)塊事務，則這是可發(fā)生的。然而，如果耦合到雙二輸入多路復用器935的選擇控制輸入SO中的調(diào)配控制信號(SWZ) 932是邏輯低或0，則地址位A4和A3傳遞到多路復用器935的輸出處的相應地址線A"和A3 "上，而無需調(diào)配。如果微區(qū)塊存取沒有被低態(tài)有效微區(qū)塊啟動位MTE#啟動，或如果CAS#選通脈沖信號不是邏輯低的以捕捉列地址信息，或如果TE#位不是邏輯低的以啟動微區(qū)塊事務，則這是可發(fā)生的。
模式寄存器810C與模式寄存器810B類似，但是存儲了附加位(SCSI)的設置。模式寄存器810C包括三個位存儲電路，例如觸發(fā)器或存儲單元以存儲低態(tài)有效的微區(qū)塊啟動位MTE#、子通道選擇位O (SCSO)和子通道選擇位I (SCSI)的設置。模式寄存器接收用于這兩位的位設置。位設置可使用由一個或多個控制信號產(chǎn)生的加載選通脈沖信號加載到模式寄存器中。這三個位根據(jù)位設置而被設置/復位，該位設置由存儲器集成電路在初始化期間(例如加電或復位)接收。當存儲器集成電路空閑而期間沒有存儲器存取時，這三個位可被設置/復位。響應于由耦合到存儲器集成電路中的一條或多條控制線輸入產(chǎn)生的加載選通脈沖信號，位設置可通過地址或數(shù)據(jù)信號 線接收，且被加載到模式寄存器中。由于保持盡可能小的地址信號延遲是很重要的，圖9B的地址調(diào)配邏輯可以與圖9C中示出的過載邏輯組合，并簡化以減小內(nèi)部地址信號線上的信號延遲?，F(xiàn)在參考圖9D，示出了耦合到存儲器集成電路中的模式寄存器810C的組合調(diào)配和微區(qū)塊控制邏輯950?？刂七壿?50結合并簡化了圖9C中的地址調(diào)配邏輯930，和圖9B中的過載或微區(qū)塊控制邏輯812B。由此，該組合的調(diào)配和微區(qū)塊控制邏輯950在功能上與分開的微區(qū)塊控制邏輯812B和地址調(diào)配邏輯930的部件類似。控制邏輯950中簡化的目標是在去往存儲器集成電路中的地址解碼器和地址緩沖器的地址信號路徑中減小地址信號中的延時。一對十六進制兩輸入多路復用器901A和901B已經(jīng)被簡化到單個的十六進制三輸入多路復用器960。模式寄存器810C已經(jīng)在前面描述了，其包括低態(tài)有效微區(qū)塊啟動位(MTE#) ,SCSO位和SCSI位。模式寄存器位可隨著加載選通脈沖從耦合到存儲器集成電路中的控制信號產(chǎn)生而從位設置加載。控制邏輯950包括如圖所示耦合在一起的十六進制三輸入多路復用器960、AND門906-910,OR 門 923,AND 門 969、異或非(XNOR)門 974-975，和反相器 976。異或非(XNOR)門974-975可以替換地是異或(XOR)門，且SCSO和SCSI的位設置被逆置。控制邏輯950被耦合到地址引腳A0-A8和A10-A13，以接收地址信號并在地址信號線AO' -A8'和A1(V -AU'上產(chǎn)生內(nèi)部地址信令。地址信號輸入AlO完成雙重任務，即微區(qū)塊模式中的事務啟動位TE#,以及作為地址輸入信號。在控制邏輯中，地址引腳的地址信號線在被耦合到十六進制三輸入多路復用器960的輸入中之前首先可以被耦合到地址調(diào)配邏輯中。例如，地址A4被耦合到XNOR門974的輸入中，地址Al被耦合到XNOR門975中，而地址AO被耦合到反相器976中。如果SCSO位被設置成邏輯低或0，則XNOR門974-975在相應地址信號A4和Al分別被耦合到復用器960的110和111輸入中之前逆置相應地址信號A4和Al。如果SCSO位被設置成邏輯高或1，則XNOR門974-975遞送相應地址信號A4和Al而不作逆置，其接著被分別耦合到多路復用器960的110和IIl輸入中。十六進制三輸入多路復用器960具有六個三到一的多路復用器，其具有耦合在一起的第一選擇控制輸入SO和稱合在一起的第二選擇控制輸入SI。第一個三到一的多路復用器響應于選擇控制輸入SO和SI接收輸入110、IIl和112并提供輸出1Y。第二個三到一的多路復用器響應于選擇控制輸入SO和SI接收輸入210、211和212并提供輸出2Y。第三個三到一的多路復用器響應于選擇控制輸入SO和SI接收輸入310、311和312并提供輸出3Y。第四個三到一的多路復用器響應于選擇控制輸入SO和SI接收輸入410、411和412并提供輸出4Y。第五個三到一的多路復用器響應于選擇控制輸入SO和SI接收輸入510、511和512并提供輸出5Y。第六個三到一的多路復用器響應于選擇控制輸入SO和SI接收輸入610,611和612并提供輸出6Y。十六進制三輸入多路復用器960具有第一選擇控制輸入SO和第二選擇控制輸入Si，以選擇三個輸入中的哪一個被耦合到相應輸出。由于可能是兩個選擇控制輸入選擇四個中的一個，現(xiàn)在將描述用于十六進制3輸入的多路復用器的真值表。如果兩個選擇位SO和Si都被置零，則從多路復用器選擇IO輸入為輸出。如果SO位被設置成I，并且SI位被置零，則從多路復用器選擇Il輸入為輸出。如果SI位被設置成1，則從多路復用器選擇12輸入為輸出，而不管SO的位設置如何。即，在這個最后的情況中，當SI位被設置成I時，由于其是超馳(over-riding)的，因此不必關心十六進制三輸入多路復用器中的SO輸入。如前所述，OR門923產(chǎn)生低態(tài)有效微區(qū)塊模式信號(MTM#)902B。低態(tài)有效微區(qū) 塊模式信號(MTM#)902B被耦合到多路復用器960的第二選擇控制輸入SI中。在多路復用器960中相應的12輸入是地址位A3-A8。在多路復用器960中相應的Il輸入分別是來自XNOR門975的輸出、反相器976的輸出和地址位A2、A11、A12和A13。在多路復用器960中相應的IO輸入分別是來自XNOR門974的輸出和地址位A3、A5、A6、A7和A8。如前所述，微區(qū)塊模式信號(MTM#)902B是低態(tài)有效信號。然而，如果微區(qū)塊模式信號(MTM#)902B是邏輯高或I，則從多路復用器選擇12輸入為輸出，而不管對第一選擇控制輸入SO的位設置如何。即，如果微區(qū)塊模式信號(MTM#)902B是高的或1，則12輸入(地址位A3-A8)被選擇以通過多路復用器960并驅(qū)送到內(nèi)部地址信號線A3' -AS'上。如果根據(jù)對OR門923的輸入條件，生成微區(qū)塊模式信號(MTM#) 902B為低態(tài)有效信號，耦合到多路復用器的第一選擇控制輸入中的SCSI位選擇多路復用器960中的IO或Il輸入，以在其相應Y輸出上產(chǎn)生。如果SCSI位被設置成邏輯低或0，并且被耦合到S0，則IO輸入(來自XNOR門974的輸出，和地址位A3、A5、A6、A7和A8)被選擇為從多路復用器960輸出到相應內(nèi)部地址信號線A3' -AS'上。在這種方式中，子通道O的獨立地址信息可從地址線上選擇、調(diào)配和捕捉。然而，如果SCSI位被設置成邏輯高或I并且被耦合到S0，則Il輸入(來自XNOR門975的輸出，反相器976的輸出和地址位A2、A11、A12和A13)被選擇從多路復用器960輸出到各個內(nèi)部地址信號線A3' -AS'上。在這種方式中，子通道I的獨立地址信息可從地址線選擇、調(diào)配和捕捉?？刂七壿?30中的AND門906-911在功能上與在控制邏輯812B中的AND門906-911相似，響應于區(qū)塊模式(MTM#)信號902B是低態(tài)有效的，分別選通地址信號線AO1 -A2'和All' -AW上的相同地址信號A0-A2和A11-A12為零。另外，AND門969響應于微區(qū)塊模式(MTM#)信號902B是低態(tài)有效的，選通內(nèi)部地址線A1(V上的地址信號AlO為零。現(xiàn)在參考圖10，示出存儲器集成電路用以提供微區(qū)塊存儲器操作的方法1000。在框1002，存儲器集成電路被分配到存儲器通道的相應獨立存儲器子通道。即，存儲器集成電路內(nèi)的模式寄存器中的一個或多個子通道選擇位被置位以將存儲器IC分配到預定的存儲器子通道。在框1004，啟動了對存儲器集成電路的微區(qū)塊存儲器存取。即，該存儲器集成電路內(nèi)的模式寄存器中的微區(qū)塊啟動MTE位被置位以啟動在其中的微區(qū)塊存儲器存取。由于MTE位是高態(tài)有效的，則其被設置成高邏輯電平。如果MTE位是低態(tài)有效的("MTE#")則MTE#位被設置成邏輯低電平。在框1006，一個存儲器子通道中的一個或多個存儲器集成電路的存儲單元從另一個子通道中的一個或多個存儲器集成電路中的存儲單元獨立地尋址。即，存儲器集成電路在其相應獨立存儲器子通道中獨立尋址，以獨立存取每個存儲器子通道中的存儲器。如前所述，可通過不同方法提供對子通道的獨立尋址。可以提供一種對子通道的獨立尋址方式，其在未使用存儲周期期間的現(xiàn)有地址信號線上，諸如在其中列地址被寫入的CAS周期期間，并發(fā)地捕捉每個相應存儲器子通道中的獨立地址信息。另一種可提供對子通道的獨立尋址方法是在存儲器通道的相應獨立存儲器子通道中的存儲控制器和存儲器集成電路之間路由獨立地址信號線。還有另一種可提供對子通道的獨立尋址方法是將邊緣連接的未使用引腳再分配為獨立的地址引腳，并且在存儲模塊上的相應獨立存儲器子通道中的邊緣連接器的獨立地 址引腳和多個存儲器集成電路之間路由獨立地址信號線。在這種情況中，獨立尋址可通過在存儲器控制器和邊緣連接器的引腳之間路由獨立地址信號線以耦合到存儲模塊上的邊緣連接的獨立地址引腳來進一步地提供。邊緣連接的未使用引腳可以是糾錯控制引腳、奇偶引腳或其組合。只要啟動了微區(qū)塊存取，微區(qū)塊存儲器存取可在每個存儲器子通道中的存儲器通道上發(fā)生。在框1008，判定微區(qū)塊存取是否仍然在存儲器集成電路中啟動。模式寄存器中MTE位的檢查可確定微區(qū)塊存取是否仍然被啟動。如果微區(qū)塊存取仍然被啟動，則處理跳回框1006，以準備利用微區(qū)塊存取而進行存儲器集成電路中的下一個存取。如果微區(qū)塊存取不再啟動，則處理結束，且開始正常的線性尋址。先前，基于UMA存儲器體系結構的集成圖形控制器容易是帶寬受限的。本發(fā)明實施例的建模提出了將微區(qū)塊存取應用到UMA存儲器體系結構可以使紋理存儲器存取帶寬減少20-40%，以使存儲器存取更為有效。通過應用微區(qū)塊存取，用于游戲工作負載的顏色和深度存儲器存取帶寬可減少約10-20%，以使存儲器存取更為有效。為了支持微區(qū)塊存取存儲器體系結構，已經(jīng)改進了存儲器子系統(tǒng)，以允許子通道存取。已經(jīng)示出了本發(fā)明的實施例，其中可以實現(xiàn)微區(qū)塊存取，并且仍然反向兼容現(xiàn)有的存儲模塊波形因數(shù)和標準。先前，沒有可用的方法可在現(xiàn)有的存儲模塊(例如，DIMM)連接器上路由附加地址信號線，。本發(fā)明的實施例提供了其解決方案，即，使現(xiàn)有地址線過載每個子通道的獨立地址信息。如果反向兼容性是不重要的，則可以提供其它的方法以將獨立地址信息提供給每個子通道。盡管已經(jīng)描述了某些典型的實施例并已在相應的附圖中示出，但是可以理解的是，在廣義發(fā)明中，這樣的實施例僅僅是說明性的，而不是限制性的，并且本發(fā)明的該實施例并不局限于所示出和描述的特定結構和配置，因為對于本領域的那些普通技術人員而言可以進行各種其它的修改。
權利要求
1.一種存儲器集成電路，包括 地址解碼器，通過存儲器通道內(nèi)的獨立子通道在存儲器陣列中有選擇地存取存儲單元微區(qū)塊； 控制邏輯，選擇一條或多條地址信號線，以捕捉獨立的地址信息，來支持對存儲器陣列的獨立微區(qū)塊的獨立子通道存儲器存取，所述控制邏輯將獨立地址信息耦合到地址解碼器中。
2.如權利要求I所述的存儲器集成電路，其特征在于，還包括從所述地址解碼器至所述存儲單元微區(qū)塊的附加地址線以將附加的獨立地址信息提供給存儲器陣列，且其中所述控制邏輯選擇一條或多條附加地址線，來支持對存儲器陣列的獨立微區(qū)塊的獨立子通道存儲器存取。
3.如權利要求I所述的存儲器集成電路，其特征在于，所述控制邏輯選擇所述存儲器通道的通道線中的一條或多條未使用信號線，來支持對存儲器陣列的獨立微區(qū)塊的獨立子通道存儲器存取。
4.如權利要求I所述的存儲器集成電路，其特征在于，還包括模式寄存器，所述模式寄存器包括位存儲電路，用以存儲微區(qū)塊啟動位和至少一個子通道選擇位。
5.如權利要求4所述的存儲器集成電路，其特征在于，所述控制邏輯耦合到多條地址信號線、所述地址解碼器和所述模式寄存器，并且響應于所述啟動位和所述至少一個子通道選擇位選擇地址線。
6.如權利要求5所述的存儲器集成電路，其特征在于 所述控制邏輯對一條或多條地址信號線的選擇還響應于列地址加載信號和事務啟動信號。
7.如權利要求I所述的存儲器集成電路，其特征在于，所述控制邏輯包括多路復用器，用以選擇在其上捕捉獨立地址信息的地址信號線中的一條。
8.如權利要求7所述的存儲器集成電路，其特征在于，所述多路復用器進一步將所述獨立地址信息從第一有效地址位調(diào)配到第二有效地址位。
9.一種存儲器集成電路，包括 存儲器通道，具有多個地址引腳，用于接收共享的行地址信號、共享的列地址信號、獨立的列地址信號或其組合，以通過存儲器通道內(nèi)的獨立子通道在存儲器陣列中有選擇地存取存儲單元微區(qū)塊； 多個多路復用器輸入，耦合到多個地址引腳的子集以接收獨立的列地址，多個多路復用器選擇一個或多個所述獨立列地址信號，作為在相應多路復用器輸出上提供的獨立子通道列地址信號；以及 耦合到所述多個多路復用器的相應輸出的列地址解碼器，所述列地址解碼器響應于共享的列地址信號和獨立子通道列地址信號而有選擇地存取存儲器陣列的微區(qū)塊中的存儲單元的列。
10.如權利要求9所述的存儲器集成電路，其特征在于，還包括 列地址加載選通脈沖引腳，用于接收列地址加載選通脈沖信號，以在所述多個地址引腳上有選擇地接收一個或多個獨立子通道列地址信號； 寄存器，用于存儲微區(qū)塊啟動位和第一子通道選擇位；其中所述多個多路復用器每 一個都具有耦合在一起的第一選擇控制輸入，所述第一選擇控制輸入還耦合到第一子通道選擇位，以響應于微區(qū)塊啟動位和第一子通道選擇位，選擇多個多路復用器輸入之一作為相應的子通道多路復用器輸出。
11.如權利要求9所述的存儲器集成電路，其特征在于 所述多個多路復用器是三到一的多路復用器，每一個都使第二選擇控制輸入耦合在一起，并耦合到微區(qū)塊模式信號，所述多個多路復用器進一步響應于所述微區(qū)塊模式信號而選擇一個或多個獨立的列地址信號，作為獨立的子通道列地址信號。
12.如權利要求11所述的存儲器集成電路，還包括寄存器，所述寄存器存儲第二子通道選擇位，且所述存儲器集成電路進一步包括 耦合在一個或多個地址引腳和第一多個多路復用器之間的調(diào)配邏輯，所述調(diào)配邏輯響應于第二子通道選擇位而有選擇地逆置耦合在所述第一多個多路復用器中的一個或多個獨立的列地址信號。
13.如權利要求9所述的存儲器集成電路，其特征在于 耦合在所述第一多個多路復用器和列地址解碼器之間的第二多個多路復用器，所述第二多個多路復用器的每個多路復用器都具有耦合在一起并耦合到微區(qū)塊模式信號的第二選擇控制輸入、相應的第二多個多路復用器輸入的多個多路復用器輸出，所述第二多個多路復用器的多個多路復用器輸入的第一半分別耦合到所述第一多個多路復用器的多路復用器輸出，而所述第二多個多路復用器的多個多路復用器輸入的第二半分別耦合到多個地址引腳，所述第二多個多路復用器響應于活動的微區(qū)塊模式信號而選擇所述第一多個多路復用器的多路復用器輸出在相應多路復用器輸出上提供，并響應于不活動的微區(qū)塊模式信號而選擇共享行地址信號和共享列地址信號在相應多路復用器輸出上提供。
14.一種用于計算機系統(tǒng)的存儲器陣列，包括 在至少一個存儲器通道中耦合在一起的一個或多個存儲器模塊，所述一個或多個存儲器模塊的每一個都被劃分為至少兩個存儲器子通道，所述一個或多個存儲器模塊的每一個包括 第一存儲器集成電路，所述第一存儲器集成電路被分配到第一存儲器子通道并且具有第一多個存儲器的微區(qū)塊，以及 第二存儲器集成電路，所述第二存儲器集成電路被分配到第二存儲器子通道并且具有第二多個存儲器的微區(qū)塊；以及 控制邏輯，通過以不同粒度級別有選擇地存取存儲器集成電路，支持通過存儲器通道的子通道對存儲器集成電路的微區(qū)塊的獨立子通道存儲器存取，其中第一粒度級別是整個存儲器通道，且第二粒度級別是所述整個存儲器通道的子集。
15.如權利要求14所述的存儲器陣列，其特征在于，所述第一存儲器集成電路和所述第二存儲器集成電路中的一組可尋址存儲單元是可相互獨立尋址的。
16.如權利要求15所述的存儲器陣列，其特征在于，所述控制邏輯同時存取存儲器通道的兩個不同子通道上的不同微區(qū)塊。
17.如權利要求16所述的存儲器陣列，其特征在于，所述存儲器的兩個不同的子通道是不連續(xù)的。
18.如權利要求14所述的存儲器陣列，其特征在于，還包括至所述存儲單元微區(qū)塊的附加地址線以將附加的獨立地址信息提供給存儲器陣列，且其中所述控制邏輯選擇一條或多條附加地址線，來支持對存儲器陣列的獨立微區(qū)塊的獨立子通道存儲器存取。
19.如權利要求14所述的存儲器陣列，其特征在于，所述控制邏輯選擇所述存儲器通道的通道線中的一條或多條未使用信號線，來支持對存儲器陣列的獨立微區(qū)塊的獨立子通道存儲器存取。
全文摘要
在本發(fā)明的一個實施例中，提供了一種存儲器集成電路，包括在存儲器陣列中有選擇地存取存儲單元的地址解碼器；具有存儲啟動位和至少一個子通道選擇位的位存儲電路的模式寄存器；以及控制邏輯?？刂七壿嫳获詈系蕉鄺l地址信號線、地址解碼器和模式寄存器。響應于啟動位和至少一個子通道選擇位，控制邏輯選擇一條或多條地址信號線以捕捉獨立地址信息，從而支持對存儲器陣列的獨立子通道存儲器存取?？刂七壿媽ⅹ毩⒌刂沸畔Ⅰ詈系降刂方獯a器中。
文檔編號G11C8/12GK102637451SQ20121009709
公開日2012年8月15日 申請日期2006年6月30日 優(yōu)先權日2005年6月30日
發(fā)明者D·加貝爾, J·阿基雅瑪, P·麥克威廉姆斯 申請人:英特爾公司