專利名稱：半導體裝置及其驅(qū)動方法
技術(shù)領域：
所公開的發(fā)明的ー個方式涉及ー種存儲裝置。
背景技術(shù)：
中央處理器(CPU Central Processing Unit)等信號處理裝置根據(jù)其用途而具有多種多樣的結(jié)構(gòu)。一般來說，在信號處理裝置中，除了用來存儲數(shù)據(jù)或程序的主存儲器以夕卜，還設置有寄存器或高速緩沖存儲器等各種存儲電路。寄存器具有為了保持運算處理或程序執(zhí)行狀態(tài)等而暫時保持數(shù)據(jù)信號的功能。另外，高速緩沖存儲器介于運算裝置與主存儲器之間，并為了減少對低速的主存儲器的存取次數(shù)來實現(xiàn)運算處理的高速化而設置。在信號處理裝置中，寄存器或高速緩沖存儲器等存儲電路需要比主存儲器更高速 地寫入數(shù)據(jù)信號。因此，通常，使用觸發(fā)器作為寄存器，并使用SRAM (Static Random AccessMemory，即靜態(tài)隨機存取存儲器)等作為高速緩沖存儲器。就是說，作為這些寄存器或高速緩沖存儲器等，使用如果停止供應電源電位則數(shù)據(jù)信號消失的易失性存儲電路。為抑制耗電量，已提出了如下方法在不進行數(shù)據(jù)信號的輸入及輸出的期間中，暫時停止將電源電壓供應到信號處理裝置(例如，參照專利文獻I)。在專利文獻I的方法中，在寄存器或高速緩沖存儲器等的易失性存儲電路的周圍配置非易失性存儲電路，而將上述數(shù)據(jù)信號暫時存儲在該非易失性存儲電路。像這樣，即使是在信號處理裝置中停止供應電源電壓的期間，也保持存儲在寄存器或高速緩沖存儲器等中的數(shù)據(jù)信號。另外，當在信號處理裝置中長期地停止供應電源電壓時，通過在停止供應電源電壓之前將易失性存儲電路內(nèi)的數(shù)據(jù)信號轉(zhuǎn)移到硬盤或快閃存儲器等的外部存儲電路，也可以防止數(shù)據(jù)信號的消失。專利文獻I日本專利申請公開平10-078836號公報在使用在信號處理裝置中停止供應電源電壓的期間中將存儲在易失性存儲電路中的數(shù)據(jù)信號存儲在配置在易失性存儲電路的周圍的非易失性存儲電路的方法時，因為作為這些非易失性存儲電路主要使用磁性元件或鐵電體，所以信號處理裝置的制造エ序復雜。另外，在使用在信號處理裝置中停止供應電源電壓的期間中將易失性存儲電路的數(shù)據(jù)信號存儲在外部存儲電路的方法吋，將數(shù)據(jù)信號從外部存儲電路放回到易失性存儲電路需要較長時間。因此，利用外部存儲電路的數(shù)據(jù)信號的后備不合適于以耗電量的降低為目的的短時間內(nèi)的電源電壓供應的停止。

發(fā)明內(nèi)容
鑒于上述問題，所公開的發(fā)明的ー個方式的目的之一是提供ー種不需要復雜的制造エ序且可以抑制耗電量的存儲裝置。尤其是，本發(fā)明的ー個方式的目的之一是提供一種可以通過在短時間內(nèi)停止供應電源電壓而抑制耗電量的存儲裝置。在所公開的發(fā)明的ー個方式中，作為上述非易失性存儲電路，使用具有第一晶體管及存儲電容的存儲電路。作為該第一晶體管，例如，使用其溝道形成在氧化物半導體層中的晶體管(以下稱為“氧化物半導體晶體管”)。因為該氧化物半導體晶體管的截止電流極小，所以可以構(gòu)成非易失性存儲電路。像這樣，使用氧化物半導體晶體管作為第一晶體管的非易失性存儲電路具有不發(fā)生由改寫導致的特性劣化的優(yōu)點。但是，氧化物半導體晶體管的工作頻率低于其溝道形成在硅層中的晶體管(以下稱為“硅晶體管”)的工作頻率。因此，當以高頻率驅(qū)動使用氧化物半導體晶體管的存儲電路時，恐怕會引起故障。由上述硅晶體管形成的存儲電路是只在有電源電壓供應的期間中能夠保持數(shù)據(jù)信號的易失性存儲電路。即使在高頻率條件下，也可以驅(qū)動上述由硅晶體管形成的易失性存儲電路。在所公開的發(fā)明的ー個方式中，在驅(qū)動存儲裝置的頻率高時，對由硅晶體管形成的存儲電路進行數(shù)據(jù)信號的寫入及讀出。只在停止供應電源電壓之前的期間中，將數(shù)據(jù)信 號寫入到包含氧化物半導體晶體管的非易失性存儲電路。另外，在再開始供應電源電壓之后，讀出保持在包含氧化物半導體晶體管的非易失性存儲電路中的數(shù)據(jù)信號，并將該數(shù)據(jù)信號寫入到由硅晶體管形成的存儲電路。另外，在所公開的發(fā)明的ー個方式中，在驅(qū)動存儲裝置的頻率低時，對由氧化物半導體晶體管形成的非易失性存儲電路進行數(shù)據(jù)信號的寫入及讀出，并將寫入到該非易失性存儲電路的數(shù)據(jù)信號寫入到由硅晶體管形成的存儲電路。另外，在所公開的發(fā)明的ー個方式中，頻率高(高頻率)是指既不可將數(shù)據(jù)信號寫入到非易失性存儲電路，也不可從非易失性存儲電路讀出數(shù)據(jù)信號的頻率。另ー方面，頻率低(低頻率)是指既可將數(shù)據(jù)信號通過氧化物半導體晶體管寫入到非易失性存儲電路，又可從非易失性存儲電路讀出數(shù)據(jù)信號的頻率。數(shù)據(jù)信號的寫入及讀出的可或不可取決于包含在非易失性存儲電路中的氧化物半導體晶體管的驅(qū)動頻率。通過利用外部或內(nèi)部的控制信號轉(zhuǎn)換上述兩個工作方式，可以提供驅(qū)動頻率的范圍寬且耗電量被抑制的存儲裝置。所公開的發(fā)明的ー個方式涉及ー種存儲裝置，該存儲裝置包括易失性第一存儲電路，該易失性第一存儲電路只在有電源電壓供應的期間中保持數(shù)據(jù)信號；非易失性第二存儲電路，該非易失性第二存儲電路具有其溝道形成在氧化物半導體層中的晶體管及與該晶體管的源極和漏極中的一方電連接的存儲電容；選擇電路，該選擇電路被輸入選擇信號，根據(jù)該選擇信號轉(zhuǎn)換向第一輸入端子的信號輸入和向第二輸入端子的信號輸入，并將輸入到該第一輸入端子或該第二輸入端子的信號輸出到所述第一存儲電路；第一開關，該第一開關根據(jù)其相位與時鐘信號相反的信號成為導通狀態(tài)或非導通狀態(tài)，并與所述晶體管的源極和漏極中的另一方及所述選擇電路連接；以及第ニ開關，該第二開關根據(jù)所述時鐘信號成為導通狀態(tài)或非導通狀態(tài)，并與所述第一存儲電路及所述選擇電路連接，其中所述選擇電路具有與所述第一開關及所述晶體管的源極和漏極中的另一方連接的第一輸入端子、與所述晶體管的源極和漏極中的一方及所述存儲電容連接的第二輸入端子以及與所述第一存儲電路連接的輸出端子。在所公開的發(fā)明的ー個方式中，所述第一存儲電路是鎖存電路。在所公開的發(fā)明的ー個方式中，所述鎖存電路具有第一反相器及第ニ反相器，該第一反相器的輸入端子與該第二反相器的輸出端子電連接，而該第一反相器的輸出端子與該第二反相器的輸入端子電連接。在所公開的發(fā)明的ー個方式中，所述第一存儲電路由其溝道形成在硅層中的晶體管形成。在所公開的發(fā)明的ー個方式中，具有第一開關、第二開關、選擇電路以及相位反轉(zhuǎn)元件。在所公開的發(fā)明的ー個方式中，所述第一開關和所述第二開關都是模擬開關。在所公開的發(fā)明的ー個方式中，所述相位反轉(zhuǎn)元件是反相器。根據(jù)所公開的發(fā)明的ー個方式，可以提供ー種不需要復雜的制造エ序且可以抑制耗電量的存儲裝置。尤其是，可以提供一種可以通過在短時間內(nèi)停止供應電源電壓而抑制耗電量的存儲裝置。


圖I是存儲裝置的電路圖；圖2是示出存儲裝置的工作的時序圖；圖3是示出存儲裝置的工作的時序圖；圖4是存儲裝置的電路圖；圖5A至5C是硅晶體管及氧化物半導體晶體管的截面圖；圖6是便攜式電子設備的方框圖；圖7是存儲電路的方框圖；圖8是電子書閱讀器的方框圖；圖9A至9D是氧化物半導體晶體管的截面圖；圖10是示出存儲裝置的結(jié)構(gòu)的截面圖；圖11是示出存儲裝置的結(jié)構(gòu)的截面圖；圖12A和12B是示出存儲裝置的結(jié)構(gòu)的圖；圖13是信號處理電路的方框圖；圖14是使用存儲裝置的CPU的方框圖；圖15A至15E是說明氧化物材料的結(jié)構(gòu)的圖；圖16A至16C是說明氧化物材料的結(jié)構(gòu)的圖；圖17A至17C是說明氧化物材料的結(jié)構(gòu)的圖；圖18是說明通過計算獲得的遷移率的柵極電壓依賴性的圖；圖19A至19C是說明通過計算獲得的漏電流和遷移率的柵極電壓依賴性的圖；圖20A至20C是說明通過計算獲得的漏電流和遷移率的柵極電壓依賴性的圖；圖21A至21C是說明通過計算獲得的漏電流和遷移率的柵極電壓依賴性的圖；圖22k和22B是說明用于計算的晶體管的截面結(jié)構(gòu)的圖；圖23A至23C是說明晶體管的漏電流和遷移率的柵極電壓依賴性的圖；圖24A和24B是示出樣品I的晶體管的BT試驗后的Vg-Id特性的圖；圖25A和25B是示出樣品2的晶體管的BT試驗后的Vg-Id特性的圖；圖26是示出樣品A和樣品B的XRD光譜的圖27是示出晶體管的截止電流與測定時的襯底溫度的關系的圖；圖28是示出Id及場效應遷移率的Vg依賴性的圖；圖29A和29B是示出襯底溫度與閾值電壓的關系及襯底溫度與場效應遷移率的關系的圖；圖30A和30B是說明根據(jù)本發(fā)明的ー個方式的晶體管的結(jié)構(gòu)的圖；圖31A和31B是說明根據(jù)本發(fā)明的ー個方式的晶體管的結(jié)構(gòu)的圖； 圖32A和32B是說明氧化物材料的結(jié)構(gòu)的圖。
具體實施例方式以下，參照附圖對本說明書中公開的發(fā)明的實施方式進行說明。但是，在本說明書中公開的發(fā)明可以以多種不同形式實施，所屬技術(shù)領域的普通技術(shù)人員可以很容易地理解ー個事實就是其方式和詳細內(nèi)容可以在不脫離本說明書中公開的發(fā)明的宗g及其范圍的情況下被變換為各種形式。因此，本發(fā)明不應該被解釋為僅限定在本實施方式所記載的內(nèi)容中。注意，在以下示出的附圖中，相同部分或具有相同功能的部分用相同的符號表示，并且省略對它們的重復說明。注意，為了容易理解說明，附圖等所示出的各結(jié)構(gòu)的位置、大小和范圍等有時不表示實際上的位置、大小和范圍等。因此，所公開的發(fā)明不一定局限于附圖等所公開的位置、大小、范圍等。另外，本說明書等中的“第一”、“第二”、“第三”等的序數(shù)詞是為了避免結(jié)構(gòu)要素的混同而附記的，而不是用于在數(shù)目方面上進行的限制。注意，電壓在許多情況下指的是在ー個電位和基準電位(例如，接地電位)之間的電位差。因此，電壓、電位和電位差可以分別稱為電位、電壓和電壓差。另外，當明確描述“A和B連接”時，其中包括A與B電連接的情況、A與B功能上連接的情況以及A與B直接連接的情況。另外，在本說明書中，將晶體管的源極與漏極處于導通狀態(tài)稱為“開啟狀態(tài)”，并將晶體管的源極與漏極處于非導通狀態(tài)稱為“截止狀態(tài)”實施方式I<圖I所示的存儲裝置的結(jié)構(gòu)>圖I示出本實施方式的存儲裝置的電路圖。圖I所示的存儲裝置130包括具有第一晶體管101及存儲電容102的存儲電路120和由第二晶體管形成的存儲電路121。圖I所示的存儲裝置130還具有相位反轉(zhuǎn)元件135、開關134、選擇電路136以及開關139。作為第一晶體管101，例如，使用其溝道形成在氧化物半導體層中的晶體管(氧化物半導體晶體管)。因為該氧化物半導體晶體管的截止電流極小，所以可以構(gòu)成非易失性存儲電路。像這樣，使用氧化物半導體晶體管作為第一晶體管的非易失性存儲電路120具有不發(fā)生由改寫導致的特性劣化的優(yōu)點。后面再描述該氧化物半導體層。作為第二晶體管，例如，使用其溝道形成在硅層中的晶體管(第二晶體管)。作為該硅層，可以使用單晶硅層或多晶硅層，尤其是單晶硅層是優(yōu)選的，因為其溝道形成在單晶硅層中的晶體管的驅(qū)動頻率高。
另外，相位反轉(zhuǎn)元件135是使所輸入的信號的相位反轉(zhuǎn)而輸出該信號的邏輯元件。作為相位反轉(zhuǎn)元件135，例如，可以使用反相器等。另外，開關134及開關139是根據(jù)時鐘信號CLK而成為開啟狀態(tài)及截止狀態(tài)的開關。作為開關134及開關139，例如，可以使用諸如n溝道型晶體管或p溝道型晶體管之類的晶體管或模擬開關。在本實施方式中，作為開關134及開關139，使用被輸入高電平電位(VDD)而成為導通狀態(tài)(開啟狀態(tài))且被輸入低電平電位(VSS)而成為非導通狀態(tài)(截止狀態(tài))的開關。相位反轉(zhuǎn)兀件135被輸入時鐘信號CLK。從相位反轉(zhuǎn)兀件135輸出其相位與時鐘信號CLK相反的時鐘信號CLKb,并且將所輸出的信號CLKb輸入到開關134。
另外，通過輸入高電源電位的電源電壓Vx及低電源電位(例如，接地電位GND)，驅(qū)動相位反轉(zhuǎn)元件135。將數(shù)據(jù)信號D輸入到開關134。另外，開關134與第一晶體管101的源極和漏極中的一方及選擇電路136電連接。如上所述，開關134是根據(jù)時鐘信號CLK而成為開啟狀態(tài)及截止狀態(tài)的開關。將控制信號0S_WE輸入到第一晶體管101的柵極。第一晶體管101的源極和漏極中的一方與開關134及選擇電路136電連接。第一晶體管101的源極和漏極中的另一方與存儲電容102及選擇電路136電連接。另外，將第一晶體管101的源極和漏極中的另一方與存儲電容102的連接部分稱為節(jié)點Ml。存儲電容102的一方端子與第一晶體管101的源極和漏極中的另一方及選擇電路136電連接。存儲電容102的另一方端子被輸入低電源電位(例如，接地電位GND)。選擇電路136與開關134及第一晶體管101的源極和漏極中的一方電連接。選擇電路136與第一晶體管101的源極和漏極中的另一方及存儲電容102電連接。選擇電路136與存儲電路121電連接。選擇電路136根據(jù)選擇信號SEL選擇所輸入的兩個信號中的任何一個而輸出所選擇的信號。另外，通過輸入高電源電位的電源電壓Vx及低電源電位(例如，接地電位GND)，驅(qū)動選擇電路136。存儲電路121與選擇電路136及開關139電連接。存儲電路121由第二晶體管形成。更具體地說，作為存儲電路121，使用由第二晶體管形成的鎖存電路。另外，通過輸入高電源電位的電源電壓Vx及低電源電位(例如，接地電位GND)，驅(qū)動存儲電路121。開關139與存儲電路121電連接。另外，從開關139輸出輸出信號Q。如上所述，開關139是根據(jù)時鐘信號CLK而成為開啟狀態(tài)及截止狀態(tài)的開關。如果有需要，則也可以在第一晶體管101的源極和漏極中的另一方、存儲電容102以及選擇電路136彼此之間設置緩沖器電路。通過設置該緩沖器電路，可以擴大存儲裝置130的工作保證范圍?！创鎯ρb置的驅(qū)動方法〉圖2不出以聞頻率驅(qū)動圖I所不的存儲裝置130時的時序圖，而圖3不出以低頻率驅(qū)動圖I所示的存儲裝置130時的時序圖。在本實施方式中，高頻率是指既不可將數(shù)據(jù)信號D通過第一晶體管101寫入到存儲電容102，也不可從存儲電容102讀出數(shù)據(jù)信號D的頻率。例如，該高頻率為IMHz以上。另ー方面，在本實施方式中，低頻率是指既可將數(shù)據(jù)信號D通過第一晶體管101寫入到存儲電容102又可從存儲電容102讀出數(shù)據(jù)信號D的頻率。例如，該低頻率為低于1MHz。<高頻率下的工作(圖2) >
首先，參照圖2說明高頻率下的存儲裝置130的工作。<通常工作期間(期間Tl) >將存儲裝置130進行通常工作的期間稱為“期間Tl”。在期間Tl中，將時鐘信號CLK輸入到開關139。另外，將其相位與時鐘信號CLK相反的信號CLKb通過相位反轉(zhuǎn)元件135輸入到開關134。在時鐘信號CLK從高電平電位(VDD)變成低電平電位(VSS)吋，開關134成為導通狀態(tài)，而開關139成為非導通狀態(tài)。通過使開關134成為導通狀態(tài)，將數(shù)據(jù)信號D供應到圖I所示的存儲裝置130。在期間Tl中，將數(shù)據(jù)信號D(DataA)通過開關134及選擇電路136輸入到存儲電路121，而使存儲電路121保持數(shù)據(jù)信號D(DataA)。接著，在時鐘信號CLK從低電平電位(VSS)變成高電平電位(VDD)時，開關134成為非導通狀態(tài)，而開關139成為導通狀態(tài)。由此，將保持在存儲電路121中的數(shù)據(jù)信號D(DataA)作為輸出信號Q(DataA)而輸出。另外，在期間Tl中，節(jié)點Ml的電位既可為高電平電位(VDD)又可為低電平電位(VSS)(在圖2中，以XMl表示)。<寫入工作期間(期間T2) >將對具有第一晶體管101及存儲電容102的存儲電路120寫入數(shù)據(jù)信號D的期間稱為“期間T2”。另外，期間T2是后面描述的期間T3(電源電壓供應停止期間)之前的期間。就是說，在停止供應電源電壓Vx之前，將數(shù)據(jù)信號D寫入到存儲電路120。在期間T2開始時，控制第一晶體管101的控制信號0S_WE成為足以能夠?qū)?shù)據(jù)信號D寫入到存儲電容102的電壓，并且在該電壓輸入到第一晶體管101的柵極時，第一晶體管101的源極與漏極成為導通狀態(tài)(開啟狀態(tài))。由此，將數(shù)據(jù)信號D(DataA)通過第一晶體管101輸入到存儲電容102，使得存儲電容保持數(shù)據(jù)信號D。所述足以能夠?qū)?shù)據(jù)信號寫入到存儲電容102的電壓既可不是高電平電位(VDD)又可是高電平電位(VDD)。<電源電壓供應停止期間(期間T3) >將停止供應電源電壓Vx的期間稱為“期間T3”。在期間T3開始時，停止將電源電壓Vx供應到存儲裝置130。另外，將控制第一晶體管101的控制信號0S_WE設定為低電平電位(VSS)。由此，使第一晶體管101成為截止狀態(tài)。在停止供應電源電壓Vx時，保持在存儲電路121中的數(shù)據(jù)(DataA)消失。但是，即使在停止將電源電壓Vx供應到存儲電路121之后，存儲電容102也繼續(xù)保持數(shù)據(jù)信號D (DataA)。因為與存儲電容102連接的第一晶體管101的泄漏電流極小，所以可以在長期間內(nèi)保持由存儲電容102保持的數(shù)據(jù)信號D(DataA)。由此，即使在停止電源電壓Vx的供應之后，存儲裝置130也繼續(xù)保持數(shù)據(jù)信號D(DataA)。期間T3對應于停止將電源電壓Vx供應到存儲裝置130的期間。
另外，因為停止將電源電壓Vx供應到存儲裝置130，所以時鐘信號CLK的供應也被停止。如上所述，因為第一晶體管101的泄漏電流極小，所以可以在長期間內(nèi)保持由存儲電容102保持的數(shù)據(jù)信號D(DataA)。如果有需要，則也可以在第一晶體管101的源極和漏極中的另一方、存儲電容102以及選擇電路136彼此之間設置緩沖器電路。即使在電源電壓供應停止期間中存儲電容102所保持的數(shù)據(jù)信號D的電壓減小，該緩沖器電路也可以補充該電壓。通過設置該緩沖器電路以補充該電壓，可以擴大存儲裝置130的工作保證范圍。另外，在期間T3中，數(shù)據(jù)信號D既可為高電平電位(VDD)又可為低電平電位(VSS)(在圖2中以XD表示)。另外，輸出信號Q也可以為高電平電位(VDD)和低電平電位(VSS)中的任何ー個(在圖2中以XQ表不)。<電源電壓供應再開始期間(期間T4) > 將再開始供應電源電壓Vx的期間稱為“期間T4”。在期間T4開始吋，再開始將電源電壓Vx供應到存儲裝置130。此時，控制第一晶體管101的控制信號0S_WE為低電平電位(VSS)，從而第一晶體管101繼續(xù)處于截止狀態(tài)。因此，存儲電容102繼續(xù)保持數(shù)據(jù)信號D(DataA)。另外，再開始將電源電壓Vx供應到存儲裝置130，并將時鐘信號CLK設定為高電平電位(VDD)。由此,開關134成為非導通狀態(tài),而開關139成為導通狀態(tài)。<讀出工作期間(期間T5)>將讀出寫入到存儲電路120的數(shù)據(jù)信號D的期間稱為“期間T5”。在期間T5開始時，選擇信號SEL從低電平電位(VSS)變成高電平電位(VDD)。通過將高電平電位(VDD)的選擇信號SEL輸入到選擇電路136，將存儲電容102所保持的數(shù)據(jù)信號D(DataA)輸入到存儲電路121。因為在期間T4結(jié)束時開關139處于導通狀態(tài)，所以將輸入到存儲電路121的數(shù)據(jù)信號D(DataA)作為輸出信號Q(DataA)而輸出。在讀出工作期間的期間T5結(jié)束后，重新開始期間Tl (通常工作期間)，而重新將數(shù)據(jù)信號D(DataA+l)輸入到存儲裝置130。如上所述，在以高頻率驅(qū)動存儲裝置時，通過在期間T2(寫入工作期間)中將高電平電位(VDD)輸入到第一晶體管101的柵極，使存儲電容102保持經(jīng)過第一晶體管101的
數(shù)據(jù)信號D。在停止供應電源電壓Vx的期間T3及再開始供應電源電壓Vx的期間T4中，將通過第一晶體管101保持在存儲電容102中的數(shù)據(jù)信號D作為輸出信號Q而輸出。在期間Tl (通常工作期間)、期間T2(寫入工作期間)以及期間T5(讀出工作期間)中，將保持在存儲電路121中的數(shù)據(jù)信號D作為輸出信號Q而輸出?！吹皖l率下的工作(圖3)>接著，參照圖3說明低頻率下的存儲裝置的工作?！赐ǔ９ぷ髌陂g(期間Tl)〉首先，與高頻率下的工作同樣，在期間Tl中，將時鐘信號CLK輸入到開關139。另夕卜，將其相位與時鐘信號CLK相反的信號CLKb通過相位反轉(zhuǎn)兀件135輸入到開關134。在時鐘信號CLK從高電平電位(VDD)變成低電平電位(VSS)時，開關134成為導通狀態(tài)，而開關139成為非導通狀態(tài)。通過使開關134成為導通狀態(tài)，將數(shù)據(jù)信號D供應到存儲電路120。在期間Tl開始時，將控制第一晶體管101的控制信號0S_WE輸入到第一晶體管101的柵極。此時的控制信號0S_WE為高電平電位(VDD)。因此，第一晶體管101成為開啟狀態(tài)。因為第一晶體管101處于開啟狀態(tài)，所以將數(shù)據(jù)信號D(DataA)通過開關134及第一晶體管101保持在存儲電容102中。另外，此時，選擇電路136的第一輸入端子處于非導通狀態(tài)，而第二輸入端子處于導通狀態(tài)。因此，數(shù)據(jù)信號D(DataA)未輸入到存儲電路121。在以低頻率驅(qū)動存儲裝置130時，在期間Tl中，可以將數(shù)據(jù)信號D(DataA)通過第一晶體管101寫入到存儲電容102。就是說，即使第一晶體管101的驅(qū)動頻率低，也可以確保足以將數(shù)據(jù)信號D(DataA)寫入到存儲電路120的時間。由此，可以實質(zhì)上省略如下所述的寫入工作期間(期間T2)，而可以降低耗電量。 接著，在時鐘信號CLK從低電平電位(VSS)變成高電平電位(VDD)時，開關134 成為非導通狀態(tài)，而開關139成為導通狀態(tài)。由此，將存儲電容102所保持的數(shù)據(jù)信號D(DataA)通過選擇電路136寫入到存儲電路121。將寫入到存儲電路121的數(shù)據(jù)信號D(DataA)作為輸出信號Q(DataA)而輸出。<寫入工作期間(期間T2)>在以低頻率驅(qū)動存儲裝置100時，在期間T2中，保持與期間Tl結(jié)束時相同的狀態(tài)。<電源電壓供應停止期間(期間T3)>接著，說明期間T3的工作。在期間T3開始時，停止將電源電壓Vx供應到存儲裝置130。另外，將控制第一晶體管101的控制信號0S_WE設定為低電平電位(VSS)。由此，使第一晶體管101成為截止狀態(tài)。在停止供應電源電壓Vx時，保持在存儲電路121中的數(shù)據(jù)(DataA)消失。但是，即使在停止將電源電壓Vx供應到存儲電路121之后，存儲電容102也繼續(xù)保持數(shù)據(jù)信號D (DataA)。因為與存儲電容102連接的第一晶體管101的泄漏電流極小，所以可以在長期間內(nèi)保持由存儲電容102保持的數(shù)據(jù)信號D(DataA)。由此，即使在停止電源電壓Vx的供應之后，存儲裝置130也繼續(xù)保持數(shù)據(jù)信號D(DataA)。期間T3對應于停止將電源電壓Vx供應到存儲裝置130的期間。另外，因為停止將電源電壓Vx供應到存儲裝置130，所以時鐘信號CLK的供應也被停止。另外，在期間T3中，數(shù)據(jù)信號D既可為高電平電位(VDD)又可為低電平電位(VSS)(在圖2中以XD表示)。另外，輸出信號Q也可以為高電平電位(VDD)和低電平電位(VSS)中的任何ー個(在圖2中以XQ表不)。<電源電壓供應再開始期間(期間T4) >接著，說明期間T4的工作。在期間T4開始時，再開始將電源電壓Vx供應到存儲裝置130。此時，控制第一晶體管101的控制信號0S_WE為低電平電位(VSS)，從而第一晶體管101繼續(xù)處于截止狀態(tài)。因此，存儲電容102繼續(xù)保持數(shù)據(jù)信號D(DataA)。另外，再開始將電源電壓Vx供應到存儲裝置130，并將時鐘信號CLK設定為高電平電位(VDD)。由此,開關134成為非導通狀態(tài),而開關139成為導通狀態(tài)。<讀出工作期間(期間T5)>
接著，說明期間T5的工作。在期間T4結(jié)束時，選擇信號SEL為高電平電位(VDD)。通過將高電平電位(VDD)的選擇信號SEL輸入到選擇電路136，將存儲電容102所保持的數(shù)據(jù)信號D(DataA)輸入到存儲電路121。因為在期間T4結(jié)束時開關139處于導通狀態(tài)，所以將輸入到存儲電路121的數(shù)據(jù)信號D(DataA)作為輸出信號Q(DataA)而輸出。在讀出工作期間的期間T5結(jié)束后，重新開始期間Tl (通常工作期間)，而重新將數(shù)據(jù)信號D(DataA+l)輸入到存儲裝置130。如上所述，在以低頻率驅(qū)動存儲裝置時，在期間Tl(通常工作期間)中，將數(shù)據(jù)信號D保持在存儲電路121中，并且將所輸入的數(shù)據(jù)信號D作為輸出信號Q而輸出。與此同時，在期間Tl中，將數(shù)據(jù)信號D通過第一晶體管101保持在存儲電容102中。在停止供應電源電壓Vx的期間T3及再開始供應電源電壓Vx的期間T4中，存儲電容102存儲數(shù)據(jù)信號D。在期間Tl (通常工作期間)、期間T2(寫入工作期間)以及期間T5(讀出工作期 間)中，將保持在存儲電路121中的數(shù)據(jù)信號D作為輸出信號Q而輸出。如上所述，可以提供通過在短時間內(nèi)停止供應電源電壓而可以抑制耗電量的存儲裝置。〈圖4所示的存儲裝置的結(jié)構(gòu)>圖4示出本實施方式的存儲裝置的更具體的電路圖。圖4所示的存儲裝置100包括具有第一晶體管101及存儲電容102的存儲電路120和具有反相器107及反相器108的存儲電路121，該反相器107和反相器108都由第二晶體管形成。存儲電路121是反相器107及反相器108的輸入端子及輸出端子彼此連接的鎖存電路。作為第一晶體管101，例如，使用上述氧化物半導體晶體管。因為該氧化物半導體晶體管的截止電流極小，所以可以構(gòu)成非易失性存儲電路。像這樣，使用氧化物半導體晶體管作為第一晶體管的非易失性存儲電路120具有不發(fā)生由改寫導致的特性劣化的優(yōu)點。圖4所示的存儲裝置100還具有反相器105、模擬開關104、選擇器106以及模擬開關109。將時鐘信號CLK輸入到反相器105的輸入端子，該輸入端子與模擬開關109的第一端子電連接。反相器105的輸出端子與模擬開關104的第一端子及模擬開關109的第二端子電連接。另外，將高電源電位的電源電壓Vx或低電源電位(例如，接地電位GND)輸入到反相器105。另外，反相器105也可以由第二晶體管形成。更具體地說，反相器105也可以由p溝道型晶體管和n溝道型晶體管中的一方或雙方形成。更具體地說，反相器105也可以是P溝道型晶體管和n溝道型晶體管互補連接的CMOS電路。模擬開關104的第一端子與反相器105的輸出端子及模擬開關109的第二端子電連接。模擬開關104的第二端子與模擬開關109的第一端子電連接。將數(shù)據(jù)信號D輸入到模擬開關104的第三端子。模擬開關104的第四端子與第一晶體管101的源極和漏極中的一方及選擇器106的第一輸入端子電連接。另外，模擬開關104也可以由第二晶體管形成。更具體地說，模擬開關104由p溝道型晶體管和n溝道型晶體管中的一方或雙方形成。更具體地說，模擬開關104也可以是如下模擬開關，其中P溝道型晶體管的源極和漏極中的一方與n溝道型晶體管的源極和漏極中的一方電連接，并且P溝道型晶體管的源極和漏極中的另一方與n溝道型晶體管的源極和漏極中的另一方電連接。將控制信號0S_WE輸入到第一晶體管101的柵極。第一晶體管101的源極和漏極中的一方與模擬開關104的第四端子及選擇器106的第一輸入端子電連接。第一晶體管101的源極和漏極中的另一方與存儲電容102的一方端子及選擇器106的第二輸入端子電連接。另外，將第一晶體管101的源極和漏極中的另一方與存儲電容102的一方端子的連接部分稱為節(jié)點Ml。存儲電容102的一方端子與第一晶體管101的源極和漏極中的另一方及選擇器106的第二輸入端子電連接。存儲電容102的另一方端子被輸入低電源電位(例如，接地電位 GND)。選擇器106的第一輸入端子與模擬開關104的第四端子及第一晶體管101的源極 和漏極中的一方電連接。選擇器106的第二輸入端子與第一晶體管101的源極和漏極中的另一方及存儲電容102的一方端子電連接。選擇器106的輸出端子與反相器107的輸入端子及反相器108的輸出端子電連接。另外，將高電源電位的電源電壓Vx或低電源電位(例如，接地電位GND)輸入到選擇器106。選擇器106根據(jù)選擇信號SEL選擇輸入到第一輸入端子或第二輸入端子的信號，并輸出所選擇的信號。另外，選擇器106也可以由第二晶體管形成。更具體地說，選擇器106也可以由p溝道型晶體管和n溝道型晶體管中的一方或雙方形成。更具體地說，選擇器106也可以是具有兩個模擬開關的選擇器，在該模擬開關中，P溝道型晶體管的源極和漏極中的一方與n溝道型晶體管的源極和漏極中的一方電連接，并且P溝道型晶體管的源極和漏極中的另一方與n溝道型晶體管的源極和漏極中的另一方電連接。該選擇器也可以采用如下結(jié)構(gòu)第一模擬開關的P溝道型晶體管的柵極與第二模擬開關的n溝道型晶體管的柵極電連接，并且第一模擬開關的n溝道型晶體管的柵極與第ニ模擬開關的P溝道型晶體管的柵極電連接。反相器107的輸入端子與選擇器106的輸出端子及反相器108的輸出端子電連接。反相器107的輸出端子與反相器108的輸入端子及模擬開關109的第四端子電連接。另外，將高電源電位的電源電壓Vx或低電源電位(例如，接地電位GND)輸入到反相器107。反相器107由第二晶體管形成。更具體地說，反相器107由p溝道型晶體管和n溝道型晶體管中的一方或雙方形成。更具體地說，反相器107也可以是p溝道型晶體管和n溝道型晶體管互補連接的CMOS電路。反相器108的輸入端子與反相器107的輸出端子及模擬開關109的第四端子電連接。反相器108的輸出端子與反相器107的輸入端子及選擇器106的輸出端子電連接。另夕卜，將高電源電位的電源電壓Vx或低電源電位(例如，接地電位GND)輸入到反相器108。反相器108由第二晶體管形成。更具體地說，反相器108由p溝道型晶體管和n溝道型晶體管中的一方或雙方形成。更具體地說，反相器108也可以是p溝道型晶體管和n溝道型晶體管互補連接的CMOS電路。將時鐘信號CLK輸入到模擬開關109的第一端子,該模擬開關109的第一端子與反相器105的輸入端子及模擬開關104的第二端子電連接。模擬開關109的第二端子與模擬開關104的第一端子及反相器105的輸出端子電連接。從模擬開關109的第三端子輸出輸出信號Q。模擬開關109的第四端子與反相器107的輸出端子及反相器108的輸入端子電連接。另外，模擬開關109也可以由第二晶體管形成。更具體地說，模擬開關109由p溝道型晶體管和n溝道型晶體管中的一方或雙方形成。更具體地說，模擬開關109也可以是如下模擬開關，其中P溝道型晶體管的源極和漏極中的一方與n溝道型晶體管的源極和漏極中的一方電連接，并且P溝道型晶體管的源極和漏極中的另一方與n溝道型晶體管的源極和漏極中的另一方電連接。如果有需要，則也可以在第一晶體管101的源極和漏極中的另一方、存儲電容102 的一方端子以及選擇器106的第二輸入端子彼此之間設置緩沖器電路。通過設置該緩沖器電路，可以擴大存儲裝置100的工作保證范圍?！创鎯ρb置的驅(qū)動方法〉圖2示出以高頻率驅(qū)動圖4所示的存儲裝置100時的時序圖，而圖3示出以低頻率驅(qū)動圖4所不的存儲裝置100時的時序圖。在本實施方式中，高頻率是指既不可將數(shù)據(jù)信號D通過第一晶體管101寫入到存儲電容102，也不可從存儲電容102讀出數(shù)據(jù)信號D的頻率。例如，該高頻率為IMHz以上。另ー方面，在本實施方式中，低頻率是指既可將數(shù)據(jù)信號D通過第一晶體管101寫入到存儲電容102又可從存儲電容102讀出數(shù)據(jù)信號D的頻率。例如，該低頻率為低于1MHz。<高頻率下的工作(圖2) >首先，參照圖2說明高頻率下的存儲裝置100的工作。<通常工作期間(期間Tl)〉將存儲裝置100進行通常工作的期間稱為“期間Tl”。在期間Tl中，將時鐘信號CLK輸入到反相器105的輸入端子及模擬開關109的第一端子。由此，將其相位與時鐘信號CLK相反的信號CLKb從反相器105的輸出端子輸入到模擬開關104的第一端子。在時鐘信號CLK從高電平電位(VDD)變成低電平電位(VSS)時，模擬開關104成為導通狀態(tài)，而模擬開關109成為非導通狀態(tài)。通過使模擬開關104成為導通狀態(tài)，將數(shù)據(jù)信號D供應到圖4所示的存儲裝置100。在期間Tl中，將數(shù)據(jù)信號D(DataA)通過模擬開關104及選擇器106輸入到存儲電路121，而使存儲電路121保持數(shù)據(jù)信號D(DataA)。接著，在時鐘信號CLK從低電平電位(VSS)變成高電平電位(VDD)時，模擬開關104成為非導通狀態(tài)，而模擬開關109成為導通狀態(tài)。由此，將保持在存儲電路121中的數(shù)據(jù)信號D(DataA)作為輸出信號Q(DataA)而輸出。另外，在期間Tl中，節(jié)點Ml的電位既可為高電平電位(VDD)又可為低電平電位(VSS)(在圖2中，以XMl表示)。<寫入工作期間(期間T2) >將對具有第一晶體管101及存儲電容102的存儲電路120寫入數(shù)據(jù)信號D的期間稱為“期間T2”。另外，期間T2是后面描述的期間T3(電源電壓供應停止期間)之前的期間。就是說，在停止供應電源電壓Vx之前，將數(shù)據(jù)信號D寫入到存儲電路120。
在期間T2開始時，控制第一晶體管101的控制信號0S_WE成為足以能夠?qū)?shù)據(jù)信號D寫入到存儲電容102的電壓，并且在該電壓輸入到第一晶體管101的柵極時，第一晶體管101的源極與漏極成為導通狀態(tài)(開啟狀態(tài))。由此，將數(shù)據(jù)信號D(DataA)通過第一晶體管101輸入到存儲電容102，使得存儲電容保持數(shù)據(jù)信號D。所述足以能夠?qū)?shù)據(jù)信號寫入到存儲電容102的電壓既可不是高電平電位(VDD)又可是高電平電位(VDD)。<電源電壓供應停止期間(期間T3)>將停止供應電源電壓Vx的期間稱為“期間T3”。在期間T3開始時，停止將電源電壓Vx供應到存儲裝置100。另外，將控制第一晶體管101的控制信號0S_WE設定為低電平電位(VSS)。由此，使第一晶體管101成為截止狀態(tài)。在停止供應電源電壓Vx時，保持在存
儲電路121中的數(shù)據(jù)(DataA)消失。但是，即使在停止將電源電壓Vx供應到存儲電路121之后，存儲電容102也繼續(xù)保持數(shù)據(jù)信號D (DataA)。因為與存儲電容102連接的第一晶體管101的泄漏電流極小，所以可以在長期間內(nèi)保持由存儲電容102保持的數(shù)據(jù)信號D(DataA)。由此，即使在停止電源電壓Vx的供應之后，存儲裝置100也繼續(xù)保持數(shù)據(jù)信號D(DataA)。期間T3對應于停止將電源電壓Vx供應到存儲裝置100的期間。另外，因為停止將電源電壓Vx供應到存儲裝置100，所以時鐘信號CLK的供應也被停止。如上所述，因為第一晶體管101的泄漏電流極小，所以可以在長期間內(nèi)保持由存儲電容102保持的數(shù)據(jù)信號D(DataA)。如果有需要，則也可以在第一晶體管101的源極和漏極中的另一方、存儲電容102的一方端子以及選擇器106的第二輸入端子彼此之間設置緩沖器電路。即使在電源電壓供應停止期間中存儲電容102所保持的數(shù)據(jù)信號D的電壓減小，該緩沖器電路也可以補充該電壓。通過設置該緩沖器電路以補充該電壓，可以擴大存儲裝置100的工作保證范圍。另外，在期間T3中，數(shù)據(jù)信號D既可為高電平電位(VDD)又可為低電平電位(VSS)(在圖2中以XD表示)。另外，輸出信號Q也可以為高電平電位(VDD)和低電平電位(VSS)中的任何ー個(在圖2中以XQ表不)。<電源電壓供應再開始期間(期間T4)>將再開始供應電源電壓Vx的期間稱為“期間T4”。在期間T4開始時，再開始將電源電壓Vx供應到存儲裝置100。此時，控制第一晶體管101的控制信號0S_WE為低電平電位(VSS)，從而第一晶體管101繼續(xù)處于截止狀態(tài)。因此，存儲電容102繼續(xù)保持數(shù)據(jù)信號D(DataA)。另外，再開始將電源電壓Vx供應到存儲裝置100，并將時鐘信號CLK設定為高電平電位(VDD)。由此，模擬開關104成為非導通狀態(tài)，而模擬開關109成為導通狀態(tài)。<讀出工作期間(期間T5)>將讀出寫入到存儲電路120的數(shù)據(jù)信號D的期間稱為“期間T5”。在期間T5開始時，選擇信號SEL從低電平電位(VSS)變成高電平電位(VDD)。通過將高電平電位(VDD)的選擇信號SEL輸入到選擇器106，將存儲電容102所保持的數(shù)據(jù)信號D(DataA)輸入到存儲電路121。因為在期間T4結(jié)束時模擬開關109處于導通狀態(tài)，所以將輸入到存儲電路121的數(shù)據(jù)信號D(DataA)作為輸出信號Q(DataA)而輸出。在讀出工作期間的期間T5結(jié)束后，重新開始期間Tl (通常工作期間)，而重新將數(shù)據(jù)信號D(DataA+l)輸入到存儲裝置100。如上所述，在以高頻率驅(qū)動存儲裝置時，通過在期間T2(寫入工作期間)中將高電平電位(VDD)輸入到第一晶體管101的柵極，使存儲電容102保持經(jīng)過第一晶體管101的
數(shù)據(jù)信號D。在停止供應電源電壓Vx的期間T3及再開始供應電源電壓Vx的期間T4中，將通過第一晶體管101保持在存儲電容102中的數(shù)據(jù)信號D作為輸出信號Q而輸出。在期間Tl (通常工作期間)、期間T2(寫入工作期間)以及期間T5(讀出工作期間)中，將保持在存儲電路121中的數(shù)據(jù)信號D作為輸出信號Q而輸出。<低頻率下的工作(圖3) >
接著，參照圖3說明低頻率下的存儲裝置的工作。<通常工作期間(期間Tl)〉首先，與高頻率下的工作同樣，在期間Tl中，將時鐘信號CLK輸入到反相器105的輸入端子及模擬開關109的第一端子。由此，將其相位與時鐘信號CLK相反的信號CLKb從反相器105的輸出端子輸入到模擬開關104的第一端子。在時鐘信號CLK從高電平電位(VDD)變成低電平電位(VSS)時，模擬開關104成為導通狀態(tài)，而模擬開關109成為非導通狀態(tài)。通過使模擬開關104成為導通狀態(tài)，將數(shù)據(jù)信號D供應到存儲電路120。在期間Tl開始時，將控制第一晶體管101的控制信號0S_WE輸入到第一晶體管101的柵極。此時的控制信號0S_WE為高電平電位(VDD)。因此，第一晶體管101成為開啟狀態(tài)。因為第一晶體管101處于開啟狀態(tài)，所以將數(shù)據(jù)信號D(DataA)通過模擬開關104及第一晶體管101保持在存儲電容102中。另外,此時,選擇器106的第一輸入端子處于非導通狀態(tài)，而第二輸入端子處于導通狀態(tài)。因此，數(shù)據(jù)信號D(DataA)未輸入到存儲電路121。在以低頻率驅(qū)動存儲裝置100時，在期間Tl中，可以將數(shù)據(jù)信號D(DataA)寫入到具有第一晶體管101及存儲電容102的存儲電路120。就是說，即使第一晶體管101的驅(qū)動頻率低，也可以確保足以將數(shù)據(jù)信號D(DataA)寫入到存儲電路120的時間。由此，可以實質(zhì)上省略如下所述的寫入工作期間(期間T2)，而可以降低耗電量。接著，在時鐘信號CLK從低電平電位(VSS)變成高電平電位(VDD)時，模擬開關104成為非導通狀態(tài)，而模擬開關109成為導通狀態(tài)。由此，將存儲電容102所保持的數(shù)據(jù)信號D(DataA)通過選擇器106寫入到存儲電路121。將寫入到存儲電路121的數(shù)據(jù)信號D(DataA)作為輸出信號Q(DataA)而輸出。<寫入工作期間(期間T2) >在以低頻率驅(qū)動存儲裝置100時，在期間T2中，保持與期間Tl結(jié)束時相同的狀態(tài)。<電源電壓供應停止期間(期間T3) >接著，說明期間T3的工作。在期間T3開始時，停止將電源電壓Vx供應到存儲裝置100。另外，將控制第一晶體管101的控制信號0S_WE設定為低電平電位(VSS)。由此，使第一晶體管101成為截止狀態(tài)。在停止供應電源電壓Vx時，保持在存儲電路121中的數(shù)據(jù)(DataA)消失。但是，即使在停止將電源電壓Vx供應到存儲電路121之后，存儲電容102也繼續(xù)保持數(shù)據(jù)信號D (DataA)。因為與存儲電容102連接的第一晶體管101的泄漏電流極小，所以可以在長期間內(nèi)保持由存儲電容102保持的數(shù)據(jù)信號D(DataA)。由此，即使在停止電源電壓Vx的供應之后，存儲裝置100也繼續(xù)保持數(shù)據(jù)信號D(DataA)。期間T3對應于停止將電源電壓Vx供應到存儲裝置100的期間。另外，因為停止將電源電壓Vx供應到存儲裝置100，所以時鐘信號CLK的供應也被停止。另外，在期間T3中，數(shù)據(jù)信號D既可為高電平電位(VDD)又可為低電平電位(VSS)(在圖2中以XD表示)。另外，輸出信號Q也可以為高電平電位(VDD)和低電平電位(VSS)中的任何ー個(在圖2中以XQ表不)。<電源電壓供應再開始期間(期間T4) >接著，說明期間T4的工作。在期間T4開始吋，再開始將電源電壓Vx供應到存儲 裝置100。此時，控制第一晶體管101的控制信號0S_WE為低電平電位(VSS)，從而第一晶體管101繼續(xù)處于截止狀態(tài)。因此，存儲電容102繼續(xù)保持數(shù)據(jù)信號D(DataA)。 另外，再開始將電源電壓Vx供應到存儲裝置100，并將時鐘信號CLK設定為高電平電位(VDD)。由此，模擬開關104成為非導通狀態(tài)，而模擬開關109成為導通狀態(tài)。<讀出工作期間(期間T5) >
接著，說明期間T5的工作。在期間T4結(jié)束時，選擇信號SEL為高電平電位(VDD)。通過將高電平電位(VDD)的選擇信號SEL輸入到選擇器106，將存儲電容102所保持的數(shù)據(jù)信號D(DataA)輸入到存儲電路121。因為在期間T4結(jié)束時模擬開關109處于導通狀態(tài)，所以將輸入到存儲電路121的數(shù)據(jù)信號D(DataA)作為輸出信號Q(DataA)而輸出。在讀出工作期間的期間T5結(jié)束后，重新開始期間Tl (通常工作期間)，而重新將數(shù)據(jù)信號D(DataA+l)輸入到存儲裝置100。如上所述，在以低頻率驅(qū)動存儲裝置時，在期間Tl(通常工作期間)中，將數(shù)據(jù)信號D保持在存儲電路121中，并且將所輸入的數(shù)據(jù)信號D作為輸出信號Q而輸出。與此同時，在期間Tl中，將數(shù)據(jù)信號D通過第一晶體管101保持在存儲電容102中。在停止供應電源電壓Vx的期間T3及再開始供應電源電壓Vx的期間T4中，存儲電容102存儲數(shù)據(jù)信號D。在期間Tl (通常工作期間)、期間T2(寫入工作期間)以及期間T5(讀出工作期間)中，將保持在存儲電路121中的數(shù)據(jù)信號D作為輸出信號Q而輸出。如上所述，可以提供通過在短時間內(nèi)停止供應電源電壓而可以抑制耗電量的存儲裝置。<氧化物半導體晶體管及第ニ晶體管的結(jié)構(gòu)及其制造方法>如上所述，包含在存儲電路120中的第一晶體管101是其溝道形成在氧化物半導體層中的晶體管，而存儲電路121由其溝道形成在硅層中的晶體管(第二晶體管)形成。尤其是，如圖4所示，在存儲電路121由反相器107及反相器108構(gòu)成時，反相器107和反相器108分別可以由p溝道型晶體管及n溝道型晶體管形成。另外，圖4所示的反相器105、模擬開關104、選擇器106以及模擬開關109也可以
由第二晶體管形成。以下，示出第一晶體管101及第ニ晶體管123的結(jié)構(gòu)。圖5A是示出第二晶體管123的截面結(jié)構(gòu)的圖。圖5A所示的第二晶體管123具有襯底700上的絕緣膜701和從單晶半導體襯底分離的半導體膜702。在半導體膜702中，有與柵電極707重疊的溝道形成區(qū)710以及夾有溝道形成區(qū)710的一對雜質(zhì)區(qū)域709。在半導體膜702與柵電極707之間，設置有柵極絕緣膜703。再者，覆蓋柵極絕緣膜703及柵電極707形成有絕緣膜712及絕緣膜713。對可以用作襯底700的材料沒有大限制，但是需要至少具有能夠承受后面的加熱處理的程度的耐熱性。例如，作為襯底700，可以使用通過熔融法或浮法來制造的玻璃襯底、石英襯底、半導體襯底、陶瓷襯底等。另外，當后面的加熱處理的溫度較高時，作為玻璃襯底，可以使用應變點為730°C以上的玻璃襯底。在本實施方式中，以下，以半導體膜702為單晶硅的情況為例子來說明第二晶體管123的制造方法。另外，簡單說明具體的單晶半導體膜702的制造方法的ー個例子。首先，將由利用電場進行加速的離子構(gòu)成的離子束注入到單晶半導體襯底的鍵合襯底，以在離鍵合襯底的表面有預定深度的區(qū)域中形成因使結(jié)晶結(jié)構(gòu)錯亂而局部性地脆弱化的脆化層?？?以根據(jù)離子束的加速能量及離子束的入射角來調(diào)整形成脆弱層的區(qū)域的深度。然后，貼合鍵合襯底與形成有絕緣膜701的襯底700，其中間夾有該絕緣膜701。至于貼合，在使鍵合襯底與襯底700重疊之后，對鍵合襯底和襯底700的一部分施加大約lN/cm2以上500N/cm2以下的壓力，優(yōu)選施加大約llN/cm2以上20N/cm2以下的壓力。當施加壓カ時，從該部分起開始鍵合襯底和絕緣膜701的接合，該接合最終擴展于貼緊的面整體。接著，通過進行加熱處理，存在于脆弱層中的微孔彼此結(jié)合，從而微孔的體積増大。結(jié)果，在脆化層中，鍵合襯底的一部分的單晶半導體膜從鍵合襯底分離。將上述加熱處理的溫度設定為不超過襯底700的應變點的溫度。然后，通過利用蝕刻等將上述單晶半導體膜加工為所希望的形狀，可以形成半導體膜702。為了控制閾值電壓，也可以對半導體膜702添加賦予p型導電性的雜質(zhì)元素諸如硼、鋁、鎵等或賦予n型導電性的雜質(zhì)元素諸如磷、神等。為了控制閾值電壓，既可以對加工為預定的形狀之前的半導體膜添加雜質(zhì)元素，又可以對在加工為預定的形狀之后形成的半導體膜702添加雜質(zhì)元素。另外，也可以將用于控制閾值電壓的雜質(zhì)元素添加到鍵合襯底?；蛘撸部梢詾榱舜致缘乜刂崎撝惦妷憾鴮㈦s質(zhì)元素添加到鍵合襯底，然后為了精細地控制閾值電壓而將雜質(zhì)元素也添加到在加工為預定的形狀(構(gòu)圖)之前的半導體膜或通過加エ為預定的形狀而形成的半導體膜702。另外，在半導體膜702中，有半導體膜702與柵電極707重疊的溝道形成區(qū)710以及夾有溝道形成區(qū)710的一對雜質(zhì)區(qū)域709。一對雜質(zhì)區(qū)域709包含賦予ー導電性的雜質(zhì)元素。作為賦予n型的雜質(zhì)元素，例如，可以舉出磷(P)或神(As)，作為賦予p型的雜質(zhì)元素，例如，可以舉出硼(B)。另外，雖然在本實施方式中對使用單晶半導體膜的例子進行說明，但是本實施方式不局限于該結(jié)構(gòu)。例如，既可利用在絕緣膜701上利用氣相沉積法而形成的多晶、微晶或非晶半導體膜，又可利用已知的技術(shù)使上述半導體膜結(jié)晶化。作為已知的結(jié)晶方法，有利用激光的激光晶化法、使用催化元素的晶化法?；蛘撸部梢圆捎媒M合了使用催化元素的晶化法和激光晶化法的方法。此外，在使用石英等具有優(yōu)越的耐熱性的襯底的情況下，也可以采用組合如下方法的晶化法使用電熱爐的熱晶化法、使用紅外光燈的燈退火晶化法、使用催化元素的晶化法、組合了 950°C左右的高溫退火法的晶化法。
柵極絕緣膜703可以通過進行高密度等離子體處理、熱處理等使半導體膜702的表面氧化或氮化來形成。高密度等離子體處理例如使用He、Ar、Kr、Xe等的稀有氣體與氧、氧化氮、氨、氮、氫等的混合氣體來進行。在此時候，可以通過引入微波來激發(fā)等離子體，而生成低電子溫度且高密度的等離子體。通過使用由這種高密度的等離子體產(chǎn)生的氧自由基(也有包括OH自由基的情況)或氮自由基(也有包括NH自由基的情況)使半導體膜的表面氧化或氮化，可以以與半導體膜接觸的方式形成Inm至20nm,優(yōu)選為5nm至IOnm的絕緣膜。例如，利用使用Ar稀釋為I倍至3倍(流量比)的ー氧化ニ氮(N2O)并以IOPa至30Pa的壓カ施加3kW至5kW的微波(2. 45GHz)電功率，來使半導體膜702的表面氧化或氮化。以該處理形成Inm至10nm(優(yōu)選為2nm至6nm)的絕緣膜。此外，引入了ー氧化ニ氮(N2O)和硅烷(SiH4)，并且在10-30Pa的壓カ下施加3-5kW的微波(2. 45GHz)電功率以便通過氣相沉積方法來形成氧氮化硅膜，由此形成了柵極絕緣膜。在固相反應以及氣相沉積方法的反應兩者結(jié)合的情況下，可以形成具有較低的界面態(tài)密度和卓越的耐受電壓的柵極絕緣膜。由于上述利用高密度等離子體處理的半導體膜的氧化或氮化以固相反應進行，所、以可以使柵極絕緣膜703與半導體膜702的界面態(tài)密度極低。另外，通過利用高密度等離子體處理直接使半導體膜702氧化或氮化，可以抑制所形成的絕緣膜的厚度的不均勻。另外，在半導體膜具有結(jié)晶性的情況下，通過利用高密度等離子體處理以固相反應使半導體膜的表面氧化，可以抑制僅在晶粒界面快速進行氧化，而形成均勻性好且界面態(tài)密度低的柵極絕緣膜。其柵極絕緣膜的一部分或全部包含利用高密度等離子體處理而形成的絕緣膜的晶體管可以抑制特性的不均勻。另外，也可以使用等離子體CVD法或濺射法等并使用含有氧化硅、氮氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁、氧化鉭、氧化釔、硅酸鉿(HfSixOyU > O、y > 0))、添加有氮的硅酸鉿(HfSixOyU > O、y > 0))、添加有氮的鋁酸鉿(HfAlxOyU > O、y > 0))等的膜的單層或疊層形成柵極絕緣膜703。另外，在本說明書中，氧氮化物是指在其組成中含氧量多于含氮量的物質(zhì)。此外，氮氧化物是指在其組成中含氮量多于含氧量的物質(zhì)。例如，可以將柵極絕緣膜703的厚度設定為Inm以上IOOnm以下，優(yōu)選為IOnm以上50nm以下。在本實施方式中，作為柵極絕緣膜703，使用等離子體CVD法形成包含氧化硅的單層的絕緣膜。作為柵電極707的材料，可以使用鉭(Ta)、鎢(W)、鈦(Ti)、鑰(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等。另外，也可以使用以上述金屬為主要成分的合金，也可以使用包含上述金屬的化合物?；蛘撸部梢允褂脤Π雽w膜摻雜了賦予導電性的雜質(zhì)元素如磷等而成的多晶硅等半導體來形成。另外，雖然在本實施方式中由單層導電膜形成柵電極707，但是本實施方式不局限于該結(jié)構(gòu)。柵電極707也可以由層疊的多個導電膜形成。作為兩個導電膜的組合，可以使用氮化鉭或鉭作為第一層，并且使用鎢作為第二層。此外，可以舉出下列各種組合氮化鎢和鎢，氮化鑰和鑰，鋁和鉭，鋁和鈦，等等。因為鎢和氮化鉭具有高耐熱性，所以在形成兩層導電膜之后可以執(zhí)行用于熱活化的熱處理。另夕卜，作為兩層導電膜的搭配，例如可以使用摻雜有賦予n型導電性的雜質(zhì)兀素的娃和鎳娃化物；摻雜有賦予n型導電性的雜質(zhì)元素的硅和鎢硅化物等。
在層疊了三個導電膜的三層結(jié)構(gòu)的情況中，優(yōu)選使用鑰膜、鋁膜和鑰膜的層疊結(jié)構(gòu)。另外，作為柵電極707，也可以使用氧化銦、氧化銦氧化錫合金、氧化銦氧化鋅合金、氧化鋅、氧化鋅鋁、氧氮化鋅鋁或氧化鋅鎵等的具有透光性的氧化物導電膜。另外，覆蓋柵極絕緣膜703及柵電極707形成有絕緣膜712及絕緣膜713。具體地說，絕緣膜712和絕緣膜713可以使用氧化娃、氮化娃、氮氧化娃、氧氮化娃、氮化招、氮氧化鋁等的無機絕緣膜。特別是，通過作為絕緣膜712和絕緣膜713使用低介電常數(shù)(low-k)材料，可以充分地減少起因于各種電極或布線的重疊的電容，所以優(yōu)選使用低介電常數(shù)(low-k)材料。另外，作為絕緣膜712和絕緣膜713，也可以應用使用上述材料的多孔絕緣膜。在多孔絕緣膜中，因為與密度高的絕緣膜相比，其介電常數(shù)降低，所以可以進ー步減少起因于電極或布線的寄生電容。

在本實施方式中，以使用氧氮化硅作為絕緣膜712并使用氮氧化硅作為絕緣膜713的情況為例子。另外，雖然在本實施方式中以在柵電極707上形成絕緣膜712和絕緣膜713的情況為例子，但是在本發(fā)明中，既可在柵電極707上只形成ー層的絕緣膜，又可在柵電極707上形成三層以上的多個絕緣膜的疊層。使用如上所述的第二晶體管123形成易失性存儲電路121。接著，說明第一晶體管101的結(jié)構(gòu)。圖5B是示出第一晶體管101的截面結(jié)構(gòu)的圖。圖5B所示的第一晶體管101具有襯底731上的絕緣膜732和氧化物半導體層716。在氧化物半導體層716上依次設置有導電膜719、導電膜720、柵極絕緣膜703以及柵電極722。在圖5B所示的第一晶體管101中，在氧化物半導體層716上設置有柵電極707，并且在氧化物半導體層716上設置有導電膜719及導電膜720。在本實施方式中，將這種晶體管稱為頂柵頂接觸型晶體管。在圖5B所示的第一晶體管101中，溝道形成區(qū)形成在氧化物半導體層716與柵電極707隔著柵極絕緣膜703重疊的區(qū)域中。另外，導電膜719及導電膜720用作源電極及漏電級。圖5B所示的第一晶體管101的源區(qū)及漏區(qū)形成在氧化物半導體層716與導電膜719重疊的區(qū)域及氧化物半導體層716與導電膜720重疊的區(qū)域中。襯底731和絕緣膜732分別可以使用與襯底700和絕緣膜701同樣的材料?；蛘?，也可以在形成第二晶體管123之后，使用其表面平坦的絕緣膜覆蓋第二晶體管123，并以該平坦的絕緣膜代替絕緣膜701，來在第二晶體管123的上方形成第一晶體管101。通過將形成在絕緣膜701上的氧化物半導體膜加工為所希望的形狀，可以形成氧化物半導體層716。將上述氧化物半導體膜的厚度設定為2nm以上且200nm以下，優(yōu)選設定為3nm以上且50nm以下,更優(yōu)選設定為3nm以上且20nm以下。將氧化物半導體用作革巴材并使用濺射法形成氧化物半導體膜。另外，氧化物半導體膜可以在稀有氣體(例如氬)氣氛下、在氧氣氛下或在稀有氣體(例如氬)及氧的混合氣氛下通過濺射法等形成。以下，詳細說明氧化物半導體膜的成膜方法。通過濺射法、蒸鍍法、PCVD法、PLD法、ALD法或MBE法等形成氧化物半導體膜。在如下條件下形成氧化物半導體膜優(yōu)選利用濺射法；將襯底加熱溫度設定為IOO0C以上且600°C以下，優(yōu)選設定為150°C以上且550°C以下，更優(yōu)選設定為200°C以上且500°C以下；米用氧氣體氣氛。以Inm以上且40nm以下的厚度,優(yōu)選以3nm以上且20nm以下的厚度形成氧化物半導體膜。成膜時的襯底加熱溫度越高，所得到的氧化物半導體膜的雜質(zhì)濃度越低。此外，使氧化物半導體層中的原子排列有序化，實現(xiàn)高密度化，且容易形成多晶或CAAC(CAxis Aligned Crystal :c軸取向結(jié)晶)。再者,通過在氧氣體氣氛下進行成膜，也容易形成多晶或CAAC，因為在氧氣體氣氛中不包含稀有氣體等的不需要的原子。但是，也可以采用氧氣體和稀有氣體的混合氣氛。在此情況下，將氧氣體的比例設定為30vol. %以上，優(yōu)選設定為50vol. %以上，更優(yōu)選設定為80vol. %以上。注意，氧化物半導體膜的厚度越薄，晶體管的短溝道效應越少。但是，若厚度過薄，則有時界面散射的影響變大而使場效應遷移率降低。在使用In-Ga-Zn-O類材料通過濺射法形成氧化物半導體膜吋，優(yōu)選使用原子數(shù)比表示為 In : Ga : Zn = I : I : 1、4 : 2 : 3、3 : I : 2、1 : I : 2、2 : I : 3 或3:1: 4的In-Ga-Zn-O祀材。通過使用具有上述原子數(shù)比的In-Ga-Zn-O祀材形成氧化物半導體膜，容易形成多晶或CAAC。此外，在使用In-Sn-Zn-O類材料通過濺射法形成氧化物半導體膜時，優(yōu)選使用原 子數(shù)比表示為 In Sn Zn = I I 1、2 : I : 3、I : 2 : 2 或 4 : 9 : 7 的 In-Sn-Zn-O靶材。通過使用具有上述原子數(shù)比的In-Sn-Zn-O靶材形成氧化物半導體膜，容易形成多晶或 CAAC。接著，進行加熱處理。在減壓氣氛下、惰性氣氛下或氧化氣氛下進行加熱處理。通過加熱處理，可以減少氧化物半導體膜中的雜質(zhì)濃度。優(yōu)選的是，在減壓氣氛下或惰性氣氛下進行加熱處理之后，在保持溫度的情況下切換為氧化氣氛，而進一步進行加熱處理。這是因為如下緣故當在減壓氣氛下或惰性氣氛下進行加熱處理時，可以減少氧化物半導體膜中的雜質(zhì)濃度，但是在同時產(chǎn)生氧缺損。通過在氧化氣氛下進行加熱處理，可以減少此時產(chǎn)生的氧缺損。通過對氧化物半導體膜，除了進行成膜時的襯底加熱之外，還進行加熱處理，可以使氧化物半導體膜中的雜質(zhì)能級極小。結(jié)果，可以使晶體管的場效應遷移率提高到如下所述的理想的場效應遷移率附近。另外，優(yōu)選在使用濺射法形成氧化物半導體膜之前，進行引入氬氣體并產(chǎn)生等離子體的反濺射，而去除附著在絕緣膜712及絕緣膜713的表面上的灰塵。反濺射是指不對靶材ー側(cè)施加電壓而使用RF電源在氬氣氛中對襯底一側(cè)施加電壓來在襯底附近形成等離子體以進行表面改性的方法。也可以使用氮、氦等代替氬氣氛。另外，也可以在對氬氣氛添加氧、ー氧化ニ氮等的氣氛下進行反濺射。另外，也可以在對氬氣氛添加氯、四氟化碳等的氣氛下進行反濺射。作為用于氧化物半導體晶體管的氧化物半導體，優(yōu)選至少包含銦(In)或鋅(Zn)。尤其是優(yōu)選包含In及Zn。此外，作為用來降低使用該氧化物半導體而成的晶體管的電特性的不均勻的穩(wěn)定劑，除了上述元素以外優(yōu)選還包含鎵(Ga)。此外，作為穩(wěn)定劑優(yōu)選包含錫(Sn)。另外，作為穩(wěn)定劑優(yōu)選包含鉿(Hf)。此外，作為穩(wěn)定劑優(yōu)選包含鋁(Al)。此外，作為其他穩(wěn)定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、镥(Lu)中的ー種或多種。作為上述氧化物半導體，例如，可以使用四元金屬氧化物如In-Sn-Ga-Zn-O類氧化物、In-Hf-Ga-Zn-O類氧化物、In-Al-Ga-Zn-O類氧化物、In-Sn-Al-Zn-O類氧化物、In-Sn-Hf-Zn-O類氧化物、In-Hf-Al-Zn-O類氧化物；三元金屬氧化物如In-Ga-Zn-O類氧化物(也稱為IGZ0)、In-Sn-Zn-O類氧化物、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物、In-Hf-Zn-O類氧化物、In-La-Zn-O類氧化物、In-Ce-Zn-O類氧化物、In-Pr-Zn-O類氧化物、In-Nd-Zn-O類氧化物、In-Sm-Zn-O類氧化物、In-Eu-Zn-O類氧化物、In-Gd-Zn-O類氧化物、In-Tb-Zn-O類氧化物、In-Dy-Zn-O類氧化物、In-Ho-Zn-O類氧化物、In-Er-Zn-O類氧化物、In-Tm-Zn-O類氧化物、In-Yb-Zn-O類氧化物、In-Lu-Zn-O類氧化物；ニ元金屬氧化物如In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物、In-Ga-O類氧化物；單元金屬氧化物如In-O類氧化物、Sn-O類氧化物、Zn-O類氧化物等。此外，也可以使用使上述氧化物半導體含有In、Ga、Sn、Zn以外的元素如SiO2而得到的氧化物半導體。在此，例如，In-Ga-Zn類氧化物是指具有銦(In)、鎵(Ga)、鋅(Zn)的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，也可以使用表示為InMO3 (ZnO) m (m > 0且m不是整數(shù))的材料。注意，M表不選自Ga、Fe、Mn和Co中的一種或多種金屬兀素。例如，作為M,有Ga、Ga及Al、Ga及Mn或Ga及Co等。此外,作為氧化物半導體,也可以使用由In3SnO5 (ZnO)n(n>0且n是整數(shù))表示的材料。例如，可以使用其原子數(shù)比為In Ga Zn = I I I ( = 1/3 1/3 1/3)或In Ga Zn = 2 2 I ( = 2/5 2/5 1/5)的In-Ga-Zn類氧化物或其組成附近的氧化物?；蛘?，優(yōu)選使用其原子數(shù)比為In Sn Zn = I I I ( = 1/3 1/3 1/3)、In Sn Zn = 2 I 3( = 1/3 1/6 1/2)或 In : Sn : Zn = 2 : I : 5(=1/4 1/8 5/8))的In-Sn-Zn類氧化物或其組成附近的氧化物。但是，所公開的發(fā)明不局限于此，可以根據(jù)所需要的半導體特性(遷移率、閾值、不均勻性等)而使用適當?shù)慕M成的氧化物。另外，優(yōu)選采用適當?shù)妮d流子密度、雜質(zhì)濃度、缺陷密度、金屬元素及氧的原子數(shù)比、原子間結(jié)合距離以及密度等，以得到所需要的半導體特性。例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，即使使用In-Ga-Zn類氧化物，也可以通過降低塊體內(nèi)缺陷密度而提高遷移率。在此,例如In、Ga、Zn 的原子數(shù)比為 In : Ga : Zn = a : b : c (a+b+c = I)的氧化物的組成在原子數(shù)比為In Ga Zn = A B C(A+B+C = I)的氧化物的組成的近旁是指a、b、c滿足(a_A)2+(b_B)2+(c_C)2 ^ r2的狀態(tài)，r例如可以為0. 05。其他氧化物也是同樣的。氧化物半導體可以為單晶或非單晶。在采用后者時，可以采用非晶或多晶。另外，可以采用在非晶中包括具有結(jié)晶性的部分的結(jié)構(gòu)或不是非晶的結(jié)構(gòu)。非晶狀態(tài)的氧化物半導體由于可以比較容易地得到平坦的表面，所以可以減少使用該氧化物半導體制造晶體管時的界面散射，可以比較容易得到較高的遷移率。另外，具有結(jié)晶性的氧化物半導體可以進一歩降低塊體內(nèi)缺陷，通過提高表面的平坦性，可以得到處于非晶狀態(tài)的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，優(yōu)選在平坦的表面上形成氧化物半導體，具體而言，在平均面粗糙度(Ra)為Inm以下，優(yōu)選為o. 3nm以下，更優(yōu)選為0. Inm以下的表面上形成氧化物半導體。注意，Ra是將JIS B0601中定義的中心線平均粗糙度擴大為三維以使其能夠應用于測定面，可以將它表示為“將從基準面到指定面的偏差的絕對值平均而得的值”，以如下算式I定義。[算式I]
權(quán)利要求
1.一種半導體裝置，包括 易失性存儲電路； 非易失性存儲電路，該非易失性存儲電路包括存儲電容和第一晶體管，該第一晶體管包括包含溝道形成區(qū)的氧化物半導體膜； 選擇電路，該選擇電路包括第一輸入端子、第二輸入端子以及輸出端子； 第一開關；以及 第二開關， 其中，所述選擇電路的第一輸入端子與所述第一開關及所述第一晶體管的第一端子電連接， 所述選擇電路的第二輸入端子與所述存儲電容及所述第一晶體管的第二端子電連接， 并且，所述選擇電路的輸出端子通過所述易失性存儲電路與所述第二開關電連接。
2.根據(jù)權(quán)利要求I所述的半導體裝置，其中所述易失性存儲電路包括第一反相器和第二反相器，所述第一反相器的輸出端子與所述第二反相器的輸入端子電連接，并且所述第二反相器的輸出端子與所述第一反相器的輸入端子電連接。
3.根據(jù)權(quán)利要求I所述的半導體裝置，其中所述選擇電路和所述易失性存儲電路中的至少一個包括第二晶體管，并且所述第二晶體管的場效應遷移率高于所述第一晶體管的場效應遷移率。
4.根據(jù)權(quán)利要求I所述的半導體裝置，其中在所述第一開關導通的第一情況下，所述第二開關截止，并且在所述第一開關截止的第二情況下，所述第二開關導通。
5.根據(jù)權(quán)利要求I所述的半導體裝置，其中所述易失性存儲電路只在有電源電壓供應的期間中保持數(shù)據(jù)信號。
6.根據(jù)權(quán)利要求I所述的半導體裝置，其中根據(jù)輸入到所述選擇電路的選擇信號，所述選擇電路將向所述第一輸入端子或所述第二輸入端子的信號的輸入轉(zhuǎn)換成向所述易失性存儲電路的所述輸入到所述第一輸入端子或所述第二輸入端子的信號的輸出。
7.根據(jù)權(quán)利要求I所述的半導體裝置，還包括位于所述第一開關與所述第一晶體管的第一端子之間的第一節(jié)點；以及位于所述存儲電容與所述第一晶體管的第二端子之間的第二節(jié)點，其中所述選擇電路的第一輸入端子與所述第一節(jié)點直接連接，并且所述選擇電路的第二輸入端子與所述第二節(jié)點直接連接。
8.一種包括存儲裝置的半導體裝置的驅(qū)動方法，該存儲裝置包括易失性存儲電路；非易失性存儲電路，該非易失性存儲電路包括存儲電容和第一晶體管，該第一晶體管包括包含溝道形成區(qū)的氧化物半導體膜；選擇電路，該選擇電路包括第一輸入端子、第二輸入端子以及輸出端子；第一開關；以及第二開關，其中所述選擇電路的第一輸入端子與所述第一開關及所述第一晶體管的第一端子電連接，所述選擇電路的第二輸入端子與所述存儲電容及所述第一晶體管的第二端子電連接，并且，所述選擇電路的輸出端子通過所述易失性存儲電路與所述第二開關電連接， 在高頻工作模式中，上述驅(qū)動方法包括如下步驟 使所述第一開關導通，使所述第一晶體管截止，并將第一數(shù)據(jù)信號輸入到所述易失性存儲電路； 使所述第一開關截止，使所述第一晶體管導通，并將存儲在所述易失性存儲電路中的所述第一數(shù)據(jù)信號輸入到所述存儲電容； 在將所述第一數(shù)據(jù)信號輸入到所述存儲電容之后，停止將第一電源電壓施加到所述存儲裝置； 再開始將第一電源電壓施加到所述存儲裝置；以及 轉(zhuǎn)換所述選擇電路，并將存儲在所述存儲電容中的所述第一數(shù)據(jù)信號輸入到所述易失性存儲電路， 并且，在低頻工作模式中，上述驅(qū)動方法包括如下步驟 使所述第一開關導通，使所述第一晶體管導通，并將第二數(shù)據(jù)信號輸入到所述易失性存儲電路和所述存儲電容； 在將所述第二數(shù)據(jù)信號輸入到所述存儲電容之后，使所述第一晶體管截止，并停止將第二電源電壓施加到所述存儲裝置； 再開始將第二電源電壓施加到所述存儲裝置；以及 轉(zhuǎn)換所述選擇電路，并將存儲在所述存儲電容中的所述第二數(shù)據(jù)信號輸入到所述易失性存儲電路。
9.根據(jù)權(quán)利要求8所述的驅(qū)動方法，其中所述易失性存儲電路包括第一反相器和第二反相器，所述第一反相器的輸出端子與所述第二反相器的輸入端子電連接，并且所述第二反相器的輸出端子與所述第一反相器的輸入端子電連接。
10.根據(jù)權(quán)利要求8所述的驅(qū)動方法，其中所述選擇電路和所述易失性存儲電路中的至少一個包括第二晶體管，并且所述第二晶體管的場效應遷移率高于所述第一晶體管的場效應遷移率。
11.根據(jù)權(quán)利要求8所述的驅(qū)動方法，其中在所述第一開關導通的第一情況下，所述第二開關截止，并且在所述第一開關截止的第二情況下，所述第二開關導通。
12.根據(jù)權(quán)利要求8所述的驅(qū)動方法，其中所述易失性存儲電路只在有電源電壓供應的期間中保持數(shù)據(jù)信號。
13.根據(jù)權(quán)利要求8所述的驅(qū)動方法，其中所述存儲裝置還包括位于所述第一開關與所述第一晶體管的第一端子之間的第一節(jié)點；以及位于所述存儲電容與所述第一晶體管的第二端子之間的第二節(jié)點，其中所述選擇電路的第一輸入端子與所述第一節(jié)點電連接，并且所述選擇電路的第二輸入端子與所述第二節(jié)點電連接。
14.一種包括存儲裝置的半導體裝置的驅(qū)動方法，該存儲裝置包括易失性存儲電路；非易失性存儲電路，該非易失性存儲電路包括存儲電容和第一晶體管，該第一晶體管包括包含溝道形成區(qū)的氧化物半導體膜；選擇電路，該選擇電路包括第一輸入端子、第二輸入端子以及輸出端子；第一開關；以及第二開關，其中所述選擇電路的第一輸入端子與所述第一開關及所述第一晶體管的第一端子電連接，所述選擇電路的第二輸入端子與所述存儲電容及所述第一晶體管的第二端子電連接，并且，所述選擇電路的輸出端子通過所述易失性存儲電路與所述第二開關電連接， 在高頻工作模式中，上述驅(qū)動方法包括如下步驟 使所述第一開關導通，使所述第一晶體管截止，使所述第二開關截止，并將第一數(shù)據(jù)信號輸入到所述易失性存儲電路； 使所述第一開關截止，使所述第一晶體管導通，使所述第二開關導通，并將存儲在所述易失性存儲電路中的所述第一數(shù)據(jù)信號輸入到所述存儲電容； 在將所述第一數(shù)據(jù)信號輸入到所述存儲電容之后，停止將第一電源電壓施加到所述存儲裝置； 再開始將第一電源電壓施加到所述存儲裝置；以及 轉(zhuǎn)換所述選擇電路，將存儲在所述存儲電容中的所述第一數(shù)據(jù)信號輸入到所述易失性存儲電路，并使所述第二開關導通， 并且，在低頻工作模式中，上述驅(qū)動方法包括如下步驟 使所述第一開關導通，使所述第一晶體管導通，使所述第二開關截止，并將第二數(shù)據(jù)信號輸入到所述易失性存儲電路和所述存儲電容； 在將所述第二數(shù)據(jù)信號輸入到所述存儲電容之后，使所述第一晶體管截止，并停止將 第二電源電壓施加到所述存儲裝置； 再開始將第二電源電壓施加到所述存儲裝置；以及 轉(zhuǎn)換所述選擇電路，將存儲在所述存儲電容中的所述第二數(shù)據(jù)信號輸入到所述易失性存儲電路，并使所述第二開關導通。
15.根據(jù)權(quán)利要求14所述的驅(qū)動方法，其中所述易失性存儲電路包括第一反相器和第二反相器，所述第一反相器的輸出端子與所述第二反相器的輸入端子電連接，并且所述第二反相器的輸出端子與所述第一反相器的輸入端子電連接。
16.根據(jù)權(quán)利要求14所述的驅(qū)動方法，其中所述選擇電路和所述易失性存儲電路中的至少一個包括第二晶體管，并且所述第二晶體管的場效應遷移率高于所述第一晶體管的場效應遷移率。
17.根據(jù)權(quán)利要求14所述的驅(qū)動方法，其中在所述第一開關導通的第一情況下，所述第二開關截止，并且在所述第一開關截止的第二情況下，所述第二開關導通。
18.根據(jù)權(quán)利要求14所述的驅(qū)動方法，其中所述易失性存儲電路只在有電源電壓供應的期間中保持數(shù)據(jù)信號。
19.根據(jù)權(quán)利要求14所述的驅(qū)動方法，其中所述存儲裝置還包括位于所述第一開關與所述第一晶體管的第一端子之間的第一節(jié)點；以及位于所述存儲電容與所述第一晶體管的第二端子之間的第二節(jié)點，其中所述選擇電路的第一輸入端子與所述第一節(jié)點電連接，并且所述選擇電路的第二輸入端子與所述第二節(jié)點電連接。
全文摘要
本發(fā)明涉及半導體裝置及其驅(qū)動方法。根據(jù)本發(fā)明，提供了一種不需要復雜的制造工序且可以抑制耗電量的存儲裝置。該存儲裝置包括易失性第一存儲電路和具有其溝道形成在氧化物半導體層中的晶體管的非易失性第二存儲電路，其中在進行高頻率驅(qū)動時，在有電源電壓供應的期間中，對第一存儲電路寫入數(shù)據(jù)信號并輸出該數(shù)據(jù)信號，并且在停止供應電源電壓之前且有電源電壓供應的期間的一部分中，對第二存儲電路寫入數(shù)據(jù)信號；在進行低頻率驅(qū)動時，在有電源電壓供應的期間中，對第二存儲電路寫入數(shù)據(jù)信號，將寫入到第二存儲電路的數(shù)據(jù)信號寫入到第一存儲電路，并且輸出寫入到第一存儲電路的數(shù)據(jù)信號。
文檔編號G11C11/4063GK102737707SQ20121009939
公開日2012年10月17日 申請日期2012年3月29日 優(yōu)先權(quán)日2011年3月30日
發(fā)明者王丸拓郎 申請人:株式會社半導體能源研究所