專利名稱：非易失性存儲器件及其驅動方法
技術領域：
本文的發(fā)明構思涉及半導體存儲器件，更具體地，涉及非易失性存儲器件。
背景技術：
半導體器件是使用諸如硅、鍺、砷化鎵和磷化銦的半導體具體實現(xiàn)的儲存器件。半導體器件可以分類為易失性存儲器件和非易失性存儲器件。易失性存儲器件在供電中斷時丟失它們存儲的數(shù)據(jù)。作為易失性存儲器件，存在靜態(tài)隨機存取存儲器(SRAM)、動態(tài)RAM(DRAM)、同步DRAM (SDRAM)等等。非易失性存儲器·件在供電中斷時保持它們存儲的數(shù)據(jù)。作為非易失性存儲器件，存在只讀存儲器(ROM)、可編程ROM(PROM)、電可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃存儲器器件、相變 RAM (phase change RAM, PRAM)、磁性 RAM (magnetic RAM, MRAM)、電阻式 RAM (resistiveRAM，RRAM)、鐵電 RAM(ferroelectric RAM, FRAM)等等。

發(fā)明內容
本發(fā)明構思的實施例提供非易失性存儲器件。該非易失性存儲器件可以包括多個存儲塊；以及傳輸晶體管(pass transistor)陣列,其響應于塊選擇信號,將多個驅動信號傳送到所述多個存儲塊當中的被選存儲塊。傳輸晶體管陣列包括高電壓晶體管，該高電壓晶體管包括在一個有源區(qū)中形成的一個公用漏極(common drain)以及兩個源極，并且傳送到所述公用漏極的所述多個驅動信號之一通過所述兩個源極被傳送到不同的存儲塊。本發(fā)明構思的實施例還提供非易失性存儲器件。該非易失性存儲器件可以包括第一存儲塊和第二存儲塊；以及兩個傳輸晶體管，所述兩個傳輸晶體管響應于塊選擇信號，選擇性地向第一存儲塊和第二存儲塊之一傳送字線電壓。所述兩個傳輸晶體管包括在一個有源區(qū)上相互平行地形成的第一柵極線和第二柵極線；在第一柵極線和第二柵極線之間形成的、并且被提供了字線電壓的公用漏極；第一源極，其響應于第一塊選擇信號，將在公用漏極中提供的字線電壓輸出到第一存儲塊；以及第二源極，其響應于第二塊選擇信號，將在公用漏極中提供的字線電壓輸出到第二存儲塊。


通過更加具體地描述附圖中圖示的本發(fā)明的優(yōu)選方面，本發(fā)明的前述及其他特征和優(yōu)點將更加清楚，附圖中，相同的參考標號在不同的示圖中始終指代相同的部件。附圖不一定是按比例的，相反，重點在于舉例說明本發(fā)明的原理。在附圖中，為清楚起見，夸大了層和區(qū)域的厚度。
圖I是根據(jù)本發(fā)明構思的實施例的非易失性存儲器件的框圖。圖2是更具體地圖示圖I的存儲單元陣列的框圖。圖3是更具體地圖示圖I的行譯碼器的結構的框圖。圖4是圖示圖3的一部分的圖。圖5是圖示布置在圖4 一側的傳輸晶體管的布局結構的圖。圖6是沿圖5的I-II線截取的截面圖。圖7是圖示布置在圖4另一側的傳輸晶體管的布局結構的圖。圖8是圖示圖3的另一部分的圖。
圖9是圖示布置在圖8 一側的傳輸晶體管的布局結構的圖。圖10是圖示布置在圖8另一側的傳輸晶體管的布局結構的圖。圖11是圖示本發(fā)明構思的優(yōu)點的圖。圖12是圖示存儲單元陣列的實施例的圖。圖13是圖示存儲單元陣列的另一個實施例的圖。圖14是圖示根據(jù)本發(fā)明構思的實施例的固態(tài)驅動器(SSD)的框圖。圖15是圖示根據(jù)本發(fā)明構思的實施例的存儲系統(tǒng)的框圖。圖16是圖示根據(jù)本發(fā)明構思的實施例的存儲卡的框圖。圖17是圖示根據(jù)本發(fā)明構思的實施例的計算系統(tǒng)的框圖。
具體實施例方式下面將參照附圖更詳細地描述本發(fā)明構思的優(yōu)選實施例。然而，本發(fā)明構思的實施例可以以不同的形式來具體實現(xiàn)，不應被解釋為局限于此出闡述的示例實施例。相反，提供這些實施例是為了使本公開全面和完整，并向本領域技術人員充分傳達本發(fā)明構思的范圍。相同的參考標記始終指代相同的元件。圖I是根據(jù)本發(fā)明構思的實施例的非易失性存儲器件的框圖。參照圖1，非易失性存儲器件100可以包括單元陣列110、行譯碼器120、頁緩沖器130、輸入輸出緩沖器140、控制邏輯150和電壓生成器160。單元陣列110通過字線WL以及選擇線SSL和GSL連接到行譯碼器120。單元陣列110通過位線BL連接到頁緩沖器130。單元陣列110包括多個與非(NAND)型單元串。每個單元串可以在垂直方向或水平方向上形成通道(channel)。在單元陣列110中可以垂直地堆疊多條字線。每條字線構成單元串中所包括的存儲單元的控制柵極。在這種情況下，可以在垂直方向上(例如，平行于單元串)形成存儲單元的通道。單元陣列110包括多個存儲塊(ΜΒ0 MBn-I，η是自然數(shù))。單元陣列110可以以每個存儲塊為單位來擦除。存儲塊由多個單元串組成。單元串是相互串聯(lián)連接的存儲單元的單元。包括在一個單元串中的存儲單元通過同一個選擇晶體管來選擇。行譯碼器120可以響應于行地址選擇單元陣列的存儲塊之一。行譯碼器120可以選擇被選存儲塊的字線之一。行譯碼器120將電壓從電壓生成器160傳送到被選存儲塊的字線或選擇線SSL和GSL。具體來說，必須將高電壓供應到被選存儲塊的字線。因此，為了傳送高電壓，行譯碼器120包括由高電壓晶體管構成的傳輸晶體管。通過改造陣列結構和傳輸晶體管的布局結構，可以減小本發(fā)明構思的譯碼器120所占用的面積。通過使連接到不同塊字線BLKWL的傳輸晶體管之間的間隔容易獲得，可以切斷塊字線BLKWL之間或傳輸晶體管之間的干擾。取決于工作模式，頁緩沖器130用作寫驅動器或感測放大器。當執(zhí)行編程操作時，頁緩沖器130向單元陣列110的位線傳送與將被編程的數(shù)據(jù)相對應的電壓，在所述單元陣列110中單元串以垂直結構形成。當執(zhí)行讀操作時，頁緩沖器130通過位線感測被選存儲單元中存儲的數(shù)據(jù)，然后頁緩沖器130將感測的數(shù)據(jù)傳送到輸入輸出緩沖器140。輸入輸出緩沖器140將從外部接收的數(shù)據(jù)傳送到頁緩沖器130，或者將從頁緩沖器130提供的數(shù)據(jù)輸出到外部。輸入輸出緩沖器140將接收的地址或者接收的命令傳送到控制邏輯150或行譯碼器120?？刂七壿?50響應于從輸入輸出緩沖器140傳送的命令執(zhí)行控制操作，以便執(zhí)行編程操作、讀操作和擦除操作。當執(zhí)行讀操作時，控制邏輯150控制電壓生成器170產生選擇讀電壓Vrd、未選讀電壓Vread以及選擇線電壓Vsa和Vea。此外，控制邏輯150控制頁緩沖器30通過位線BL感測數(shù)據(jù)。 響應于控制邏輯150的控制，電壓生成器160產生將被提供到每條字線的各種字線電壓以及將被提供到在其中形成存儲單元的體(bulk)(例如，阱區(qū))的電壓。作為將被提供到每條字線的字線電壓，存在編程電壓Vpgm、通過電壓Vpass、選擇讀電壓Vrd和未選讀電壓Vread。當執(zhí)行讀操作和編程操作時，電壓生成器160可以產生提供到選擇線SSL和GSL的選擇線電壓Vsa和在非易失性存儲器件100的行譯碼器120中，可以切斷高電壓的塊選擇信號BLKWL之間的干擾。根據(jù)本發(fā)明構思的行譯碼器120的結構，可以減小塊選擇信號BLKWL所驅動的傳輸晶體管占用的面積。圖2是更具體地圖示圖I的存儲單元陣列的框圖。參照圖2，單元陣列110包括多個存儲塊111、112和113。存儲塊111、112和113可以各自包括多個NAND單元串。一個NAND單元串連接到位線BL、串選擇線SSL、地選擇線GSL、字線WL和公共源極線CSL。也就是說，每個存儲塊連接到多條位線BL、多條串選擇線SSL、多條地選擇線GSL、多條字線WL和公共源極線CSL。存儲塊111、112和113中的每一個連接到選擇線SSL和GSL以及多條字線WLO WL63。選擇信號SS和GS被施加到選擇線SSL和GSL。串選擇信號SS被施加到串選擇線SSL。串選擇晶體管SST取決于串選擇信號SS的電平而導通或截止。地選擇信號GS被施加到地選擇線GSL。地選擇晶體管GST取決于地選擇信號GS的電平而開關。從電壓生成器160產生的字線電壓VWL被施加到字線WLO WL63。字線電壓VWL可以包括編程電壓Vpgm、未選讀電壓Vread、讀電壓Vrd、通過電壓Vpass和驗證電壓Vfy。未選讀電壓Vread是指在執(zhí)行讀操作時提供到未選字線的電壓。讀電壓Vrd是指在執(zhí)行讀操作時提供到被選字線的電壓。編程電壓Vpgm、通過電壓Vpass和未選讀電壓Vread對應于相對高的電壓。因此，行譯碼器120包括能夠施加高電壓的開關器件。也就是說，行譯碼器120包括能夠承受高電壓的傳輸晶體管陣列。應該將構成傳輸晶體管的高電壓晶體管的溝道形成為比低電壓晶體管的溝道長，以使其承受高電壓(即，為了防止源極和漏極之間的擊穿現(xiàn)象)。應當將高電壓晶體管的柵極氧化層形成為比低電壓晶體管的柵極氧化層粗，以便承受高電壓(也就是說，承受柵極與漏極/源極之間的高電勢差)。也就是說，高電壓晶體管需要比低電壓晶體管寬的芯片面積。為此,盡管通過工藝小型化(process miniature)減小了存儲單元的大小,但是用于提供相對高電壓的傳輸晶體管的大小卻不容易減小。本發(fā)明構思提供一種技術，能夠通過改變傳輸晶體管的布局，獲得傳輸晶體管之間的間隔，并最終減小傳輸晶體管占用的面積。圖3是更具體地圖示圖I的行譯碼器的結構的框圖。參照圖3，作為示例，行譯碼器120被配置成驅動16個存儲塊MBO MB15。行譯碼器120包括SI譯碼器121、塊譯碼器部分(122LU22R)以及傳輸晶體管部分(123_L、123_R)。當輸入的塊地址對應于存儲塊MBO MB7時，SI譯碼器121將選擇信號和字線電壓(下文中稱為驅動信號)輸出到第一驅動信號線SI1。當輸入的塊地址對應于存儲塊 MB8 MB15時，SI譯碼器121將選擇信號和字線電壓輸出到第二驅動信號線SI2。塊譯碼器部分(122_L、122_R)響應于塊地址(未示出)激活多個塊選擇信號BLKWLl BLKWL8之一。由激活的塊選擇信號激活在傳輸晶體管部分(123_L、123_R)中包括的一個傳輸晶體管陣列。塊譯碼器部分(122_L、122_R)包括布置在存儲塊左側的第一塊譯碼器部分122_L和布置在存儲塊右側的第二塊譯碼器部分122_R。第一塊譯碼器部分122_L控制布置在存儲塊110左側的第一晶體管部分123_L。第一塊譯碼器部分122立包括第一到第四高電壓譯碼器(HV DEC) 122_1 122_4。第一高電壓譯碼器122_1響應于塊地址激活塊選擇信號BLKWLl。塊選擇信號BLKWLl被并行地施加到相互分離的傳輸晶體管陣列(Pass TR O)和傳輸晶體管陣列(Pass TR 8)。也就是說，傳輸晶體管陣列(Pass TR O)和傳輸晶體管陣列(Pass TR 8)中包括的多個高電壓晶體管被第一高電壓譯碼器122_1所控制。第二高電壓譯碼器122_2響應于塊地址激活塊選擇信號BLKWL2。塊選擇信號BLKWL2被并行地施加到相互分離的傳輸晶體管陣列(Pass TR 3)和傳輸晶體管陣列(PassTR 11)。也就是說，傳輸晶體管陣列(Pass TR 3)和傳輸晶體管陣列(Pass TR 11)中包括的多個高電壓晶體管被第二高電壓譯碼器122_2所控制。第三高電壓譯碼器122_3響應于塊地址激活塊選擇信號BLKWL3。塊選擇信號BLKWL3被并行地施加到相互分離的傳輸晶體管陣列(Pass TR 4)和傳輸晶體管陣列(PassTR 12)。也就是說，傳輸晶體管陣列(Pass TR 4)和傳輸晶體管陣列(Pass TR 12)中包括的多個高電壓晶體管被第三高電壓譯碼器122_3所控制。第四高電壓譯碼器122_4響應于塊地址激活塊選擇信號BLKWL4。塊選擇信號BLKWL4被并行地施加到相互分離的傳輸晶體管陣列(Pass TR 7)和傳輸晶體管陣列(PassTR 15)。也就是說，傳輸晶體管陣列(Pass TR 7)和傳輸晶體管陣列(Pass TR 15)中包括的多個高電壓晶體管被第四高電壓譯碼器122_4所控制。第二塊譯碼器部分122_R控制布置在存儲塊110右側的第二晶體管部分123_R。第二塊譯碼器部分122_1 包括第五到第八高電壓譯碼器122_5 122_8。第五高電壓譯碼器122_5響應于塊地址激活塊選擇信號BLKWL5。塊選擇信號BLKWL5被并行地施加到相互分離的傳輸晶體管陣列(Pass TRl)和傳輸晶體管陣列(Pass TR 9)。也就是說，傳輸晶體管陣列(Pass TR I)和傳輸晶體管陣列(Pass TR 9)中包括的多個高電壓晶體管被第五高電壓譯碼器122_5所控制。第六高電壓譯碼器122_6響應于塊地址激活塊選擇信號BLKWL6。塊選擇信號BLKWL6被并行地施加到相互分離的傳輸晶體管陣列(Pass TR 2)和傳輸晶體管陣列(PassTR 10)。也就是說，傳輸晶體管陣列(Pass TR 2)和傳輸晶體管陣列(Pass TR 10)中包括的多個高電壓晶體管被第六高電壓譯碼器122_6所控制。第七高電壓譯碼器122_7響應于塊地址激活塊選擇信號BLKWL7。塊選擇信號BLKWL7被并行地施加到相互分離的傳輸晶體管陣列(Pass TR 5)和傳輸晶體管陣列(PassTR 13)。也就是說，傳輸晶體管陣列(Pass TR 5)和傳輸晶體管陣列(Pass TR 13)中包括的多個高電壓晶體管被第七高電壓譯碼器122_7所控制。第八高電壓譯碼器122_8響應于塊地址激活塊選擇信號BLKWL8。塊選擇信號 BLKWL8被并行地施加到相互分離的傳輸晶體管陣列(Pass TR 6)和傳輸晶體管陣列(PassTR 14)。也就是說，傳輸晶體管陣列(Pass TR 6)和傳輸晶體管陣列(Pass TR 14)中包括的多個高電壓晶體管被第八高電壓譯碼器122_8所控制。傳輸晶體管部分123_L和123_R分別布置在存儲塊110的左側和右側。在存儲塊110的左側形成的第一傳輸晶體管部分123_L包括共用第一驅動信號線SIl的傳輸晶體管部分Pass TR O、Pass TR 3、Pass TR 4和Pass TR 7。此外，第一傳輸晶體管部分123_L包括共用第二驅動信號線SI2的傳輸晶體管部分Pass TR 8、Pass TR 11、Pass TR 12和Pass TR 15ο被選擇性激活的第一驅動信號線SIl和第二驅動信號線SI2可以獨立地驅動通過塊選擇信號BLKWL而形成公用柵極的傳輸晶體管陣列(Pass TR O)和傳輸晶體管陣列(Pass TR 8)。也就是說，如果塊選擇信號BLKWLl被激活并且第一驅動信號線SIl被激活，則傳輸晶體管陣列(Pass TR O)將通過第一驅動信號線SIl提供的驅動信號傳送到存儲塊MBO0第一驅動信號線SIl和第二驅動信號線SI2被相互排他地激活或去激活。因此，即使共用塊選擇信號BLKWLl，也可以僅僅選擇存儲塊MBO和MB8中的一個。這種塊選擇結構可以同樣地應用于第二傳輸晶體管部分123_R。根據(jù)具有如上所述結構的傳輸晶體管部分123立和123_R，可以在一個有源區(qū)上形成通過不同塊選擇信號BLKWL驅動的傳輸晶體管。因此，在兩個傳輸晶體管形成在一個有源區(qū)上的情況中，可以減小傳輸晶體管部分(123_L、123_R)在溝道方向的大小。通過減小溝道方向大小能夠獲得塊選擇信號BLKWL之間的間隔。圖4是圖示用于選擇圖3的存儲塊MBO MB3的第一和第二驅動線(SI1，SI2)與傳輸晶體管陣列之間的連接關系的電路圖。參照圖4，第一驅動信號SIl可以通過多個傳輸晶體管210、220、230和240傳送到存儲塊MBO MB3。具體描述如下。在選擇存儲塊MBO的情況下，塊選擇線BLKWLl被激活。當塊選擇線BLKWLl被激活時，傳輸晶體管陣列210中包括的所有傳輸晶體管都導通。此時，通過第一驅動信號線SIl傳送的驅動信號GS、SS、S0 S63被施加到存儲塊MBO。驅動信號GS、SS、S0 S63可以被提供到選擇晶體管SST和GST以及存儲塊MBO的存儲單元的柵極。在選擇存儲塊MB3的情況下，塊選擇線BLKWL2被激活。當塊選擇線BLKWL2被激活時，傳輸晶體管陣列220中包括的所有傳輸晶體管都導通。此時，通過第一驅動信號線SIl傳送的驅動信號GS、SS、SO S63被施加到存儲塊MB3。驅動信號GS、SS、SO S63可以被提供到選擇晶體管SST和GST以及存儲塊MB3的存儲單元的柵極。在選擇存儲塊MBl的情況下，塊選擇線BLKWL5被激活。當塊選擇線BLKWL5被激活時，布置在存儲塊MBO和MBl右側的傳輸晶體管陣列230的所有傳輸晶體管都導通。此時，通過第一驅動信號線SIl傳送的驅動信號GS、SS、S0 S63被施加到存儲塊MB1。驅動信號GS、SS、SO S63可以被提供到選擇晶體管SST和GST以及存儲塊MBl的存儲單元的柵極。在選擇存儲塊MB2的情況下，塊選擇線BLKWL6被激活。當塊選擇線BLKWL6被激活時，布置在存儲塊MB2和MB3右側的傳輸晶體管陣列240的所有傳輸晶體管都導通。此時，通過第一驅動信號線SIl傳送的驅動信號GS、SS、S0 S63被施加到存儲塊MB2。驅動信號GS、SS、SO S63可以被提供到選擇晶體管SST和GST以及存儲塊MB2的存儲單元的
柵極。此處，傳輸晶體管陣列210和220形成在存儲塊MBO和MBl的左側，傳輸晶體管陣列230和240形成在存儲塊MB2和MB3的右側。與存儲塊占用的面積相比，傳輸晶體管占用的芯片面積相對較大。因此，為了相對于占用較小面積的每一個存儲塊提供傳輸晶體管陣列，在存儲塊兩側形成傳輸晶體管陣列是必要的。傳輸晶體管陣列210、220、230和240可以各自在一個有源區(qū)上形成與不同的存儲塊相對應的至少兩個傳輸晶體管。因此，可以相對減小形成傳輸晶體管所需的溝道長度。將在下面的途中詳細描述那些特征。圖5是圖示圖4的傳輸晶體管陣列210和220的布局圖案的圖。參照圖5，在存儲塊MBO和MBl左側形成用于選擇存儲塊MBO的傳輸晶體管陣列210。此外，在存儲塊MB2和MB3左側形成用于選擇存儲塊MB3的傳輸晶體管陣列220。在兩個存儲塊MBO和MBl左側的高電壓區(qū)上形成傳輸晶體管陣列210。傳輸晶體管陣列210由兩個傳輸晶體管組210a和210b組成。傳輸晶體管210a布置在y方向的下方，傳輸晶體管210b布置在y方向的上方。布置在I方向下方的傳輸晶體管210a將通過第一驅動信號線SIl傳送的地選擇信號GS和字線驅動信號SO S31傳送到存儲塊ΜΒ0。布置在y方向上方的傳輸晶體管210b將通過第一驅動信號線SIl提供的串選擇信號SS和字線驅動信號S32 S63傳送到存儲塊ΜΒ0。在傳輸晶體管陣列210中，將布置在y方向下方的每一個傳輸晶體管210a形成為在一個有源區(qū)中的一個高電壓晶體管。以與傳輸晶體管210a不同的形狀形成傳輸晶體管210b。也就是說，布置在y方向的上方的每個傳輸晶體管210b是在一個有源區(qū)中形成的兩個高電壓晶體管中的一個。每個傳輸晶體管210a被形成為在一個有源區(qū)中的一個高電壓晶體管。每個傳輸晶體管210a被形成為具有在一個有源區(qū)中的一個源極S和一個漏極D。形成在X方向上順序形成的多個有源區(qū)ACTlO ACT13，以形成高電壓晶體管210a，用于將地選擇信號GS和字線驅動信號SO S31傳送到存儲塊ΜΒ0。在多個有源區(qū)ACTlO ACT13上，在x方向上形成一條柵極線211a。沿y方向在柵極線211a上形成包括金屬的驅動信號線SIl和SI2。第一驅動信號線SIl的地選擇線(GS線)通過接觸插塞連接到有源區(qū)ACTlO的漏極D。用于向存儲塊MBO傳送地選擇信號GS的另一條金屬線連接到有源區(qū)ACTlO的源極S。用這樣的方式，形成傳送地選擇信號GS的高電壓晶體管。第一驅動信號線SIl的驅動信號線(S0線)通過接觸插塞連接到有源區(qū)ACTll的漏極D。用于向存儲塊MBO傳送驅動信號SO的另一條金屬線連接到有源區(qū)ACTll的源極S。用這樣的方式，形成傳送驅動信號SO的高電壓晶體管。第一驅動信號線SIl的驅動信號線(SI線)通過接觸插塞連接到有源區(qū)ACT12的漏極D。用于向存儲塊MBO傳送驅動信號SI的另一條金屬線連接到有源區(qū)ACT12的源極S。用這樣的方式，形成傳送驅動信號SI的高電壓晶體管。第一驅動信號線SIl的驅動信號線(S31線)通過接觸插塞連接到有源區(qū)ACT13的漏極D。用于向存儲塊MBO傳送驅動信號S31的另一條金屬線連接到有源區(qū)ACT13的源極S。用這樣的方式，形成傳送驅動信號S31的高電壓晶體管。將所述連接關系同樣地應用于傳輸晶體管210a中包括的其他傳輸晶體管。
每個傳輸晶體管210b是在一個有源區(qū)中形成的兩個高電壓晶體管中的一個。也就是說，以一個漏極D和兩個源極S包括在一個有源區(qū)中的形式形成高電壓晶體管。可以在有源區(qū)ACT20 ACT23中的每一個中形成用于向存儲塊MBO傳送串選擇信號SS和字線驅動信號S32 S63的高電壓晶體管。并且，可以在有源區(qū)ACT20 ACT23中的每一個中形成用于向存儲塊MB3傳送串選擇信號SS和字線驅動信號S32 S63的高電壓晶體管。在有源區(qū)ACT20上，沿X方向形成傳輸晶體管210b的公共柵極線21 Ib和傳輸晶體管220a的公共柵極線221a。在公共柵極線211b和221a上，沿y方向形成相互平行的第一驅動信號線SIl和第二驅動信號線SI2。第一驅動信號線SIl的串選擇線(SS線)通過接觸插塞連接到與有源區(qū)ACT20的中心相對應的漏極D。用于向存儲塊MBO傳送串選擇信號SS的另一條金屬線連接到有源區(qū)ACT20的下方源極(lower source) S。并且,用于向存儲塊MB3傳送串選擇信號SS的另一條金屬線連接到有源區(qū)ACT20的上方源極(upper source)S。用這樣的方式，在一個有源區(qū)ACT20上形成傳送串選擇信號SS的兩個傳輸晶體管。在有源區(qū)ACT21上，沿X方向形成相互平行的傳輸晶體管210b的公共柵極線211b和傳輸晶體管220a的公共柵極線221a。在公共柵極線211b和221a上，沿y方向形成相互平行的第一驅動信號線SIl和第二驅動信號線SI2。第一驅動信號線SIl的驅動信號線(S63線)通過接觸插塞連接到與有源區(qū)ACT21的中心相對應的漏極D。用于向存儲塊MBO傳送驅動信號S63的另一條金屬線連接到有源區(qū)ACT21的下方源極S。并且，用于向存儲塊MB3傳送驅動信號S63的另一條金屬線連接到有源區(qū)ACT21的上方源極S。用這樣的方式，在一個有源區(qū)ACT21中形成分別向存儲塊MBO和MB3傳送驅動信號S63的兩個傳輸晶體管。在有源區(qū)ACT22上，沿x方向形成相互平行的傳輸晶體管210b的公共柵極線211b和傳輸晶體管220a的公共柵極線221a。在公共柵極線211b和221a上，沿y方向形成相互平行的第一驅動信號線SIl和第二驅動信號線SI2。第一驅動信號線SIl的驅動信號線(S62線)通過接觸插塞連接到與有源區(qū)ACT22的中心相對應的漏極D。用于向存儲塊MBO傳送驅動信號S62的另一條金屬線連接到有源區(qū)ACT22的下方源極S。并且，用于向存儲塊MB3傳送驅動信號S62的另一條金屬線連接到有源區(qū)ACT22的上方源極S。用這樣的方式，在一個有源區(qū)ACT22中形成分別向存儲塊MBO和MB3傳送驅動信號S62的兩個傳輸晶體管。
第一驅動信號線SIl的驅動信號線(S32線)通過接觸插塞連接到與有源區(qū)ACT23的中心相對應的漏極D。用于向存儲塊MBO傳送驅動信號S32的另一條金屬線連接到有源區(qū)ACT23的下方源極S。并且，用于向存儲塊MB3傳送驅動信號S32的另一條金屬線連接到有源區(qū)ACT23的上方源極S。用這樣的方式，在一個有源區(qū)ACT23中形成分別向存儲塊MBO和MB3傳送驅動信號S32的兩個傳輸晶體管。通過如上所述的方法，可以在與兩個存儲塊相對應的寬度D中形成一個傳輸晶體管陣列210。盡管在圖中未示出，但是柵極線211a和211b應當電連接，從而使塊選擇信號BLKffLl被同等地提供到柵極線211a和211b。如果塊選擇信號BLKWLl被激活，則在有源區(qū)中形成溝道，并且傳輸晶體管210a和210b導通。構成傳輸晶體管陣列220的傳輸晶體管220b中的每一個是在一個有源區(qū)中形成的兩個高電壓晶體管中的一個。也就是說，可以以一個源極S和兩個漏極D形式在一個有源區(qū)中的形式形成高電壓晶體管?？梢栽谟性磪^(qū)ACT30 ACT33中形成用于向存儲塊MB3傳 送地選擇信號GS和字線驅動信號SO S31的高電壓晶體管。并且，可以在有源區(qū)ACT30 ACT33中形成用于向存儲塊MB4傳送地選擇信號GS和字線驅動信號SO S31的高電壓晶體管。在有源區(qū)ACT30上，沿X方向形成傳輸晶體管220b的公共柵極線221b和傳輸晶體管230a的公共柵極線231a。在公共柵極線221b和231a上，沿y方向形成相互平行的第一驅動信號線SIl和第二驅動信號線SI2。第一驅動信號線SIl的地選擇線(GS線)通過接觸插塞連接到與有源區(qū)ACT30的中心相對應的漏極D。用于向存儲塊MB3傳送地選擇信號GS的另一條金屬線連接到有源區(qū)ACT30的下方源極S。并且，用于向存儲塊MB4傳送地選擇信號GS的另一條金屬線連接到有源區(qū)ACT30的上方源極S。用這樣的方式，在一個有源區(qū)ACT30上形成傳送地選擇信號GS的兩個傳輸晶體管。盡管不同的驅動信號被施加到有源區(qū)ACT31 ACT33，但仍以與在有源區(qū)ACT30中形成兩個高電壓晶體管相同的方法，在有源區(qū)ACT31 ACT33中的每一個中形成兩個高電壓晶體管。通過如上所述的方法，可以在與兩個存儲塊相對應的寬度D中形成一個傳輸晶體管陣列220。盡管在圖中未示出，但是柵極線221a和221b應當電連接，從而使塊選擇信號BLKWL2被同等地提供到柵極線221a和221b。如果塊選擇信號BLKWL2被激活，則在有源區(qū)中形成溝道，并且傳輸晶體管220a和220b導通。如上所述，可以在一個有源區(qū)中形成至少兩個高電壓晶體管。因此，可以在很少的有源區(qū)中形成充足的高電壓晶體管。結果，可以獲得有源區(qū)之間的間隔，并且可以獲得塊選擇信號之間的距離。同時，由于在存儲塊大小減小時高電壓晶體管的大小也可以減小，所以可以通過改變設計規(guī)則，更靈活地提供傳輸晶體管的布局。圖6是沿圖5的I-II線截取的截面圖。參照圖6，為了形成高電壓晶體管，在襯底(P-SUB)上形成深N阱(DN-WELL)。在深N阱(DN-WELL)上形成P阱(P-WELL)。通過N型摻雜劑在P阱(P-WELL)中形成有源層。在有源層上形成與傳輸晶體管的柵極相對應的柵極線211a、211b、221a和221b。形成接觸插塞CT1，其用于連接第一驅動信號線(SI線)和有源層，該第一驅動信號線(SI線)是金屬線(Metal 2)。在有源區(qū)ACT12的源極上，可以形成接觸插塞CT11，該接觸插塞CTll用于將源極連接到向存儲塊MBO傳送驅動信號SI的另一條金屬線(例如，Metal O)。傳輸晶體管可以取決于施加到柵極線211b的塊選擇信號BLKWLl的電平而導通或截止。形成接觸插塞CT2，用于連接驅動信號線(S62線)和有源區(qū)ACT22。在有源區(qū)ACT22的源極上，可以形成接觸插塞CT21，該接觸插塞CT21用于將源極連接到向存儲塊MBO傳送驅動信號S62的另一條金屬線(例如，Metal O)。在有源區(qū)ACT22的另一個源極上，可以形成接觸插塞CT22，該接觸插塞CT22用于將源極連接到向存儲塊MB3傳送驅動信號S62的另一條金屬線(例如，Metal O)。形成接觸插塞CT3，用于連接作為金屬線的驅動信號線(SI線)和有源區(qū)ACT32。在有源區(qū)ACT32的源極上，可以形成接觸插塞CT31，該接觸插塞CT31用于將源極連接到向存儲塊MB3傳送驅動信號SI的另一條金屬線(例如，Metal O)。盡管圖中未示出，但是在有源區(qū)ACT32的另一側，可以形成接觸插塞，該接觸插塞用于將所述另一側連接到向存儲塊MB4傳送驅動信號SI的另一條金屬線(例如，Metal O)。如上所述，在有源區(qū)ACT32中可以形成兩個高電壓晶體管。因此，根據(jù)本發(fā)明構思 的布局結構，可以容易地獲得用于形成高電壓晶體管的有源區(qū)的間隔。圖7是圖示圖4的傳輸晶體管陣列230和240的布局圖案的圖。參照圖7，在存儲塊MBO和MBl右側形成用于選擇存儲塊MBl的傳輸晶體管陣列230。此外，在存儲塊MB2和MB3右側形成用于選擇存儲塊MB2的傳輸晶體管陣列240。在兩個存儲塊MBO和MBl的右側高電壓區(qū)中形成傳輸晶體管陣列230。傳輸晶體管陣列230取決于位置而由兩個傳輸晶體管組成。也就是說，傳輸晶體管陣列230可以由布置在I方向的下方部分的傳輸晶體管230a和布置在y方向的上方部分的傳輸晶體管230b組成。傳輸晶體管230a將通過第一驅動信號線SIl提供的串選擇信號SS和字線驅動信號S32 S63傳送到存儲塊MBl。傳輸晶體管230b將通過第一驅動信號線SIl提供的地選擇信號GS和字線驅動信號SO S31傳送到存儲塊MBl。在傳輸晶體管陣列230中，傳輸晶體管230a中的每一個是在一個有源區(qū)中形成的一個高電壓晶體管。傳輸晶體管230b中的每一個是在一個有源區(qū)中形成的兩個高電壓晶
體管之一。在X方向上順序地形成多個有源區(qū)ACT15 ACT18，以形成高電壓晶體管230a，用于將串選擇信號SS和地選擇信號GS傳送到存儲塊MBI。沿X方向在有源區(qū)ACT15 ACT18上形成一條柵極線231a。沿y方向在柵極線231a上形成驅動信號線SIl和SI2。此處，由于驅動信號線SI2與高電壓晶體管230a、230b、240a和240b電分離，所以省略對驅動信號線SI2的描述。第一驅動信號線SIl的串選擇線(SS線)通過接觸插塞連接到有源區(qū)ACT15的漏極D。用于向存儲塊MBl傳送串選擇線SS的另一條金屬線連接到有源區(qū)ACT15的源極S。用這樣的方式，形成傳送串選擇信號SS的一個高電壓晶體管。第一驅動信號線SIl的驅動信號線(S63線)通過接觸插塞連接到有源區(qū)ACT16的漏極D。用于向存儲塊MBl傳送驅動信號S63的另一條金屬線連接到有源區(qū)ACT16的源極S。通過如上所述的方法，高電壓晶體管230a被各自形成為具有在一個有源區(qū)中的一個源極S和一個漏極D。這種方法適用于在y方向的下方部分不再形成高電壓晶體管的情況。此外，在一個有源區(qū)中形成一個源極S和一個漏極的高電壓晶體管的結構適用于在其中進行從驅動信號線SIl到SI2的改變的區(qū)域。如下形成用于傳送施加到存儲塊MBl的驅動信號的一半(GS，S0 S31)的高電壓晶體管230b。沿X方向在存儲塊MBl和MB2的右傳輸晶體管區(qū)域中形成多個有源區(qū)ACT25 ACT28。有源區(qū)ACT25 ACT28的數(shù)量對應于施加到存儲塊MBl的驅動信號(GS，SO S31)的數(shù)量。沿I方向在柵極線231b上形成驅動信號線SIl和SI2，驅動信號線SIl和SI2是金屬線(例如，Metal 2)。柵極線231b構成用于向存儲塊MBl傳送地選擇信號GS和字線驅動信號SO S31的高電壓晶體管230b。柵極線241a構成用于向存儲塊MB2傳送地選擇信號GS和字線驅動信號SO S31的高電壓晶體管240a。第一驅動信號線SIl的地選擇線GS通過接觸插塞連接到與有源區(qū)ACT25的中心相對應的漏極D。用于向存儲塊MBl或存儲塊MB2傳送地選擇信號GS的另一條金屬線(例如，Metal O或Metal I)連接到有源區(qū)ACT25的源極S。用這樣的方式，形成向存儲塊MBl 或MB2傳送地選擇信號GS的高電壓晶體管。第一驅動信號線SIl的驅動信號線(S0線)通過接觸插塞連接到有源區(qū)ACT26的漏極D。用于向存儲塊MBl或存儲塊MB2傳送驅動信號SO的另一條金屬線(例如，MetalO或Metal I)連接到有源區(qū)ACT26的源極S。用這樣的方式，形成向存儲塊MBl或MB2傳送驅動信號SO的高電壓晶體管。通過如上所述的方法，高電壓晶體管230b和240a被各自形成為具有在一個有源區(qū)中的一個漏極D和兩個源極S。形成高電壓晶體管的方法是形成連接到在分界區(qū)(interface region)內形成的相同驅動信號線(例如，SIl)的傳輸晶體管的方法?？梢栽谂c兩個存儲塊相對應的寬度D中形成一個傳輸晶體管陣列230。此時，盡管未詳細示出，但是柵極線231a和231b應當電連接，從而使塊選擇信號BLKWL5被同等地提供到柵極線231a和231b。如果塊選擇信號BLKWL5被激活，則在有源區(qū)中形成溝道，并且傳輸晶體管230a和230b導通。并且，柵極線241a和241b應當電連接，從而使塊選擇信號BLKWL6被同等地提供到柵極線241a和241b。如果塊選擇信號BLKWL6被激活，則在有源區(qū)中形成溝道，并且傳輸晶體管240a和240b導通。如上所述，可以在一個有源區(qū)中形成至少兩個高電壓晶體管。因此，可以在很少的有源區(qū)中形成充足的高電壓晶體管。結果，可以獲得有源區(qū)之間的間隔，并且可以獲得塊選擇信號之間的距離。同時，由于在存儲塊大小減小時高電壓晶體管的大小也可以減小，所以可以通過改變設計規(guī)則，更靈活地提供傳輸晶體管的布局。圖8是圖示用于選擇圖3的存儲塊MB6 MB9的第一和第二驅動線(SI1，SI2)與傳輸晶體管陣列之間的連接關系的電路圖。參照圖8，第一驅動信號SIl可以通過多個傳輸晶體管310、320、330和340傳送到存儲塊MB6 MB9。具體描述如下。在選擇存儲塊MB6的情況下，塊選擇線BLKWL6被激活。當塊選擇線BLKWL6被激活時，傳輸晶體管陣列3300中包括的所有傳輸晶體管都導通。此時，通過第一驅動信號線SIl傳送的驅動信號GS、SS、S0 S63通過連接點370被施加到存儲塊MB6。驅動信號GS、SS、SO S63可以被提供到選擇晶體管SST和GST以及存儲塊MB6的存儲單元的柵極。在選擇存儲塊MB7的情況下，塊選擇線BLKWL7被激活。當塊選擇線BLKWL7被激活時，傳輸晶體管陣列310中包括的所有傳輸晶體管都導通。此時，通過第一驅動信號線SIl傳送的驅動信號GS、SS、SO S63通過連接點350被施加到存儲塊MB7。驅動信號GS、SS、SO S63可以被提供到選擇晶體管SST和GST以及存儲塊MB7的存儲單元的柵極。在選擇存儲塊MB8的情況下，塊選擇線BLKWL8被激活。當塊選擇線BLKWL8被激活時，傳輸晶體管陣列320中包括的所有傳輸晶體管都導通。此時，通過第二驅動信號線SI2傳送的驅動信號GS、SS、SO S63通過連接點360被施加到存儲塊MB8。驅動信號GS、SS、SO S63可以被提供到選擇晶體管SST和GST以及存儲塊MB8的存儲單元的柵極。在選擇存儲塊MB9的情況下，塊選擇線BLKWL9被激活。當塊選擇線BLKWL9被激活時，所布置的傳輸晶體管陣列340中包括的所有傳輸晶體管都導通。此時，通過第二驅動信號線SI2傳送的驅動信號GS、SS、SO S63通過連接點360被施加到存儲塊MB8。驅動信號GS、SS、SO S63可以被提供到選擇晶體管SST和GST以及存儲塊MB8的存儲單元的柵極。此處，在存儲塊MB6 MB9的左側形成傳輸晶體管陣列310和320，并且在存儲塊MB6 MB9的右側形成傳輸晶體管陣列330和340。與存儲塊占用的面積相比，傳輸晶體管占用的芯片面積相對較大。因此，為了相對于占用較小面積的每一個存儲塊提供傳輸晶體管陣列，在存儲塊兩側形成傳輸晶體管陣列是必要的。傳輸晶體管陣列310和330將第一驅動信號線SIl的驅動信號GS、SS、SO S63分別傳送到相應的存儲塊MB6和MB7。傳輸晶體管陣列320和340將第二驅動信號線SI2的驅動信號GS、SS、SO S63分別傳送到相應的存儲塊MB8和MB9。與在其中進行從驅動信號線SIl到驅動信號線SI2的改變的分界區(qū)相對應的傳輸晶體管陣列310和320，可以包括在一個有源區(qū)中形成一個源極S和一個漏極D的高電壓晶體管。圖9是圖示布置在圖8 一側的傳輸晶體管的布局結構的圖。參照圖9，在存儲塊MB6和MB7的左側形成用于選擇存儲塊MB7的傳輸晶體管陣列310。此外，在存儲塊MB8和MB9的左側形成用于選擇存儲塊MB8的傳輸晶體管陣列320。在兩個存儲塊MB6和MB7左側的高電壓區(qū)上形成傳輸晶體管陣列310。傳輸晶體管陣列310由兩個傳輸晶體管組310a和310b組成。傳輸晶體管310a布置在y方向的下方，傳輸晶體管310b布置在y方向的上方。布置在I方向下方的傳輸晶體管310a將通過第一驅動信號線SIl傳送的串選擇信號SS和字線驅動信號S32 S63傳送到存儲塊MB7。布置在I方向上方的傳輸晶體管210b將通過第一驅動信號線SIl傳送的串選擇信號SS和字線驅動信號S32 S63傳送到存儲塊MBO。傳輸晶體管310a被形成為具有在一個有源區(qū)中的一個漏極D和兩個源極S。也就是說，在有源區(qū)ACT41、ACT42、ACT43和ACT44中的每一個中，形成用于向存儲塊MB7傳送串選擇信號SS和字線驅動信號S32 S63的傳輸晶體管310a。同時,盡管未不出，但是在有源區(qū)ACT41、ACT42、ACT43和ACT44中的每一個中可以包括用于向存儲塊MB5傳送串選擇信號SS和字線驅動信號S32 S63的傳輸晶體管。每個高電壓晶體管310b被形成為在一個有源區(qū)中的一個高電壓晶體管。形成在X方向上順序地形成的多個有源區(qū)ACT51 ACT54，以形成高電壓晶體管3 IOb，用于將地選擇信號GS和字線驅動信號SO S31傳送到存儲塊MB7。沿x方向在多個有源區(qū)ACT51 ACT54上形成一條柵極線311b。沿y方向在柵極線311b上形成包括金屬的驅動信號線SIl和 SI2。第一驅動信號線SIl的驅動信號線(S31線)通過接觸插塞連接到有源區(qū)ACT51、的漏極D。用于向存儲塊MB7傳送驅動信號S31的另一條金屬線連接到有源區(qū)ACT51的源極S。用這樣的方式，形成向存儲塊MB7傳送驅動信號S31的一個高電壓晶體管。第一驅動信號線SIl的驅動信號線(SI線)通過接觸插塞連接到有源區(qū)ACT52的漏極D。用于向存儲塊MB7傳送驅動信號SI的另一條金屬線連接到有源區(qū)ACT52的源極S0高電壓晶體管310b被形成為具有在一個有源區(qū)中的一個漏極D和兩個源極S。這是因為，布置在高電壓晶體管310b上方的高電壓晶體管320a連接到第二驅動信號SI2。傳輸晶體管陣列320將第二驅動信號線SI2連接到存儲塊MB8。高電壓晶體管320a中的每一個被形成為在一個有源區(qū)中的一個高電壓晶體管。形成在X方向上順序形成的多個有源區(qū)ACT61 ACT64，以形成高電壓晶體管320a，用于將地選擇信號GS和字線驅動信號SO S31傳送到存儲塊MB8。沿X方向在多個有源區(qū)ACT61 ACT64上形成一條柵 極線321a。沿y方向在柵極線321a上形成包括金屬的驅動信號線SIl和SI2。第二驅動信號線SI2的驅動信號線(S31線)通過接觸插塞連接到有源區(qū)ACT61的漏極D。用于向存儲塊MB8傳送驅動信號S31的另一條金屬線(例如，Metal O或MetalI)連接到有源區(qū)ACT61的源極S。用這樣的方式，形成向存儲塊MB8傳送驅動信號S31的一個高電壓晶體管。第二驅動信號線SI2的驅動信號線(SI線)通過接觸插塞連接到有源區(qū)ACT52的漏極D。用于向存儲塊MB8傳送驅動信號SI的另一條金屬線連接到有源區(qū)ACT62的源極 S0高電壓晶體管320a被形成為具有在一個有源區(qū)中的一個漏極D和兩個源極S。這是因為，布置在高電壓晶體管320a下方的高電壓晶體管310b連接到第一驅動信號SI1。傳輸晶體管陣列320包括布置在y方向的上部的傳輸晶體管320b。布置在y方向的上部的傳輸晶體管320b將通過第二驅動信號線SI2傳送的串選擇信號SS和字線驅動信號S32 S63傳送到存儲塊MB8。傳輸晶體管320b被形成為具有在一個有源區(qū)中的一個漏極D和兩個源極S。也就是說，可以在有源區(qū)ACT71、ACT72、ACT73和ACT74中形成用于向存儲塊MB8傳送串選擇信號SS和字線驅動信號S32 S63的傳輸晶體管320b。同時，盡管未示出，但是可以在有源區(qū)ACT71、ACT72、ACT73和ACT74中包括用于向存儲塊MB11傳送串選擇信號SS和字線驅動信號S32 S63的高電壓晶體管。如上所述，在分界區(qū)中形成的高電壓晶體管310b和320a中的每一個，被形成為在一個有源區(qū)中的一個晶體管，其中在所述分界區(qū)中進行驅動信號線SIl和SI2的改變。在分界區(qū)外部形成的大部分高電壓晶體管可以各自被形成為在一個有源區(qū)中的兩個晶體管。因此，可以大大改善高電壓晶體管之間的間隔的獲得。圖10是圖示布置在圖8的另一側的傳輸晶體管的布局結構的圖。參照圖10，在存儲塊MB6和存儲塊MB7的右側形成用于選擇存儲塊MB8的傳輸晶體管陣列330。此外，在存儲塊MB8和存儲塊MB9的右側形成用于選擇存儲塊MB8的傳輸晶體管陣列340。在兩個存儲塊MB6和MB7的右側高電壓區(qū)中形成傳輸晶體管陣列330。傳輸晶體管陣列330由兩個組330a和330b組成。傳輸晶體管330a布置在y方向的下方,傳輸晶體管330b布置在y方向的上方。布置在I方向的下方的傳輸晶體管330a將通過第一驅動信號線SIl傳送的地選擇信號GS和字線驅動信號SO S31傳送到存儲塊MB6。
高電壓晶體管330a被形成為具有在一個有源區(qū)中的一個漏極D和兩個源極S。也就是說，可以在有源區(qū)ACT45、ACT46、ACT47和ACT48中形成用于傳送地選擇信號GS和字線驅動信號SO S31的高電壓晶體管330a。同時，盡管未示出，但是可以在有源區(qū)ACT45、ACT46、ACT47和ACT48中包括用于向存儲塊MB5傳送地選擇信號GS和字線驅動信號SO S31的高電壓晶體管。每個高電壓晶體管330b被形成為在一個有源區(qū)中的一個高電壓晶體管。形成在X方向上順序形成的多個有源區(qū)ACT55 ACT58，以形成高電壓晶體管330b，用于將串選擇信號SS和字線驅動信號S32 S63傳送到存儲塊MB6。沿x方向在多個有源區(qū)ACT55 ACT58上形成一條柵極線331b。沿y方向在柵極線331b上形成包括金屬的驅動信號線SIl 和 SI2。第一驅動信號線SIl的串選擇信號線(SS線)通過接觸插塞連接到有源區(qū)ACT55的漏極D。用于向存儲塊MB6傳送串選擇信號SS的另一條金屬線連接到有源區(qū)ACT55的源極S。用這樣的方式，形成傳送串選擇信號SS的高電壓晶體管。第一驅動信號SIl的驅動信號線(S63)通過接觸插塞連接到有源區(qū)ACT56的漏極D0用于向存儲塊MB6傳送驅動信號S63的另一條金屬線連接到有源區(qū)ACT56的源極S。高電壓晶體管330b被形成為具有在一個有源區(qū)中的一個漏極D和兩個源極S。這是因為，布置在高電壓晶體管330b的上方的高電壓晶體管340a連接到第二驅動信號線SI2。傳輸晶體管陣列340將第二驅動信號線SI2連接到存儲塊MB9。高電壓晶體管340a中的每一個被形成為在一個有源區(qū)中的一個高電壓晶體管。形成在X方向上順序形成的多個有源區(qū)ACT65 ACT68，以形成高電壓晶體管340a，用于將串選擇信號SS和字線驅動信號S32 S63傳送到存儲塊MB9。沿x方向在多個有源區(qū)ACT65 ACT68上形成一條柵極線341a。沿y方向在柵極線341a上形成包括金屬的驅動信號線SIl和SI2。第二驅動信號線SI2的串選擇信號線SS通過接觸插塞連接到有源區(qū)ACT65的漏極D。用于向存儲塊MB9傳送串選擇信號SS的另一條金屬線連接到有源區(qū)ACT65的源極S。用這樣的方式，形成向存儲塊MB9傳送串選擇信號SS的一個高電壓晶體管。第二驅動信號SI2的驅動信號線S63通過接觸插塞連接到有源區(qū)ACT66的漏極D。用于向存儲塊MB9傳送驅動信號S63的另一條金屬線連接到有源區(qū)ACT66的源極S。高電壓晶體管340a被形成為具有在一個有源區(qū)中的一個漏極D和一個源極S。這是因為，布置在高電壓晶體管340a的下方的高電壓晶體管330b連接到第一驅動信號線Sn。布置在y方向的上方的傳輸晶體管340b將通過第二驅動信號線SI2傳送的地選擇信號GS和字線驅動信號SO S31傳送到存儲塊MB9。傳輸晶體管340b被形成為具有在一個有源區(qū)中的一個漏極D和兩個源極S。也就是說，可以在有源區(qū)ACT75、ACT76、ACT77和ACT78中形成高電壓晶體管340b，用于向存儲塊MB9傳送地選擇信號GS和字線驅動信號SO S31。同時，盡管未示出，但是可以在有源區(qū)ACT75、ACT76、ACT77和ACT78中包括用于向存儲塊MBlO傳送地選擇信號GS和字線驅動信號SO S31的高電壓晶體管。如上所述，在分界區(qū)中形成的高電壓晶體管330b和340a中的每一個，被形成為在一個有源區(qū)中的一個晶體管，其中在所述分界區(qū)中進行驅動信號線SIl和SI2的改變。在分界區(qū)外部形成的大部分高電壓晶體管可以各自被形成為在一個有源區(qū)中的兩個晶體管。因此，可以大大改善高電壓晶體管之間間隔的獲得。圖11是圖示本發(fā)明構思的優(yōu)點的圖。在圖11的(a)，圖示了應用本發(fā)明構思的布局的傳輸晶體管400。在圖11的(b)中，圖示了被形成為在一個有源區(qū)中的一個高電壓晶體管的每一個傳輸晶體管500。這里，第一驅動信號線SIl和第二驅動信號線SI2分別被圖示為一條金屬線。然而，這是為了方便描述。第一驅動信號線SIl和第二驅動信號線SI2也可以分別圖示為兩條金屬線。根據(jù)傳輸晶體管400，可以沿y方向在相同的面積中形成更多的高電壓晶體管。這是因為，在有源區(qū)421、431和441中的每一個中可以形成兩個高電壓晶體管。在分界區(qū)中形成的高電壓晶體管(例如，410、450和460)被形成為在一個有源區(qū)中的一個高電壓晶體管。然而，在一個有源區(qū)中可以形成兩個晶體管，以形成在分界區(qū)外部形成的高電壓晶體管(例如，420、430和440)。然而，在一個有源區(qū)中形成一個晶體管的圖11的(b)的情況下， 可能無法相對有效地利用y方向的空間。根據(jù)本發(fā)明構思的實施例，在形成于分界區(qū)中的晶體管410中，用于形成一個高電壓晶體管的y方向上的間隔為D1+D2。此處，Dl是與有源區(qū)相對應的y方向的距離，D2是晶體管之間的距離。這樣的占用間隔同樣適用于高電壓晶體管510。也就是說，可以同樣地設置Dl和D1’。根據(jù)本發(fā)明構思的實施例，兩個高電壓晶體管420的有源區(qū)在y方向的寬度對應于D3。然而，與D3相比，D3’相對較大，其中D3’是分別在不同有源區(qū)中形成的兩個高電壓晶體管520和530在y方向上占用的寬度。因此，在構成八個傳輸晶體管陣列的情況下，根據(jù)本發(fā)明構思的實施例，需要在y方向上的寬度W1。相反，在一個有源區(qū)中形成一個高電壓晶體管的情況中，需要I方向上的寬度W2。因此，在通過本發(fā)明構思的布局方法形成傳輸晶體管陣列的情況下，可以在小面積中形成更多的傳輸晶體管。并且，如果應用本發(fā)明構思的實施例，即使在根據(jù)工藝小型化而減小存儲塊大小的情況下，也可以容易地形成傳輸晶體管。圖12是圖示根據(jù)本發(fā)明構思的實施例的存儲單元陣列結構的圖。在圖12中，圖示了堆疊閃存結構的單元陣列110_1。參照圖12，快閃存儲器器件可以包括在三維空間中排列的存儲單元?？梢栽诙鄠€堆疊的半導體層上形成所述存儲單元，所述多個堆疊的半導體層用作用于形成MOS晶體管的襯底。在實施例中，第一半導體層10’可以是單晶硅片，并且第二半導體層20’可以是使用第一半導體層10’ ( S卩，晶片)作為種子層(seed layer)、通過外延工藝形成的單晶硅外延層(epitaxial layer)。在所述實施例中，半導體層10’和20’可以各自包括具有基本相同的結構單元陣列，并且存儲單元可以構成多層單元陣列10_1。半導體層10’和20’可以各自包括通過器件隔離層圖案(device isolation layerpatterns) 15限定的有源區(qū)。有源區(qū)可以沿特定方向相互平行地形成。器件隔離層圖案15由包括硅氧化物層的絕緣材料形成，并且可以將有源區(qū)相互電分離。在半導體層10’和20’中的每一個上，可以布置柵極結構，該柵極結構包括與有源區(qū)交叉的一對選擇線GSL和SSL以及數(shù)量為M的字線WL。在柵極結構的一側上布置源極插塞50’，并且在柵極結構的另一側上布置位線插塞40’。位線插塞40’可以連接到分別與字線WL交叉的數(shù)量為N的位線BL。此時，可以在最上面的半導體層(例如，圖13中的第二半導體層20’)上形成與字線WL交叉的位線BL。此處，位線BL的數(shù)量N是大于I的整數(shù)，并且可以是作為8的倍數(shù)的整數(shù)。字線WL布置在選擇線GSL與SSL之間，并且字線WL的數(shù)量M是大于I的整數(shù)。M可以是8的倍數(shù)。選擇線GSL和SSL之一可以用作地選擇線GSL，該地選擇線GSL控制公共源極線CSL和存儲單元的電連接。選擇線GSL和SSL中的另一個可以用作串選擇線SSL， 該串選擇線SSL控制位線和存儲單元的電連接。可以在選擇線和字線之間形成摻雜區(qū)。此時，在地選擇線GSL—側形成的摻雜區(qū)IlS和21S可以用作通過公共源極線CSL連接的源電極，并且在串選擇線SSL—側形成的摻雜區(qū)IlD和21D可以用作通過位線插塞40’連接到位線BL的漏電極。并且，在字線WL兩側形成的摻雜區(qū)111和211可以用作串聯(lián)連接存儲單元的內部摻雜區(qū)。源極插塞50’可以將摻雜區(qū)IlS和21S電連接到半導體層10’和20’。摻雜區(qū)IlS和21S(下文中稱為第一源極區(qū)和第二源極區(qū))在第一半導體層10’和第二半導體層20’中形成，并且用作源電極。結果，第一源極區(qū)IlS和第二源極區(qū)21S以及半導體層10’和20’具有相同的電勢。為了實現(xiàn)這一點，源極插塞50’穿透第二半導體層20’和第二源極區(qū)21S，連接到第一源極區(qū)11S。此時，源極插塞50’可以與第二半導體層20’和第二源極區(qū)21S的內壁直接接觸。圖13是圖示根據(jù)本發(fā)明構思的另一實施例的存儲單元陣列結構的圖。在圖13中，圖示了三維閃存結構的單元陣列110_2。參照圖13，快閃存儲器的單元陣列110_2可以包括相互電分離的多個字線板WL_PT以及排列成與所述多個字線板WL_PT交叉的多個有源柱PL(或有源區(qū))。半導體襯底可以包括阱區(qū)(Well)和源極區(qū)S。源極區(qū)S可以被形成為具有不同于講區(qū)(Well)的導電類型(conductivity)。例如，講區(qū)(Well)可以由p型娃形成，而源極區(qū)S可以由η型硅形成。在本實施例中，阱區(qū)(Well)被至少一個其他阱區(qū)包圍，所述至少一個其他阱區(qū)具有不同于該阱區(qū)(Well)的導電類型，從而使阱區(qū)可以具有袋型阱結構或三阱結構。每個字線板WL_PT可以由在同一平面上電連接從而具有等電勢的多個局部字線LWL組成。每個字線板WL_PT可以通過層間的(interlayer)絕緣層(未示出)而電分離。字線板WL_PT中的每一個可以連接到全局字線GWL中的每一個，所述全局字線GWL中的每一個通過字線接觸插塞WL_CT電分離。字線接觸插塞WL_CT可以在存儲單元陣列或陣列塊的邊緣處形成。字線板WL_PT的面積和布置字線接觸插塞WL_CT的位置可以以各種不同的形式組合。有源柱PL中的每一個可以包括鄰近阱區(qū)(Well)的主體部分B和鄰近上(upper)選擇線USLi (i是等于或小于N的整數(shù))的漏極區(qū)D。主體部分B可以被形成為具有與阱區(qū)(Well)相同的導電類型，并且漏極區(qū)D可以被形成為具有與阱區(qū)(Well)不同的導電類型。多個有源柱PL可以具有穿透多個字線板WL_PT的長軸(major axes)。多個有源柱PL與多個字線板WL_PT之間的連接點可以三維分布。也就是說，三維存儲器的存儲單元MC中的每一個可以由三維分布的連接點來形成?？梢栽谧志€板WL_PT與有源柱PL之間布置柵極絕緣層GI。在本實施例中，柵極絕緣層GI可以是多層，例如，層疊ONO (laminated 0N0)。柵極絕緣層的一部分可以用作用于存儲信息的薄膜(即，電荷存儲膜或電荷存儲層)。
有源柱PL的一端可以共同連接到阱區(qū)(Well)，并且有源柱PL的另一端可以連接到多條位線BL。多個(例如，數(shù)量為N)有源柱PL可以連接到一條位線BL。因此，多個(例如，數(shù)量為N)單元串CSTR可以連接到一條位線BL。一個有源柱PL可以構成一個單元串CSTR0 一個單元串CSTR可以包括在多個字線板WL_PT中形成的多個存儲單元MC。一個存儲單元MC可以由一個有源柱PL和一個局部字線LWL或者一個有源柱PL和字線板WL_PT限定。
一個單元串CSTR(即，一個有源柱PL)應當能被獨立地選擇以編程每一個存儲單元M和讀取所編程的數(shù)據(jù)。為了實現(xiàn)這一點，可以在位線BL與最上面的字線板WL_PT之間布置多條上選擇線USLi。所述上選擇線USLi可以被布置成與位線BL交叉。位線BL可以通過預定插塞電連接到漏極區(qū)D，或者可以直接與漏極區(qū)D接觸。在多條位線BL與多條上選擇線USLi相互交叉的區(qū)域中，可以形成用于控制相應有源柱PL與相應位線BL之間的電連接的多個上選擇晶體管。上選擇晶體管的柵電極USGi可以連接到相應的上選擇線USLi。結果，可以通過一條位線BL和一條上選擇線USLi獨立地選擇一個有源柱PL (即，一個單元串CSTR)。如圖13中所示，可以在阱區(qū)(Well)中形成源極區(qū)S，該源極區(qū)S形成去往/來自位線BL的電荷通路。源極區(qū)S可以電連接到公共源極線CSL。穿透字線板WL_PT的源極接觸插塞S_CT可以介于公共源極線CSL和源極區(qū)S之間。公共源極線CSL可以通過源極接觸插塞S_CT布置在位線BL之上，并且可以包括金屬材料。然而，這是公共源極線CSL的一種構造示例，并且公共源極線CSL也可以以各種不同的形式來構造?？梢栽谮鍏^(qū)(Well)與最下面的字線板WL_PT之間布置多條下選擇線LSL，所述下選擇線LSL控制有源柱PL與阱區(qū)(Well)之間的電連接。在所述實施例中，多條下選擇線LSL可以構成下選擇板LS_PT，該下選擇板LS_PT具有與下選擇線LSL相同的電勢。每條下選擇線LSL分別連接到相應下選擇晶體管的下選擇柵極LSGi，以控制相應有源柱PL與阱區(qū)(Well)之間的電連接。本發(fā)明構思的上述電壓生成方法也可以應用于具有如上所述的三維結構的快閃存儲器。可以將負字線電壓和正字線電壓施加到圖14中圖示的快閃存儲器的字線板。圖14是圖示根據(jù)本發(fā)明構思的實施例的固態(tài)驅動器(SSD)的框圖。參照圖14，SSD系統(tǒng)1000包括主機1100和SSD 1200。SSD 1200包括SSD控制器1210、緩沖存儲器1220和非易失性存儲器件1230。SSD控制器1210提供主機1100和SSD 1200的物理連接。也就是說，SSD控制器1210響應于主機1100的總線格式而提供與SSD 1200的接口。具體來說，SSD控制器1210譯碼從主機1100提供的命令。根據(jù)譯碼結果，SSD控制器1210訪問非易失性存儲器件1230。主機1100的總線格式可以包括通用串行總線(USB)、小型計算機系統(tǒng)接口(SCSI)、快速 PCI (PCI express)、ΑΤΑ、并行 ATA (parallel ΑΤΑ，PATA)、串行 ATA (serial ΑΤΑ，SATA)、串行連接 SCSI (serial attached SCSI, SAS)等等。緩沖存儲器1220存儲從主機1100提供的寫數(shù)據(jù)或者從非易失性存儲器件1230讀取的數(shù)據(jù)。在主機1100請求讀操作時高速緩沖存儲于非易失性存儲器件1230中的數(shù)據(jù)的情況下，緩沖存儲器1220執(zhí)行將高速緩沖的數(shù)據(jù)直接提供給主機1100的高速緩沖功能。通常，主機1100的總線格式(例如，SATA或SAS)的數(shù)據(jù)傳輸速度遠遠快于SSD 1200的存儲通道的傳輸速度。也就是說，在主機1100的接口速度非常高的情況下，通過提供大容量的緩沖存儲器1220，可以使因速度差而產生的性能降低最小化?？梢蕴峁┚彌_存儲器1220，使其是同步DRAM，以便在用作大容量輔助存儲設備的SSD1200中提供充足的緩沖。然而，可以以各種不同的形式提供緩沖存儲器1220。提供非易失性存儲器件1230以作為SSD 1200的存儲介質。例如，可以提供非易失性存儲器件1230，使其是具有海量存儲容量的NAND型快閃存儲器。非易失性存儲器件1230可以包括根據(jù)本發(fā)明構思的一些實施例的行譯碼器結構。也就是說，行譯碼器的布局可以被配置成在一個有源區(qū)中形成兩個高電壓晶體管。在這種情況下，可以形成具有高集成度和高可靠性的非易失性存儲器件。非易失性存儲器件1230可以由多個儲存器件組成。在這種情況下，每個存儲器件通過通道單元連接到SSD控制器1210。作為存儲介質的非易失性存儲器件1230可以由除 了 NAND型快閃存儲器之外的其他非易失性存儲器件構成。例如，F(xiàn)RAM、MRAM、ReRAM、FRAM、NOR快閃存儲器也可以用作存儲介質，并且混合了不同種存儲器件的存儲系統(tǒng)也可以用作存儲介質。易失性存儲器件(例如，DRAM)也可以用作存儲介質。圖15是圖示根據(jù)本發(fā)明構思的實施例的存儲系統(tǒng)的框圖。參照圖15，存儲系統(tǒng)2000包括非易失性存儲器件2200和存儲控制器2100。存儲控制器2100被配置成控制非易失性存儲器件2200。通過將非易失性存儲器件220與存儲控制器2100組合可以提供存儲卡。SRAM 2110被用作中央處理單元2120的操作存儲器。主機接口 2130包括連接到存儲系統(tǒng)2000的主機的數(shù)據(jù)交換協(xié)議。糾錯碼塊2140檢測和糾正從非易失性存儲器件2200讀取的數(shù)據(jù)中包括的錯誤。存儲器接口 2150與非易失性存儲器件2200相接口。中央處理單元2120執(zhí)行對于存儲控制器2100的數(shù)據(jù)交換的總體控制操作。盡管圖中未示出，但是存儲系統(tǒng)2000還可以包括R0M，其存儲用于與主機相接口的代碼數(shù)據(jù)。可以提供非易失性存儲器件2200，使其為由多個快閃存儲器芯片組成的多芯片封裝。非易失性存儲器件2200可以包括根據(jù)本發(fā)明構思的一些實施例的行譯碼器結構。也就是說，行譯碼器的布局可以被配置成在一個有源區(qū)中形成兩個高電壓晶體管。在這種情況下，可以形成具有高集成度和高可靠性的非易失性存儲器件。可以提供存儲系統(tǒng)2000以作為具有低錯誤出現(xiàn)概率的高可靠性存儲介質。在這種情況下，存儲控制器2100被配置成通過各種不同的接口協(xié)議之一與外部(例如，主機)通信，所述各種不同的接口協(xié)議諸如USB、MMC, PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE。圖16是圖示根據(jù)本發(fā)明構思的其他一些實施例的存儲卡的框圖。參照圖16，存儲卡3000可以包括快閃存儲器3100和閃存控制器3200。閃存控制器3200可以基于從存儲卡3000外部接收的控制信號控制快閃存儲器3100?？梢詫⒖扉W存儲器3100構造成與圖I中圖示的快閃存儲器100相同?？扉W存儲器3100可以包括根據(jù)本發(fā)明構思的一些實施例的行譯碼器結構。也就是說，行譯碼器的布局可以被配置成在一個有源區(qū)中形成兩個高電壓晶體管。在這種情況下，快閃存儲器3100可以具有高集成度和高可靠性?？扉W存儲器3100可以通過陣列多層堆疊的堆疊閃存結構、無源漏閃存結構、針型閃存結構和三維閃存結構之一來構造。存儲卡3000可以構成存儲卡設備、多媒體卡設備、SD設備、記憶棒設備、硬盤驅動器設備、混合驅動設備或通用串行總線閃存設備。例如，存儲卡3000可以構成能夠應用于諸如數(shù)碼相機、個人計算機等等的用戶設備的、符合工業(yè)標準的卡。圖17是圖示包括快閃存儲器設備的計算系統(tǒng)的框圖。根據(jù)本發(fā)明構思的實施例的計算系統(tǒng)4000包括電連接到系統(tǒng)總線4600的微處理器4200、RAM4300、用戶接口 4400、諸如基帶芯片組的調制解調器4500，以及存儲系統(tǒng)4100。如果計算系統(tǒng)4000是移動設備，則還可以向計算系統(tǒng)4000提供電池(未示出)，以用于提供計算系統(tǒng)4000的工作電壓。盡管在圖中未示出，但是計算系統(tǒng)4000還可以包括應用芯片組、照相機圖像處理器(CIS)、移動DRAM等等。存儲系統(tǒng)4100可以例如由使用非易失性存儲器件存儲數(shù)據(jù)的固態(tài)驅動器(SSD)構成。并且，可以提供存儲系統(tǒng)4100，使其為融合閃存(fusion flash)存儲器(例如，one-NAND快閃存儲器)。存儲系統(tǒng)4100包括存儲控制器4110和快閃存儲器4120?？扉W存儲器4120可以包括根據(jù)本發(fā)明構思的一些實施例的行譯碼器結構。也就是說，行譯碼器的布局可以被配 置成在一個有源區(qū)中形成兩個高電壓晶體管。根據(jù)本發(fā)明構思的非易失性存儲器件和/或存儲控制器能夠以各種類型的封裝來安裝。例如，非易失性存儲器件和/或存儲控制器可以使用諸如層疊封裝(package onpackage, PoP)、球棚陣列(ball grid array, BGA)、芯片尺寸封裝(chip scale package,CSP)、塑料帶引線芯片載體(plastic leaded chip carrier, PLCC)、塑料雙列直插封裝(plastic dual in-line package, F1DIP)、疊片內裸片封裝(die in waffle pack)、晶片內裸片形式(die in wafer form)、板上芯片(chip on board COB)、陶瓷雙列直插式封裝(ceramic dual in-line package CERDIP)、塑料標準四邊扁平封裝(plastic metricquad flat pack, MQFP)、薄型四邊扁平封裝(thin quad flat pack, TQFP)、小外型集成電路(SOIC)、縮小型小外型封裝(shrink small outline package, SS0P)、薄型小外型封裝(thin small outline package, TS0P)、薄型四邊扁平封裝(TQFP)、系統(tǒng)級封裝(system in package, SIP)、多芯片封裝(multi chip package, MCP)、晶片級結構封裝(wafer-level fabricated package,WFP)、晶片級處理堆疊封裝(wafer-level processedstack package, WSP)等等的封裝來安裝。根據(jù)本發(fā)明構思的實施例的非易失性存儲器件能夠減小傳送字線電壓的傳輸晶體管的面積，從而獲得傳輸晶體管之間的間隔。即使在芯片面積減小時，所述非易失性存儲器件也能減小傳輸晶體管之間的干擾。因此，根據(jù)本發(fā)明構思的實施例，可以提供具有能夠靈活滿足工藝小型化的布局結構的傳輸晶體管。盡管已經示出和描述了本總體發(fā)明構思的幾個實施例，但本領域技術人員將會理解，可以對這些實施例做出改變而不會偏離本總體發(fā)明構思的原理和精神。本總體發(fā)明構思的范圍在權利要求及其等效物中限定。因此，上述主題應被看作是說明性的，而非限制性的。
權利要求
1.一種非易失性存儲器件，包括 多個存儲塊；以及 傳輸晶體管陣列，其響應于塊選擇信號，向所述多個存儲塊當中的被選存儲塊傳送多個驅動信號， 其中，該傳輸晶體管陣列包括高電壓晶體管，所述高電壓晶體管包括在一個有源區(qū)中形成的ー個公用漏極和兩個源極，并且傳送到所述公用漏極的所述多個驅動信號之一通過所述兩個源極被傳送到不同的存儲塊。
2.如權利要求I所述的非易失性存儲器件，其中，所述多個驅動信號包括串選擇信號、地選擇信號和提供給所述被選存儲塊的字線的字線電壓中的至少ー個。
3.如權利要求I所述的非易失性存儲器件，其中，所述高電壓晶體管包括 在所述有源區(qū)上形成的第一柵極線；以及 在所述有源區(qū)上形成的第二柵極線，該第二柵極線平行于第一柵極線，并且與該第一柵極線電分離。
4.如權利要求3所述的非易失性存儲器件，還包括在與第一柵極線和第二柵極線交叉的方向上的、用于傳送所述多個驅動信號之一的驅動信號線，其中，該驅動信號線在所述第一柵極線和第二柵極線之上形成。
5.如權利要求4所述的非易失性存儲器件，其中，所述驅動信號線包括 第一信號線，其傳送第一驅動信號；以及 第二信號線，其傳送與第一驅動信號電分離的第二驅動信號， 其中，所述第一信號線和第二信號線之ー電連接到所述公用漏扱。
6.如權利要求3所述的非易失性存儲器件，還包括 連接所述兩個源極之一與第一存儲塊的第一互連；以及 連接所述兩個源極中的另ー個與第二存儲塊的第二互連。
7.如權利要求6所述的非易失性存儲器件，其中，所述驅動信號線、所述第一互連和所述第二互連被形成為金屬線。
8.如權利要求I所述的非易失性存儲器件，還包括另ー個傳輸晶體管陣列，其響應于塊選擇信號，將另外的驅動信號傳送到被選存儲塊， 其中，另ー個傳輸晶體管陣列包括另ー個高電壓晶體管，該另ー個高電壓晶體管包括在一個有源區(qū)中形成的一個漏極和ー個源扱。
9.如權利要求8所述的非易失性存儲器件，其中，向與另ー個傳輸晶體管陣列所選擇的存儲塊鄰近的存儲塊，提供來自另外的驅動信號線的驅動信號，所述另外的驅動信號線與連接到另ー個傳輸晶體管陣列的驅動信號線電分離。
10.一種非易失性存儲器件，包括 第一存儲塊和第二存儲塊；以及 兩個傳輸晶體管，其響應于塊選擇信號，選擇性地向第一存儲塊和第二存儲塊中的一個傳送字線電壓， 其中，所述兩個傳輸晶體管包括 在一個有源區(qū)上相互平行地形成的第一柵極線和第二柵極線； 在第一柵極線和第二柵極線之間形成的、且被提供了字線電壓的公用漏扱；第一源極，其響應于第一塊選擇信號，將在公用漏極中提供的字線電壓輸出到第一存儲塊；以及 第二源極，其響應 于第二塊選擇信號，將在公用漏極中提供的字線電壓輸出到第二存儲塊。
11.如權利要求10所述的非易失性存儲器件，其中，所述第一存儲塊和第二存儲塊不相互鄰近。
12.如權利要求11所述的非易失性存儲器件，其中，所述第一柵極線和第二柵極線相互電分離。
13.如權利要求10所述的非易失性存儲器件，還包括驅動信號線，用于向公用漏極傳送所述字線電壓，其中，該驅動信號線通過接觸插塞連接到公用漏扱。
14.如權利要求10所述的非易失性存儲器件，還包括分別在第一源極與第一存儲塊的字線之間和在第二源極與第二存儲塊的字線之間形成的金屬互連。
15.如權利要求10所述的非易失性存儲器件，還包括共用第一柵極線和第二柵極線的另外的傳輸晶體管，所述另外的傳輸晶體管以與所述兩個傳輸晶體管相同的方法形成。
全文摘要
根據(jù)本發(fā)明構思的實施例的非易失性存儲器件可以包括多個存儲塊；以及傳輸晶體管陣列，其響應于塊選擇信號，將多個驅動信號傳送到所述多個存儲塊當中的被選存儲塊。傳輸晶體管陣列包括高電壓晶體管，該高電壓晶體管包括在一個有源區(qū)中形成的一個公用漏極和兩個源極。
文檔編號G11C16/02GK102737717SQ20121010211
公開日2012年10月17日 申請日期2012年4月9日 優(yōu)先權日2011年4月8日
發(fā)明者崔明勛, 金鐘泳 申請人:三星電子株式會社