專利名稱：半導(dǎo)體存儲設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括分別在行方向和列方向上包括多個存儲單元的存儲單元陣列的半導(dǎo)體存儲設(shè)備，其中存儲單元中的每一個包括基于其中電阻由于電應(yīng)力的施加而改變的電操作特性來存儲信息的可變電阻元件。
背景技術(shù)：
以閃速存儲器為代表的非易失性存儲器已經(jīng)被作為大容量和緊湊信息記錄介質(zhì)而廣泛地用于計算機、通信、測量設(shè)備、自動控制設(shè)備和用于個人生活中的日常使用的設(shè)備。對于便宜且大容量的非易失性存儲器的需求已經(jīng)極大地增加了。其原因為如下。具體地，非易失性存儲器是電可重寫的，并且進一步地，即使斷開電源，數(shù)據(jù)也不被擦除。根據(jù)這 個觀點，其能夠展現(xiàn)出作為容易攜帶的存儲卡或蜂窩式電話、或者以非易失性方式在啟動設(shè)備時存儲作為初始化的數(shù)據(jù)的數(shù)據(jù)儲存器或程序儲存器的功能。然而，在閃速存儲器中，與用于對邏輯值“0”進行編程的編程動作相比，其花費時間來執(zhí)行將數(shù)據(jù)擦除至邏輯值“I”的擦除動作。因此，閃速存儲器不能夠以高速度操作。以塊為基礎(chǔ)執(zhí)行擦除動作以便加速該動作。然而，由于以塊為基礎(chǔ)來執(zhí)行擦除動作，所以引起不能夠執(zhí)行通過隨機存取來寫入的問題。鑒于此，在最近幾年里已經(jīng)廣泛研究了取代閃速存儲器的新的非易失性存儲器。利用其中通過將電壓施加到金屬氧化膜來改變電阻的現(xiàn)象的電阻隨機存取存儲器在微細加工限制方面比閃速存儲器更有利。電阻隨機存取存儲器還能夠在低電壓下操作，并且能夠以高速度寫入數(shù)據(jù)。因此，在最近幾年里已經(jīng)積極地進行了研究和開發(fā)(例如，參見日本未審查專利公開號 2002-537627,或 Baek, I. G.等，“Highly Scalable Non-volatileResistive Memory using Simple Binary Oxide Driven by Asymmetric UnipolarVoltage Pulses”， IEDM2004， pp. 587-590， 2004)。至于具有金屬氧化膜的可變電阻元件的編程和擦除特性，在稱作雙極切換的驅(qū)動方法中，通過將具有反極性的電壓脈沖施加到該元件而使得元件的電阻增加(高電阻狀態(tài))或降低(低電阻狀態(tài))。因此，可變電阻元件被通過將邏輯值應(yīng)用到相應(yīng)的電阻狀態(tài)作為數(shù)據(jù)而用作存儲器。由于能夠以高速度在低電壓下執(zhí)行編程和擦除動作，所以使用具有金屬氧化物的可變電阻元件的存儲器能夠以高速度寫入可選的地址。因此，照慣例已經(jīng)被開發(fā)并且使用在DRAM上的數(shù)據(jù)能夠被使用在該非易失性存儲器上。因此，可以期望移動設(shè)備的功耗方面的減少和可用性方面的改進。另一方面，存在由只有電阻隨機存取存儲器才有的屬性所引起的待解決的問題。為了將半導(dǎo)體存儲設(shè)備用作存儲器，讀取已寫入的數(shù)據(jù)的動作是必要的。例如，為了作為信息而使用邏輯值“0”和邏輯值“I”中的一個被寫入到其上的數(shù)據(jù)，除了在重寫該數(shù)據(jù)時之外，必須總是正確地讀取邏輯值“0”和邏輯值“ I”中的一個。另一方面，在使用具有金屬氧化物的可變電阻元件的存儲器上，數(shù)據(jù)被作為具有兩個端子的可變電阻元件的電阻狀態(tài)來存儲。因此，必須僅通過兩個端子之間施加的電壓的幅度來控制用于改變可變電阻元件的電阻狀態(tài)的編程和擦除以及電阻狀態(tài)的讀取。期望的是，在用于編程和擦除動作的電壓與用于讀取動作的電壓之間存在足夠的差值，以便防止通過讀取動作的數(shù)據(jù)的錯誤寫入。隨著元件的微細加工和集成進步，用于編程動作和擦除動作的電壓和電流的減小是必須的。另一方面，難以顯著地減小讀取電流以便實現(xiàn)高的讀取速度。因此，其變得難以在編程電壓及擦除電壓和讀取電壓之間生成足夠的差值。由于存儲器的大容量而導(dǎo)致待安 裝的元件的數(shù)量增加，從而在讀取動作期間數(shù)據(jù)的錯誤寫入的可能性增加。當在讀取動作期間連續(xù)地從特定存儲單元讀取數(shù)據(jù)而不重寫時，可能存在下述情況，其中電阻值逐漸地或以特定定時改變，并且當執(zhí)行下一個讀取動作時輸出錯誤的數(shù)據(jù)，從而輸出錯誤的信息。在下文中這種現(xiàn)象被稱為“讀取擾動”。作為針對錯誤寫入的對策，稱作ECC (錯誤檢驗和校正)的方法已經(jīng)被廣泛地用于閃速存儲器或存儲盤以便在讀取動作期間增強可靠性。在這個方法中，檢測錯誤數(shù)據(jù)，并且對從其中檢測到錯誤的數(shù)據(jù)進行取反、校正和輸出。然而，當在讀取動作期間在數(shù)據(jù)上發(fā)生錯誤寫入時，即使僅校正了該讀取的輸出，在連續(xù)讀取動作期間也累積并且增加了對其進行錯誤寫入的位。因此，對其進行錯誤寫入的位的數(shù)量可能超過能夠在ECC中被檢測到并且校正的限度。例如，日本未審查專利公開號2010-3348提出一種方法，該方法當檢測到數(shù)據(jù)錯誤時不僅對存儲單元的輸出而且對存儲單元的數(shù)據(jù)進行校正。當每次檢測到錯誤就重寫并且校正寫入到存儲單元中的數(shù)據(jù)時，在如在閃速存儲器中編程和擦除動作比讀取動作慢許多數(shù)位(digit)的情況下，這個處理大大地影響了存儲系統(tǒng)的數(shù)據(jù)讀取速度并且使性能惡化。進一步地,為了校正讀取輸出，僅需要對讀取數(shù)據(jù)取反(invert)。然而，當校正了存儲單元中的數(shù)據(jù)時，可變電阻元件的寫入動作是必要的，并且其過程是復(fù)雜的。特別地，當在檢測到錯誤的情況下寫入到存儲單元中的數(shù)據(jù)將要被校正時，有必要確定該錯誤數(shù)據(jù)是什么。假設(shè)邏輯值“I”(例如，與高電阻狀態(tài)相對應(yīng))和邏輯值“0”(例如，與低電阻狀態(tài)相對應(yīng))能夠被寫入到的存儲單元，有必要確定該數(shù)據(jù)錯誤是什么。特別地，必須確定該錯誤是否是使得邏輯值“I”被原始地寫入到其的數(shù)據(jù)被改變?yōu)檫壿嬛怠?”，或者該錯誤是否是使得邏輯值“0”被原始地寫入到其的數(shù)據(jù)被改變?yōu)檫壿嬛怠癐”。因此，為了校正該數(shù)據(jù)，用于確定哪個錯誤被引起的時間是必需的。進一步地，在邏輯值“ I ”被改寫為“0”的情況與邏輯值“0”被改寫為“ I ”的情況之間，電路上的電壓的施加條件大大不同。因此，在確定該狀態(tài)之后，花費更多的時間來將用于期望的寫入動作的電壓施加狀態(tài)設(shè)置到作為寫入動作的目標的存儲單元。在上述描述中，邏輯值“I”被設(shè)置為“高電阻狀態(tài)”，而邏輯值“0”被設(shè)置為低電阻狀態(tài)。然而，在邏輯值“I”被設(shè)置為“低電阻狀態(tài)”而邏輯值“0”被設(shè)置為高電阻狀態(tài)的情況下，相同的描述也是適用的
發(fā)明內(nèi)容
鑒于上面提到的常規(guī)問題，本發(fā)明旨在提供一種半導(dǎo)體存儲設(shè)備，其當檢測并且校正在連續(xù)的讀取動作期間可能產(chǎn)生的數(shù)據(jù)錯誤時能夠有效地校正數(shù)據(jù)。本發(fā)明利用在下文中所描述的具有金屬氧化物的可變電阻元件的特性，從而簡化了用于對存儲單元的數(shù)據(jù)錯誤進行校正的寫入處理。制造了可變電阻元件。所述可變電阻元件包括具有上電極(Ta)、下電極(TiN)以及在所述上電極與所述下電極之間的Hf氧化膜(3 nm)的可變電阻器。具有與用于將所述可變電阻元件從高電阻狀態(tài)寫入到低電阻狀態(tài)的寫入電壓脈沖(1.8V，50 nsec)的極性相同的極性的讀取電壓脈沖(0. 7V，100 nsec)被連續(xù)地施加到所述可變電阻元件以便進行第一讀取動作。圖8和9圖示出了在這種情況下的5位可變電阻元件的低電阻狀態(tài)和高電阻狀態(tài)的讀取擾動特性。特別地，圖8是圖示出了當在所述可變電阻元件處于所述低電阻狀態(tài)中的情況下連續(xù)地施加所述讀取電壓脈沖而不施加所述寫入電壓脈沖時所述讀取電壓脈沖的施加次數(shù)和所述可變電阻元件的所述電阻值的變化的圖。圖9是圖示出了當在所述可變電阻元件處于所述高電阻狀態(tài)中的情況下連續(xù)地施加所述讀取電壓脈沖而不施加所述寫入電壓脈沖時所述讀取電壓脈沖的施加次數(shù)和所述可變電阻元件的所述電阻值的變化的圖。如圖8中所示出的那樣，當所述可變電阻元件處于所述低電阻狀態(tài)中時，即使連續(xù)地執(zhí)行所述讀取動作也不產(chǎn)生大的電阻變化。另一方面，如圖9中所圖示的那樣，當所述可變電阻元件處于所述高電阻狀態(tài)中時，在連續(xù)的讀取動作的執(zhí)行期間所述電阻以特定定時極大地變化。因此，引起了讀取擾動，其中所述可變電阻元件被從所述高電阻狀態(tài)改變到所述低電阻狀態(tài)。類似地，執(zhí)行第二讀取動作，其中具有與用于將所述可變電阻元件從所述低電阻狀態(tài)寫入到所述高電阻狀態(tài)的寫入電壓脈沖(_1.6V，50 nsec)的極性相同的極性的讀取電壓脈沖(-0. 7V，100 nsec)被連續(xù)地施加。圖10和11示出了在這種情況下的5位可變電阻元件的所述低電阻狀態(tài)和所述高電阻狀態(tài)的所述讀取擾動特性。圖10是圖示出了當在所述可變電阻元件處于所述低電阻狀態(tài)中的情況下連續(xù)地施加所述讀取電壓脈沖而不施加所述寫入電壓脈沖時所述讀取電壓脈沖的施加次數(shù)和所述可變電阻元件的所述電阻值的變化的圖。圖11是圖示出了當在所述可變電阻元件處于所述高電阻狀態(tài)中的情況下連續(xù)地施加所述讀取電壓脈沖而不施加所述寫入電壓脈沖時所述讀取電壓脈沖的施加次數(shù)和所述可變電阻元件的所述電阻值的變化的圖。
如圖10中所示出的那樣，因為當所述可變電阻元件處于所述低電阻狀態(tài)中時連續(xù)地執(zhí)行所述讀取動作，所以所述電阻值逐漸地增加，結(jié)果是其中所述可變電阻元件被從所述低電阻狀態(tài)改變到所述高電阻狀態(tài)的所述讀取擾動出現(xiàn)。另一方面，如圖11中所示出的那樣，當所述可變電阻元件處于所述高電阻狀態(tài)中時，即使連續(xù)地執(zhí)行所述讀取動作也不產(chǎn)生大的電阻變化。圖12A對應(yīng)于圖8和9，并且圖示出了在所述第一讀取動作被執(zhí)行100000次之后在所述高電阻狀態(tài)下和在所述低電阻狀態(tài)下產(chǎn)生的故障位(defective bit)的數(shù)量。圖12B對應(yīng)于圖10和11，并且圖示了在所述第二讀取動作被執(zhí)行100000次之后在所述高電阻狀態(tài)下和在所述低電阻狀態(tài)下產(chǎn)生的故障位的數(shù)量。如上文所描述的那樣，當使用具有與用于將所述可變電阻元件從所述高電阻狀態(tài)寫入到所述低電阻狀態(tài)的所述寫入電壓脈沖的極性相同的極性的所述讀取電壓時，其中所述可變電阻元件被改變到所述低電阻狀態(tài)的所述讀取擾動出現(xiàn)。然而，所述可變電阻元件未被改變到所述高電阻狀態(tài)，并且如果在所讀取的數(shù)據(jù)中存在錯誤，則這個錯誤限于下述情況，其中應(yīng)該處于所述高電阻狀態(tài)下的所述位變成所述低電阻狀態(tài)。類似地，當使用具有與用于將所述可變電阻元件從所述低電阻狀態(tài)寫入到所述高電阻狀態(tài)的所述寫入電壓脈沖的極性相同的極性的所述讀取電壓脈沖時，其中所述可變電阻元件被改變到所述高電阻狀態(tài)的讀取擾動出現(xiàn)。然而，所述可變電阻元件未被改變到所述低電阻狀態(tài)。如果在所讀取的數(shù)據(jù)中存在錯誤，則這個錯誤限于下述情況，其中應(yīng)該處于所述低電阻狀態(tài)下的所述位變成所述高電阻狀態(tài)。這意味著，由于具有與緊在所述讀取動作之前在所述寫入動作中施加的所述寫入電壓脈沖的極性相反的極性的讀取電壓脈沖的施加而導(dǎo)致在所述讀取動作期間引起的錯誤寫入限于所述錯誤寫入。本發(fā)明利用了這個特性，并且當通過ECC在錯誤檢測中找到錯誤時，跳過用于確定所述電阻狀態(tài)的過程，以及通過施加具有與在所述讀取動作中施加的所述讀取電壓脈沖的極性相反的極性的寫入電壓脈沖來執(zhí)行從其中找到了所述錯誤的所有存儲單元的可變 電阻元件的校正動作，從而能夠顯著地縮短用于所述校正動作所花費的時間。為了實現(xiàn)前述目的，根據(jù)第一方面，根據(jù)本發(fā)明的半導(dǎo)體存儲設(shè)備包括存儲單元陣列，其包括在行方向上和在列方向上的多個存儲單元，所述存儲單元中的每一個包括在可變電阻器的兩端上具有電極的可變電阻元件，和限流元件，其被連接至所述可變電阻元件的一端上的所述電極，其中由于在兩端之間的電應(yīng)力的施加而導(dǎo)致通過兩端之間的電阻特性所指定的所述可變電阻元件的電阻狀態(tài)在兩個或更多個不同的電阻狀態(tài)之間變化，并且在所述變化之后的所述電阻狀態(tài)之一被用于存儲信息；以及控制電路，其控制編碼動作，其中對多個信息位執(zhí)行錯誤校正編碼以便生成具有比所述多個信息位的位長度更長的位長度的編碼數(shù)據(jù)；第一寫入動作，其中具有第一極性的寫入電壓脈沖被施加到在與所述編碼數(shù)據(jù)的第一邏輯值的位相對應(yīng)的所選擇的存儲單元中的可變電阻元件的兩端處的電極，以便將所述可變電阻元件改變到第一電阻狀態(tài)；第二寫入動作，其中具有與所述第一極性相反的第二極性的寫入電壓脈沖被施加到在與所述編碼數(shù)據(jù)的第二邏輯值的位相對應(yīng)的所選擇的存儲單元中的可變電阻元件的兩端處的電極，以便將所述可變電阻元件改變到第二電阻狀態(tài)；讀取動作，其中具有所述第一極性的讀取電壓脈沖被施加到在與所述編碼數(shù)據(jù)相對應(yīng)的多個所選擇的存儲單元中的可變電阻元件的兩端處的電極，以便讀取所選擇的存儲單元的電阻狀態(tài)作為編碼數(shù)據(jù)；以及解碼動作，其中檢測并且校正通過所述讀取動作所讀取的所述編碼數(shù)據(jù)中的錯誤，并且對所述編碼數(shù)據(jù)進行解碼，其中，當檢測到所述解碼動作中讀取到的所述編碼數(shù)據(jù)中的錯誤時，所述控制電路控制校正動作，其中選擇與所述錯誤的錯誤位置相對應(yīng)的存儲單元，并且對與所述錯誤位置相對應(yīng)的所有存儲單元、對在所述存儲單元陣列中存儲的所述編碼數(shù)據(jù)執(zhí)行所述第二寫入動作。在下文的描述中，所述第一邏輯值被定義為“0”，而所述第二邏輯值被定義為“I”。所述可變電阻元件的所述高電阻狀態(tài)可以被分配給所述邏輯值“0”，而其低電阻狀態(tài)可以被分配給所述邏輯值“ I”。可替換地，所述可變電阻元件的所述低電阻狀態(tài)可以被分配給所述邏輯值“0”，而其高電阻狀態(tài)可以被分配給所述邏輯值“ I ”。在下文中，與所述邏輯值“0”相對應(yīng)的所述可變電阻元件的所述電阻狀態(tài)被適當?shù)胤Q為“0”狀態(tài)，而與所述邏輯值“ I”相對應(yīng)的所述可變電阻元件的所述電阻狀態(tài)被稱為“ I”狀態(tài)。在本發(fā)明中，在所述讀取動作期間，具有與用于將所述存儲單元寫入至所述第一邏輯值“ 0 ”的所述寫入電壓脈沖的極性相同的極性的讀取電壓脈沖被施加以讀取所述編碼數(shù)據(jù)。在這種情況下，如上文所描述的那樣，其中“0”被寫入到本應(yīng)該具有邏輯值“I”的位的錯誤寫入可能出現(xiàn)，但其中“I”被寫入到本應(yīng)該具有邏輯值“0”的位的錯誤寫入不出現(xiàn)。因此，如果在所述編碼數(shù)據(jù)的解碼之后在所述錯誤檢測動作期間檢測到錯誤，則所檢測到的錯誤限于其中本應(yīng)該為邏輯值“I”的位變成“0”的情況。因此，當檢測到錯誤時，這個錯誤數(shù)據(jù)總是被估計為使得應(yīng)該為邏輯值“I”的位變成“0”，而無需確定所述錯誤數(shù)據(jù)是否是使得應(yīng)該為邏輯值“0”的位變成“ I”或者所述錯誤數(shù)據(jù)是否是使得應(yīng)該為邏輯值“I”的位變成“O”。然后，一直對從其中檢測到錯誤的所有存儲單元中的可變電阻元件執(zhí)行用于施加寫入電壓脈沖的第二寫入動作，所述寫入電壓脈沖被用來寫入邏輯值“I”并且其具有與所述讀取電壓脈沖的極性相反的極性。采用這個動作，能夠?qū)崿F(xiàn)所述校正動作。因此，能夠縮短用于所述編碼數(shù)據(jù)的校正所花費的時間。 進一步地，在所述校正動作期間，在執(zhí)行所述第二寫入動作之前，在根據(jù)本發(fā)明的第一方面的半導(dǎo)體存儲設(shè)備中優(yōu)選的是對從其中檢測到錯誤的所有存儲單元執(zhí)行所述第一寫入動作。在用于寫入邏輯值“I”的寫入電壓脈沖被施加給從其中檢測到所述錯誤的所有存儲單元的可變電阻元件之前，執(zhí)行用于施加被用來寫入邏輯值“0”的寫入電壓脈沖的所述第一寫入動作。采用這個處理，在所述可變電阻元件的電阻狀態(tài)被變?yōu)椤?”狀態(tài)(第一電阻狀態(tài))之后，所述可變電阻元件的所述電阻狀態(tài)被寫入至“I”狀態(tài)(第二電阻狀態(tài))，從而使得所述可變電阻元件能夠被更精確地寫入至所述“ I”狀態(tài)。進一步地，根據(jù)第二方面，在根據(jù)本發(fā)明的第一方面的半導(dǎo)體存儲設(shè)備中，當檢測到所述解碼動作中讀取到的編碼數(shù)據(jù)中的錯誤時，所述控制電路控制讀取/輸出動作的執(zhí)行，其中與錯誤位置相對應(yīng)的所有存儲單元的可變電阻元件的電阻狀態(tài)被設(shè)置為第二電阻狀態(tài)，并且與所述校正動作的執(zhí)行并行地輸出錯誤校正之后的解碼數(shù)據(jù)。根據(jù)第二方面的所述半導(dǎo)體存儲設(shè)備，當檢測到所述編碼數(shù)據(jù)中的錯誤時，所述半導(dǎo)體存儲設(shè)備不執(zhí)行其中對所述編碼數(shù)據(jù)進行校正并且再次讀取的動作，但是輸出具有經(jīng)校正的錯誤數(shù)據(jù)的解碼數(shù)據(jù)。采用這個處理，能夠縮短在輸出所述數(shù)據(jù)之前過去的時間，從而能夠以高速度進行所述數(shù)據(jù)輸出和錯誤校正。在這種情況下可能出現(xiàn)的錯誤限于其中如上文所描述的那樣應(yīng)該為邏輯值“I”的位變成“0”的錯誤。因此，在所述讀取/輸出動作期間，關(guān)于所述錯誤數(shù)據(jù)一直輸出邏輯值“I”(與所述第二電阻狀態(tài)相對應(yīng)的邏輯值)。通過利用對于所述可變電阻元件的所述編程動作、擦除動作以及所述讀取動作所需要的時間為幾十納秒至100納秒并且它們幾乎相等，能夠并行執(zhí)行所述讀取/輸出動作和所述校正動作。進一步地，所述半導(dǎo)體存儲設(shè)備不使所述存儲器的用戶察覺到所述存儲單元的校正所花費的時間。進一步地，在根據(jù)本發(fā)明的第二方面的半導(dǎo)體存儲設(shè)備中，優(yōu)選的是以等于所述校正動作中的所述第二寫入動作的動作周期來開始所述讀取/輸出動作的執(zhí)行?？商鎿Q地，在根據(jù)本發(fā)明的第一方面的所述半導(dǎo)體存儲設(shè)備中，優(yōu)選的是，當檢測到所述解碼動作中讀取到的所述編碼數(shù)據(jù)中的錯誤時，所述控制電路控制讀取/輸出動作的執(zhí)行，其中與錯誤位置相對應(yīng)的所有存儲單元的可變電阻元件的電阻狀態(tài)被設(shè)置為所述第二電阻狀態(tài)，并且 輸出錯誤校正之后的解碼數(shù)據(jù)，以及以等于所述校正動作中的所述第一寫入動作的動作周期來開始所述讀取/輸出動作的執(zhí)行。特別地，當假定所述讀取/輸出動作和所述校正動作的動作順序被基于相同的控制時鐘通過所述動作周期來控制時，優(yōu)選地以與所述校正動作中的第二寫入動作或所述校正動作的第一寫入動作的定時相同的定時開始所述讀取/輸出動作的執(zhí)行。進一步地，根據(jù)第三方面，在根據(jù)本發(fā)明的第一和第二方面的所述半導(dǎo)體存儲設(shè)備中，所述存儲單元陣列被劃分為多個存儲體(bank)，并且所述控制電路采用這樣的動作周期(其中，在所述執(zhí)行期間、或與對兩個不同的存儲體中的一個中的存儲單元執(zhí)行所述校正動作的開始同時地開始對另一存儲體中的所述存儲單元執(zhí)行所述讀取動作)來控制所述校正動作和所述讀取/輸出動作的執(zhí)行，或采用這樣的動作周期(其中，在所述執(zhí)行期間、或與對所述存儲體之一中的存儲單元執(zhí)行所述校正動作的結(jié)束同時地結(jié)束對另一存儲體中的存儲單元執(zhí)行所述讀取動作)來控制所述校正動作和所述讀取/輸出動作的執(zhí)行。在根據(jù)第三方面的半導(dǎo)體存儲設(shè)備中，所述可變電阻元件的所述編程動作、擦除動作以及所述讀取動作所需要的時間是幾十納秒至100納秒，并且它們幾乎相等。通過利用這一點，能夠并行執(zhí)行對屬于另一存儲體的存儲單元的讀取動作和校正動作。因此，所述半導(dǎo)體存儲設(shè)備能夠?qū)崿F(xiàn)不使所述存儲器的用戶察覺到所述存儲單元的校正所需要的時間的讀取方法。進一步地，在根據(jù)本發(fā)明的第一至第三方面中的任何一個的半導(dǎo)體存儲設(shè)備中，優(yōu)選的是所述控制電路控制編碼數(shù)據(jù)寫入動作，其中對多個選擇的存儲單元中的每一個執(zhí)行所述第一寫入動作和所述第二寫入動作中的一個，以便將所述編碼數(shù)據(jù)寫入到所選擇的存儲單元；并且當在所述編碼數(shù)據(jù)寫入動作之后立即對所述多個選擇的存儲單元執(zhí)行所述讀取動作、并且在后續(xù)解碼動作中讀取到的編碼數(shù)據(jù)中檢測到錯誤時，所述控制電路控制第二校正動作，其中對于與所述錯誤位置相對應(yīng)的所述存儲單元中的每一個而言，當所述存儲單元中的每一個的可變電阻元件的電阻狀態(tài)是所述第一電阻狀態(tài)時，執(zhí)行所述第二寫入動作，以及當所述存儲單元中的每一個的可變電阻元件的電阻狀態(tài)是所述第二電阻狀態(tài)時，執(zhí)行所述第一寫入動作。如上文所描述的那樣，在本發(fā)明中，當在所述讀取動作中檢測到錯誤時，估計應(yīng)該為邏輯值“ I ”的位變成了“O”?；谶@個估計，被用于寫入所述邏輯值“ I ”并且具有與所述讀取電壓脈沖的極性相反的極性的寫入電壓脈沖被施加以用于執(zhí)行所述校正動作。然而，在剛好在存儲單元的數(shù)據(jù)寫入動作之后的讀取動作(驗證動作)中，認為所檢測到的錯誤是由讀取擾動引起的或者由寫入中的失敗引起的。當所述設(shè)備未能寫入數(shù)據(jù)時，考慮兩種情況，這兩種情況是其中應(yīng)該對其寫入邏輯值“I”的位變成“0”的情況，和其中應(yīng)該對其寫入邏輯值“0”的位變成“I”的情況。因此，假設(shè)應(yīng)該對其寫入邏輯值“I”的位變成“0”，則不可能簡化所述校正動作。因此，取決于所述讀取數(shù)據(jù)，用于在錯誤數(shù)據(jù)為“I”時寫入“0”和用于在錯誤數(shù)據(jù)為“0”時寫入“I”的校正動作(第二校正動作)是必要的。進一步地，在根據(jù)本發(fā)明的第一至第三方面中的任何一個的半導(dǎo)體存儲設(shè)備中，優(yōu)選的是所述可變電阻器包含包括么1、1^、附、(0、了&、21'、1、11、(11、￥、211以及Nb的金屬中的至少一種的氧化物或氮化氧化物(nitrided oxide)。因此，根據(jù)本發(fā)明，能夠提供一種半導(dǎo)體存儲設(shè)備，其能夠有效地執(zhí)行對在連續(xù)的讀取動作中會可能出現(xiàn)的數(shù)據(jù)中的錯誤的檢測和對錯誤數(shù)據(jù)的校正。


圖I是示出了根據(jù)本發(fā)明的半導(dǎo)體存儲設(shè)備的配置的一個示例的方框 圖2是示出了形成根據(jù)本發(fā)明的半導(dǎo)體存儲設(shè)備的存儲單元陣 列的配置的一個示例的電路 圖3是示出了根據(jù)本發(fā)明的半導(dǎo)體存儲設(shè)備的讀取編碼數(shù)據(jù)的動作的流程 圖4是示出了根據(jù)本發(fā)明的半導(dǎo)體存儲設(shè)備的讀取編碼數(shù)據(jù)的動作的流程 圖5是示出了根據(jù)本發(fā)明的半導(dǎo)體存儲設(shè)備的讀取動作的時序 圖6是示出了根據(jù)本發(fā)明的半導(dǎo)體存儲設(shè)備的讀取動作的時序 圖7是示出了根據(jù)本發(fā)明的半導(dǎo)體存儲設(shè)備的讀取動作的時序 圖8是示出了處于低電阻狀態(tài)中的由金屬氧化物制成的可變電阻元件的讀取擾動特性的 圖9是示出了處于高電阻狀態(tài)中的由金屬氧化物制成的可變電阻元件的讀取擾動特性的 圖10是示出了處于低電阻狀態(tài)中的由金屬氧化物制成的可變電阻元件的讀取擾動特性的另一 圖11是示出了處于高電阻狀態(tài)中的由金屬氧化物制成的可變電阻元件的讀取擾動特性的另一 圖12A和12B是每個都示出了讀取動作中的讀取電壓的幅度與故障位的數(shù)量之間的關(guān)系的視圖。
具體實施例方式<第一實施例>
圖I示出了根據(jù)本發(fā)明的一個實施例的半導(dǎo)體存儲設(shè)備(在下文中被適當?shù)胤Q為“本設(shè)備I”)的示意電路結(jié)構(gòu)。本設(shè)備I基本上包括存儲單元陣列單元101和存儲器控制器單元102。存儲器控制器單元102包括編碼器電路103，其執(zhí)行用于將錯誤校正檢驗位添加到作為輸入數(shù)據(jù)的多個信息位的錯誤校正編碼，并且生成具有比信息位的位長度更長的位長度的編碼數(shù)據(jù)；控制器104，其控制到由輸入地址指定的存儲單元陣列單元101中的存儲單元陣列中的存儲單元的編碼數(shù)據(jù)的寫入動作和讀取動作；以及解碼器電路105，其對通過控制器104讀取到的編碼數(shù)據(jù)(信息位+檢驗位)進行解碼，檢測解碼數(shù)據(jù)是否有錯誤，以及對錯誤進行校正。解碼器電路105在其中包括ECC電路106，其當在解碼數(shù)據(jù)中檢測到錯誤時指定錯誤位位置；以及輸出控制電路107，其輸出照原來的樣子的正常位，并且采用被取反的數(shù)據(jù)輸出該錯誤位?？刂破?04不僅控制寫入和讀取動作，而且控制編碼器電路103、解碼器電路105、ECC電路106以及輸出控制電路107的相應(yīng)動作。盡管圖I中未示出，但是存儲單元陣列單元101包括列選擇電路和行選擇電路，其被用來在寫入和讀取動作期間選擇作為動作的目標的特定存儲單元；和電路，其提供用于寫入和讀取動作的工作電壓，并且將該工作電壓施加給所選擇的特定存儲單元。存儲單元陣列單元101包括存儲單元陣列110，其中存儲單元陣列110被劃分為多個(例如，4個)存儲體IlOa至110d。圖2示出了形成存儲單元陣列的每個存儲體的配置的示例。每個存儲體包括多個存儲單元M，每個存儲單元M包括一個晶體管T和一個可變電阻元件R，其中晶體管T的源極或漏極的一端和可變電阻元件R的一端彼此連接。在存儲體IlOa至IlOd中的每一個中，m X n個存儲單元M被布置在在行方向上(圖2中的橫向)和在列方向上(圖2中的縱向)的矩陣中。在單獨的存儲單元M中，布置在相同列中的存儲單元中的每一個的可變電阻元件的另一端被連接至在列方向上延伸的位線BLi (i=l至m),而在行方向上延伸的字線WLj (j = I至n)被連接至布置在相同行中的存儲單元中的每一個的晶體管的柵極。另一方面，布置在相同列中的存儲單元中的每一個的晶體管的源極或漏極的另一端被連接至在列方向上延伸的源線SLk (k = I至n)。源線SLk可以在行方向上延伸，或者可以共享存儲單元陣列中的所有源線。其結(jié)構(gòu)不被特別地限定。在本實施例中，存儲體I IOa至IlOd中的每一個被配置成根據(jù)晶體管T的柵極電壓的施加狀態(tài)來改變存儲單元M的選擇狀態(tài)和非選擇狀態(tài)，并且被配置成根據(jù)到可變電阻元·件R的一端和晶體管T的源極或漏極的另一端的電壓施加狀態(tài)來改變存儲單元M的動作。位線BLi中的每一個被連接至位線選擇電路(列選擇電路)111，并且字線WLj中的每一個被連接至字線選擇電路(行選擇電路)112。源線SLk中的每一個被連接至源線選擇電路113。當輸入了作為動作的目標的存儲單元的地址時，存儲器控制器單元102指定目標存儲單元所屬于的存儲體。選擇電路111至113中的每一個基于來自存儲器控制器單元102的指令依照地址輸入來選擇所指定的存儲體的位線、字線以及源線，并且單獨地將存儲動作所需要的電壓分別施加給所選擇的或非選擇的位線、字線以及源線。存儲體IlOa至IlOd中的每一個可以被配置成使得位線和字線是不同的，并且通過字線選擇電路112和位線選擇電路111來獨立地選擇存儲單元?？商鎿Q地，存儲體IlOa至IlOd中的每一個可以被配置成使得至少在兩個存儲體之間共享字線，并且通過公共的字線選擇電路112來選擇存儲單元。采用這個配置，能夠針對每個存儲體獨立地進行所選擇的存儲單元的存儲動作。當在各存儲體之間共享字線時，在存儲體之間選擇具有不同的字線的存儲單元、并且針對這些存儲單元獨立地進行存儲動作是不可能的。然而，對于在存儲體之間連接至相同的字線的存儲單元而言，能夠針對這些存儲單元獨立地進行存儲動作?？勺冸娮柙是在由金屬氧化物制成的可變電阻器的兩端上承載電極的元件。用于可變電阻器的材料的示例包括Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn以及Nb的氧化物和氮化氧化物。至于支承可變電阻器的電極的材料，具有大功函數(shù)的材料(例如，TiN、Pt、Ir)被用于一個電極以形成第一電極，而具有由于金屬氧化物的氧損失而導(dǎo)致等于雜質(zhì)能級(impurity level)的功函數(shù)的材料(例如，Ta、Al)被用于另一電極以形成第二電極。更優(yōu)選地，具有4. 5 eV或更大的功函數(shù)的材料被用作第一電極，而具有4. 5 V或更小的功函數(shù)的材料被用作第二電極。在這種情況下，第二電極與金屬氧化物之間的界面變成歐姆結(jié)(ohmic junction),而第一電極與金屬氧化物之間的界面變成非歐姆結(jié)(肖特基結(jié))。
為了將可變電阻元件R從高電阻狀態(tài)改變到低電阻狀態(tài)，例如，+1. 8 V和50 nsec的電壓脈沖被施加到存儲單元的位線與源線之間。另一方面，為了將可變電阻元件R從低電阻狀態(tài)改變到高電阻狀態(tài)，例如，具有與用于將可變電阻元件改變到低電阻狀態(tài)的極性相反的極性的-I. 6 V和50 nsec的電壓脈沖被施加到存儲單元的位線與源線之間。在這里，可變電阻元件R的低電阻狀態(tài)被設(shè)置為邏輯值“0”，而其高電阻狀態(tài)被設(shè)置為邏輯值“I”。為方便起見，與邏輯值“0”相對應(yīng)的可變電阻元件的電阻狀態(tài)(高電阻狀態(tài))被稱為“0”狀態(tài)(擦除狀態(tài))，而與邏輯值“I”相對應(yīng)的可變電阻元件的電阻狀態(tài)(低電阻狀態(tài))被稱為“I”狀態(tài)(編程狀態(tài))。將“0”狀態(tài)寫入至所選擇的存儲單元的可變電阻元件R的動作被稱為第一寫入動作，而寫入“I”狀態(tài)的動作被稱為第二寫入動作。在這種情況下，其能夠被配置成使得在OV正被施加到源線的情況下從所選擇的位線施加+1. 8V和50 nsec的電壓脈沖，以便執(zhí)行第一寫入動作，并且在I. 6V正被施加至源線的情況下從所選擇的位線施加OV和50 nsec的電壓脈沖，以便執(zhí)行第二寫入動作。在這種情況下，能夠通過控制所施加的電壓或電流來寫入可變電阻元件R的電阻狀態(tài)。由于每次存儲不同的信息時不必要調(diào)整施加到可變電阻元件的電壓脈沖的次數(shù)和施加時間，所以不需要復(fù)雜的算法。 各種已知的方法能夠被用于本設(shè)備I中所使用的錯誤校正編碼方法。例如，能夠采用諸如里德-所羅門(Reed-Solomon)編碼或博斯.查德夫里.霍昆格姆(Bose-Chaudhuri-Hocquenghem) (BCH)編碼、漢明(hamming)碼或低密度奇偶檢驗碼(LDPC)之類的循環(huán)碼，但本發(fā)明不限于此。在本設(shè)備I中，將要被存儲在存儲單元陣列110中的數(shù)據(jù)經(jīng)歷通過編碼器電路103的針對多個信息位中的每一個的錯誤校正編碼，并且對其添加了檢驗位的編碼數(shù)據(jù)被存儲在存儲單元陣列中。因此，當讀取在存儲單元陣列中存儲的數(shù)據(jù)時，必須以編碼數(shù)據(jù)為基礎(chǔ)共同地讀取多個存儲單元的信息。將參考圖3中的流程圖對由本設(shè)備I讀取編碼數(shù)據(jù)的動作進行描述。首先，作為讀取動作的目標的存儲單元的地址被輸入到存儲器控制器單元102 (步驟 #200)。存儲器控制器單元102中的控制器104指定與所述輸入地址相對應(yīng)的多個存儲單元，并且讀取所述多個存儲單元中的每一個的可變電阻元件的電阻狀態(tài)以便讀取編碼數(shù)據(jù)(步驟#201 :讀取動作)。優(yōu)選地，其數(shù)量對應(yīng)于編碼數(shù)據(jù)的位數(shù)的存儲單元被從連接至具有正被定義為開始地址的輸入地址的相同字線的多個存儲單元中選出，并且讀取電壓被同時施加給連接至所選擇的存儲單元的所述多個位線。在這種情況下的讀取電壓被設(shè)置為低于第一寫入動作中的寫入電壓脈沖的電壓(例如，0. 3V)，并且讀取電壓具有讀取電壓脈沖，所述讀取電壓脈沖具有與第一寫入動作中的寫入電壓脈沖的極性相同的極性。特別地，對讀取電壓脈沖進行設(shè)置以便具有與當“0”狀態(tài)被寫入可變電阻元件R中時的極性相同的極性。在這種情況下，由解碼器電路105所檢測到的錯誤限于其中應(yīng)該處于“I”狀態(tài)中的元件變成“0”狀態(tài)的情況。任何電壓都可以被用作讀取電壓，只要該讀取電壓脈沖的電壓幅度的絕對值小于第一寫入電壓動作中的寫入電壓脈沖的電壓幅度的絕對值，并且由于除讀取擾動的影響以外的因素的原因，電壓不會極大地改變可變電阻元件的電阻值。
接下來，解碼器電路105對所讀取到的編碼數(shù)據(jù)進行解碼(步驟#202 :解碼動作)。解碼器電路105然后基于錯誤校正碼檢測在解碼數(shù)據(jù)中是否存在錯誤(步驟#203 :錯誤檢測動作)。當檢測到錯誤時，ECC電路104基于該錯誤校正碼指定具有數(shù)據(jù)錯誤的地址。當在步驟#203中檢測到數(shù)據(jù)錯誤時，寫入電壓脈沖被施加到檢測到錯誤的地址上的存儲單元的可變電阻元件，以便校正編碼數(shù)據(jù)中的錯誤(步驟#204 :校正動作)。由于錯誤限于應(yīng)該為“ I ”的位變成“0”的情況，所以用于將可變電阻元件寫入至“ I ”狀態(tài)的寫入電壓脈沖可以被施加到從其中檢測到錯誤的所有存儲單元。特別地，僅需要對從其中檢測到錯誤的所有存儲單元執(zhí)行第二寫入動作。在這種情況下，在執(zhí)行第二寫入動作之前執(zhí)行第一寫入動作，以便從其中檢測到錯誤的存儲單元的可變電阻元件的電阻狀態(tài)被臨時地改變到“0”狀態(tài)，并且然后，改變到 “I”狀態(tài)。采用這個動作，能夠更加正確地進行可變電阻元件的錯誤校正。對于在基于錯誤校正碼來檢測錯誤的情況下的校正動作而言，現(xiàn)今流行地被用作非易失性存儲器的閃速存儲器要求若干毫秒(millisecond)以用于擦除動作，和甚至若干微秒(miCTosecond)以用于編程動作。進一步地，對于校正而言，錯誤數(shù)據(jù)(即具有包括其電阻被改變的元件的多個元件的特定塊)被同時一次擦除、并且然后重寫該塊中的所有元件是必要的。因此，其花費時間以用于錯誤數(shù)據(jù)的校正。雖然重寫了包括錯誤數(shù)據(jù)的塊，但是不能夠通過對該塊的訪問來讀取數(shù)據(jù)。因此，降低了讀取速度。另一方面，本設(shè)備I在隨機可存取性方面是出色的，并且與閃速存儲器相比能夠以非常高的速度(100 ns或更少)進行寫入和讀取動作。因此，能夠在可變電阻元件基礎(chǔ)上校正錯誤，從而能夠防止讀取速度方面的降低?！吹诙嵤├?br> 如上文所描述的，當所讀取到的數(shù)據(jù)被解碼并且檢測到了錯誤數(shù)據(jù)時，本設(shè)備I基于錯誤校正碼對存儲單元陣列中的錯誤數(shù)據(jù)執(zhí)行第二寫入動作，從而能以高速度對錯誤進行校正。然而，在錯誤數(shù)據(jù)的檢測之后其花費時間來實際地輸出真實的數(shù)據(jù)。這是因為在其中執(zhí)行了寫入動作以校正存儲單元陣列中的錯誤數(shù)據(jù)、并且然后再次執(zhí)行讀取動作、以及重復(fù)讀取動作、解碼動作和錯誤校正動作直到錯誤數(shù)據(jù)被消除為止的動作之后，輸出真實的數(shù)據(jù)。然而，當檢測到錯誤數(shù)據(jù)時，基于錯誤校正碼從讀取到的數(shù)據(jù)中指定錯誤位，并且輸出控制電路107對讀取到的數(shù)據(jù)中的錯誤位的數(shù)據(jù)取反以便輸出真實的數(shù)據(jù)。采用這個處理，能夠?qū)崿F(xiàn)高速數(shù)據(jù)讀取動作。將參考圖4中的流程圖對在這種情況下的本設(shè)備I的數(shù)據(jù)讀取動作進行描述。步驟#201 (讀取動作)、步驟#202 (解碼動作)以及步驟#203 (錯誤校正動作)與圖3中所描述的那些相同，因此將不重復(fù)描述。當在步驟#203中檢測到數(shù)據(jù)錯誤時，第二寫入電壓脈沖被施加到檢測到錯誤的地址上的存儲單元的可變電阻元件，以便執(zhí)行用于對該數(shù)據(jù)錯誤進行校正的校正動作，并且與校正動作并行，輸出控制電路107對讀取到的數(shù)據(jù)中的錯誤位的數(shù)據(jù)取反以便在下一個步驟#205中輸出真實的數(shù)據(jù)。由于數(shù)據(jù)錯誤被限于應(yīng)該為“I”的位變成“0”的情況，所以輸出控制電路107對于所有錯誤位執(zhí)行輸出“I”的動作(讀取/輸出動作)。在讀取/輸出動作的執(zhí)行期間，至少針對相同的存儲體中的存儲單元不執(zhí)行新的讀取動作。因此，當在讀取/輸出動作的執(zhí)行期間執(zhí)行錯誤校正動作時，能夠?qū)崿F(xiàn)具有更高速度的數(shù)據(jù)讀取動作。<第三實施例>
圖5示出了配備有多個存儲體的本設(shè)備I中的讀取動作的時序圖。在圖5中，當輸出在存儲單元陣列110中存儲的數(shù)據(jù)時，包括五個動作(其為地址輸入(A)、讀取動作(R)、解碼動作(D)、錯誤檢測動作(E)以及校正和讀取/輸出動作(W/0))的序列被作為一個周期來執(zhí)行，每個在控制時鐘的動作周期內(nèi)。各動作序列對應(yīng)于圖4中的步驟#200至#203以及#205中的各動作。在圖5中，在各動作周期tl至tl6中，每個動作以控制時鐘的一個時鐘來結(jié)束。 然而，可能存在這樣的情況其中對于每個動作需要控制時鐘的多個時鐘。在這種情況下，圖5中的動作周期tl至tl6中的每一個的時間間隔由每個動作所需要的控制時鐘的最大數(shù)量來確定，并且動作周期tl至tl6的時間間隔是相同的。在圖5中，為了簡化描述，在每個動作周期中包括的多個控制時鐘被共同地描述為一個時鐘。在圖5中，假設(shè)動作周期tl至tl6中的每一個在圖5中所圖示的時鐘的上升定時處開始，并且每個動作周期ti (i = I至16)的開始時間被稱為ti。這類似地適用于圖6和7中所示出的時序圖。當在動作周期t2中指定了到存儲體I的讀取地址時，對基于該讀取地址指定的多個存儲單元執(zhí)行讀取動作(步驟#201)，以便在動作周期t3中讀取編碼數(shù)據(jù)。另一方面，當在動作周期t3中指定了到存儲體2的讀取地址時，對基于該讀取地址指定的多個存儲單元執(zhí)行讀取動作(步驟#201)，以便在動作周期t4中讀取編碼數(shù)據(jù)。在這種情況下，在存儲體I中讀取的數(shù)據(jù)的解碼動作(步驟#202)被與存儲體2中的讀取動作并行地執(zhí)行。另一方面，當在動作周期t4中指定了到存儲體3的讀取地址時，對基于該讀取地址指定的多個存儲單元執(zhí)行讀取動作(步驟#201)，以便在動作周期t5中讀取編碼數(shù)據(jù)。在這種情況下，存儲體I中的錯誤檢測動作(步驟#203)和在存儲體2中讀取的數(shù)據(jù)的解碼動作(步驟#202)被與存儲體3中的讀取動作并行地執(zhí)行。另一方面，當在動作周期t5中指定了到存儲體4的讀取地址時，對基于讀取地址指定的多個存儲單元執(zhí)行讀取動作(步驟#201)，以便在動作周期t6中讀取編碼數(shù)據(jù)。在這種情況下，存儲體I中的校正和讀取/輸出動作(步驟#205)、存儲體2中的錯誤檢測動作(步驟#203)以及在存儲體3中讀取的數(shù)據(jù)的解碼動作(步驟#202)被與存儲體4中的讀取動作并行地執(zhí)行。在這種情況下，存儲體I中的校正動作和存儲體4中的讀取動作是不同存儲體中的動作，從而使得它們能夠被同時地執(zhí)行。因此，相應(yīng)的動作被并行地執(zhí)行，從而能夠有效地讀取在多個存儲體中存儲的數(shù)據(jù)。這類似地適用于后續(xù)動作周期。在動作周期t8中能夠同時執(zhí)行存儲體I中的讀取動作和存儲體3中的校正動作，在動作周期t9中能夠同時執(zhí)行存儲體2中的讀取動作和存儲體4中的校正動作，并且在動作周期til中能夠同時執(zhí)行存儲體4中的讀取動作和存儲體I中的校正動作。
在圖5中，執(zhí)行包括五個動作的動作序列，所述五個動作為地址的輸入(A)、讀取動作(R)、解碼動作(D)、錯誤檢測動作(E)以及校正和讀取/輸出動作(W/0)。然而，在相同的周期中存儲體的動作不重疊的范圍內(nèi)能夠添加序列。圖6是本設(shè)備I中的讀取動作的另一時序圖。圖6示出了這樣的情況，其中因為編碼數(shù)據(jù)中的位的數(shù)量較大，所以要求兩個動作周期來完成編碼數(shù)據(jù)的讀取。即使在這種情況下，在校正動作(W)中，也可以僅對從其中檢測到錯誤的、不超過若干位的存儲單元執(zhí)行第二寫入動作。因此，能夠在一個動作周期中完成校正動作。在動作周期t7、t9、tll、tl3、tl5以及tl7中，讀取動作(R)和校正動作(W)被在不同的存儲體中并行地執(zhí)行。
圖7是本設(shè)備I中的讀取動作的另一時序圖。圖7示出了這樣的情況，其中，在校正動作(W)中，在第二寫入動作(W2)之前執(zhí)行第一寫入動作(Wl)、以及對于各寫入動作中的每一個而言需要一個動作周期。在這種情況下，當作為將被寫入的目標的存儲體不相同時，能夠同時地執(zhí)行第一寫入脈沖的施加(Wl)和第二寫入脈沖的施加(W2)。因此，在圖7中的動作周期t9中，存儲體I中的讀取動作、存儲體3中的校正動作中的第二寫入脈沖的施加(W2)以及存儲體4中的校正動作中的第一寫入脈沖的施加(Wl)被同時地執(zhí)行。在圖7中，與校正動作中的第一寫入脈沖的施加(Wl)同時地執(zhí)行讀取/輸出動作
(O)。然而，其可以與校正動作中的第二寫入脈沖的施加(W2)同時地執(zhí)行。將在下文中對本發(fā)明的其它實施例進行描述。(I)在上述實施例中，存儲單元陣列110包括四個存儲體IlOa至IlOcL然而，本發(fā)明不限于此。能夠根據(jù)目的或要求的性能來適當?shù)卦黾踊驕p少存儲體的數(shù)量。(2)存儲體I IOa至I IOd中的每一個中的存儲單元陣列的配置不限于圖2中所圖示的電路結(jié)構(gòu)。本發(fā)明并不特別地受該電路結(jié)構(gòu)限制，只要通過利用位線(bit line)和字線(word line)連接包括可變電阻元件和限流元件的存儲單元來形成存儲單元陣列即可。在圖2中，晶體管被用作限流元件。然而，能夠使用除晶體管以外的元件(例如，二極管)，只要其能夠限制流過可變電阻元件的電流即可。在本實施例中，未被連接至晶體管的可變電阻元件的一端被連接至位線。然而，未被連接至晶體管的可變電阻元件的一端可以被連接至源線(source I ine )。本發(fā)明適用于包括期望數(shù)量的存儲單元的可選存儲單元陣列，每一個存儲單元具有由金屬氧化物制成的可變電阻元件。(3)在上文所描述的實施例中，假設(shè)應(yīng)該為“I” (高電阻狀態(tài))的位變成“0” (低電阻狀態(tài))，當通過施加具有與寫入電壓脈沖的極性相同的極性、用于將可變電阻元件改變到低電阻狀態(tài)的脈沖來執(zhí)行讀取動作時，具有與讀取電壓脈沖的極性相反的極性的、用于將可變電阻元件改變到高電阻狀態(tài)的寫入電壓脈沖被施加到在錯誤校正動作中從其中檢測到錯誤的所有存儲單元的可變電阻元件。另一方面，當通過施加具有與寫入電壓脈沖的極性相同的極性的脈沖以便將可變電阻元件改變到高電阻狀態(tài)來執(zhí)行讀取動作時，應(yīng)該被檢測到的錯誤限于應(yīng)該為“0”(低電阻狀態(tài))的位變成“I”(高電阻狀態(tài))的錯誤。因此，在錯誤校正動作中，具有與讀取電壓脈沖的極性相反的極性的、用于將可變電阻元件改變到低電阻狀態(tài)的寫入電壓脈沖被施加到從其中檢測到錯誤的所有存儲單元的可變電阻元件。(4)在上文所描述的實施例中，在讀取動作、第一寫入動作以及第二寫入動作的描述中所使用的電壓脈沖的電壓值和脈沖寬度是用于描述本發(fā)明的特定示例，并且它們不限制可變電阻元件的屬性。(5)在上文所描述的實施例中，將詳細地描述存儲器控制器單元102根據(jù)圖5至7中的時序圖來控制每個存儲體的讀取的情況。然而，根據(jù)本發(fā)明的動作控制方法不限于時序圖中所示出的動作。本發(fā)明能夠被用于半導(dǎo)體存儲設(shè)備。特別地，本發(fā)明適用于配備有其電阻狀態(tài)由于電應(yīng)力的施加而改變的可變電阻元件的非易失性半 導(dǎo)體存儲設(shè)備，其中被改變的電阻狀態(tài)被用于存儲信息。
權(quán)利要求
1.ー種半導(dǎo)體存儲設(shè)備，包括 存儲單元陣列，其包括在行方向上和在列方向上的多個存儲單元，所述存儲單元中的每ー個包括在可變電阻器的兩端上具有電極的可變電阻元件；和限流元件，其被連接至所述可變電阻元件的一端上的所述電極，其中由于在兩端之間的電應(yīng)カ的施加而導(dǎo)致通過兩端之間的電阻特性所指定的所述可變電阻元件的電阻狀態(tài)在兩個或更多個不同的電阻狀態(tài)之間變化，并且在所述變化之后的所述電阻狀態(tài)之ー被用于存儲信息；以及控制電路，其控制 編碼動作，其中對多個信息位執(zhí)行錯誤校正編碼，以便生成具有比所述多個信息位的位長度更長的位長度的編碼數(shù)據(jù)； 第一寫入動作，其中具有第一極性的寫入電壓脈沖被施加到在與所述編碼數(shù)據(jù)的第一邏輯值的位相對應(yīng)的所選擇的存儲單元中的可變電阻元件的兩端處的電極，以便將所述可變電阻元件改變到第一電阻狀態(tài)； 第二寫入動作，其中具有與所述第一極性相反的第二極性的寫入電壓脈沖被施加到在與所述編碼數(shù)據(jù)的第二邏輯值的位相對應(yīng)的所選擇的存儲單元中的可變電阻元件的兩端處的電扱，以便將所述可變電阻元件改變到第二電阻狀態(tài)； 讀取動作，其中具有所述第一極性的讀取電壓脈沖被施加到在與所述編碼數(shù)據(jù)相對應(yīng)的多個所選擇的存儲單元中的可變電阻元件的兩端處的電極，以便讀取所選擇的存儲單元的電阻狀態(tài)作為編碼數(shù)據(jù)；以及 解碼動作，其中檢測并且校正通過所述讀取動作所讀取的所述編碼數(shù)據(jù)中的錯誤，并且對所述編碼數(shù)據(jù)進行解碼，其中， 當檢測到所述解碼動作中讀取到的所述編碼數(shù)據(jù)中的錯誤時，所述控制電路控制校正動作，其中選擇與所述錯誤的錯誤位置相對應(yīng)的存儲單元，并且對與所述錯誤位置相對應(yīng)的所有存儲單元、對在所述存儲單元陣列中存儲的所述編碼數(shù)據(jù)執(zhí)行所述第二寫入動作。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體存儲設(shè)備，其中 在所述校正動作期間，在執(zhí)行所述第二寫入動作之前，對與所述錯誤位置相對應(yīng)的所有存儲單元執(zhí)行所述第一寫入動作。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體存儲設(shè)備，其中 當檢測到所述解碼動作中讀取到的編碼數(shù)據(jù)中的錯誤時，所述控制電路控制讀取/輸出動作的執(zhí)行，其中與錯誤位置相對應(yīng)的所有存儲單元的可變電阻元件的電阻狀態(tài)被設(shè)置為第二電阻狀態(tài)，并且與所述校正動作的執(zhí)行并行地輸出錯誤校正之后的解碼數(shù)據(jù)。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲設(shè)備，其中 以等于所述校正動作中的所述第二寫入動作的動作周期來開始所述讀取/輸出動作的執(zhí)行。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲設(shè)備，其中 當檢測到所述解碼動作中讀取到的所述編碼數(shù)據(jù)中的錯誤時，所述控制電路控制讀取/輸出動作的執(zhí)行，其中與錯誤位置相對應(yīng)的所有存儲單元的可變電阻元件的電阻狀態(tài)被設(shè)置為所述第二電阻狀態(tài)，并且輸出錯誤校正之后的解碼數(shù)據(jù)，以及 以等于所述校正動作中的所述第一寫入動作的動作周期來開始所述讀取/輸出動作的執(zhí)行。
6.根據(jù)權(quán)利要求I至5中任一項所述的半導(dǎo)體存儲設(shè)備，其中 所述存儲單元陣列被劃分為多個存儲體，并且 所述控制電路采用下述動作周期來控制所述校正動作和所述讀取/輸出動作的執(zhí)行，在該動作周期中，在執(zhí)行期間、或與對兩個不同的存儲體之一中的存儲單元執(zhí)行所述校正動作的開始同時地開始對另一存儲體中的存儲單元執(zhí)行所述讀取動作；或采用下述動作周期來控制所述校正動作和所述讀取/輸出動作的執(zhí)行，在該動作周期中，在所述執(zhí)行期間、或與對所述存儲體之一中的存儲單元執(zhí)行所述校正動作的結(jié)束同時地結(jié)束對另一存儲體中的存儲單元執(zhí)行所述讀取動作。
7.根據(jù)權(quán)利要求I至5中任一項所述的半導(dǎo)體存儲設(shè)備，其中 所述控制電路控制編碼數(shù)據(jù)寫入動作，其中對多個選擇的存儲單元中的每ー個執(zhí)行所述第一寫入動作和所述第二寫入動作中的ー個，以便將所述編碼數(shù)據(jù)寫入到所選擇的存儲單兀；并且 當在所述編碼數(shù)據(jù)寫入動作之后立即對所述多個選擇的存儲單元執(zhí)行所述讀取動作、并且在后續(xù)解碼動作中讀取到的編碼數(shù)據(jù)中檢測到錯誤時， 所述控制電路控制第二校正動作，其中對于與所述錯誤位置相對應(yīng)的所述存儲単元中的每ー個而言，當所述存儲単元中的每ー個的可變電阻元件的電阻狀態(tài)是所述第一電阻狀態(tài)時，執(zhí)行所述第二寫入動作，以及當所述存儲単元中的每ー個的可變電阻元件的電阻狀態(tài)是所述第二電阻狀態(tài)時，執(zhí)行所述第一寫入動作。
8.根據(jù)權(quán)利要求I至5中任一項所述的半導(dǎo)體存儲設(shè)備，其中 所述可變電阻器包含包括Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn以及Nb的金屬中的至少ー種的氧化物或氮化氧化物。
全文摘要
本發(fā)明實現(xiàn)一種半導(dǎo)體存儲設(shè)備，其能夠有效地執(zhí)行在連續(xù)的讀取動作中會可能發(fā)生的數(shù)據(jù)錯誤的檢測和所述錯誤數(shù)據(jù)的校正。所述半導(dǎo)體存儲設(shè)備(1)使用由金屬氧化物制成的可變電阻元件以用于存儲信息。在所述半導(dǎo)體存儲設(shè)備(1)中采用ECC的編碼數(shù)據(jù)的讀取動作期間，當通過ECC電路(106)檢測數(shù)據(jù)錯誤時，假設(shè)由于具有與所施加的讀取電壓脈沖的極性相同的極性的寫入電壓脈沖的施加而導(dǎo)致已經(jīng)發(fā)生錯誤寫入，具有與讀取電壓脈沖的極性相反的極性的寫入電壓脈沖被施加到從其中檢測到錯誤的所有存儲單元，以便校正從其中檢測到錯誤的位。
文檔編號G11C29/42GK102737723SQ20121010612
公開日2012年10月17日 申請日期2012年4月12日 優(yōu)先權(quán)日2011年4月12日
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