專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件，并且特別地涉及具有形成在同一擴(kuò)散層上的多個晶體管的半導(dǎo)體集成電路器件。
背景技術(shù)：
在半導(dǎo)體集成電路器件中，電路面積的減少直接導(dǎo)致制造成本的減少。特別地，在 半導(dǎo)體存儲器件等的情況下，當(dāng)能夠即使略微地減少在同一布局圖案中重復(fù)使用的電路部分的面積時，也能夠獲得減少成本的顯著效果。在動態(tài)半導(dǎo)體存儲器件中重復(fù)地使用讀出放大器電路作為電路部分。在動態(tài)半導(dǎo)體存儲器件中，多個讀出放大器電路耦合到其中以矩陣形式布置存儲器單元的存儲器單元陣列。圖I是示出一般的動態(tài)半導(dǎo)體存儲器件中的一個讀出放大器電路的構(gòu)造的電路圖。參考圖I中的讀出放大器電路的組成元件，讀出放大器電路包括第一位線BLT、第二位線BLN、讀出放大器SA、預(yù)充電/平衡器件Q、均衡信號輸入部分EQ和半電源電壓輸入部分HVC。預(yù)充電/平衡器件Q包括作為平衡器件的第一晶體管Q1、作為第一預(yù)充電器件的第二晶體管Q2以及作為第二預(yù)充電器件的第三晶體管Q3。使用簡單的觸發(fā)電路作為最普通的讀出放大器SA。將描述圖I中的讀出放大器電路中的組成元件的耦合關(guān)系。讀出放大器SA的一端耦合到第一位線BLT。讀出放大器SA的另一端耦合到第二位線BLN。第一晶體管Ql的源極和漏極中的一個耦合到第一位線BLT。第一晶體管Ql的源極和漏極中的另一個耦合到第二位線BLN。第一至第三晶體管Ql至Q3的各自的柵極公共地耦合到均衡信號輸入部分EQ0第二晶體管Q2的源極和漏極中的一個耦合到第一位線BLT。第三晶體管Q3的源極和漏極中的一個耦合到第二位線BLN。第二和第三晶體管Q2和Q3的各自的源極和漏極中的另一個稱合到半電源電壓輸入部分HVC。將簡要地描述圖I中所示的讀出放大器電路的操作。首先，取決于耦合到其位線中的一個并且由字線選擇的存儲器單元的狀態(tài)來決定第一和第二位線BLT和BLN之間的電勢差。半電源電壓輸入部分HVC將是電源電壓VCC的一半的半電源電壓提供到第二和第三晶體管Q2和Q3的源漏耦合部分。結(jié)果，第二和第三晶體管Q2和Q3將半電源電壓預(yù)充電到第一和第二位線BLT和BLN。由于第二和第三晶體管Q2和Q3作為兩個預(yù)充電器件來操作，因此，它們通常被設(shè)計為柵極寬度的尺寸相同并且布局對稱。最終，讀出放大器SA分別根據(jù)第一和第二位線BLT和BLN的電勢與半電源電壓之間的差而將第一和第二位線BLT和BLN的電壓放大到互補(bǔ)電勢。
然后，向第一、第二和第三晶體管Ql、Q2和Q3的柵極分別提供來自均衡信號輸入部分的均衡信號。結(jié)果，在第一、第二和第三晶體管Ql、Q2和Q3中的每一個中導(dǎo)通源極和漏極，并且第一和第二位線BLT和BLN的電壓變?yōu)橄嗤ｋm然能夠僅通過第二和第三晶體管Q2和Q3獲得相同的效果，但是如果增加第一晶體管，則當(dāng)想要均衡第一和第二位線BLT和BLN之間的電壓時，通過第一晶體管，電勢被提供到第一和第二位線BLT和BLN并且能夠高速地均衡BLT和BLN的電勢。如上所述，由于第一晶體管Ql作為平衡器件來操作，因此，柵極寬度通常被設(shè)計為比第二或第三晶體管Q2或Q3更長的柵極寬度，從而一次流動更大的電流。圖2A是示出示意性地圖示了圖I中所示的預(yù)充電/平衡器件Q的半導(dǎo)體集成電路部分的布局的平面圖。圖2B是示出示意性地圖示了圖I中的預(yù)充電/平衡器件Q的半導(dǎo)體集成電路部分的另一布局的平面圖。 圖2A和圖2B中的半導(dǎo)體集成電路部分中的每一個均以與圖I中的預(yù)充電/平衡器件Q相同的方式包括第一至第三晶體管Ql至Q3。在圖2A和圖2B的布局中，第一位線BLT、第二位線BLN、均衡信號輸入部分EQ和半電源電壓輸入部分HVC被示出為能夠耦合到各布線的觸點(diǎn)。在圖2A中的布局中，第一、第二和第三晶體管Ql、Q2和Q3形成在同一擴(kuò)散層11上。第一、第二和第三晶體管Ql、Q2和Q3具有公共的柵極，并且該柵極耦合到用于均衡信號輸入部分EQ的觸點(diǎn)。第一和第二晶體管Ql和Q2還具有公共的源極或漏極，并且該源極或漏極耦合到用于第一位線BLT的觸點(diǎn)。第一和第三晶體管Ql和Q3還具有公共的源極或漏極，并且該源極或漏極耦合到用于第二位線BLN的觸點(diǎn)。第二和第三晶體管Q2和Q3還具有公共的源極或漏極，并且該源極或漏極耦合到用于半電源電壓輸入部分HVC的觸點(diǎn)。第二和第三晶體管Q2和Q3被布置為各自的柵極寬度的方向被布置在一條延長線上。此外，第一晶體管Ql被布置為柵極寬度的方向不同于第二或第三晶體管Q2或Q3的柵極寬度的方向。在圖2B的布局中，圖2A的布局被旋轉(zhuǎn)90°，并且此外，用于均衡信號輸入部分EQ的觸點(diǎn)的位置被改變到第一晶體管Ql的柵極突出部分的頂部。迄今為止，圖2A或圖2B的布局都已經(jīng)得到了廣泛的使用。關(guān)于上述技術(shù)，日本專利No. 3787500包含了關(guān)于寫入/讀取電路的公開。該寫入/讀取電路評估DRAM存儲器中的位線(BL，BBL)中的至少一條。寫入/讀取電路包括用于評估的至少兩個晶體管對(T1/T2，T4/T5)和兩個晶體管(Τ3/Τ6)。用于評估的兩個晶體管對(Τ1/Τ2，Τ4/Τ5)分別具有相同溝道類型的晶體管。兩個晶體管(Τ3/Τ6)將電壓(VDD ；GND)施加到晶體管對(Τ1/Τ2，Τ4/Τ5)。在晶體管對(Τ1/Τ2，Τ4/Τ5)中使用的晶體管是垂直MOS晶體管(Tl，Τ2，Τ4和Τ5)。晶體管對(Τ1/Τ2，Τ4/Τ5)中的每一對中的垂直MOS晶體管(Τ1，Τ2，Τ4和Τ5)和用于施加電壓(VDD ；GND)的晶體管(T3，T6)分別具有公共的源極/漏極區(qū)域(59，63)。此外，日本未審查專利公報No. 2004-87074公開了一種半導(dǎo)體集成電路器件。半導(dǎo)體集成電路器件包括讀出放大器、第一預(yù)充電M0SFET、選擇開關(guān)M0SFET、第二預(yù)充電MOSFET和動態(tài)存儲器單元。讀出放大器包括CMOS鎖存電路，用于放大和保持對應(yīng)于操作時序信號的一對輸入/輸出節(jié)點(diǎn)信號。第一預(yù)充電MOSFET包括一對晶體管，其設(shè)置到輸入/輸出節(jié)點(diǎn)，在預(yù)充電時段中變?yōu)閷?dǎo)通狀態(tài)，并且將預(yù)充電電壓提供到輸入/輸出節(jié)點(diǎn)的各互補(bǔ)位線對。選擇開關(guān)MOSFET耦合輸入/輸出節(jié)點(diǎn)和對應(yīng)于選擇信號的互補(bǔ)位線對。第二預(yù)充電MOSFET設(shè)置在該對互補(bǔ)位線之間，用于對其進(jìn)行短路。動態(tài)存儲器單元被設(shè)置在該對互補(bǔ)位線中的一個和與其交叉的字線之間并且包括地址選擇MOSFET和存儲器電容器。半導(dǎo)體集成電路器件具有下述特征包括存儲器電路，在該存儲器電路中，第二預(yù)充電MOSFET的柵極絕緣膜形成為比選擇MOSFET的柵極絕緣膜的厚度更小的厚度。此外，日本未審查專利公報No. 2005-340367公開了一種半導(dǎo)體集成電路器件。該半導(dǎo)體集成電路器件包括讀出放大器、包括成對的晶體管的預(yù)充電M0SFET、選擇開關(guān)M0SFET、第一均衡MOSFET和動態(tài)存儲器單元。讀出放大器包括CMOS鎖存電路，用于放大和保持對應(yīng)于操作時序信號的一對輸入/輸出節(jié)點(diǎn)信號的信號。成對的預(yù)充電MOSFET被設(shè)置到該對輸入/輸出節(jié)點(diǎn)，在預(yù)充電時段期間變?yōu)閷?dǎo)通狀態(tài)并且將預(yù)充電電壓提供到每個輸入/輸出節(jié)點(diǎn)。選擇開關(guān)MOSFET耦合該對輸入/輸出節(jié)點(diǎn)和對應(yīng)于選擇信號的互補(bǔ)位線對。第一均衡MOSFET被設(shè)置在該對互補(bǔ)位線之間以在預(yù)充電時段期間進(jìn)行短路。動態(tài)存儲器單元被設(shè)置在該對互補(bǔ)位線中的一個和與其交叉的字線之間，并且包括地址選擇MOSFET和存儲器電容器。選擇開關(guān)MOSFET和第一均衡MOSFET的柵極絕緣膜形成有第一厚度的柵極絕緣膜。預(yù)充電MOSFET的柵極絕緣膜形成有第二厚度的柵極絕緣膜，第二厚度小于第一厚度。對應(yīng)于電源電壓的預(yù)充電信號被提供到預(yù)充電M0SFET。第一均衡MOSFET和選擇開關(guān)MOSFET包括存儲器電路，該存儲器電路被提供有對應(yīng)于限定到高于電源電壓的升高電壓的均衡信號和選擇信號。

發(fā)明內(nèi)容
在一般的動態(tài)半導(dǎo)體存儲器件中，已經(jīng)發(fā)展了集成度，并且已經(jīng)對單元陣列進(jìn)行了劃分。對于更高速度的操作來說，讀出放大器被設(shè)置在每個劃分的陣列上并且讀出放大器的占據(jù)面積也增加了，特別在諸如內(nèi)置DRAM(eDRAM)的產(chǎn)品中更是這樣。在這樣的情況下，對于讀出放大器的布局來說，期望讀出放大器形成為使得位線的延伸方向上的高度減小。圖3A是示出當(dāng)布置在垂直方向上時的圖2A中所示的預(yù)充電/平衡器件Q的尺寸的平面圖。在該情況下，如下地確定預(yù)充電/平衡器件Q中的縱向尺寸L3A。L3A =L1+WQ1+LQ2+L2，其中LI表示柵極突出長度，WQ I表示第一晶體管Ql的柵極寬度，LQ2表示第二晶體管Q2的柵極長度，L2表示具有觸點(diǎn)的最小源漏寬度。第二晶體管Q2的柵極長度LQ2與第三晶體管Q3的柵極長度LQ3相等。圖3B是示出當(dāng)布置在橫向方向上時的圖2B中所示的預(yù)充電/平衡器件Q的尺寸的平面圖。在該情況下，如下地確定預(yù)充電/平衡器件Q中的縱向尺寸L3B。L3B =(L1X2)+WQ2+WQ3，其中LI表示與如上所述相同方式的柵極突出長度，WQ2表示第二晶體管Q2的柵極寬度，并且WQ3表示第三晶體管Q3的柵極寬度。圖3A中的預(yù)充電/平衡器件Q的橫向尺寸等于圖3B中的預(yù)充電/平衡器件Q的縱向尺寸L3B。以相同的方式，圖3B中的預(yù)充電/平衡器件Q的橫向尺寸等于圖3A中的預(yù)充電/平衡器件Q的縱向尺寸L3A。因此，當(dāng)這兩個尺寸L3A和L3B都處于由兩行存儲器單元占據(jù)的寬度的范圍內(nèi)時，、預(yù)充電/平衡器件Q的形狀通常被選擇為使得短側(cè)處于縱向方向上。然而，第一晶體管Ql的柵極寬度常常被設(shè)計為實(shí)際上長于第二或第三晶體管Q2或Q3的柵極寬度,并且在第一至第三晶體管Ql至Q3中的每一個中必須充分地確保相對于擴(kuò)散層的柵極突出長度。因此，期望這兩個尺寸L3A和L3B之間的差不會過大并且進(jìn)一步減小預(yù)充電/平衡器件Q的縱向尺寸。因此，在下面將參考在本發(fā)明的優(yōu)選實(shí)施例中使用的附圖標(biāo)記來描述用于解決上述問題的技術(shù)方案。附加附圖標(biāo)記是為了使得本發(fā)明的優(yōu)選實(shí)施例和權(quán)利要求之間的對應(yīng)關(guān)系更加清楚。然而，這樣的附圖標(biāo)記不應(yīng)用于解釋在權(quán)利要求中描述的本發(fā)明的技術(shù)范圍。根據(jù)本發(fā)明的半導(dǎo)體集成電路器件包括擴(kuò)散層11、第一晶體管Q2和第二晶體管Q3。擴(kuò)散層11形成在半導(dǎo)體基板上。第一晶體管Q2形成在擴(kuò)散層11上。第二晶體管Q3形成在擴(kuò)散層11上。第一晶體管Q2的源極和漏極中的一個耦合到第二晶體管Q3的源極和漏極中的一個。第一晶體管Q2的柵極耦合到第二晶體管Q3的柵極。第一晶體管Q2的 柵極的橫向方向不同于第二晶體管Q3的柵極的橫向方向。根據(jù)本發(fā)明的半導(dǎo)體集成電路器件通過至少三個器件(Ql、Q2和Q3)均衡在第一方向上延伸的兩條信號線(BLN，BLT)。根據(jù)本發(fā)明的半導(dǎo)體集成電路器件包括擴(kuò)散層11和柵極。擴(kuò)散層11對于三個器件Q1、Q2和Q3來說是公共的。柵極形成在擴(kuò)散層11上。柵極包括第一區(qū)域(對應(yīng)于Ql和Q2)和第二區(qū)域(對應(yīng)于Q3)。第一區(qū)域(對應(yīng)于Ql和Q2)在與第一方向交叉的方向上延伸跨過擴(kuò)散層。第二區(qū)域(對應(yīng)于Q3)僅在第一方向上的擴(kuò)散層11的一側(cè)的方向上從第一區(qū)域(對應(yīng)于Ql和Q2)分支。三個器件中的兩個器件Ql和Q2形成在第一區(qū)域中，使得柵極寬度彼此不同。三個器件中的剩余的一個器件Q3形成在第二區(qū)域(對應(yīng)于Q3)中，使得柵極寬度與兩個器件Ql和Q2中柵極寬度較短的一個元件Q2的柵極寬度基本上相等。根據(jù)本發(fā)明，由于基本上布置在同一延長線上的兩個晶體管被有意地布置在不同 方向上，因此，能夠進(jìn)一步減小半導(dǎo)體集成電路器件的尺寸，特別是在一個方向上進(jìn)一步減小半導(dǎo)體集成電路器件的尺寸。


圖I是示出一般的動態(tài)半導(dǎo)體存儲器件中的讀出放大器電路的構(gòu)造的電路圖；圖2A是示出示意性地圖示圖I中的預(yù)充電/平衡器件的半導(dǎo)體集成電路部分的布局的平面圖；圖2B是示出示意性地圖示圖I中的預(yù)充電/平衡器件的半導(dǎo)體集成電路部分的另一布局的平面圖；圖3A是示出當(dāng)布置在垂直方向上時的圖2A中所示的預(yù)充電/平衡器件的尺寸的平面圖；圖3B是示出當(dāng)布置在橫向方向上時的圖2B中所示的預(yù)充電/平衡器件的尺寸的平面圖；圖4是示出根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體集成電路器件的布局的平面圖；圖5是示出根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體集成電路器件的布局的平面圖；以及圖6是示出根據(jù)本發(fā)明的第三實(shí)施例的半導(dǎo)體集成電路器件的布局的平面圖。
具體實(shí)施例方式將在下面參考附圖描述根據(jù)本發(fā)明的半導(dǎo)體集成電路器件的優(yōu)選實(shí)施例。第一實(shí)施例圖4是示出根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體集成電路器件的布局的平面圖。圖4中的半導(dǎo)體集成電路器件對應(yīng)于上述圖I中的電路圖中所示的讀出放大器電路中的預(yù)充電/平衡器件Q的一部分。將首先再次說明圖I的電路圖。將描述圖I中的讀出放大器電路中的組成元件。圖I中的讀出放大器電路包括第一位線BLT、第二位線BLN、讀出放大器SA、預(yù)充電/平衡器件Q、均衡信號輸入部分EQ和半 電源電壓輸入部分HVC。預(yù)充電/平衡器件Q包括作為平衡器件的第一晶體管Q1、作為第一預(yù)充電器件的第二晶體管Q2以及作為第二預(yù)充電器件的第三晶體管Q3。通常使用具有組合的多個晶體管的鎖存電路等等作為讀出放大器SA。將描述圖I中的讀出放大器電路中的組成元件的耦合關(guān)系。讀出放大器SA的一端耦合到第一位線BLT。讀出放大器SA的另一端耦合到第二位線BLN。第一晶體管Ql的源極和漏極中的一個耦合到第一位線BLT。第一晶體管Ql的源極和漏極中的另一個耦合到第二位線BLN。第一至第三晶體管Ql至Q3中的每一個晶體管的柵極公共地耦合到均衡信號輸入部分EQ。第二晶體管Q2的源極和漏極中的一個耦合到第一位線BLT。第三晶體管Q3的源極和漏極中的一個耦合到第二位線BLN。第二和第三晶體管Q2和Q3中的每一個晶體管的源極和漏極中的另一個耦合到半電源電壓輸入部分HVC。然后，將描述圖4中的半導(dǎo)體集成電路器件的組成元件。圖4中的半導(dǎo)體集成電路器件包括第一位線BLT、第二位線BLN、預(yù)充電/平衡器件Q、均衡信號輸入部分EQ、半電源電壓輸入部分HVC和擴(kuò)散層11。預(yù)充電/平衡器件Q包括作為平衡器件的第一晶體管Q1、作為第一預(yù)充電器件的第二晶體管Q2以及作為第二預(yù)充電器件的第三晶體管Q3。在圖4中，通過實(shí)線示出能夠耦合到用于第一位線BLT、第二位線BLN、均衡信號輸入部分EQ和半電源電壓輸入部分HVC的各布線的觸點(diǎn)。此外，對于第一位線BLT和第二位線BLN，通過虛線示出上層中的布線的布置的示例。將描述圖4中的半導(dǎo)體集成電路器件的組成元件的耦合關(guān)系和位置關(guān)系。在圖4中所不的半導(dǎo)體集成電路器件中，第一、第二和第三晶體管Ql、Q2和Q3形成在同一擴(kuò)散層11上。第一、第二和第三晶體管Q1、Q2和Q3具有公共的柵極，并且該柵極耦合到用于均衡信號輸入部分EQ的觸點(diǎn)。第一和第二晶體管Ql和Q2具有公共的源極或漏極，并且該源極或漏極耦合到用于第一位線BLT的觸點(diǎn)。而且第一和第三晶體管Ql和Q3具有公共的源極或漏極，并且該源極或漏極耦合到用于第二位線BLN的觸點(diǎn)。而且第二和第三晶體管Q2和Q3具有公共的源極或漏極，并且該源極或漏極耦合到用于半電源電壓輸入部分HVC的觸點(diǎn)。第一和第二晶體管Ql和Q2被布置為使得各自的柵極被布置在一條直線上。此外，第三晶體管Q3被布置為使得柵極的橫向方向不同于第一或第二晶體管Ql或Q2的柵極的橫向方向。能夠借助于在圖4中的布局上面的層中分別提供多個觸點(diǎn)選擇地布置用于第一和第二位線BLT和BLN的布線。然而，優(yōu)選的是，用于第一和第二位線BLT和BLN的布線被布置在耦合讀出放大器電路和存儲器單元陣列的方向上，即圖4中的垂直方向上。此外，耦合到均衡信號輸入部分EQ的布線布置在上層中，優(yōu)選地布置在與第一和第二位線BLT和BLN的方向不同的方向上，并且更優(yōu)選地，布置在與第一和第二位線BLT和BLN的方向垂直的方向上。將描述圖4中的半導(dǎo)體集成電路器件的操作。由于也通過圖4中的布局提供圖4中的電路圖中的一般的預(yù)充電/平衡器件Q，因此事實(shí)上可獲得相同的功能。將再次示意性地描述圖I中的讀出放大器的操作。
首先，取決于耦合到位線中的一條并且由字線選擇的存儲器單元的狀態(tài)來決定第一和第二位線BLT和BLN之間的電勢差。然后，半電源電壓輸入部分HVC將是電源電壓VCC的一半的半電源電壓提供到第二和第三晶體管Q2和Q3的源漏耦合部分。結(jié)果,第二和第三晶體管Q2和Q3將半電源電壓預(yù)充電到第一和第二位線BLT和BLN。如上所述，第二和第三晶體管Q2和Q3作為兩個預(yù)充電器件來操作。然后，讀出放大器SA根據(jù)來自外部的控制信號將第一和第二位線BLT和BLN上的電壓與半電源電壓之間的差放大到預(yù)定基準(zhǔn)電壓。然后，均衡信號輸入部分EQ將均衡信號提供到第一、第二和第三晶體管Ql、Q2和Q3的柵極。結(jié)果，在第一、第二和第三晶體管Ql、Q2和Q3中的每一個中導(dǎo)通源極和漏極，并且第一和第二位線BLT和BLN的電壓變?yōu)橄嗟?。在該情況下，雖然能夠僅通過第二和第三晶體管Q2和Q3獲得類似的效果，但是當(dāng)增加第一晶體管時，更快速地獲得第一和第二位線BLT和BLN的電壓變?yōu)橄嗤臓顟B(tài)。因此，第一晶體管Ql作為平衡器件來操作。根據(jù)該實(shí)施例，如下地確定圖4中的垂直尺寸L4。L4 = L1+WQ3+LQ1+L2，其中LI表示柵極突出長度，WQ3表示第三晶體管Q3的柵極寬度，LQl表示第一晶體管Ql的柵極長度，并且L2表示具有觸點(diǎn)的最小源漏寬度。第三晶體管Q3的柵極寬度WQ3與第二晶體管Q2的柵極寬度WQ2相等，并且第一晶體管Ql的柵極長度LQl與第二和第三晶體管Q2和Q3的柵極長度LQ2和LQ3相等。即，根據(jù)該實(shí)施例，與上述圖3A或圖3B的情況相比，圖4中的垂直尺寸L4被縮短達(dá)柵極突出長度LI。柵極突出長度LI是使得第一至第三晶體管Ql至Q3的柵極適當(dāng)?shù)匦纬稍跀U(kuò)散層I中所不可缺少的，并且與擴(kuò)散層11的尺寸相比是不可忽略的長度。此外，在動態(tài)半導(dǎo)體存儲器件等等中，圖4中的包含預(yù)充電/平衡器件的讀出放大器電路被周期性地布置在圖4的垂直方向上。因此，根據(jù)本實(shí)施例減小圖4中的垂直方向上的尺寸能夠?qū)τ谡麄€半導(dǎo)體集成電路器件提供出眾的效果。在一般的動態(tài)半導(dǎo)體存儲器件等等中，同一均衡信號被同時提供到沿著存儲器單元陣列的一側(cè)布置的所有多個讀出放大器電路。在這樣的情況下，當(dāng)圖4中的布局被作為一個單元電路而在圖4中的橫向方向上布置為多個時，這樣的單元電路可以在橫向方向上耦合。即，在單元電路在左右方向上相鄰的情況下，用于布置到在左側(cè)上的單元電路的右端的均衡信號輸入部分EQ的觸點(diǎn)可以耦合到布置到在右側(cè)上的單元電路的左端的第二晶體管Q2的柵極突出部分。此外，由虛線示出的圖4中用于各BLT和BLN到擴(kuò)散層11的輸入布線僅是示意性表示，并且它們也可以例如通過具有用于若干觸點(diǎn)的寬度的寬輸入布線來形成。第二實(shí)施例圖5是示出根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體集成電路器件的布局的平面圖。在圖5中所示的半導(dǎo)體集成電路器件中，已經(jīng)參考圖4描述的根據(jù)本發(fā)明的第一實(shí)施例的預(yù)充電/平衡器件Q在左右方向上布置并以兩個的數(shù)目組合。在該實(shí)施例中，右側(cè)的預(yù)充電/平衡器件具有與圖4中相同的布局，而左側(cè)的預(yù)充電/平衡器件具有相對于圖4中的布局左右反轉(zhuǎn)的布局鏡像。在下面的描述中，左側(cè)的預(yù)充電/平衡器件被稱為第一預(yù)充電/平衡器件并且右側(cè)的預(yù)充電/平衡器件被稱為第二預(yù)充電/平衡器件。將描述第一和第二預(yù)充電/平衡器件的組成元件。第一預(yù)充電/平衡器件包括第一擴(kuò)散層11、第一、第二和第三晶體管Q1、Q2和Q3、用于第一位線BLTO的觸點(diǎn)、用于第二位線BLTO的觸點(diǎn)、用于均衡信號輸入部分EQ的觸點(diǎn)以及用于半電源電壓輸入部分HVC的觸 點(diǎn)。第二預(yù)充電/平衡器件包括第二擴(kuò)散層12、第四、第五和第六晶體管Q4、Q5和Q6、用于第三位線BLTl的觸點(diǎn)、用于第四位線BLNl的觸點(diǎn)、用于均衡信號輸入部分EQ的觸點(diǎn)以及用于半電源電壓輸入部分HVC的觸點(diǎn)。將描述圖5中所示的根據(jù)本實(shí)施例的第一和第二預(yù)充電/平衡器件中的每一個中的組成元件中的每一個與圖4中所示的根據(jù)本發(fā)明的第一實(shí)施例的預(yù)充電/平衡器件的組成元件中的每一個之間的對應(yīng)關(guān)系。圖5中的第一和第二擴(kuò)散層11和12對應(yīng)于圖4中的擴(kuò)散層11。圖5中的第一和第四晶體管Ql和Q4對應(yīng)于圖4中的第一晶體管Q1。圖5中的第二和第五晶體管Q2和Q5對應(yīng)于圖4中的第二晶體管Q2。圖5中的第三和第六晶體管Q3和Q6對應(yīng)于圖4中的第三晶體管Q3。圖5中的用于第一和第三位線BLTO和BLTl的觸點(diǎn)對應(yīng)于圖4中的用于第一位線BLT的觸點(diǎn)。圖5中的用于第二和第四位線BLNO和BLNl的觸點(diǎn)對應(yīng)于圖4中的用于第二位線BLN的觸點(diǎn)。圖5中的用于均衡信號輸入部分EQ的觸點(diǎn)對應(yīng)于圖4中的用于均衡信號輸入部分EQ的觸點(diǎn)。圖5中的用于半電源電壓輸入部分HVC的觸點(diǎn)對應(yīng)于圖4中的用于半電源電壓輸入部分HVC的觸點(diǎn)。此外，當(dāng)在圖5中的橫向方向上布置更多預(yù)充電/平衡器件時，用于均衡信號輸入部分EQ的觸點(diǎn)的總數(shù)目有時能夠減少到預(yù)充電/平衡器件的數(shù)目的幾分之一。如已經(jīng)對于本發(fā)明的第一實(shí)施例所描述的，這是沿著存儲器單元陣列的一側(cè)布置為一行的多個讀出放大器公共地具有同一均衡信號的情況。在該情況下，能夠進(jìn)一步減小在布置多個預(yù)充電/平衡器件的方向上的節(jié)距。替代地，在為了存儲器單元陣列而固定圖5中的橫向節(jié)距的情況下，能夠進(jìn)一步延伸作為平衡器件操作的第一和第四晶體管Ql和Q4的柵極寬度以提高平衡器件的性能。由于圖5中的第一和第二預(yù)充電/平衡器件中的每一個的其它組成元件的布置關(guān)系和耦合關(guān)系及其操作與本發(fā)明的第一實(shí)施例中的那些相同，因此將省略進(jìn)一步詳細(xì)的描述。第三實(shí)施例圖6是示出根據(jù)本發(fā)明的第三實(shí)施例的半導(dǎo)體集成電路器件的布局的平面圖。對于本發(fā)明的第一和第二實(shí)施例，雖然已經(jīng)描述了橫向布置多個擴(kuò)散層的情況，但是將描述本實(shí)施例的垂直布置多個擴(kuò)散層的情況。除了參考圖4描述的根據(jù)本發(fā)明的第一實(shí)施例的預(yù)充電/平衡器件之外，圖6中的半導(dǎo)體集成電路器件還包括第二擴(kuò)散層13。在第二擴(kuò)散層13中，形成第七晶體管Q7、用于第一位線BLT的觸點(diǎn)BLT2以及用于第二位線BLN的觸點(diǎn)BLN2。用于第一位線BLT的觸點(diǎn)BLT2耦合到第一位線BLT。用于第二位線BLN的觸點(diǎn)BLN2耦合到第二位線BLN。借助于上層中的用于第一位線BLT的布線耦合在第一和第二擴(kuò)散層中形成的用于第一位線BLT的觸點(diǎn)。以相同的方式，借助于上層中用于第二位線BLN的布線耦合在第一和第二擴(kuò)散層11和13中形成的用于第二位線BLN的觸點(diǎn)。S卩，第七晶體管Q7也能夠作為圖I中的電路圖中所示的讀出放大器SA或者其一部分來操作。圖6中的半導(dǎo)體集成電路器件將在下面解釋，使得其對應(yīng)于圖I中的電路圖中所示的整個讀出放大器。在圖6中垂直地布置第一和第二擴(kuò)散層11和13并且將其隔開預(yù)定距離。通過以交錯模式布置第三和第七晶體管Q3和Q7的柵極突出部分，能夠?qū)⒌谝缓偷诙U(kuò)散層11和13之間的距離設(shè)計為比柵極突出長度LI的兩倍更短。 如上所述，根據(jù)該實(shí)施例的半導(dǎo)體集成電路器件的布局，能夠進(jìn)一步縮短圖6中的垂直尺寸。由于根據(jù)該實(shí)施例的半導(dǎo)體集成電路器件中的其它組成元件的布置關(guān)系和耦合關(guān)系及其操作與本發(fā)明的第一實(shí)施例中的那些相同，因此將省略進(jìn)一步詳細(xì)的描述。能夠在技術(shù)上不互相矛盾的范圍內(nèi)選擇地組合上述優(yōu)選實(shí)施例中的每一個中的各個特征。例如，能夠通過將多個擴(kuò)散層如第一和第二實(shí)施例中所描述的在橫向方向上布置并且還如第三實(shí)施例中所描述的在垂直方向上布置來自然地布局多個擴(kuò)散層。此外，在該情況下，根據(jù)第一至第三實(shí)施例的單元電路可以被部分地或者整體地垂直或橫向地反轉(zhuǎn)，或者可以順時針或逆時針旋轉(zhuǎn)。雖然已經(jīng)主要針對動態(tài)半導(dǎo)體存儲器件的讀出放大器電路的示例進(jìn)行了描述，但是本發(fā)明可應(yīng)用于任何其它半導(dǎo)體集成電路器件并且上述實(shí)施例不限于本發(fā)明。例如，第一晶體管Ql的柵極寬度可以不總是大于第二和第三晶體管Q2和Q3的柵極寬度。此外，第二和第三晶體管Q2和Q3的柵極寬度之間可以不總是相等。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，包括 擴(kuò)散層，所述擴(kuò)散層形成在半導(dǎo)體基板上， 第一晶體管和第二晶體管，所述第一晶體管形成在所述擴(kuò)散層上并且所述第二晶體管形成在所述擴(kuò)散層上， 其中所述第一晶體管的源極和漏極中的一個耦合到所述第二晶體管的源極和漏極中的一個， 其中所述第一晶體管的柵極耦合到所述第二晶體管的柵極，并且 其中所述第一晶體管的柵極寬度的方向不同于所述第二晶體管的柵極寬度的方向。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體集成電路器件，進(jìn)一步包括 第三晶體管，所述第三晶體管形成在所述擴(kuò)散層上， 其中所述第三晶體管的源極和漏極中的一個耦合到所述第一晶體管的所述源極和所述漏極中的另一個； 其中所述第三晶體管的所述源極和所述漏極中的另一個耦合到所述第二晶體管的所述源極和漏極中的另一個； 其中所述第三晶體管的所述柵極耦合到所述第一晶體管的所述柵極和所述第二晶體管的所述柵極；并且 其中所述第三晶體管的所述柵極被布置為使得所述第三晶體管的柵極寬度的方向和所述第一晶體管的柵極寬度的方向都在同一延長線上。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件，進(jìn)一步包括 第一布線，所述第一布線耦合到所述第一晶體管的所述源極和所述漏極中的所述另一個與所述第三晶體管的所述源極和所述漏極中的所述一個；以及 第二布線，所述第二布線耦合到所述第二晶體管的所述源極和所述漏極中的所述另一個和所述第三晶體管的所述源極和所述漏極中的所述另一個， 其中所述第一和第二布線的方向不同于所述第三晶體管的柵極寬度的方向。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路器件，進(jìn)一步包括 第三布線，所述第三布線耦合到所述第一晶體管的所述柵極、所述第二晶體管的所述柵極以及所述第三晶體管的所述柵極， 其中所述第三布線的方向不同于所述第一和第二布線的方向。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件，進(jìn)一步包括 第二擴(kuò)散層，所述第二擴(kuò)散層形成為與作為第一擴(kuò)散層的所述擴(kuò)散層相鄰；以及 第四、第五和第六晶體管，所述第四、第五和第六晶體管形成在所述第二擴(kuò)散層上， 其中所述第一和第二擴(kuò)散層被布置在所述第一和第三晶體管的柵極寬度的方向上， 其中所述第一、第三、第四和第五晶體管在柵極寬度的方向上被布置在同一延長線上，并且 其中在所述第六晶體管和所述第四或第五晶體管之間，柵極寬度的方向是不同的。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路器件， 其中所述第一和第四晶體管公共地具有自所述第一擴(kuò)散層或所述第二擴(kuò)散層的柵極突出部分。
7.根據(jù)權(quán)利要求I所述的半導(dǎo)體集成電路器件，進(jìn)一步包括另一擴(kuò)散層，所述另一擴(kuò)散層在所述半導(dǎo)體基板上形成為鄰近于所述擴(kuò)散層；以及 另一晶體管，所述另一晶體管形成在所述另一擴(kuò)散層中， 其中所述擴(kuò)散層和所述另一擴(kuò)散層被布置在所述第二晶體管的柵極突出部分的方向上， 其中所述另一晶體管具有從所述另一擴(kuò)散層朝向所述擴(kuò)散層的柵極突出部分，并且其中所述第二晶體管的所述柵極突出部分和所述另一晶體管的所述柵極突出部分相對于所述第一晶體管的柵極寬度的方向以交錯模式布置。
8.根據(jù)權(quán)利要求I所述的半導(dǎo)體集成電路器件， 其中在所述第一和第二晶體管之間，柵極寬度是相同的。
9.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件， 其中所述第三晶體管的柵極寬度長于所述第一和第二晶體管的柵極寬度。
10.一種半導(dǎo)體存儲器件，包括 根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路器件， 存儲器單元陣列，所述存儲器單元陣列具有多個存儲器單元，所述多個存儲器單元被以矩陣形式布置在所述半導(dǎo)體基板上并且耦合到所述第一和第二布線；以及 第四布線，所述第四布線用于將預(yù)定電壓施加到所述第一晶體管的所述源極和所述漏極中的一個和所述第二晶體管的所述源極和所述漏極中的所述一個，并且進(jìn)一步包括 第一預(yù)充電器件，在所述第一和第二晶體管之間，柵極的寬度相等，所述第三晶體管中的柵極的寬度長于所述第一和第二晶體管的柵極的寬度，所述第一預(yù)充電器件具有所述第一晶體管，并且借助于所述第一布線將預(yù)定電壓施加到所述存儲器單元陣列， 第二預(yù)充電器件，所述第二預(yù)充電器件具有所述第二晶體管，并且借助于所述第二布線將所述預(yù)定電壓施加到所述存儲器單元陣列，以及 平衡器件，所述平衡器件具有所述第三晶體管，并且根據(jù)來自所述第三布線的控制信號使所述第一和第二布線導(dǎo)通。
11.一種半導(dǎo)體集成電路器件，所述半導(dǎo)體集成電路器件是用于通過至少三個器件來均衡在第一方向上延伸的兩條信號線的電路，所述半導(dǎo)體集成電路器件包括 三個器件公共的擴(kuò)散層；以及 形成在所述擴(kuò)散層上的柵極， 其中所述柵極包括 第一區(qū)域，所述第一區(qū)域在與所述第一方向交叉的方向上延伸跨過所述擴(kuò)散層；以及第二區(qū)域，所述第二區(qū)域僅在所述第一方向上的所述擴(kuò)散層的一側(cè)的方向上從所述第一區(qū)域分支， 其中所述三個器件中的兩個器件形成在所述第一區(qū)域中，使得柵極寬度彼此不同，并且 其中所述三個器件中的剩余的一個器件形成在所述第二區(qū)域中，使得其柵極寬度與所述兩個器件中具有較短的柵極寬度的所述一個器件的柵極寬度基本上相等。
12.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路器件， 其中所述第一和第二布線分別是第一和第二位線，所述第一和第二位線耦合到讀出放大器。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路器件， 其中耦合到所述第二晶體管的所述源極和所述漏極中的所述一個的所述第一晶體管的所述源極和所述漏極中的所述一個被提供有預(yù)定電壓，以對所述第一和第二位線進(jìn)行預(yù)充電，當(dāng)所述第三晶體管被導(dǎo)通時所述第一和第二位線的電勢被均衡。
全文摘要
公開了一種半導(dǎo)體集成電路器件。形成在同一擴(kuò)散層中并且執(zhí)行互補(bǔ)操作的晶體管相對于擴(kuò)散層基本對稱地布置。通過打破常規(guī)想法而提供了半導(dǎo)體集成電路器件，其使用能夠部分地避免對于半導(dǎo)體集成電路器件的設(shè)計的限制并且減小尺寸和使制造成本更經(jīng)濟(jì)的布局。能夠通過布置在同一擴(kuò)散層中形成的兩個晶體管并且通過有意地以非對稱模式布置該兩個晶體管來進(jìn)行互補(bǔ)操作，從而能夠進(jìn)一步減小半導(dǎo)體集成電路器件的尺寸。
文檔編號G11C11/4091GK102737709SQ201210106969
公開日2012年10月17日 申請日期2012年4月12日 優(yōu)先權(quán)日2011年4月12日
發(fā)明者山野誠也, 高橋弘行 申請人:瑞薩電子株式會社