專利名稱：集成電路系統(tǒng)和存儲系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及ー種集成電路系統(tǒng)。
背景技術(shù)：
在集成電路系統(tǒng)領(lǐng)域中，半導(dǎo)體裝置的封裝技術(shù)可以包括諸如小型化和高容量的特征。層疊式半導(dǎo)體封裝的各種技術(shù)可以在安裝效率和小型化及高容量方面提供令人滿意的結(jié)果。可以通過層疊單個半導(dǎo)體芯片且同時將層疊的半導(dǎo)體芯片封裝的方法以及層疊單個封裝好的半導(dǎo)體封裝的方法來制造層疊式半導(dǎo)體封裝。層疊式半導(dǎo)體封裝的半導(dǎo)體芯片經(jīng)由金屬線或穿通硅通孔(TSV)電連接。在使用金屬線的現(xiàn)有的層疊式半導(dǎo)體封裝中，由于電信號是經(jīng)由金屬線來交換，因此操作速度降低。另外，由于使用多個金屬線，因此層疊式半導(dǎo)體封裝的電特性變差。此夕卜，在現(xiàn)有的層疊式半導(dǎo)體封裝中，由于需要用于形成金屬線的額外區(qū)域，因此，層疊式半導(dǎo)體封裝的總體尺寸増大，且由于半導(dǎo)體芯片的引線鍵合需要間隙，因此層疊式半導(dǎo)體封裝的總體高度増加。一般而言，使用穿通硅通孔的層疊式半導(dǎo)體封裝包括:被定義成穿通半導(dǎo)體芯片的通孔孔洞、通過在通孔孔洞中填充導(dǎo)電物質(zhì)而形成的穿通硅通孔、以及通過TSV電連接的上半導(dǎo)體芯片和下半導(dǎo)體芯片。層疊式半導(dǎo)體封裝通常包括至少ー個主芯片和多個從芯片。主芯片是控制所述多個從芯片且與層疊式半導(dǎo)體封裝外部的電路連接的芯片，且從芯片是在主芯片的直接控制下或在主芯片所傳送的信號的控制下操作的芯片。此后，將以存儲系統(tǒng)為例來描述層疊式半導(dǎo)體封裝的操作。在存儲系統(tǒng)中，主芯片通常是位于層疊式半導(dǎo)體封裝中的最低位置處、被施加來自存儲控制器的命令、地址、數(shù)據(jù)信號等并且將它們傳送到從芯片的芯片。主芯片也可用作將從芯片的輸出數(shù)據(jù)傳送至存儲控制器的接ロ。多個從芯片使用主芯片所傳送的命令和地址儲存或輸出數(shù)據(jù)。在此實(shí)例中，所述多個從芯片的操作速度可能會根據(jù)處理?xiàng)l件或PVT(エ藝、電壓和溫度)條件而彼此不同。此處，將以讀取操作為例來說明所述多個從芯片的操作速度如何變得彼此不同。當(dāng)從內(nèi)存控制器施加讀取命令和地址時，主芯片將讀取命令和地址傳送至各個從芯片。每個從芯片將讀取命令與地址組合并且產(chǎn)生用于輸出數(shù)據(jù)的信號和用于確定何時向主芯片輸出數(shù)據(jù)的信號。用于確定何時向主芯片傳送所述輸出的數(shù)據(jù)的信號通常稱為選通信號。選通信號是通過從芯片中的不與時鐘同步的邏輯產(chǎn)生的。就此而言，用于產(chǎn)生選通信號的邏輯的延遲值根據(jù)制造從芯片所經(jīng)的處理或PVT條件而改變。因此，在各個從芯片中，選通信號何時被激活的時間變得彼此不同，且因此，各個從芯片的輸出數(shù)據(jù)何時加載在穿通硅通孔上且傳送至主芯片也變得彼此不同。更具體而言，在DRAM所定義的規(guī)范中的tAA (數(shù)據(jù)存取時間)方面發(fā)生歪斜(skew)。主芯片使用在主芯片中產(chǎn)生的時鐘或施加給主芯片的時鐘將從所述多個從芯片傳送來的數(shù)據(jù)傳送至存儲控制器。因此，如果向主芯片傳送各個從芯片的數(shù)據(jù)的時間變得彼此不同，則余量由于歪斜的發(fā)生而降低。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例涉及ー種集成電路系統(tǒng)，所述集成電路系統(tǒng)包括多個芯片且能夠減小在具有不同操作速度的所述多個芯片之間的操作時序上的變化。根據(jù)本發(fā)明的一個實(shí)施例，ー種集成電路系統(tǒng)包括:第一芯片，包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從集成電路系統(tǒng)外部的電路施加的第一信號傳送至第二芯片以及將從第二芯片傳送來的第二信號傳送至集成電路系統(tǒng)外部的電路；以及第二芯片，包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成產(chǎn)生與第一周期信號和第二周期信號的周期之差相對應(yīng)的碼的碼發(fā)生單元、以及被配置成通過使用根據(jù)所述碼而改變的延遲值來延遲第二信號的延遲單元。根據(jù)本發(fā)明的另ー個實(shí)施例，ー種集成電路系統(tǒng)包括:第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從集成電路系統(tǒng)外部的電路施加來的第一信號傳送至第二芯片以及將從第二芯片傳送來的第二信號傳送至集成電路系統(tǒng)外部的電路；以及第ニ芯片，包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成產(chǎn)生與第一周期信號和第二周期信號的周期之差相對應(yīng)的碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼所定的時刻向第一芯片傳送第二信號的輸出控制単元。根據(jù)本發(fā)明的另ー個實(shí)施例，ー種存儲系統(tǒng)包括:主芯片，包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從存儲系統(tǒng)外部的電路施加來的命令、地址及數(shù)據(jù)傳送至從芯片以及將從所述從芯片傳送來的輸出數(shù)據(jù)傳送至存儲系統(tǒng)外部的電路；以及從芯片，包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成產(chǎn)生與第一周期信號和第二周期信號的周期之差相對應(yīng)的碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼確定的時刻向主芯片傳送輸出數(shù)據(jù)的數(shù)據(jù)輸出控制單元。根據(jù)本發(fā)明的另ー個實(shí)施例，ー種集成電路系統(tǒng)包括:第一芯片，包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從集成電路系統(tǒng)外部的電路施加來的第一信號傳送至第二芯片、以及將從第二芯片傳送來的第二信號傳送至集成電路系統(tǒng)外部的電路；以及第二芯片，包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成比較第一周期信號與第二周期信號的相位并產(chǎn)生碼的碼發(fā)生單元、以及被配置成通過使用根據(jù)所述碼而改變的延遲值來延遲第二信號的延遲單元。根據(jù)本發(fā)明的又一個實(shí)施例，ー種集成電路系統(tǒng)包括:第一芯片，包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從集成電路系統(tǒng)外部的電路施加來的第一信號傳送至第二芯片以及將從第二芯片傳送來的第二信號傳送至集成電路系統(tǒng)外部的電路；以及第ニ芯片，包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成比較第一周期信號與第二周期信號的相位并產(chǎn)生碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼確定的時刻向第一芯片傳送第二信號的輸出控制単元。根據(jù)本發(fā)明的再一個實(shí)施例，ー種存儲系統(tǒng)包括:主芯片，包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從存儲系統(tǒng)外部的電路施加來的命令、地址及數(shù)據(jù)傳送至從芯片以及將從所述從芯片傳送來的傳送數(shù)據(jù)傳送至存儲系統(tǒng)外部的電路；以及從芯片，包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成比較第一周期信號與第二周期信號的相位并產(chǎn)生碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼確定的時刻向主芯片傳送所述傳送數(shù)據(jù)的輸出控制單元。


圖1是根據(jù)本發(fā)明的一個實(shí)施例的集成電路系統(tǒng)的配置圖。圖2是圖1中所示的集成電路系統(tǒng)的第二芯片中所包括的碼發(fā)生単元的配置圖。圖3是根據(jù)本發(fā)明的另ー個實(shí)施例的集成電路系統(tǒng)的配置圖。圖4是根據(jù)本發(fā)明的另ー個實(shí)施例的集成電路系統(tǒng)的配置圖。圖5是根據(jù)本發(fā)明的另ー個實(shí)施例的集成電路系統(tǒng)的配置圖。
具體實(shí)施例方式下文將參考附圖更詳細(xì)地描述本發(fā)明的示例性實(shí)施例。然而，本發(fā)明可以用不同的形式實(shí)施且不應(yīng)解釋為局限于本文中所述的實(shí)施例。確切地說，提供這些實(shí)施例是為了使本說明書清楚且完整，且將把本發(fā)明的范圍完全傳達(dá)給本領(lǐng)域技術(shù)人員。在本說明書中，相同的附圖標(biāo)記在本說明書的各個附圖和實(shí)施例中表示相同的部件。在以下說明中，雖然未在圖中示出，但芯片之間的信號傳送是經(jīng)由穿通硅通孔(TSV)來實(shí)施的，穿通硅通孔將芯片彼此連接。圖1是根據(jù)本發(fā)明的一個實(shí)施例的集成電路系統(tǒng)的配置圖。參考圖1，集成電路系統(tǒng)包括第一芯片110和第二芯片120。本發(fā)明的實(shí)施例可應(yīng)用于以下集成電路系統(tǒng):根據(jù)エ藝或PVT條件而具有不同操作速度的多個芯片的操作時序應(yīng)與所述多個芯片之中指定的一個芯片的操作時序同歩。第一芯片110包括被配置成產(chǎn)生第一周期信號PERl的第一周期信號發(fā)生單元
111。第一芯片110將從集成電路系統(tǒng)外部的電路施加來的信號傳送至第二芯片120，并將從第二芯片120傳送來的信號(下文稱為“輸出信號OUT”)傳送至集成電路系統(tǒng)外部的電路。第一周期信號發(fā)生單元111產(chǎn)生第一周期信號PER1，所述第一周期信號PERl具有與根據(jù)PVT條件而改變的第一芯片110的操作速度相對應(yīng)的周期。第一周期信號PERl的周期對應(yīng)于第一芯片110的操作速度這一事實(shí)意味著當(dāng)?shù)谝恍酒?10的操作速度改變吋，便反映出這種改變并且第一周期信號PERl的周期發(fā)生改變。如果第一芯片110的操作速度變低，則第一周期信號PERl的周期拉長，而如果第一芯片110的操作速度變快，則第一周期信號PERl的周期縮短。例如，如果第一芯片110是由導(dǎo)致芯片操作速度降低的エ藝制造而成，即，在導(dǎo)致芯片操作速度降低的PVT條件下制造而成，則第一周期信號PERl的周期拉長，因?yàn)樾酒兴ǖ碾娐返难舆t值増加。相反，如果第一芯片110是由導(dǎo)致芯片操作速度提高的エ藝制造而成，即，在導(dǎo)致芯片操作速度提高的PVT條件下制造而成，則第一周期信號PERl的周期縮短，因?yàn)樾酒兴ǖ碾娐返难舆t值減小。此外，在第一周期信號PERl中反映出第一芯片110的操作速度根據(jù)PVT條件改變的程度。更具體而言，在第一芯片110的操作速度顯著地受PVT條件影響的情形下(更具體而言，即使PVT條件輕微變化，第一芯片110的操作速度仍顯著地改變的情形)，第一周期信號PERl的周期顯著地受PVT條件影響(更具體而言，即使PVT條件輕微變化，第一周期信號PERl的周期仍顯著地改變)。相反，在第一芯片110的操作速度較少地受PVT條件影響的情形下(更具體而言，與以上情形相比，根據(jù)PVT條件的變化，第一芯片110的操作速度的改變量小)，第一周期信號PERl的周期較少地受PVT條件影響(更具體而言，與以上情形相比，根據(jù)PVT條件的變化，第一周期信號PERl的周期的改變量小)。由于第一周期信號發(fā)生單元111是第一芯片110中所包括的電路，因此第一周期信號發(fā)生單元111經(jīng)由與第ー芯片110中所包括的其它電路相同的エ藝制造。第一周期信號發(fā)生單元111可以包括振蕩器。第二芯片120包括:第二周期信號發(fā)生單元121，被配置成產(chǎn)生第二周期信號PER2 ;碼發(fā)生單元122，被配置成產(chǎn)生與第一周期信號PERl和第二周期信號PER2的周期之差相對應(yīng)的碼C0DE〈0:A> ;以及延遲單元123，被配置成將輸出信號OUT延遲根據(jù)碼C0DE<0:A>而改變的延遲值。第二周期信號發(fā)生單元121產(chǎn)生第二周期信號PER2，所述第二周期信號PER2具有與根據(jù)PVT條件而改變的第二芯片120的操作速度相對應(yīng)的周期。第二芯片120、第二周期信號發(fā)生單元121和第二周期信號PER2之間的關(guān)系與第一芯片110、第一周期信號發(fā)生單元111和第一周期信號PERl之間的關(guān)系相同。第二周期信號發(fā)生單元121可以包括振蕩器。為確保第一芯片110的操作速度與第二芯片120的操作速度之差在第一周期信號PERl與第二周期信號PER2之差中得到反映，第一周期信號發(fā)生單元111和第二周期信號發(fā)生単元121可以利用相同的電路配置。在此實(shí)例中，由于第一周期信號發(fā)生單元111和第ニ周期信號發(fā)生單元121具有相同的電路結(jié)構(gòu)，因此其周期之差例如僅由其延遲值之差引起。碼發(fā)生單元122對第一芯片110的參考時鐘發(fā)生單元112產(chǎn)生的參考時鐘REFCLK計(jì)數(shù)，并且產(chǎn)生與第一周期信號PERl和第二周期信號PER2的周期之差相對應(yīng)的碼C0DE〈0:A>。碼C0DE〈0:A>可以通過在與第一周期信號PERl和第二周期信號PER2的周期之差相對應(yīng)的時間間隔期間對參考時鐘REFCLK計(jì)數(shù)而產(chǎn)生，或碼C0DE〈0: A>可以使用通過在對應(yīng)于第一周期信號PERl的時間間隔期間對參考時鐘REFCLK計(jì)數(shù)所獲得的值與通過在對應(yīng)于第二周期信號PER2的時間間隔期間對參考時鐘REFCLK計(jì)數(shù)所獲得的值之間的差而產(chǎn)生。延遲單元123使用根據(jù)碼C0DE〈0:A>而改變的延遲值將輸出信號OUT延遲。更具體而言，信號經(jīng)過延遲單元123時被延遲的量或延遲值根據(jù)碼C0DE〈0:A>而改變。為此，延遲單元123包括響應(yīng)于碼C0DE〈0:A>而被激活或去激活的多個單位延遲部(圖1中未示出)。輸出信號OUT被所述多個単位延遲部之中被激活的単位延遲部延遲。
此處，單位延遲部對應(yīng)于異步延遲部，所述異步延遲部將輸入至所述異步延遲部的信號延遲而并不與時鐘信號同歩。集成電路通常包括同步延遲電路和異步延遲電路兩者。第二芯片120包括多個異步延遲電路ム_1至A_M以及多個同步延遲電路[1至B_N。由于同步延遲電路B_1至B_N與時鐘信號同步地操作，因此即使當(dāng)因エ藝和PVT條件在芯片的操作速度之間引發(fā)差異時，所有芯片仍與相同的時鐘信號同步地操作。然而，在異步延遲電路A_1至A_M中，如果因エ藝和PVT條件在芯片的操作速度之間引發(fā)差異，則在芯片之間接收和傳送信號時發(fā)生時序變化。由于此事實(shí)，操作余量降低。詳細(xì)地，上文所說明的時序變化由位于信號OUT所經(jīng)過的同步延遲電路B_N之后的一個或多個異步延遲電.A_M-1及A_M(參見圖1)(后文稱為“輸出端異步延遲電路”)引起。即使由于芯片操作速度之間的差在最后的同步延遲電路B_N之前發(fā)生時序變化，也可以在最后的同步延遲電路B_N中通過相同的時鐘信號實(shí)現(xiàn)同步化。因此,輸出端異步延遲電路A_M_1及A_M中所包括的異步延遲電路中的一些或所有異步延遲電路包括在延遲電路123中，所述延遲電路123具有根據(jù)本發(fā)明的實(shí)施例中的碼C0DE〈0:A>而確定的延遲值。異步延遲電路A_M-1和A_M每個都包括至少ー個單位延遲部。下文將基于上文所述配置描述圖1中所示的集成電路系統(tǒng)的操作。如果施加用于將第ニ芯片120的輸出信號OUT輸出至集成電路系統(tǒng)外部的電路的命令(后文稱為“輸出命令CMD_0UT”)至第一芯片110，則第一芯片110將輸出命令CMD_0UT傳送至第二芯片120。由輸出命令CMD_0UT在第二芯片120中產(chǎn)生的信號IN在經(jīng)過多個同步延遲電路[1至B_N和多個異步延遲電路A_1至A_M之后作為輸出信號OUT輸出，且輸出信號OUT被輸出至第ー芯片110。第一周期信號發(fā)生單元111產(chǎn)生第一周期信號PER1，所述第一周期信號PERl具有與第一芯片110的操作速度相對應(yīng)的周期，且第二周期信號發(fā)生單元121產(chǎn)生第二周期信號PER2，第二周期信號PER2具有與第二芯片120的操作速度相對應(yīng)的周期。碼發(fā)生單元122對參考時鐘發(fā)生單元112中產(chǎn)生的參考時鐘REFCLK計(jì)數(shù)，且產(chǎn)生與第一周期信號PERl和第二周期信號PER2的周期之差相對應(yīng)的碼C0DE〈0:A>。延遲單元123的延遲值響應(yīng)于碼C0DE〈0:A>而確定(更具體而言,增加或減小)。因此，根據(jù)第一周期信號PERl與第二周期信號PER2的周期之差確定第二芯片120向第一芯片110傳送輸出信號OUT的時間。如上所述，第一周期信號PERl與第二周期信號PER2的周期之差對應(yīng)于第一芯片110與第二芯片120的操作速度之差。因此，根據(jù)第一芯片110與第二芯片120的操作速度之差確定第二芯片120向第一芯片110傳送輸出信號OUT的時間。例如，當(dāng)?shù)谝恍酒?10的操作速度快于第二芯片120的操作速度吋，假定第一周期信號PERl的周期變成短于第二周期信號PER2的周期。在此實(shí)例中，延遲單元123的延遲值減小以響應(yīng)于碼C0DE〈0:A>而使向第一芯片110傳送輸出信號OUT的時間提前。相反，當(dāng)?shù)谝恍酒?10的操作速度慢于第二芯片120的操作速度吋，假定第一周期信號PERl的周期變成長于第二周期信號PER2的周期。在此實(shí)例中，延遲單元123的延遲值增加以響應(yīng)于碼C0DE〈0:A>而使向第一芯片110傳送輸出信號OUT的時間推遲。另外，第一芯片110和第二芯片120可以采用相同的方式配置。例如，當(dāng)層疊第一芯片110和第二芯片120時，第一芯片110和第二芯片120是用于執(zhí)行指定功能的芯片。在此設(shè)計(jì)中，在第一芯片110和第二芯片120的組成部件之中僅激活執(zhí)行特定功能所需的組成部件，以使得第一芯片110和第二芯片120可以執(zhí)行特定的功能。詳細(xì)地，第一芯片110和第二芯片120每個都可以包括第一周期信號發(fā)生單元
111、第二周期信號發(fā)生單元121、碼發(fā)生単元122和延遲單元123。在第一芯片110是用于執(zhí)行將從集成電路系統(tǒng)外部的電路施加來的信號CMD_0UT傳送至第二芯片120以及將第二芯片120的輸出信號OUT傳送至集成電路系統(tǒng)外部的電路的功能的芯片的實(shí)施例中，可以在第一芯片110的組成部件之中激活第一周期信號發(fā)生單元111。在第二芯片120是用于執(zhí)行將其輸出信號傳送至第一芯片HO的功能的芯片的實(shí)施例中，可以在第二芯片120的組成部件之中激活第二周期信號發(fā)生單元121、碼發(fā)生単元122和延遲單元123，以使得第ニ芯片120可將根據(jù)碼C0DE〈0:A>而延遲的信號OUT傳送至第一芯片110。在根據(jù)本發(fā)明的實(shí)施例的集成電路系統(tǒng)中，可使其余芯片(后文稱為“從芯片”)的操作時序與多個芯片之中與集成電路系統(tǒng)外部的電路通信的芯片的操作時序匹配，而不論エ藝及PVT條件的變化如何。通過控制從芯片向主芯片傳送信號的時間，可以保證集成電路系統(tǒng)與集成電路系統(tǒng)外部的電路之間的通信的充分的余量。在以上說明中，主芯片對應(yīng)于第一芯片110而其余的從芯片對應(yīng)于第二芯片120。圖2是圖1中所示的集成電路系統(tǒng)的第二芯片120中所包括的碼發(fā)生単元122的
配置圖。圖2中所示的碼發(fā)生単元122使用通過在對應(yīng)于第一周期信號PERl的時間間隔期間對參考時鐘REFCLK計(jì)數(shù)所獲得的值與通過在對應(yīng)于第二周期信號PER2的時間間隔期間對參考時鐘REFCLK計(jì)數(shù)所獲得的值之間的差來產(chǎn)生碼C0DE〈0:A>。參考圖2，碼發(fā)生単元122包括:第一初級碼發(fā)生部210，所述第一初級碼發(fā)生部210被配置成對參考時鐘REFCLK計(jì)數(shù)并產(chǎn)生對應(yīng)于第一周期信號PERl的周期的第一初級碼PRE1〈0:A> ;第二初級碼發(fā)生部220，所述第二初級碼發(fā)生部220被配置成對參考時鐘REFCLK計(jì)數(shù)并產(chǎn)生對應(yīng)于第二周期信號PER2的周期的第二初級碼PRE2〈0:A> ;以及結(jié)果計(jì)算部230,所述結(jié)果計(jì)算部230被配置成通過使用第一初級碼PRE1〈0:A>與第二初級碼PRE2<0:A>之間的差來產(chǎn)生碼C0DE〈0:A>。此后，將參考圖2說明碼發(fā)生單元122的操作。第一初級碼發(fā)生部210在對應(yīng)于第一周期信號PERl的周期的時間間隔期間對參考時鐘REFCLK計(jì)數(shù)且產(chǎn)生第一初級碼PRE1〈0:A>。因此，第一初級碼PRE1〈0:A>的碼值對應(yīng)于第一周期信號PERl的周期。第一初級碼發(fā)生部210可以包括鎖存級(圖2未示出)以用于儲存第一初級碼PRE1〈0:A>。第二初級碼發(fā)生部220在對應(yīng)于第二周期信號PER2的周期的時間間隔期間對參考時鐘REFCLK計(jì)數(shù)且產(chǎn)生第二初級碼PRE2〈0:A>。因此，第二初級碼PRE2〈0:A>的碼值對應(yīng)于第二周期信號PER2的周期。第二初級碼發(fā)生部220可以包括鎖存級(圖2未示出)以用于儲存第二初級碼PRE2〈0:A>。此處，初級碼PRE1〈0:A>和PRE2〈0:A>的碼值根據(jù)周期信號PERl和PER2的周期的長度來確定。初級碼PRE1〈0:A>及PRE2〈0:A>是通過在對應(yīng)于周期信號PERl及PER2的周期的常數(shù)K (K是自然數(shù))倍的時間間隔期間對參考時鐘REFCLK計(jì)數(shù)所獲得的值。在K大于I的實(shí)例中，初級碼發(fā)生部210及220可以包括分頻器(圖2中未示出)以用于増加周期信號PERl及PER2的周期。在初級碼PRE1〈0:A>及PRE2〈0:A>是通過增加周期信號PERl及PER2的周期且在增加的時間間隔期間對參考時鐘REFCLK計(jì)數(shù)而產(chǎn)生的實(shí)施例中，由于第一周期信號PERl與第二周期信號PER2之間的差也増加，因此可在不降低參考時鐘REFCLK的周期的情形下提高碼發(fā)生單元的精度。結(jié)果計(jì)算部230通過使用第一初級碼PRE1〈0:A>與第二初級碼PRE2〈0:A>之間的差來產(chǎn)生碼C0DE〈0:A>。第一初級碼PRE1〈0:A>與第二初級碼PRE2〈0:A>之間的差的常數(shù)L倍為碼C0DE〈0:A>，且結(jié)果計(jì)算部230可以包括用于執(zhí)行ニ進(jìn)制碼的減法的電路。當(dāng)L不為I吋，結(jié)果計(jì)算部230可以包括計(jì)算電路以用于將L與第一初級碼PRE1〈0:A>與第二初級碼PRE2〈0:A>之間的差相乘。此處，通過計(jì)算延遲單元123的延遲值如何根據(jù)碼C0DE〈0:A>的值的改變而改變來確定し當(dāng)根據(jù)碼C0DE〈0:A>的值的改變的延遲單元123的延遲值的改變增加時，將L值設(shè)定為小值。雖然在圖2中說明碼發(fā)生單元122的示例性實(shí)施例，但碼發(fā)生單元122的配置并不限于圖2中所示的結(jié)構(gòu)。例如，碼發(fā)生単元122可以由脈沖信號發(fā)生級和碼發(fā)生級構(gòu)成，脈沖信號發(fā)生級被配置成產(chǎn)生在對應(yīng)于第一周期信號PERl及第ニ周期信號PER2的周期之差的時間間隔期間被激活的脈沖信號，碼發(fā)生級被配置成通過在脈沖信號激活時的時間間隔期間對參考時鐘REFCLK計(jì)數(shù)來產(chǎn)生碼C0DE〈0:A>。圖3是根據(jù)本發(fā)明的另ー個實(shí)施例的集成電路系統(tǒng)的配置圖。參考圖3，集成電路系統(tǒng)包括第一芯片310和第二芯片320。圖1所示的集成電路系統(tǒng)直接控制要從第二芯片120傳送至第一芯片110的信號的延遲值，而圖3所示的集成電路系統(tǒng)控制用于確定要從第二芯片320傳送至第一芯片310的信號的輸出時間的信號的延遲值。第一芯片310包括被配置成產(chǎn)生第一周期信號PERl的第一周期信號發(fā)生單元311。第一芯片310將從集成電路系統(tǒng)外部的電路施加來的信號傳送至第二芯片320，且第ー芯片310將第二芯片320的輸出信號傳送至集成電路系統(tǒng)外部的電路。 第一周期信號發(fā)生單元311產(chǎn)生第一周期信號PERl，所述第一周期信號PERl具有與根據(jù)PVT條件改變的第一芯片310的操作速度相對應(yīng)的周期。第一周期信號PERl的周期出于上文參考圖1所述的相同原因?qū)?yīng)于第一芯片310的操作速度。第一周期信號發(fā)生単元311可以包括振蕩器。第二芯片320包括:第二周期信號發(fā)生單元321，所述第二周期信號發(fā)生單元321被配置成產(chǎn)生第二周期信號PER2 ;碼發(fā)生單元322，所述碼發(fā)生単元322被配置成產(chǎn)生對應(yīng)于第一周期信號PERl與第二周期信號PER2的周期之差的碼C0DE〈0:A> ;以及輸出控制單元323，所述輸出控制單元323被配置成在根據(jù)碼C0DE〈0: A>確定的時間向第一芯片310傳送第二芯片320的輸出信號OUT。內(nèi)部電路324表示執(zhí)行集成電路的操作的電路(例如，在存儲器的情況下，對應(yīng)于包括存儲器単元的核心電路)。內(nèi)部電路324產(chǎn)生要作為輸出信號OUT傳送的信號IN。第二周期信號發(fā)生單元321產(chǎn)生第二周期信號PER2，所述第二周期信號PER2具有與根據(jù)PVT條件改變的第二芯片320的操作速度相對應(yīng)的周期。第二芯片320、第二周期信號發(fā)生單元321和第二周期信號PER2之間的關(guān)系與圖1的第一芯片310、第一周期信號發(fā)生単元311和第一周期信號PERl之間的關(guān)系相同。第二周期信號發(fā)生單元321可以包括振蕩器。為確保通過第一周期信號PERl與第二周期信號PER2之間的差反映出第一芯片310與第二芯片320的操作速度之間的差，第一周期信號發(fā)生單元311及第ニ周期信號發(fā)生単元321可以利用相同的電路配置。碼發(fā)生單元322對第一芯片310的參考時鐘發(fā)生單元312產(chǎn)生的參考時鐘REFCLK計(jì)數(shù)，且產(chǎn)生與第一周期信號PERl和第二周期信號PER2的周期之差相對應(yīng)的碼C0DE〈0:A>。碼C0DE〈0:A>可以使用與上文參考圖1和圖2說明的方法相同的方法產(chǎn)生。輸出控制單元323在根據(jù)碼C0DE〈0:A>而改變的時刻向第一芯片310傳送第二芯片320的輸出信號OUT。為此操作，輸出控制單元323包括:選通部323B，所述選通部323B被配置成在選通信號STB激活的時刻向第一芯片310傳送第二芯片320的輸出信號OUT ；以及延遲線323A，所述延遲線323A被配置成根據(jù)碼C0DE〈0:A>控制選通信號STB的延遲值。延遲線323A包括響應(yīng)于碼C0DE〈0:A>而被激活或去激活的多個單位延遲部(圖3中未示出)。選通信號STB的延遲值由多個單位延遲部之中被激活的単位延遲部確定。単位延遲部對應(yīng)于上文參考圖1所述的異步延遲部。選通信號STB是通過使用輸出命令CMD_0UT而產(chǎn)生的，所述輸出命令CMD_0UT是從集成電路系統(tǒng)外部的電路施加的以輸出第二芯片320的輸出信號OUT。當(dāng)輸出命令CMD_OUT經(jīng)過如上文參照圖1所述的同步延遲電路及異步延遲電路吋，產(chǎn)生選通信號STB。第一芯片310及第ニ芯片320的操作速度會因?yàn)槲挥谳敵雒頒MD_0UT最后經(jīng)過的同步延遲電路B_N之后的一個或多個異步延遲電.A_M-1及A_M(參見圖3)(后文稱為“輸出端異步延遲電路”)而變得彼此不同，如上文參考圖1所述的。因此，輸出端異步延遲電路A_M-1及A_M中所包括的多個異步延遲電路中中的ー些或所有異步延遲電路包括在延遲線323A中，且延遲值根據(jù)本發(fā)明的實(shí)施例中的碼C0DE〈0:A>來確定。下文將基于上文所述的配置來說明圖3所示的集成電路系統(tǒng)的整體操作。如果從集成電路系統(tǒng)外部的電路施加用于將第二芯片320的輸出信號OUT輸出至集成電路系統(tǒng)外部電路的輸出命令CMD_0UT至第一芯片310，則第一芯片310將輸出命令CMD_0UT傳送至第二芯片320。第一周期信號發(fā)生單元311產(chǎn)生第一周期信號PER1，所述第一周期信號PERl具有對應(yīng)于第一芯片310的操作速度的周期，且第二周期信號發(fā)生單元321產(chǎn)生第二周期信號PER2，所述第二周期信號PER2具有對應(yīng)于第二芯片320的操作速度的周期。碼發(fā)生單元322對在第一芯片310的參考時鐘發(fā)生單元312中產(chǎn)生的參考時鐘REFCLK計(jì)數(shù)，且碼發(fā)生単元322產(chǎn)生與第一周期信號PERl和第二周期信號PER2的周期之差相對應(yīng)的碼C0DE〈0:A>。輸出命令CMD_0UT在經(jīng)過多個同步延遲電路[1至B_N和多個異步延遲電路A_1至A_M之后作為選通信號STB輸出。多個延遲電路A_1至A_M及B_1至B_N可以對應(yīng)于處理輸出命令CMD_0UT并產(chǎn)生選通信號STB的組成部件。由于延遲線323A的延遲值是利用碼C0DE〈0: A>來確定的，因此響應(yīng)于碼C0DE<0:A>而確定選通信號STB激活的時間。響應(yīng)于輸出命令CMD_0UT從內(nèi)部電路324輸出的信號IN被儲存在選通部323B中，且當(dāng)選通信號STB被激活時將信號IN作為輸出信號OUT傳送。當(dāng)選通信號STB被激活時，選通部323B從第二芯片320向第一芯片310傳送輸出信號OUT。也就是說，根據(jù)第一周期信號PERl與第二周期信號PER2的周期之差來確定從第二芯片320向第一芯片310傳送輸出信號OUT的時間。由于第一周期信號PERl與第二周期信號PER2的周期之差對應(yīng)于第一芯片310與第二芯片320的操作速度之差，因此從第二芯片320向第一芯片310傳送輸出信號OUT的時間根據(jù)第一芯片310與第二芯片320的操作速度之差來確定。延遲線323A的延遲值可以根據(jù)碼C0DE〈0:A>的值而增加或減小。圖1所示的集成電路系統(tǒng)與圖3所示的集成電路系統(tǒng)是不同的，因?yàn)閳D1的集成電路系統(tǒng)中的第二芯片120的輸出信號OUT的延遲值是響應(yīng)于碼C0DE〈0:A>而直接受控制的，而圖3的集成電路系統(tǒng)中的用于確定從第二芯片320向第一芯片310傳送輸出信號OUT的時間的選通信號STB的延遲值是響應(yīng)于碼C0DE〈0:A>而受控制的。然而，就向第一芯片310傳送第二芯片310的輸出信號OUT的時間實(shí)質(zhì)上是根據(jù)第一芯片310與第二芯片320的操作速度之差來確定這一方面而言，圖1和圖3所示的集成電路系統(tǒng)是相同的，且圖3中所示的集成電路系統(tǒng)的效果與圖1中所示的集成電路系統(tǒng)的效果相同。此外，第一芯片310和第二芯片320可以采用相同的方式配置。例如，當(dāng)層疊第一芯片310和第二芯片320時，第一芯片310和第二芯片320是用于執(zhí)行指定功能的芯片且在第一芯片310和第二芯片320的組成部件之中僅激活執(zhí)行指定功能所需的組成部件。詳細(xì)地，第一芯片310和第二芯片320每個都可以包括第一周期信號發(fā)生單元311、第二周期信號發(fā)生單元321、碼發(fā)生單元322及輸出控制單元323。在第一芯片310是用于執(zhí)行將從集成電路系統(tǒng)外部電路施加來的信號CMD_0UT傳送至第二芯片320以及將第二芯片320的輸出信號OUT傳送至集成電路系統(tǒng)外部電路的功能的芯片的實(shí)例中，可以在第一芯片310的組成部件之中激活第一周期信號發(fā)生單元311。在第二芯片320是用于執(zhí)行將其輸出信號傳送至第一芯片310的功能的芯片的實(shí)例中，可以在第二芯片320的組成部件之中激活第二周期信號發(fā)生單元321、碼發(fā)生単元322及輸出控制単元323，以使得第二芯片320可以在根據(jù)碼C0DE〈0:A>確定的時刻向第一芯片310傳送輸出信號OUT。在下文，將再次參考圖3描述根據(jù)本發(fā)明的另ー個實(shí)施例的存儲系統(tǒng)的操作。在根據(jù)本發(fā)明的實(shí)施例的集成電路系統(tǒng)是半導(dǎo)體存儲系統(tǒng)的實(shí)例中，第一芯片310對應(yīng)于主芯片，且第二芯片320對應(yīng)于從芯片。主芯片的內(nèi)部配置和操作與第一芯片310的內(nèi)部配置和操作相同，且從芯片的內(nèi)部配置及操作與第二芯片320的內(nèi)部配置及操作相同。從集成電路系統(tǒng)外部的電路施加給第一芯片310的信號可以包括命令、地址、數(shù)據(jù)等，且第二芯片320的輸出信號OUT可以包括數(shù)據(jù)等。主芯片310包括被配置成產(chǎn)生第一周期信號PERl的第一周期信號發(fā)生單元(對應(yīng)于集成電路系統(tǒng)的第一周期信號發(fā)生單元311)。主芯片310將從存儲系統(tǒng)外部的電路施加來的信號(命令、地址、數(shù)據(jù)等)傳送至從芯片320，且主芯片310將從芯片320輸出的數(shù)據(jù)信號(對應(yīng)于集成電路系統(tǒng)的輸出信號OUT)傳送至存儲系統(tǒng)外部的電路。第一周期信號發(fā)生單元311的功能與上文參考圖3所示的集成電路系統(tǒng)所述的功能相同。從芯片320包括:第二周期信號發(fā)生單元321，所述第二周期信號發(fā)生單元321被配置成產(chǎn)生第二周期信號PER2 ;碼發(fā)生單元322，所述碼發(fā)生単元322被配置成產(chǎn)生對應(yīng)于第一周期信號PERl與第二周期信號PER2的周期之差的碼C0DE〈0:A> ;以及數(shù)據(jù)輸出控制単元(對應(yīng)于集成電路系統(tǒng)中的輸出控制単元323)，所述數(shù)據(jù)輸出控制単元被配置成在根據(jù)碼C0DE〈0:A>確定的時刻向主芯片310傳送從芯片320的輸出數(shù)據(jù)信號OUT。第二周期信號發(fā)生單元321的功能與上文參考圖3所示的集成電路系統(tǒng)所述的功能相同。為確保通過第一周期信號PERl與第二周期信號PER2之間的差反映出根據(jù)處理及PVT條件的主芯片310與從芯片320的操作速度之間的差，第一周期信號發(fā)生單元311和第ニ周期信號發(fā)生單元321可以由相同電路來配置。碼發(fā)生單元322響應(yīng)于參考時鐘REFCLK使用對與第一周期信號PERl和第二周期信號PER2的周期之差相對應(yīng)的時間間隔計(jì)數(shù)所獲得的值來產(chǎn)生C0DE〈0:A>，參考時鐘REFCLK是在主芯片310的參考時鐘發(fā)生單元(對應(yīng)于集成電路系統(tǒng)的參考時鐘發(fā)生單元312)中產(chǎn)生的。碼C0DE〈0:A>可以使用上文參考圖1所述的方法來產(chǎn)生。數(shù)據(jù)輸出控制單元323在根據(jù)碼C0DE〈0:A>而改變的時刻向主芯片310傳送從芯片320的輸出數(shù)據(jù)信號OUT。為此操作，數(shù)據(jù)輸出控制單元323包括選通部323B，所述選通部323B被配置成在選通信號STB激活的時刻向主芯片310傳送從芯片320的輸出數(shù)據(jù)信號0UT，且數(shù)據(jù)輸出控制単元323還包括延遲線323A，所述延遲線323A被配置成根據(jù)碼C0DE<0:A>控制選通信號STB的延遲值。延遲線323A包括響應(yīng)于碼C0DE〈0:A>而被激活或去激活的多個單位延遲部(圖3中未示出)。選通信號STB的延遲值由所述多個単位延遲部之中被激活的単位延遲部來確定。単位延遲部對應(yīng)于上文參考圖1所述的異步延遲部。選通信號STB可以通過使用數(shù)據(jù)讀取命令CMD_0UT來產(chǎn)生，所述數(shù)據(jù)讀取命令CMD_0UT是從存儲系統(tǒng)外部的電路施加的以輸出從芯片320的輸出數(shù)據(jù)信號OUT。數(shù)據(jù)讀取命令CMD_0UT經(jīng)過上文參考圖1所述的所有同步延遲電路及異步延遲電路。主芯片310和從芯片320的操作速度可以由數(shù)據(jù)讀取命令CMD_0UT所經(jīng)過的輸出端異步延遲電路A_M-1及A_M而變成彼此不同，如上文參考圖1類似地描述的。因此，輸出端異步延遲電路A_M-1及A_M中所包括的一個或多個異步延遲電路中的ー些或所有異步延遲電路包括在延遲線323A中，且根據(jù)本發(fā)明的實(shí)施例在存儲系統(tǒng)中根據(jù)碼C0DE〈0:A>來確定延遲值。此外，主芯片310與從芯片320之間的命令、地址、數(shù)據(jù)的傳送可以經(jīng)由穿通硅通孔(TSV)來實(shí)施，穿通硅通孔是穿通主芯片310和從芯片320而形成的。下文將基于上文所述配置來描述圖3中所示的存儲系統(tǒng)的整體操作。如果施加用于將從芯片320輸出的數(shù)據(jù)信號OUT輸出至存儲系統(tǒng)外部電路的數(shù)據(jù)讀取命令CMD_0UT至主芯片310，則主芯片310將數(shù)據(jù)讀取命令CMD_0UT傳送至從芯片320。第一周期信號發(fā)生單元311產(chǎn)生第一周期信號PERl，所述第一周期信號PERl具有對應(yīng)于主芯片310的操作速度的周期，且第二周期信號發(fā)生單元321產(chǎn)生第二周期信號PER2，所述第二周期信號PER2具有對應(yīng)于從芯片320的操作速度的周期。碼發(fā)生單元322對在主芯片310的參考時鐘發(fā)生單元312中產(chǎn)生的參考時鐘REFCLK計(jì)數(shù)，且產(chǎn)生對應(yīng)于第一周期信號PERl與第二周期信號PER2的周期之差的碼C0DE〈0:A>。數(shù)據(jù)讀取命令CMD_0UT在經(jīng)過多個同步延遲電路B_1至B_N及多個異步延遲電路ム_1至A_M之后作為數(shù)據(jù)選通信號STB傳送。更具體而言，所述多個延遲電路A_1至A_M及B_1至B_N處理數(shù)據(jù)讀取命令CMD_0UT且產(chǎn)生數(shù)據(jù)選通信號 STB。由于延遲線323A的延遲值由碼C0DE〈0: A>確定，因此數(shù)據(jù)選通信號STB激活的時間響應(yīng)于碼C0DE〈0:A>而確定。將響應(yīng)于數(shù)據(jù)讀取命令CMD_OUT而從存儲器核心區(qū)(對應(yīng)于集成電路系統(tǒng)的內(nèi)部電路324)輸出的數(shù)據(jù)IN儲存在選通部323B中，且當(dāng)數(shù)據(jù)選通信號STB激活時作為輸出數(shù)據(jù)信號OUT傳送。當(dāng)選通信號STB激活時，選通部323B自從芯片320向主芯片310傳送輸出數(shù)據(jù)信號0UT，且主芯片310將輸出數(shù)據(jù)信號OUT輸出至半導(dǎo)體存儲系統(tǒng)外部的電路。圖4是根據(jù)本發(fā)明的另ー個實(shí)施例的集成電路系統(tǒng)的配置圖。參考圖4，集成電路系統(tǒng)包括第一芯片410和第二芯片420。圖4中所示的集成電路系統(tǒng)與圖1中所示的集成電路系統(tǒng)實(shí)質(zhì)上相同，除了控制輸出信號OUT的延遲值的方法以外。因此，將參照此方法描述圖4所示的集成電路系統(tǒng)。第一芯片410包括被配置成產(chǎn)生第一周期信號PERl的第一周期信號發(fā)生單元411。第一芯片410將從集成電路系統(tǒng)外部的電路施加來的信號傳送至第二芯片420，且第ー芯片410將從第二芯片420傳送來的信號(對應(yīng)于第二芯片420的輸出信號OUT)傳送至集成電路系統(tǒng)外部的電路。第二芯片420包括:第二周期信號發(fā)生單元421，所述第二周期信號發(fā)生單元421被配置成產(chǎn)生第二周期信號PER2 ;碼發(fā)生單元422，所述碼發(fā)生単元422被配置成比較第一周期信號PERl與第二周期信號PER2的相位且產(chǎn)生碼C0DE〈0:A> ;以及延遲單元423，所述延遲單元423被配置成將信號OUT延遲根據(jù)碼C0DE〈0:A>而改變的延遲值。碼發(fā)生単元422根據(jù)第一周期信號PERl的相位是早于還是晚于第二周期信號PER2的相位來產(chǎn)生碼C0DE〈0:A>并輸出碼C0DE〈0:A>。為此操作，碼發(fā)生單元422可以包括相位比較電路422A，所述相位比較電路422A被配置成比較第一周期信號PERl與第二周期信號PER2的相位且產(chǎn)生上/下信號UP/DN，且碼發(fā)生單元422還可包括計(jì)數(shù)電路422B，所述計(jì)數(shù)電路422B被配置成響應(yīng)于上/下信號UP/DN而產(chǎn)生碼C0DE〈0:A>。相位比較電路422A比較第一周期信號PERl與第二周期信號PER2的相位，且相位比較電路422A在第一周期信號PERl的相位早于第二周期信號PER2的相位(更具體而言，第一周期信號PERl的周期短于第二周期信號PER2的周期)時輸出下信號DN，且在第一周期信號PERl的相位晚于第二周期信號PER2的相位(更具體而言，第一周期信號PERl的周期長于第二周期信號PER2的周期)時輸出上信號UP。計(jì)數(shù)電路422B在初始化時輸出碼C0DE〈0:A>的初始值。此后，如果相位比較電路422A輸出上信號UP’則計(jì)數(shù)電路422B增加碼C0DE〈0:A>的值，且如果輸出下信號DN，則計(jì)數(shù)電路422B減小碼C0DE〈0:A>的值。如果碼C0DE〈0:A>的值增加，則延遲電路423的延遲值增加，而如果碼C0DE〈0:A>的值減小，則延遲電路423的延遲值減小。多個延遲電路A_1至A_M及B_1至B_N以及按照根據(jù)碼C0DE〈0: A>而改變的延遲值向第一芯片410傳送輸出信號OUT的過程與上文參考圖1所描述的多個延遲電路和過程相同。由于比較第一周期信號PERl與第二周期信號PER2的周期且根據(jù)第一周期信號PERl與第二周期信號PER2的相位之差而產(chǎn)生碼C0DE〈0:A>，因此并不用像圖1和圖3中所示的集成電路系統(tǒng)中那樣產(chǎn)生參考時鐘REFCLK。此外，第一芯片410及第ニ芯片420可以用相同的方式配置。例如，當(dāng)層疊第一芯片410和第二芯片420時，確定第一芯片410和第二芯片420是用于執(zhí)行指定功能的芯片，且例如，在第一芯片410及第ニ芯片420的組成部件之中僅激活執(zhí)行指定功能所必需的組成部件。詳細(xì)地，第一芯片410及第ニ芯片420每個都可以包括第一周期信號發(fā)生單元411、第二周期信號發(fā)生單元421、碼發(fā)生単元422及延遲單元423。在第一芯片410是將從集成電路系統(tǒng)外部的電路施加來的信號CMD_OUT傳送至第二芯片420且將第二芯片420的輸出信號OUT傳送至集成電路系統(tǒng)外部的電路的芯片的實(shí)例中,可以在第一芯片410的組成部件之中激活第一周期信號發(fā)生單元411。在第二芯片420是用于執(zhí)行將輸出信號傳送至第一芯片410的功能的芯片的實(shí)例中，可在第二芯片420的組成部件之中激活第二周期信號發(fā)生單元421、碼發(fā)生単元422及延遲單元423，以使得第二芯片420可以向第一芯片410傳送根據(jù)碼C0DE〈0:A>而延遲的信號OUT。圖5是根據(jù)本發(fā)明的另ー個實(shí)施例的集成電路系統(tǒng)的配置圖。參考圖5，集成電路系統(tǒng)包括第一芯片510和第二芯片520。圖5中所示的集成電路系統(tǒng)與圖3中所示的集成電路系統(tǒng)實(shí)質(zhì)上相同，除了控制選通信號STB的延遲值的方法以外。因此，將參照此方法描述圖5中所示的集成電路系統(tǒng)。第一芯片510包括被配置成產(chǎn)生第一周期信號PERl的第一周期信號發(fā)生單元511。第一芯片510將從集成電路系統(tǒng)外部的電路施加來的信號傳送至第二芯片520，且第ー芯片510將從第二芯片520傳送來的信號(對應(yīng)于第二芯片520的輸出信號OUT)傳送至集成電路系統(tǒng)外部的電路。第二芯片520包括:第二周期信號發(fā)生單元521，所述第二周期信號發(fā)生單元521被配置成產(chǎn)生第二周期信號PER2 ;碼發(fā)生單元522，所述碼發(fā)生単元522被配置成比較第一周期信號PERl與第二周期信號PER2的相位且產(chǎn)生碼C0DE〈0:A> ;以及輸出控制單元523，所述輸出控制單元523被配置成在根據(jù)碼C0DE〈0:A>確定的時刻向第一芯片510傳送第二芯片520的輸出信號OUT。碼發(fā)生単元522根據(jù)第一周期信號PERl的相位是早于還是晚于第二周期信號PER2的相位而產(chǎn)生碼C0DE〈0:A>并輸出碼C0DE〈0:A>。為此操作，碼發(fā)生單元522可以包括相位比較電路522A，所述相位比較電路522A被配置成比較第一周期信號PERl與第二周期信號PER2的相位且產(chǎn)生上/下信號UP/DN，且碼發(fā)生單元522還可以包括計(jì)數(shù)電路522B，所述計(jì)數(shù)電路522B被配置成響應(yīng)于上/下信號UP/DN而產(chǎn)生碼C0DE〈0:A>。相位比較電路522A比較第一周期信號PERl與第二周期信號PER2的相位，且相位比較電路522A在第一周期信號PERl的相位早于第二周期信號PER2的相位(更具體而言，第一周期信號PERl的周期短于第二周期信號PER2的周期)時輸出下信號DN，而在第一周期信號PERl的相位晚于第二周期信號PER2的相位(更具體而言，第一周期信號PERl之周期長于第二周期信號PER2的周期)時輸出上信號UP。計(jì)數(shù)電路522B在初始化時輸出碼C0DE〈0:A>的初始值。此后，如果相位比較電路522A輸出上信號UP，則計(jì)數(shù)電路522B增加碼C0DE〈0:A>的值，而如果輸出下信號DN，則計(jì)數(shù)電路522B減小碼C0DE〈0:A>的值。如果碼C0DE〈0:A>的值增加，則延遲單元523的延遲值增加，而如果碼C0DE〈0:A>的值減小，則延遲單元523的延遲值減小。多個延遲電路A_1至A_M及B_1至B_N以及產(chǎn)生選通信號STB且在根據(jù)碼C0DE<0:A>確定的時刻將向第一芯片510傳送輸出信號OUT的過程與上文參考圖3所述的多個延遲電路和過程相同。
與圖4中所示的集成電路系統(tǒng)相似，由于比較第一周期信號PERl與第二周期信號PER2的相位且根據(jù)第一周期信號PERl與第二周期信號PER2的相位之差產(chǎn)生碼C0DE<0:A>,因此并不用像圖1和圖3中所示的集成電路系統(tǒng)中那樣產(chǎn)生參考時鐘REFCLK。此外，第一芯片510和第二芯片520可以相同方式配置。例如，當(dāng)層疊第一芯片510和第二芯片520時，第一芯片510及第ニ芯片520是用于執(zhí)行指定功能的芯片，且例如，在第一芯片510及第ニ芯片520的組成部件之中僅激活執(zhí)行指定功能所必需的組成部件。詳細(xì)地，第一芯片510及第ニ芯片520每個都可以包括第一周期信號發(fā)生單元511、第二周期信號發(fā)生單元521、碼發(fā)生單元522及輸出控制單元523。在第一芯片510是將從集成電路系統(tǒng)外部的電路施加來的信號CMD_0UT傳送至第二芯片520且將第二芯片520的輸出信號OUT傳送至集成電路系統(tǒng)外部的電路的芯片的實(shí)例中，可以在第一芯片510的組成部件之中激活第一周期信號發(fā)生單元511。在第二芯片520是將輸出信號傳送至第一芯片510的芯片的實(shí)例中，可以在第二芯片520的組成部件之中激活第二周期信號發(fā)生單元521、碼發(fā)生單元522及輸出控制單元523，以使得第二芯片520可以在根據(jù)碼C0DE〈0: A>確定的時刻向第一芯片510傳送輸出信號OUT。此后，將再次參考圖5描述根據(jù)本發(fā)明的另ー個實(shí)施例的存儲系統(tǒng)的操作。參考圖5描述的存儲系統(tǒng)實(shí)質(zhì)上與上文參考圖3所描述的存儲系統(tǒng)相同，除了控制選通信號STB的延遲值的方法以外。因此，下文將主要參照此方法描述集成電路系統(tǒng)是半導(dǎo)體存儲系統(tǒng)的實(shí)例。在集成電路系統(tǒng)是半導(dǎo)體存儲系統(tǒng)的實(shí)例中，第一芯片510對應(yīng)于主芯片，且第ニ芯片520對應(yīng)于從芯片。主芯片的內(nèi)部配置及操作與第一芯片510的內(nèi)部配置及操作相同，且從芯片的內(nèi)部配置及操作與第二芯片520的內(nèi)部配置及操作相同。從集成電路系統(tǒng)外部的電路施加至第一芯片510的信號可以包括命令、地址、數(shù)據(jù)等，且第二芯片520的輸出信號OUT可以包括數(shù)據(jù)等。主芯片510包括被配置成產(chǎn)生第一周期信號PERl的第一周期信號發(fā)生單元511。主芯片510將從存儲系統(tǒng)外部的電路施加來的信號(命令、地址、數(shù)據(jù)等)傳送至從芯片520且主芯片510將自從芯片520傳送來的數(shù)據(jù)信號(對應(yīng)于集成電路系統(tǒng)的輸出信號OUT)傳送至存儲系統(tǒng)外部的電路。從芯片520包括:第二周期信號發(fā)生單元521，所述第二周期信號發(fā)生單元521被配置成產(chǎn)生第二周期信號PER2 ;碼發(fā)生單元522，所述碼發(fā)生単元522被配置成比較第一周期信號PERl與第二周期信號PER2的相位且產(chǎn)生碼C0DE〈0:A> ;以及數(shù)據(jù)輸出控制單元523，所述數(shù)據(jù)輸出控制單元523被配置成在根據(jù)碼C0DE〈0:A>確定的時刻向主芯片510傳送從芯片520的輸出數(shù)據(jù)信號OUT。碼發(fā)生単元522根據(jù)第一周期信號PERl的相位是早于還是晚于第二周期信號PER2的相位而產(chǎn)生碼C0DE〈0:A>并輸出碼C0DE〈0:A>。為此操作，碼發(fā)生單元522可以包括相位比較電路522A，所述相位比較電路522A被配置成比較第一周期信號PERl與第二周期信號PER2的相位且產(chǎn)生上/下信號UP/DN，且碼發(fā)生單元522還可以包括計(jì)數(shù)電路522B，所述計(jì)數(shù)電路522B被配置成響應(yīng)于上/下信號UP/DN而產(chǎn)生碼C0DE〈0:A>。相位比較電路522A比較第一周期信號PERl與第二周期信號PER2的相位，且相位比較電路522A在第一周期信號PERl的相位早于第二周期信號PER2的相位(更具體而言，第一周期信號PERl的周期短于第二周期信號PER2的周期)時輸出下信號DN，且在第一周期信號PERl的相位晚于第二周期信號PER2的相位(更具體而言，第一周期信號PERl的周期長于第二周期信號PER2的周期)時輸出上信號UP。計(jì)數(shù)電路522B在初始化時輸出碼C0DE〈0:A>的初始值。此后，如果相位比較電路522A輸出上信號UP，則計(jì)數(shù)電路522B增加碼C0DE〈0:A>的值，而如果輸出下信號DN，則計(jì)數(shù)電路522B減小碼C0DE〈0:A>的值。如果碼C0DE〈0:A>的值增加，則延遲單元523的延遲值增加，而如果碼C0DE〈0:A>的值減小，則延遲單元523的延遲值減小。多個延遲電路A_1至A_M及B_1至B_N以及產(chǎn)生選通信號STB且在根據(jù)碼C0DE<0:A>確定的時刻向主芯片510傳送數(shù)據(jù)信號OUT的過程與上文參考圖3所描述的存儲系統(tǒng)的多個延遲電路及過程相同。由于比較第一周期信號PERl與第二周期信號PER2的相位，且根據(jù)第一周期信號PERl與第二周期信號PER2的相位之差產(chǎn)生碼C0DE〈0:A>，因此并不用像圖5中所示的存儲系統(tǒng)中那樣產(chǎn)生參考時鐘REFCLK。如從上文說明明顯可知的，由于減小多個芯片之中的操作時序變化，因此可以保證操作余量，且可以確保穩(wěn)定操作并可以提高操作速度。雖然已參照具體實(shí)施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員會理解的是，在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的前提下可以做出各種變化和修改。
權(quán)利要求
1.一種集成電路系統(tǒng)，包括: 第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號傳送至第二芯片以及將從所述第二芯片傳送來的第二信號傳送至所述集成電路系統(tǒng)外部的所述電路；以及 所述第二芯片，所述第二芯片包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成產(chǎn)生與所述第一周期信號和所述第二周期信號的周期之差相對應(yīng)的碼的碼發(fā)生単元、以及被配置成通過使用根據(jù)所述碼而改變的延遲值來延遲所述第二信號的延遲單J Li o
2.按權(quán)利要求1所述的集成電路系統(tǒng)，其中，所述第一周期信號和所述第二周期信號的周期根據(jù)エ藝、電壓和溫度即PVT條件而改變。
3.按權(quán)利要求1所述的集成電路系統(tǒng)，其中，所述碼發(fā)生単元被配置成對所述第一芯片中產(chǎn)生的參考時鐘進(jìn)行計(jì)數(shù)并且產(chǎn)生與所述第一周期信號和所述第二周期信號的周期之差相對應(yīng)的所述碼。
4.按權(quán)利要求1所述的集成電路系統(tǒng)，其中，所述第一周期信號發(fā)生單元和所述第二周期信號發(fā)生單元包括由相同電路構(gòu)成的振蕩器。
5.按權(quán)利要求1所述的集成電路系統(tǒng)，其中，所述延遲単元包括響應(yīng)于所述碼而被激活或去激活的多個單位延遲部。
6.按權(quán)利要求5所述的集成電路系統(tǒng)，其中，所述多個単位延遲部在不與時鐘同步的情況下延遲信號。
7.按權(quán)利要求3所述的集成電路系統(tǒng)，其中，所述碼發(fā)生単元包括: 第一初級碼發(fā)生部，所述第一初級碼發(fā)生部被配置成對所述參考時鐘計(jì)數(shù)并產(chǎn)生與所述第一周期信號的周期相對應(yīng)的第一初級碼； 第二初級碼發(fā)生部，所述第二初級碼發(fā)生部被配置成對所述參考時鐘計(jì)數(shù)并產(chǎn)生與所述第二周期信號的周期相對應(yīng)的第二初級碼；以及 結(jié)果計(jì)算部，所述結(jié)果計(jì)算部被配置成通過使用所述第一初級碼與所述第二初級碼的差來產(chǎn)生所述碼。
8.一種集成電路系統(tǒng)，包括: 第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號傳送至第二芯片以及將從所述第二芯片傳送來的第二信號傳送至所述集成電路系統(tǒng)外部的所述電路；以及 所述第二芯片，所述第二芯片包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成產(chǎn)生與所述第一周期信號和所述第二周期信號的周期之差相對應(yīng)的碼的碼發(fā)生単元、以及被配置成在根據(jù)所述碼確定的時刻向所述第一芯片傳送所述第二信號的輸出控制單元。
9.按權(quán)利要求8所述的集成電路系統(tǒng)，其中，所述第一周期信號和所述第二周期信號的周期根據(jù)エ藝、電壓和溫度即PVT條件而改變。
10.按權(quán)利要求8所述的集成電路系統(tǒng)，其中，所述碼發(fā)生単元被配置成對在所述第一芯片中產(chǎn)生的參考時鐘計(jì)數(shù)并產(chǎn)生與所述第一周期信號和所述第二周期信號的周期之差相對應(yīng)的所述碼。
11.按權(quán)利要求8所述的集成電路系統(tǒng)，其中，所述輸出控制單元包括: 選通部，所述選通部被配置成在選通信號被激活的時刻向所述第一芯片傳送所述第二信號；以及 延遲線，所述延遲線被配置成根據(jù)所述碼控制所述選通信號的延遲值。
12.按權(quán)利要求11所述的集成電路系統(tǒng)，其中，所述延遲線包括響應(yīng)于所述碼而被激活或去激活的多個單位延遲部。
13.按權(quán)利要求12所述的集成電路系統(tǒng)，其中，所述多個単位延遲部在不與時鐘同步的情形下延遲信號。
14.一種存儲系統(tǒng)，包括: 主芯片，所述主芯片包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從所述存儲系統(tǒng)外部的電路施加來的命令、地址和數(shù)據(jù)傳送至從芯片以及將從所述從芯片傳送來的輸出數(shù)據(jù)傳送至所述存儲系統(tǒng)外部的所述電路；以及 所述從芯片，所述從芯片包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成產(chǎn)生與所述第一周期信號和所述第二周期信號的周期之差相對應(yīng)的碼的碼發(fā)生単元、以及被配置成在根據(jù)所述碼確定的時刻向所述主芯片傳送所述輸出數(shù)據(jù)的數(shù)據(jù)輸出控制單元。
15.按權(quán)利要求14所述的存儲系統(tǒng)，其中，所述第一周期信號和所述第二周期信號的周期根據(jù)エ藝、電壓和溫度即PVT條件而改變。
16.按權(quán)利要求14所述的存儲系統(tǒng)，其中，所述碼發(fā)生単元被配置成對在所述主芯片中產(chǎn)生的參考時鐘計(jì)數(shù)并產(chǎn) 生與所述第一周期信號和所述第二周期信號的周期之差相對應(yīng)的所述碼。
17.按權(quán)利要求14所述的存儲系統(tǒng)，其中，所述數(shù)據(jù)輸出控制単元包括: 選通部，所述選通部被配置成在選通信號激活的時間向所述主芯片傳送所述輸出數(shù)據(jù)；以及 延遲線，所述延遲線被配置成根據(jù)所述碼控制所述選通信號的延遲值。
18.按權(quán)利要求14所述的存儲系統(tǒng)，其中，經(jīng)由穿通所述主芯片和所述從芯片而形成的穿硅硅通孔來實(shí)施所述主芯片與所述從芯片之間的所述命令、所述地址、所述數(shù)據(jù)和所述輸出數(shù)據(jù)的傳送。
19.一種集成電路系統(tǒng),包括: 第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號傳送至第二芯片以及將從所述第二芯片傳送來的第二信號傳送至所述集成電路系統(tǒng)外部的所述電路；以及 所述第二芯片，所述第二芯片包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成比較所述第一周期信號與所述第二周期信號的相位且產(chǎn)生碼的碼發(fā)生單元、以及被配置成通過使用根據(jù)所述碼而改變的延遲值來延遲所述第二信號的延遲單元。
20.一種集成電路系統(tǒng)，包括: 第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號傳送至第二芯片以及將從所述第二芯片傳送來的第二信號傳送至所述集成電路系統(tǒng)外部的所述電路；以及所述第二芯片，所述第二芯片包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成比較所述第一周期信號與所述第二周期信號的相位且產(chǎn)生碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼確定的時刻向所述第一芯片傳送所述第二信號的輸出控制單
21.一種存儲系統(tǒng)，包括: 主芯片，所述主芯片包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從所述存儲系統(tǒng)外部的電路施加來的命令、地址和數(shù)據(jù)傳送至從芯片以及將從所述從芯片傳送來的傳送數(shù)據(jù)傳送至所述存儲系統(tǒng)外部的所述電路；以及 所述從芯片，所述從芯片包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成比較所述第一周期信號與所述第二周期信號的相位且產(chǎn)生碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼確定的時刻向所述主芯片傳送所述傳送數(shù)據(jù)的輸出控制單元。
22.一種集成電路，包括: 第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元、被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成產(chǎn)生與所述第一周期信號和所述第二周期信號的周期之差相對應(yīng)的碼的碼發(fā)生單元、以及被配置成通過使用根據(jù)所述碼改變的延遲值來延遲信號的延遲單元；以及 第二芯片，所述第二芯片具有與所述第一芯片相同的結(jié)構(gòu)， 其中，所述第一芯片激活所述第一周期信號發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號傳送至所述第二芯片，并且將從所述第二芯片傳送來的第二信號傳送至所述集成電路系統(tǒng)外部的所述電路，并且 所述第二芯片激活所述第二周期信號發(fā)生單元、所述碼發(fā)生単元和所述延遲単元，且被激活的所述第二周期信號發(fā)生單元產(chǎn)生所述第二周期信號，被激活的所述碼發(fā)生單元產(chǎn)生與所述第一周期信號和所述第二周期信號的周期之差相對應(yīng)的所述碼，且被激活的所述延遲單元通過使用根據(jù)所述碼而改變的延遲值來延遲所述第二信號。
23.一種集成電路系統(tǒng)，包括: 第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元、被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成產(chǎn)生與所述第一周期信號和所述第二周期信號的周期之差相對應(yīng)的碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼決定的時間傳送信號的輸出控制単元；以及 第二芯片，所述第二芯片具有與所述第一芯片相同的結(jié)構(gòu)， 其中，所述第一芯片激活所述第一周期信號發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號傳送至所述第二芯片，且將從所述第二芯片傳送來的第二信號傳送至所述集成電路系統(tǒng)外部的所述電路，并且 所述第二芯片激活所述第二周期信號發(fā)生單元、所述碼發(fā)生単元和所述輸出控制單元，且被激活的所述第二周期信號發(fā)生單元產(chǎn)生所述第二周期信號，被激活的所述碼發(fā)生單元產(chǎn)生與所述第一周期信號和所述第二周期信號的周期之差相對應(yīng)的所述碼，且被激活的所述輸出控制單元在根據(jù)所述碼確定的時刻向所述第一芯片傳送所述第二信號。
24.一種集成電路系統(tǒng)，包括: 第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元、被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成比較所述第一周期信號與所述第二周期信號的相位且產(chǎn)生碼的碼發(fā)生單元、以及被配置成通過使用根據(jù)所述碼而改變的延遲值來延遲信號的延遲單元；以及 第二芯片，所述第二芯片具有與所述第一芯片相同的結(jié)構(gòu)， 其中，所述第一芯片激活所述第一周期信號發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號傳送至所述第二芯片，且將從所述第二芯片傳送來的第二信號傳送至所述集成電路系統(tǒng)外部的所述電路，并且 所述第二芯片激活所述第二周期信號發(fā)生單元、所述碼發(fā)生単元和所述延遲単元，且被激活的所述第二周期信號發(fā)生單元產(chǎn)生所述第二周期信號，被激活的所述碼發(fā)生単元比較所述第一周期信號與所述第二周期信號的相位且產(chǎn)生所述碼，且被激活的所述延遲単元通過使用根據(jù)所述碼而改變的延遲值來延遲所述第二信號。
25.一種集成電路系統(tǒng)，包括: 第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元、被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成比較所述第一周期信號與所述第二周期信號的相位 并且產(chǎn)生碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼確定的時刻傳送信號的輸出控制単元；以及 第二芯片，所述第二芯片具有與所述第一芯片相同的結(jié)構(gòu)， 其中，所述第一芯片激活所述第一周期信號發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號傳送至所述第二芯片，并且將從所述第二芯片傳送來的第二信號傳送至所述集成電路系統(tǒng)外部的所述電路，并且 所述第二芯片激活所述第二周期信號發(fā)生單元、所述碼發(fā)生単元和所述輸出控制單元，被激活的所述第二周期信號發(fā)生單元產(chǎn)生所述第二周期信號，被激活的所述碼發(fā)生單元比較所述第一周期信號與所述第二周期信號的相位并產(chǎn)生所述碼，且被激活的所述輸出控制單元在根據(jù)所述碼確定的時刻向所述第一芯片傳送所述第二信號。
全文摘要
本發(fā)明涉及一種集成電路系統(tǒng)，包括第一芯片，包括被配置成產(chǎn)生第一周期信號的第一周期信號發(fā)生單元，將從集成電路系統(tǒng)外部的電路施加來的第一信號傳送至第二芯片，以及將從第二芯片傳送來的第二信號傳送至集成電路系統(tǒng)外部的電路；以及第二芯片，包括被配置成產(chǎn)生第二周期信號的第二周期信號發(fā)生單元、被配置成產(chǎn)生與第一周期信號和第二周期信號的周期之差相對應(yīng)的碼的碼發(fā)生單元、以及被配置成通過使用根據(jù)碼而改變的延遲值來延遲第二信號的延遲單元。
文檔編號G11C7/22GK103093804SQ201210112189
公開日2013年5月8日 申請日期2012年4月17日 優(yōu)先權(quán)日2011年11月2日
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