專利名稱：包括存儲(chǔ)單元陣列的設(shè)備以及操作存儲(chǔ)器的設(shè)備和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)器。
背景技術(shù)：
以往，作為非易失性存儲(chǔ)器的一種，公知有具備包括強(qiáng)電介質(zhì)電容器(ferroelectric capacitor)的存儲(chǔ)單元的強(qiáng)電介質(zhì)存儲(chǔ)器。這種強(qiáng)電介質(zhì)存儲(chǔ)器存在著下述幾種類型存儲(chǔ)單元由一個(gè)晶體管和一個(gè)強(qiáng)電介質(zhì)電容器構(gòu)成的單晶體管單電容器型、存儲(chǔ)單元由具有強(qiáng)電介質(zhì)電容器的一個(gè)晶體管構(gòu)成的單晶體管型、以及存儲(chǔ)單元僅由配置于字線和位線之間的強(qiáng)電介質(zhì)電容器構(gòu)成的交差點(diǎn)型。其中，對于單晶體管型以及交差點(diǎn)型這兩個(gè)種類而言，由于相比于單晶體管單電容器型二者構(gòu)成存儲(chǔ)器的元件數(shù)少，所以，單個(gè)存儲(chǔ)單元的面積小。因此，能夠削減存儲(chǔ)單元陣列整體的芯片面積。在單晶體管單電容器型中，通過晶體管控制字線與電容器的連接。因此，位線的寄生電容值成為位線的布線電容值和晶體管的擴(kuò)散電容值(結(jié)電容值)之和。另一方面，在交差點(diǎn)型中，由于電容器直接與位線連接，所以，位線的寄生電容值成為位線的布線電容值與電容器電容值之和。這里，由于強(qiáng)電介質(zhì)電容器其介電常數(shù)高，所以，相對同一面積強(qiáng)電介質(zhì)電容器的電容器電容值比晶體管的擴(kuò)散電容值(結(jié)電容)大。因此，與單晶體管單電容器型的位線寄生電容值相比，交差點(diǎn)型的位線寄生電容值增大。另外，由于在讀出動(dòng)作時(shí)，向位線輸出的讀出電壓由單元電容值Cs和位線寄生電容值Cb之比(Cs/Cb)決定，所以，該比值越大，越能夠取得大的讀出電壓。即，位線寄生電容值Cb越小，越能夠增大讀出電壓。如上所述，由于交差點(diǎn)型的位線寄生電容值比單晶體管單電容器型的位線寄生電容值大，所以，在交差點(diǎn)型中存在著讀出電壓減小的不良情況。 另外，以往公知有一種將位線分割為主位線和子位線的位線階層結(jié)構(gòu)。如果使用這樣的位線階層結(jié)構(gòu)，則有助于位線寄生電容值的電容器電容值會(huì)被限定為與分割的子位線連接的存儲(chǔ)單元的電容器電容值。由此，由于位線整體的寄生電容值Cb的值減小，所以，能夠增大讀出電壓。但是，如果形成位線階層結(jié)構(gòu)，則由于未被選擇的子位線以電氣方式成為浮置狀態(tài)，所以，存在著噪聲在子位線中傳播的不良情況。由此，基于在子位線中傳播的噪聲的電壓，會(huì)產(chǎn)生下述的不良情況與未被選擇的子位線連接的強(qiáng)電介質(zhì)電容器的分極量劣化，產(chǎn)生數(shù)據(jù)消失的所謂干擾現(xiàn)象。鑒于此，以往提出了一種避免在與具有位線階層結(jié)構(gòu)的強(qiáng)電介質(zhì)存儲(chǔ)器的未被選擇的子位線連接的強(qiáng)電介質(zhì)電容器中產(chǎn)生的干擾現(xiàn)象的方法。該方法中，在位線階層結(jié)構(gòu)中，按每一個(gè)分別包括子位線的兩個(gè)行區(qū)域(子陣列)設(shè)置公共的電位供給線(電位固定線)，并且按各個(gè)子位線設(shè)置用于與電位供給線連接的晶體管。而且，與未被選擇的行區(qū)域(子陣列)連接的子位線，通過使與電位供給線(電位固定線)連接用的晶體管處于導(dǎo)通狀態(tài)，而與固定電位連接。由此，可以防止未被選擇的子位線成為浮置狀態(tài)。但是，在上述現(xiàn)有技術(shù)中，由于需要按每兩個(gè)行區(qū)域(子陣列)逐一設(shè)置電位供給線(電位固定線)，所以，在行區(qū)域(子陣列)的數(shù)量增多的情況下，存在著電位供給線(電位固定線)的數(shù)量增加的不良情況。因此，存在著存儲(chǔ)器的芯片面積增加的問題。

發(fā)明內(nèi)容
本發(fā)明的存儲(chǔ)器，具備包括多個(gè)子陣列的存儲(chǔ)單元陣列；配置于存儲(chǔ)單元陣列的字線；被配置成與字線交叉的主位線；可與主位線連接地設(shè)置于各個(gè)子陣列的子位線；連接在字線與子位線之間的存儲(chǔ)部；和配置在各個(gè)子位線之間，用于相互連接各個(gè)子位線的第一晶體管；至少在讀出動(dòng)作時(shí)，經(jīng)由第一晶體管將未被選擇的子陣列的子位線之間連接，并與配置在存儲(chǔ)單元陣列的兩端的固定電位連接。


圖I是用于說明本發(fā)明第一實(shí)施方式的交差點(diǎn)型強(qiáng)電介質(zhì)存儲(chǔ)器的整體構(gòu)成的框圖。圖2是表示圖I所示的第一實(shí)施方式的存儲(chǔ)單元陣列的內(nèi)部構(gòu)成的概略圖。圖3是表示本發(fā)明第一實(shí)施方式的存儲(chǔ)單元陣列的詳細(xì)內(nèi)部構(gòu)成的電路圖。圖4是表示本發(fā)明第一實(shí)施方式的選擇及非選擇的子陣列的概略圖。圖5是用于說明本發(fā)明第一實(shí)施方式的強(qiáng)電介質(zhì)存儲(chǔ)器的動(dòng)作的時(shí)序圖。圖6是用于說明本發(fā)明第二實(shí)施方式的交差點(diǎn)型強(qiáng)電介質(zhì)存儲(chǔ)器的整體構(gòu)成的框圖。圖7是表示圖6所示的第二實(shí)施方式的存儲(chǔ)單元陣列的內(nèi)部構(gòu)成的概略圖。圖8是表示本發(fā)明第二實(shí)施方式的被選擇的存儲(chǔ)單元陣列的詳細(xì)內(nèi)部構(gòu)成的電路圖。圖9是表示本發(fā)明第二實(shí)施方式的未被選擇的存儲(chǔ)單元陣列的詳細(xì)內(nèi)部構(gòu)成的電路圖。圖10是表示圖8及圖9中的選擇及非選擇子陣列的概略圖。圖11是本發(fā)明第二實(shí)施方式所涉及的子陣列中的字線配置的概略圖。圖12是用于說明本發(fā)明第二實(shí)施方式的強(qiáng)電介質(zhì)存儲(chǔ)器的動(dòng)作的時(shí)序圖。
具體實(shí)施例方式(第一實(shí)施方式)首先，參照圖I 圖4，對第一實(shí)施方式所涉及的強(qiáng)電介質(zhì)存儲(chǔ)器的構(gòu)成進(jìn)行說明。第一實(shí)施方式的交差點(diǎn)型強(qiáng)電介質(zhì)存儲(chǔ)器如圖I所示，具備存儲(chǔ)單元陣列I、讀出放大器2、列解碼器3、行解碼器4、位線源極驅(qū)動(dòng)器5、字線源極驅(qū)動(dòng)器6、電壓生成電路7、列地址緩沖器8、行地址緩沖器9、寫放大器10、讀放大器11、輸入緩沖器12、輸出緩沖器13以及動(dòng)作控制電路14。而且，位線源極驅(qū)動(dòng)器5以及字線源極驅(qū)動(dòng)器6分別與讀出放大器2以及行解碼器4連接。并且，位線源極驅(qū)動(dòng)器5以及字線源極驅(qū)動(dòng)器6被供給由電壓生成電路7生成的具有規(guī)定電位的信號(hào)。另外，列地址緩沖器8以及行地址緩沖器9分別與列解碼器3以及行解碼器4連接。而且，寫放大器10以及讀放大器11與讀出放大器2連接，并且，輸入緩沖器12以及輸出緩沖器13分別與寫放大器10以及讀放大器11連接。此外，動(dòng)作控制電路14與列解碼器3、位線源極驅(qū)動(dòng)器5、字線源極驅(qū)動(dòng)器6、列地址緩沖器8、行地址緩沖器9、寫放大器10以及讀放大器11連接。如圖2所示，存儲(chǔ)單元陣列I被分割為多個(gè)子陣列。在該第一實(shí)施方式中，將存儲(chǔ)單元陣列分割為六個(gè)子陣列I 6。在各個(gè)子陣列I 6中，多根字線和多根階層位線按照交叉的方式被配置。階層位線由公共的主位線和按各個(gè)子陣列配置的子位線構(gòu)成。在階層位線中，主位線通過讀出放大器2與列解碼器3連接，并且，字線與行解碼器4連接。在第一實(shí)施方式中如圖3所示，子陣列I 6中分別配置有子位線I 6。子位線I 6分別與用于連接公共主位線的n溝道晶體管20a 20f連接。其中，該n溝道晶體管20a 20f是本發(fā)明的第三晶體管的一個(gè)例子。該n溝道晶體管20a 20f的柵極分 別與信號(hào)線ASSl ASS6連接。而且，在子陣列I 6中，多根字線WL分別被配置成與子位線I 6交叉。強(qiáng)電介質(zhì)電容器21與子位線I 6和字線WL交叉的區(qū)域連接。由此，構(gòu)成了一個(gè)存儲(chǔ)單元由一個(gè)強(qiáng)電介質(zhì)電容器21構(gòu)成的交差點(diǎn)型強(qiáng)電介質(zhì)存儲(chǔ)器。這里，第一實(shí)施方式中，在各個(gè)子位線I 6之間分別設(shè)置有用于相互連接各個(gè)子位線I 6的n溝道晶體管22a 22e。其中，這些n溝道晶體管22a 22e是本發(fā)明的“第一晶體管”的一個(gè)例子。而且，n溝道晶體管22a 22e的柵極分別連接有信號(hào)線SBl SB5。并且，在由子陣列I 6構(gòu)成的存儲(chǔ)單元陣列I的兩側(cè)，配置有用于將子位線I 6中的非選擇子位線1、2、4 6與接地電位(固定電位)連接的n溝道晶體管23a及23b。該n溝道晶體管23a及23b是本發(fā)明的“第二晶體管”的一個(gè)例子。該n溝道晶體管23a及23b的柵極分別與信號(hào)線SBO及SB6連接。并且，n溝道晶體管23a的源極/漏極的一方與子位線I連接，n溝道晶體管23a的源極/漏極的另一方與接地布線(GND布線)24a連接。另外，n溝道晶體管23b的源極/漏極的一方與子位線6連接，n溝道晶體管23b的源極/漏極的另一方與接地布線(GND布線)24b連接。而且，主位線與讀出放大器2及預(yù)充電部25連接。預(yù)充電部25由連接在參照位線與接地電位之間的n溝道晶體管25a、連接在主位線與接地電位之間的n溝道晶體管25b構(gòu)成。N溝道晶體管25a及25b的柵極與信號(hào)線PCl連接。并且，讀出放大器2通過兩個(gè)CMOS反相器電路26和27的輸入輸出相互交叉耦合連接而構(gòu)成。CMOS反相器電路26由p溝道晶體管26a以及n溝道晶體管26b構(gòu)成，且CMOS反相器電路27由p溝道晶體管27a以及n溝道晶體管27b構(gòu)成。而且，p溝道晶體管26a以及27a—方的源極/漏極通過p溝道晶體管28與電源電位(Vcc)連接。n溝道晶體管26b以及27b —方的源極/漏極通過n溝道晶體管29被接地。p溝道晶體管28的柵極以及n溝道晶體管29的柵極分別與信號(hào)線/SE以及SE連接。圖5是用于說明本發(fā)明第一實(shí)施方式的強(qiáng)電介質(zhì)存儲(chǔ)器的動(dòng)作的時(shí)序圖。接著，參照圖I 圖5，對第一實(shí)施方式所涉及的強(qiáng)電介質(zhì)存儲(chǔ)器的待機(jī)(stand by)時(shí)、讀出動(dòng)作的前序準(zhǔn)備、讀出動(dòng)作以及讀出數(shù)據(jù)的重寫動(dòng)作進(jìn)行說明。另外，在以下的動(dòng)作說明中，選擇了子陣列I 6中的子陣列3。
(待機(jī)時(shí))首先如圖5所示，在待機(jī)時(shí)，信號(hào)線ASSl ASS6都被保持在Vcc+ a (a >n溝道晶體管20a 20f的閾值電壓Vth)的升壓電位。其中，對信號(hào)線ASSl ASS6施加Vcc+a的升壓電位是為了防止后述的重寫動(dòng)作時(shí)n溝道晶體管20a 20f的閾值電壓降低(降低閾值電壓Vth量的電位)。由此，由于連接各子位線I 6和主位線的n溝道晶體管20a 20f成為導(dǎo)通狀態(tài)，所以，處于各子位線I 6和主位線被連接的狀態(tài)。而且，信號(hào)線SBl SB5也全都被保持為Vcc。由此，由于在各子位線I 6之間配置的n溝道晶體管22a 22e成為導(dǎo)通狀態(tài)，所以，所有的子位線I 6處于連接的狀態(tài)。并且，信號(hào)線PC1、信號(hào)線SBO及SB6被保持為Vcc。由此，由于預(yù)充電部25的n溝道晶體管25a及25b成為導(dǎo)通狀態(tài)，且用于連接接地布線24a及24b的n溝道晶體管23a及23b也成為導(dǎo)通狀態(tài)，所以，主位線及子位線I 6被預(yù)充電(接地)為接地電位(OV )。(讀出動(dòng)作的前序準(zhǔn)備)當(dāng)產(chǎn)生了向存儲(chǔ)器的訪問時(shí)，首先信號(hào)線PCl下降為0V，并且，未被選擇的子陣列
1、2及4 6的信號(hào)線ASS1、ASS2、ASS4 ASS6從Vcc下降為0V。由此，由于未被選擇的子位線1、2及4 6的n溝道晶體管20a、20b及20d 20f成為截止?fàn)顟B(tài)，所以，未被選擇的子位線1、2及4 6與主位線斷開。另外，由于通過被選擇的子陣列3的信號(hào)線ASS3保持Vcc，使得n溝道晶體管20c以導(dǎo)通狀態(tài)被保持，所以，保持著主位線與子位線3的連接。而且，通過被選擇的子位線3兩端的n溝道晶體管22b及22c的信號(hào)線SB2及SB3分別從Vcc下降為0V，使得連接子位線2和3的n溝道晶體管22b、連接子位線3和4的n溝道晶體管22c成為截止?fàn)顟B(tài)。由此，被選擇的子位線3與未被選擇的其他子位線1、2、4 6電分離。因此，被選擇的子位線3和主位線以O(shè)V成為浮置狀態(tài)。另一方面，n溝道晶體管22a、22d及22e的信號(hào)線SB1、SB4及SB5被保持為Vcc。由此，未被選擇的子位線I及2成為連接的狀態(tài)，且未被選擇的子位線4 6也成為連接的狀態(tài)。另外，位于存儲(chǔ)單元陣列的兩端的n溝道晶體管23a及23b的信號(hào)線SBO及SB6也被保持為Vcc。由此，由于n溝道晶體管23a及23b被保持導(dǎo)通狀態(tài)，所以，未被選擇的子位線1、2及4 6被保持為接地的狀態(tài)。由此，未被選擇的子位線1、2及4 6被保持固定為OV的狀態(tài)。(讀出動(dòng)作)在讀出動(dòng)作中，首先，被選擇的子陣列3的選擇字線WL從OV上升為Vcc。由此，與被寫入到所選擇的強(qiáng)電介質(zhì)電容器21的數(shù)據(jù)(“L”數(shù)據(jù)或“H”數(shù)據(jù))對應(yīng)的電位(讀出電壓)，出現(xiàn)于被選擇的子位線3，進(jìn)而被傳遞到主位線。估計(jì)傳達(dá)至該主位線的讀出電壓傳達(dá)到讀出放大器2為止的時(shí)間，信號(hào)線SE從OV上升為Vcc，且信號(hào)線/SE從Vcc下降為OV0由此，由于讀出放大器2的p溝道晶體管28成為導(dǎo)通狀態(tài)，所以，被供給Vcc的電壓。而且，由于n溝道晶體管29也成為導(dǎo)通狀態(tài)，所以被供給接地電位(0v)。由此，讀出放大器2被激活。另外，對參照位線供給利用未圖示的參照電位生成電路生成的參照電壓。結(jié)果，通過讀出放大器進(jìn)行主位線的電壓與參照電壓的差動(dòng)放大，由此進(jìn)行由被選擇的強(qiáng)電介質(zhì)電容器21組成的存儲(chǔ)單元的數(shù)據(jù)的讀出。(讀出數(shù)據(jù)的重寫)然后，進(jìn)行讀出數(shù)據(jù)向由被選擇的強(qiáng)電介質(zhì)電容器21構(gòu)成的存儲(chǔ)單元的重寫。在重寫“L”數(shù)據(jù)的情況下，通過將主位線的電位設(shè)為OV而被選擇的子位線3的電位被設(shè)為0V，且字線WL被設(shè)為Vcc。由此，“L”數(shù)據(jù)被重寫入強(qiáng)電介質(zhì)電容器21。之后，字線從Vcc下降為0V。在重寫“H”數(shù)據(jù)的情況下，通過將主位線的電位設(shè)為Vcc而被選擇的子位線3的電位被設(shè)為Vcc，且字線WL被設(shè)為0V。由此，“H”數(shù)據(jù)被重寫入強(qiáng)電介質(zhì)電容器21。另夕卜，為了使主位線的電位Vcc不降低閾值電壓地傳遞到子位線3，通過信號(hào)線ASS3對n溝道晶體管20c的柵極施加Vcc+ a ( a >晶體管20啊 20f的閾值電壓Vth)的升壓電位。然后，信號(hào)線SE從Vcc下降為0V，信號(hào)線/SE從OV上升為Vcc。而且，信號(hào)線PCl從OV上升為Vcc。并且，ASS1、ASS2、ASS4 ASS6、SB2及SB3上升為Vcc。通過這些動(dòng)作，返回到待機(jī)狀態(tài)。在第一實(shí)施方式中，如上所述，通過設(shè)置相互連接子位線I 6的n溝道晶體管22a 22e，并在讀出動(dòng)作時(shí)通過n溝道晶體管22a、22d及22e分別連接未被選擇的子陣列的子位線I和2及4 6，可以將未被選擇的子位線1、2及4 6與存儲(chǔ)單元陣列I兩端的接地電位連接。由此，可以防止未被選擇的子位線1、2及4 6成為浮置狀態(tài)。結(jié)果，由于能夠防止噪聲在子位線中傳播，所以，可抑制干擾現(xiàn)象。而且，通過將接地布線24a及24b配置在存儲(chǔ)單元陣列I的兩端，即使在子陣列的數(shù)量增加的情況下，也可以實(shí)現(xiàn)固定電位(接 地布線24a及24b)的個(gè)數(shù)為兩個(gè)即可，因此，可以抑制包括多個(gè)子陣列的存儲(chǔ)單元陣列的芯片面積的增加。而且，在第一實(shí)施方式中，如上所述，通過設(shè)置被配置在存儲(chǔ)單元陣列I的兩端、并與接地布線24a及24b連接的n溝道晶體管23a及23b，并且，在讀出動(dòng)作時(shí)經(jīng)由n溝道晶體管23a及23b將通過n溝道晶體管22a、22d及22e而連接的未被選擇的子陣列1、2、4 6的子位線1、2、4 6與接地布線24a及24b連接，可以容易地將未被選擇的多個(gè)子陣列的子位線與存儲(chǔ)單元陣列I的兩端接地。另外，在第一實(shí)施方式中，如上所述，通過在讀出動(dòng)作時(shí)使位于被選擇的子陣列3的子位線3的兩端的n溝道晶體管22b及22c成為截止?fàn)顟B(tài)，并且，使位于未被選擇的子位線1、2、4 6之間的n溝道晶體管22a、22d及22e成為導(dǎo)通狀態(tài)，可以使被選擇的子位線3與未被選擇的子位線1、2及4 6電分離，同時(shí)經(jīng)由n溝道晶體管22a、22d及22e將未被選擇的子位線1、2、4 6與存儲(chǔ)單元陣列I的兩端的接地布線24a及24b連接。(第二實(shí)施方式)參照圖6 圖11，對第二實(shí)施方式中與第一實(shí)施方式的不同點(diǎn)，即利用非選擇子陣列生成參照電壓的情況進(jìn)行說明。第二實(shí)施方式的交差點(diǎn)型強(qiáng)電介質(zhì)存儲(chǔ)器如圖6所示，具備存儲(chǔ)單元陣列51及53、讀出放大器52、列解碼器3、行解碼器4、位線源極驅(qū)動(dòng)器5、字線源極驅(qū)動(dòng)器6、電壓生成電路7列地址緩沖器8、行地址緩沖器9、寫放大器10、讀放大器11、輸入緩沖器12、輸出緩沖器13以及動(dòng)作控制電路14。其中，列解碼器3 動(dòng)作控制電路14的構(gòu)成與第一實(shí)施方式相同。在該第二實(shí)施方式中如圖7所示，存儲(chǔ)單元陣列51及53分別被分割成六個(gè)子陣列LI L6及六個(gè)子陣列Rl R6。在各個(gè)子陣列LI L6中，按照交叉的方式配置有多根字線和多根階層位線。階層位線由公共的主位線MBL (/MBL)、和按各個(gè)子陣列LI L6 (Rl R6)配置的子位線LI L6(R1 R6)構(gòu)成。而且，存儲(chǔ)單元陣列51及53與公共的讀出放大器52和預(yù)充電部65連接。由此，讀出放大器被左右的存儲(chǔ)單元陣列51及53共有。另夕卜，列解碼器3被配置在與存儲(chǔ)單元陣列51鄰接的位置。這里，在第二實(shí)施方式中如圖11所示,子陣列LI L6及Rl R6分別包括256根數(shù)據(jù)存儲(chǔ)用的字線WLO WL255、和一根參照電壓生成用的字線WL256。并且，在第二實(shí)施方式中，如圖8所示，存儲(chǔ)單元陣列51的子陣列LI L6中分別配置有子位線LI L6。子位線LI L6分別與用于連接公共主位線MBL的n溝道晶體管60a 60f連接。其中，該n溝道晶體管60a 60f是本發(fā)明的“第三晶體管”的一個(gè)例子。該n溝道晶體管60a 60f的柵極分別與信號(hào)線ASSLl ASSL6連接。而且，在子陣列LI L6中，多根字線WL分別被配置成與子位線LI L6交叉。強(qiáng)電介質(zhì)電容器61連接在子位線LI L6與字線WL交叉的區(qū)域。由此，構(gòu)成了一個(gè)存儲(chǔ)單元由一個(gè)強(qiáng)電介質(zhì)電容器61構(gòu)成的交差點(diǎn)型強(qiáng)電介質(zhì)存儲(chǔ)器。另外，第二實(shí)施方式中，在各個(gè)子位線LI L6之間分別設(shè)置有用于相互連接各個(gè)子位線LI L6的n溝道晶體管62a 62e。其中，該n溝道晶體管62a 62e是本發(fā)明的“第一晶體管”的一個(gè)例子。而且，n溝道晶體管62a 62e的柵極分別與信號(hào)線SBLl SBL5連接。并且，在由子陣列LI L6構(gòu)成的存儲(chǔ)單元陣列51的兩側(cè)，配置有用于將子位線LI L6中的非選擇子位線L1、L2、L4 L6與接地電位(固定電位)連接的n溝道晶體管63a及63b。該n溝道晶體管63a及63b是本發(fā)明的“第二晶體管”的一個(gè)例子。該n溝道晶體管63a及63b的柵極分別與信號(hào)線SBLO及SBL6連接。而且，n溝道晶體管63a的源極/漏極的一方與子位線LI連接，n溝道晶體管63a的源極/漏極的另一方與接地布線(GND布線)64a連接。此外，n溝道晶體管63b的源極/漏極的一方與子位線L6連接，n溝道晶體管63b的源極/漏極的另一方與接地布線(GND布線)64b連接。而且，主位線MBL與讀出放大器52及預(yù)充電部65連接。預(yù)充電部65由連接在主位線/MBL和接地電位之間的n溝道晶體管65a、連接在主位線MBL與接地電位之間的n溝道晶體管65b構(gòu)成。n溝道晶體管65a及65b的柵極與信號(hào)線PCl連接。并且,讀出放大器52通過兩個(gè)CMOS反相器電路66和67的輸入輸出相互交叉率禹合連接而構(gòu)成。CMOS反相器電路66由p溝道晶體管66a以及n溝道晶體管66b構(gòu)成，且CMOS反相器電路67由p溝道晶體管67a以及n溝道晶體管67b構(gòu)成。而且，p溝道晶體管66a以及67a—方的源極/漏極通過p溝道晶體管68與電源電位(Vcc)連接。n溝道晶體管66b以及67b —方的源極/漏極通過n溝道晶體管69被接地。p溝道晶體管68的柵極以及n溝道晶體管69的柵極分別與信號(hào)線/SE以及SE連接。另外，在第二實(shí)施方式中如圖9所示，在存儲(chǔ)單元陣列53的子陣列Rl R6中分別配置有子位線Rl R6。子位線Rl R6分別與用于連接公共的主位線/MBL的n溝道晶體管70a 70f連接。其中，該n溝道晶體管70a 70f是本發(fā)明的“第三晶體管”的一個(gè)例子。該n溝道晶體管70a 70f的柵極分別與信號(hào)線ASSRl ASSR6連接。而且，在子陣列Rl R6中，多根字線WL分別被配置成與子位線Rl R6交叉。強(qiáng)電介質(zhì)電容器71連接在子位線Rl R6與字線WL交叉的區(qū)域。由此，構(gòu)成了一個(gè)存儲(chǔ)單元由一個(gè)強(qiáng)電介質(zhì)電容器71構(gòu)成的交差點(diǎn)型強(qiáng)電介質(zhì)存儲(chǔ)器。而且，第二實(shí)施方式中，在各個(gè)子位線Rl R6之間分別設(shè)置有用于相互連接各個(gè) 子位線Rl R6的n溝道晶體管72a 72e。其中，該n溝道晶體管72a 72e是本發(fā)明的“第一晶體管”的一個(gè)例子。而且，n溝道晶體管72a 72e的柵極分別與信號(hào)線SBRl SBR5連接。并且，在由子陣列Rl R6構(gòu)成的存儲(chǔ)單元陣列53的兩側(cè)，配置有用于將子位線R1、R2、R5及R6與接地電位(固定電位)連接的n溝道晶體管73a及73b。該n溝道晶體管73a及73b是本發(fā)明的“第二晶體管”的一個(gè)例子。該n溝道晶體管73a及73b的柵極分別與信號(hào)線SBRO及SBR6連接。并且，n溝道晶體管73a的源極/漏極的一方與子位線Rl連接，n溝道晶體管73a的源極/漏極的另一方與接地布線(GND布線)74a連接。另外，n溝道晶體管73b的源極/漏極的一方與子位線R6連接，n溝道晶體管73b的源極/漏極的另一方與接地布線(GND布線)74b連接。圖12是用于說明本發(fā)明第二實(shí)施方式的強(qiáng)電介質(zhì)存儲(chǔ)器的動(dòng)作的時(shí)序圖。接著，參照圖6 圖12，對第二實(shí)施方式所涉及的強(qiáng)電介質(zhì)存儲(chǔ)器的待機(jī)時(shí)、讀出動(dòng)作的前序準(zhǔn)備、讀出動(dòng)作以及讀出數(shù)據(jù)的重寫動(dòng)作進(jìn)行說明。另外，在以下的動(dòng)作說明中，被選擇的存儲(chǔ)單元陣列是51，存儲(chǔ)單元陣列53未被選擇。而且，被選擇的存儲(chǔ)單元陣列51的子陣列LI L6中設(shè)子陣列L3被選擇，未被選擇的存儲(chǔ)單元陣列53的子陣列Rl R6中設(shè)子陣列R3及R4用于參照電壓生成而被選擇。(待機(jī)時(shí))首先如圖12所示，在待機(jī)時(shí)，被選擇的存儲(chǔ)單元陣列51的信號(hào)線ASSLl ASSL6都被保持為Vcc+a (a > n溝道晶體管60a 60f的閾值電壓Vth)的升壓電位。由此，由于連接各子位線LI L6和主位線MBL的n溝道晶體管60a 60f成為導(dǎo)通狀態(tài)，所以，處于各子位線LI L6和主位線MBL被連接的狀態(tài)。而且，信號(hào)線SBLl SBL5也全都被保持為Vcc。由此，由于在各子位線LI L6之間配置的n溝道晶體管62a 62e成為導(dǎo)通狀態(tài)，所以，所有的子位線LI L6處于連接的狀態(tài)。并且，信號(hào)線PCl、信號(hào)線SBLO及SBL6被保持為Vcc。由此，由于預(yù)充電部65的n溝道晶體管65a及65b成為導(dǎo)通狀態(tài)，且用于連接接地布線64a及64b的n溝道晶體管63a及63b也成為導(dǎo)通狀態(tài)，所以，主位線MBL及子位線LI L6被預(yù)充電(接地)為接地電位(OV)。而且，未被選擇的存儲(chǔ)單元陣列53的信號(hào)線ASSRl ASSR6都被保持為Vcc+a (a >n溝道晶體管70a 70f的閾值電壓Vth)的升壓電位。由此，由于連接各子位線Rl R6和主位線/MBL的n溝道晶體管70a 70f成為導(dǎo)通狀態(tài)，所以，處于各子位線Rl R6和主位線/MBL被連接的狀態(tài)。另外，信號(hào)線SBRl SBR5也全都被保持為Vcc。由此，由于在各子位線Rl R6之間配置的n溝道晶體管72a 72e成為導(dǎo)通狀態(tài)，所以，所有的子位線Rl R6處于連接的狀態(tài)。并且，信號(hào)線PC1、信號(hào)線SBRO及SBR6被保持為Vcc。由此，由于預(yù)充電部65的n溝道晶體管65a及65b成為導(dǎo)通狀態(tài)，且用于連接接地布線74a及74b的n溝道晶體管73a及73b也成為導(dǎo)通狀態(tài)，所以，主位線/MBL及子位線Rl R6被預(yù)充電(接地)為接地電位(OV)。(讀出動(dòng)作的前序準(zhǔn)備)當(dāng)產(chǎn)生了向存儲(chǔ)器的訪問時(shí)，首先信號(hào)線PCl下降為0V，并且，在所選擇的存儲(chǔ)單元陣列51中，未被選擇的子陣列L1、L2及L4 L6的信號(hào)線ASSLl、ASSL2、ASSL4 ASSL6從Vcc下降為0V。由此，由于未被選擇的子位線LI、L2及L4 L6的n溝道晶體管60a、60b及60d 60f成為截止?fàn)顟B(tài)，所以，未被選擇的子位線LI、L2及L4 L6與主位線MBL斷開。另外，由于通過被選擇的存儲(chǔ)單元陣列51的被選擇的子陣列L3的信號(hào)線ASSL3保持Vcc，使得n溝道晶體管60c以導(dǎo)通狀態(tài)被保持，所以，保持著主位線MBL與子位線L3的連接。而且，通過被選擇的子位線L3兩端的n溝道晶體管62b及62c的信號(hào)線SBL2及SBL3分別從Vcc下降為0V，使得連接子位線L2和L3的n溝道晶體管62b、連接子位線L3和L4的n溝道晶體管62c成為截止?fàn)顟B(tài)。由此，被選擇的子位線L3與未被選擇的其他子位線LI、L2、L4 L6電分離。因此，被選擇的子位線L3和主位線MBL以O(shè)V成為浮置狀態(tài)。另一方面，n溝道晶體管62a、62d及62e的信號(hào)線SBL1、SBL4及SBL5被保持為Vcc。由此，未被選擇的子位線LI及L2成為連接的狀態(tài)，且未被選擇的子位線L4 L6也成為連接的狀態(tài)。另外，位于存儲(chǔ)單元陣列51的兩端的n溝道晶體管63a及63b的信號(hào)線SBLO及SBL6也被保持為Vcc。由此，由于n溝道晶體管63a及63b被保持導(dǎo)通狀態(tài)，所以，未被選擇的子位線LI、L2及L4 L6被保持為接地的狀態(tài)。由此，未被選擇的子位線LI、L2及L4 L6被保持固定為OV的狀態(tài)。
另一方面，在未被選擇的存儲(chǔ)單元陣列53中，子陣列Rl、R2及R4 R6的信號(hào)線ASSR1、ASSR2、ASSR4、ASSR5及ASSR6從Vcc下降為0V。由此，由于子位線Rl、R2及R4 R6的n溝道晶體管70a、70b及70d 70f成為截止?fàn)顟B(tài)，所以，子位線R1、R2及R4 R6與主位線/MBL斷開。另外，由于通過被選擇的存儲(chǔ)單元陣列51的被選擇的子陣列3所對應(yīng)的未被選擇的存儲(chǔ)單元陣列53的子陣列R3的ASSR3保持Ncc,使得n溝道晶體管70c保持導(dǎo)通狀態(tài)，所以，保持著主位線/MBL與子位線R3的連接。而且，通過子位線R3及R4兩端的n溝道晶體管72b及72c的信號(hào)線SBR2及SBR4分別從Ncc下降為0V，使得連接子位線R2和R3的n溝道晶體管72b、連接子位線R4和R5的n溝道晶體管72d成為截止?fàn)顟B(tài)。由此，子位線R3及R4以相互連接的狀態(tài)與其他子位線R1、R2、R5及R6電分離。因此，子位線R3及R4和主位線/MBL以O(shè)V成為浮置狀態(tài)。另一方面，n溝道晶體管72a及72e的信號(hào)線SBR17及SBR5被保持為Vcc。由此，子位線Rl及R2成為連接的狀態(tài)，且子位線R5及R6也成為連接的狀態(tài)。另外，位于存儲(chǔ)單元陣列的兩端的n溝道晶體管73a及73b的信號(hào)線SBRO及SBR6也被保持為Vcc。由此，由于n溝道晶體管73a及73b被保持導(dǎo)通狀態(tài)，所以，子位線Rl、R2及R5及R6被保持為接地的狀態(tài)。由此，子位線Rl、R2、R5及R6被保持固定為OV的狀態(tài)。(讀出動(dòng)作)在讀出動(dòng)作中，首先，在被選擇的存儲(chǔ)單元陣列51中，所選擇的子陣列L3的選擇字線WL從OV上升為Vcc。由此，與被寫入到所選擇的強(qiáng)電介質(zhì)電容器61的數(shù)據(jù)(“L”數(shù)據(jù)或“H”數(shù)據(jù))對應(yīng)的電位(讀出電壓)，出現(xiàn)于被選擇的子位線L3，進(jìn)而被傳遞到主位線MBL0此時(shí)，由主位線MBL輸出的來在強(qiáng)電介質(zhì)電容器61的讀出電壓由以下的式⑴和(2)表不。Vsigl = Vcc X Csl/ (Cmb+Csb+Csl).....(I)VsigO = Vcc XCsO/(Cmb+Csb+CsO).....(2)上述式(I)表示構(gòu)成強(qiáng)電介質(zhì)存儲(chǔ)器的存儲(chǔ)單元的強(qiáng)電介質(zhì)電容器61被寫入“H”數(shù)據(jù)時(shí)的讀出電壓，上述式(2)表示構(gòu)成強(qiáng)電介質(zhì)存儲(chǔ)器的存儲(chǔ)單元的強(qiáng)電介質(zhì)電容器61被寫入“L”數(shù)據(jù)時(shí)的讀出電壓。在上述式⑴和⑵中，Csl表示寫入“H”數(shù)據(jù)的存儲(chǔ)單元的電容器電容值，CsO表示寫入“L”數(shù)據(jù)的存儲(chǔ)器單元的電容器電容值，Cmb表示主位線MBL的寄生電容值，Csb表示子位線L3的寄生電容值。另一方面，在未被選擇的存儲(chǔ)單元陣列53中，與被選擇的存儲(chǔ)單元陣列51的所選擇的子陣列L3對應(yīng)的子陣列R3的參照電壓生成用單元所連接的參照字線(圖11中的WL256)從OV上升為Vcc。此時(shí)，由于子位線R3及R4處于連接的狀態(tài)，所以，子位線電容值成為Csb的兩倍。這里，設(shè)定參照電壓生成用單元必定被寫入“H”數(shù)據(jù)。此時(shí)，來自參照電壓生成用單元的讀出電壓由以下的式(3)表示。Vref = Vcc X Csl/ (Cmb+2Csb+Csl).....(3)這里，由上述式(I)和(3)導(dǎo)出以下的式⑷。Vsigl-Vref = VccXCslXCsb/((Cmb+Csb+Csl)X (Cmb+2Csb+Csl)).....(4)這里，由于Vcc和各電容值全為正值，所以，上述式⑷成為正值。因此，以下的式
(5)成立。
Vsigl > Vref (5)另外，根據(jù)上述式⑵和(3)導(dǎo)出以下的式(6)。Vref-VsigO = VccX (CmbX (Csl-CsO)+CsbX (Csl_2CsO))/((Cmb+Csb+Csl)X (Cmb+2Csb+Csl)) ..... (6)這里，由于寫入“H”數(shù)據(jù)的電容器電容值大于“L”數(shù)據(jù)的電容器電容值，所以，以下的式⑵成立。Csl > CsO ( )而且，按照以下的式⑶成為正的方式設(shè)定電容器容量。 Csl > 2CsO .....(8)由此，由于式(6)成為正值，所以，以下的式(9)成立。Vref > VsigO .....(9)S卩，通過按照上述式(8)成為正的方式設(shè)定電容器電容值，可根據(jù)上述式(5)和式
(9)成立以下的式(10)。Vsigl > Vref > VsigO .....(10)該讀出電壓Vref作為參照電壓被輸出到主位線/MBL。接著，估計(jì)傳達(dá)至主位線MBL的強(qiáng)電介質(zhì)電容器61的讀出電壓傳達(dá)到讀出放大器52為止的時(shí)間，信號(hào)線SE從OV上升為Ncc,且信號(hào)線/SE從Vcc下降為0V。由此，由于讀出放大器52的p溝道晶體管68成為導(dǎo)通狀態(tài)，所以，被供給Vcc的電壓。而且，由于n溝道晶體管69也成為導(dǎo)通狀態(tài)，所以被供給接地電位(0v)。由此，讀出放大器52被激活。結(jié)果，通過讀出放大器52進(jìn)行主位線MBL的電壓與主位線/MBL的電位的差動(dòng)放大，由此進(jìn)行來自強(qiáng)電介質(zhì)電容器61構(gòu)成的存儲(chǔ)單元的數(shù)據(jù)的讀出。另外，如上所述，通過按照滿足VsigO < Vref < Vsigl的關(guān)系的方式設(shè)定參照電壓Vref,能夠在“H”數(shù)據(jù)的讀出時(shí)可靠地由讀出放大器52放大確定“H”數(shù)據(jù)，并且，在“L”數(shù)據(jù)讀出時(shí)能夠由讀出放大器52可靠地放大確定“L”數(shù)據(jù)。(讀出數(shù)據(jù)的重寫)然后，進(jìn)行讀出數(shù)據(jù)向由強(qiáng)電介質(zhì)電容器61構(gòu)成的存儲(chǔ)單元的重寫。在重寫“L”數(shù)據(jù)的情況下，通過將主位線MBL的電位設(shè)為OV而被選擇的子位線L3的電位被設(shè)為0V，且字線WL被設(shè)為Vcc。由此，“L”數(shù)據(jù)被重寫入強(qiáng)電介質(zhì)電容器61。之后，字線從Vcc下降為OV0在重寫“H”數(shù)據(jù)的情況下，通過將主位線MBL的電位設(shè)為Vcc而被選擇的子位線L3的 電位被設(shè)為Vcc，且字線WL被設(shè)為0V。由此，“H”數(shù)據(jù)被重寫入強(qiáng)電介質(zhì)電容器61。之后，信號(hào)線SE從Vcc下降為0V，信號(hào)線/SE從OV上升為Vcc。而且，信號(hào)線PCl從OV上升為Vcc。并且，ASSL1、ASSL2、ASSL4 ASSL6、SBL2 及 SBL3 上升為 Vcc。另外，ASSR1、ASSR2、ASSR4 ASSR6、SBR2即SBR4上升為Vcc。通過這些動(dòng)作，返回到待機(jī)狀態(tài)。另一方面，對于向參照電壓生成用單元的重寫而言，通過向主位線/MBL供給Vcc的機(jī)構(gòu)(未圖示)，在重寫動(dòng)作時(shí)將主位線/MBL設(shè)為Vcc，并將參照字線設(shè)為0V。由此，可以按照必定對參照用生成單元寫入“H”的方式進(jìn)行控制。在第二實(shí)施方式中，如上所述，通過在存儲(chǔ)單元陣列51及53的各個(gè)子陣列中，設(shè)置存儲(chǔ)“H”數(shù)據(jù)的存儲(chǔ)單元所連接的參照電壓生成用字線WL256，并在讀出動(dòng)作時(shí)，經(jīng)由n溝道晶體管72c連接未被選擇的存儲(chǔ)單元陣列53的兩根子位線R3及R4，可以從子位線R3的存儲(chǔ)“H”數(shù)據(jù)的參照電壓生成用字線WL256，將參照電壓Vref提供給主位線/MBL。由此，可以利用未被選擇的存儲(chǔ)單元陣列53的兩根子位線R3及R4生成參照電壓，所以，不需要通過其他途徑設(shè)置參照電壓生成用的電路。因此，可進(jìn)一步抑制存儲(chǔ)器的芯片面積的增加。而且，通過采用與被選擇的存儲(chǔ)單元陣列51的被選擇的子位線L3對應(yīng)的未被選擇的存儲(chǔ)單元陣列53的子位線R3，作為參照電壓生成用的子位線，可以按每次訪問使參照電壓生成用的子位線不同。由此，可以抑制僅集中使用特定的子位線作為參照電壓生成用，因此，可·以抑制參照電壓生成用的子位線發(fā)生劣化。另外，第二實(shí)施方式的其他效果與上述第一實(shí)施方式相同。此外，應(yīng)該理解為此次所公開的實(shí)施方式只是舉例說明，不是對本發(fā)明的限制。本發(fā)明的范圍不是上述實(shí)施方式的說明，而由權(quán)利要求的范圍表示，并包括在與權(quán)利要求的范圍均等的范圍內(nèi)的所有變更。例如，在上述實(shí)施方式中，采用了分割為六個(gè)子陣列的存儲(chǔ)單元陣列，但本發(fā)明不限定于此，也可以使用被分割為兩個(gè)以上的存儲(chǔ)單元陣列。而且，在上述實(shí)施方式中，作為用于連接主位線和子位線的晶體管、用于連接子位線之間的晶體管、以及用于將子位線與接地布線連接的晶體管，使用了 n溝道晶體管，但本發(fā)明不限定于此，也可以使用P溝道晶體管。并且，在上述第二實(shí)施方式中，為了生成參照電壓，使用了未被選擇的存儲(chǔ)單元陣列的子位線R3及R4，但本發(fā)明不限定于此，也可以使用子位線R2及R3。另外，在上述第二實(shí)施方式中，選擇了兩個(gè)子位線用作參照電壓的生成，但本發(fā)明不限定于此，也可以選擇三根以上的子位線。此外，在上述實(shí)施方式中，將本發(fā)明應(yīng)用于讀出動(dòng)作時(shí)，但本發(fā)明不限定于此，也可以適用于寫入動(dòng)作時(shí)、或重寫動(dòng)作時(shí)。
權(quán)利要求
1.一種設(shè)備，包括； 含有多個(gè)子陣列的存儲(chǔ)單元陣列； 配置于所述存儲(chǔ)單元陣列中的字線； 配置成與所述字線交叉的主位線； 分別配置于每個(gè)所述子陣列中并且設(shè)置成能夠與所述主位線連接的子位線； 配置在未被選擇的子陣列的子位線之間將所述未被選擇的子陣列的子位線相互連接的第一晶體管，其中第一晶體管具有第一源極/漏極端子和第二源極/漏極端子，第一源極/漏極端子被直接連接到所述未被選擇的子陣列中的第一子陣列的第一子位線，第二源極/漏極端子被直接連接到所述未被選擇的子陣列中的第二子陣列的第二子位線；以及 配置成將所述未被選擇的子陣列中的一個(gè)子陣列的子位線連接到第一固定電位的第二晶體管。
2.根據(jù)權(quán)利要求I所述的設(shè)備，還包括配置成將所述未被選擇的子陣列中的另一個(gè)子陣列的子位線連接到第二固定電位的另一個(gè)第二晶體管。
3.根據(jù)權(quán)利要求2所述的設(shè)備，其中所述第一固定電位和所述第二固定電位分別配置在所述存儲(chǔ)單元陣列的兩端。
4.根據(jù)權(quán)利要求2所述的設(shè)備，其中所述第一固定電位和第二固定電位包括接地電位。
5.根據(jù)權(quán)利要求I所述的設(shè)備，還包括配置成分別將每一個(gè)所述子位線連接到所述主位線的第三晶體管。
6.根據(jù)權(quán)利要求I所述的設(shè)備，其中 所述多個(gè)子陣列包括存儲(chǔ)單元的第一組多個(gè)子陣列和存儲(chǔ)單元的第二組多個(gè)子陣列； 所述第一組多個(gè)子陣列和所述第二組多個(gè)子陣列各自包括參照電壓字線，其中將要存儲(chǔ)第一數(shù)據(jù)的存儲(chǔ)單元配置成將被連接到所述參照電壓字線；以及 所述設(shè)備配置成在重寫動(dòng)作期間將第一數(shù)據(jù)寫入連接到所述參照電壓字線的所述存儲(chǔ)單元。
7.根據(jù)權(quán)利要求6所述的設(shè)備，還包括被連接到所述第一組多個(gè)子陣列和所述第二組多個(gè)子陣列的讀出放大器。
8.根據(jù)權(quán)利要求6所述的設(shè)備，還包括被連接到所述第一組多個(gè)子陣列和所述第二組多個(gè)子陣列的預(yù)充電部，其中所述預(yù)充電部配置成對所述主位線和被連接在所述第一組多個(gè)子陣列和所述第二組多個(gè)子陣列之間的所述子位線進(jìn)行預(yù)充電。
9.根據(jù)權(quán)利要求I所述的設(shè)備，還包括分別被連接到選擇的子陣列的子位線的兩端的另外的第一晶體管，其中所述設(shè)備配置成在讀出動(dòng)作期間使所述另外的第一晶體管截止以及使配置在所述未被選擇的子陣列的子位線之間的第一晶體管導(dǎo)通，以將所述未被選擇的子陣列的子位線相互連接。
10.根據(jù)權(quán)利要求I所述的設(shè)備，還包括分別被連接在所述字線和每一個(gè)所述子位線之間的多個(gè)存儲(chǔ)部。
11.根據(jù)權(quán)利要求10所述的設(shè)備，其中所述多個(gè)存儲(chǔ)部包括強(qiáng)電介質(zhì)電容器。
12.—種設(shè)備,包括；含有存儲(chǔ)單元的多個(gè)子陣列的存儲(chǔ)單元陣列； 配置在未被選擇的子陣列的子位線之間將所述未被選擇的子陣列的子位線相互連接的第一晶體管，其中第一晶體管具有第一端子和第二端子，第一端子被直接連接到所述未被選擇的子陣列中的第一子陣列的第一子位線，第二端子被直接連接到所述未被選擇的子陣列中的第二子陣列的第二子位線； 被連接到所述存儲(chǔ)單元陣列并且配置成讀出在一個(gè)選擇的子陣列的存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)的讀出電路；以及 被連接到所述存儲(chǔ)單元陣列并且配置成在所述選擇的子陣列中重寫數(shù)據(jù)的寫入電路。
13.根據(jù)權(quán)利要求12所述的設(shè)備，還包括 配置于所述存儲(chǔ)單元陣列中的字線； 配置成與所述字線交叉的主位線； 分別配置于每個(gè)所述子陣列中并且設(shè)置成能夠與所述主位線連接的子位線； 配置成將所述未被選擇的子陣列中的一個(gè)子陣列的子位線連接到第一固定電位的第二晶體管。
14.根據(jù)權(quán)利要求13所述的設(shè)備，還包括配置成將所述未被選擇的子陣列中的另一個(gè)子陣列的子位線連接到第二固定電位的另一個(gè)第二晶體管。
15.根據(jù)權(quán)利要求14所述的設(shè)備，其中所述第一固定電位和所述第二固定電位分別配置在所述存儲(chǔ)單元陣列的兩端。
16.根據(jù)權(quán)利要求14所述的設(shè)備，其中所述第一固定電位和第二固定電位包括接地電位。
17.根據(jù)權(quán)利要求13所述的設(shè)備，還包括配置成分別將每一個(gè)所述子位線連接到所述主位線的第三晶體管。
18.根據(jù)權(quán)利要求12所述的設(shè)備，其中所述第一端子包括所述第一晶體管的第一源極/漏極端子，所述第二端子包括所述第一晶體管的第二源極/漏極端子。
19.一種操作存儲(chǔ)器的方法，所述方法包括 在具有存儲(chǔ)單元的多個(gè)子陣列的存儲(chǔ)單元陣列的選擇的子陣列中存儲(chǔ)數(shù)據(jù)； 使用配置在未被選擇的子陣列的子位線之間將所述未被選擇的子陣列的子位線相互連接的第一晶體管，其中第一晶體管具有第一端子和第二端子，第一端子被直接連接到所述未被選擇的子陣列中的第一子陣列的第一子位線，第二端子被直接連接到所述未被選擇的子陣列中的第二子陣列的第二子位線； 從所述選擇的子陣列的存儲(chǔ)單元讀出所存儲(chǔ)的數(shù)據(jù)；以及 在所述選擇的子陣列中重寫讀出的數(shù)據(jù)。
20.根據(jù)權(quán)利要求19所述的方法，還包括 使用第二晶體管將所述未被選擇的子陣列中的一個(gè)子陣列的子位線連接到第一固定電位。
21.根據(jù)權(quán)利要求20所述的方法，還包括使用另一個(gè)第二晶體管將所述未被選擇的子陣列中的另一個(gè)子陣列的子位線連接到第二固定電位。
22.根據(jù)權(quán)利要求18所述的方法，其中所述第一端子包括所述第一晶體管的第一源極/漏極端子，所述第二端子包括所述第一晶體管的第二源極/漏極端子。
23.—種設(shè)備,包括； 用于在具有多個(gè)子陣列的存儲(chǔ)單元陣列的選擇的子陣列中存儲(chǔ)數(shù)據(jù)的裝置； 配置在未被選擇的子陣列的子位線之間將所述未被選擇的子陣列的子位線相互連接的第一晶體管，其中第一晶體管具有第一端子和第二端子，第一端子被直接連接到所述未被選擇的子陣列中的第一子陣列的第一子位線，第二端子被直接連接到所述未被選擇的子陣列中的第二子陣列的第二子位線； 用于從所述選擇的子陣列的存儲(chǔ)單元讀出所存儲(chǔ)的數(shù)據(jù)的裝置；以及 用于在所述選擇的子陣列中重寫讀出的數(shù)據(jù)的裝置。
24.根據(jù)權(quán)利要求23所述的設(shè)備，其中所述第一端子包括所述第一晶體管的第一源極/漏極端子，所述第二端子包括所述第一晶體管的第二源極/漏極端子。
25.根據(jù)權(quán)利要求23所述的設(shè)備，還包括 配置成將所述未被選擇的子陣列中的一個(gè)子陣列的子位線連接到第一固定電位的第二晶體管；以及 配置成將所述未被選擇的子陣列中的另一個(gè)子陣列的子位線連接到第二固定電位的另一個(gè)第二晶體管。
全文摘要
公開了包括存儲(chǔ)單元陣列的設(shè)備以及操作存儲(chǔ)器的設(shè)備和方法。該設(shè)備包括；含有多個(gè)子陣列的存儲(chǔ)單元陣列；配置于存儲(chǔ)單元陣列中的字線；配置成與字線交叉的主位線；分別配置于每個(gè)子陣列中并且設(shè)置成能夠與主位線連接的子位線；配置在未被選擇的子陣列的子位線之間將未被選擇的子陣列的子位線相互連接的第一晶體管，其中第一晶體管具有第一源極/漏極端子和第二源極/漏極端子，第一源極/漏極端子被直接連接到未被選擇的子陣列中的第一子陣列的第一子位線，第二源極/漏極端子被直接連接到未被選擇的子陣列中的第二子陣列的第二子位線；以及配置成將未被選擇的子陣列中的一個(gè)子陣列的子位線連接到第一固定電位的第二晶體管。
文檔編號(hào)G11C11/22GK102682834SQ20121015237
公開日2012年9月19日 申請日期2007年4月19日 優(yōu)先權(quán)日2006年4月26日
發(fā)明者宮本英明 申請人:帕特蘭尼拉財(cái)富有限公司