專利名稱：存儲裝置與控制存儲裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲裝置和相關(guān)控制方法，尤指一種具有較少半選取干擾的存儲裝置及相關(guān)方法。
背景技術(shù)：
在一存儲(例如一靜態(tài)隨機(jī)存取存儲(RAM))中，可以對該存儲之一存儲單元(memory cell)寫入或讀出一邏輯值。當(dāng)該邏輯值被寫入該存儲單元時，稱接到該存儲單元的字符線(word line)的電位被充電至一高電位，以導(dǎo)通該存儲單元的多個開關(guān)晶體管(pass transistor)。接著,若被寫入的位值系邏輯值I,則稱接至該存儲單元之一第一位線(first bit line)的電位會被充電至高電位,且稱接至該存儲單元之一第二位線的電位會被放電至一低電位；若被寫入的位值系邏輯值O時，則該第一位線會被放電至低電位而該第二位線則被充電至高電位。因此，通過分別補(bǔ)充耦接至該存儲單元的該第一位線以及該 第二位線的電位，使該邏輯值被寫入該存儲的該存儲單元中。然而，當(dāng)耦接至該存儲單元的字符線的電位被充電至高電位時，所有耦接至該字符線的其他存儲單元的多個開關(guān)晶體管都會被導(dǎo)通，且耦接至該字符線但并未耦接至該第一位線以及該第二位線的存儲單元可能會遭受到干擾，因此，儲存在其他存儲單元的邏輯值可能被改變，這稱的為半選取干擾現(xiàn)象(half-select-disturb phenomenon)。為了減少這種半選取干擾現(xiàn)象，開關(guān)晶體管需要縮小尺寸，然而，為了提升寫入邊際(write margin)和寫入速度(write-in speed),開關(guān)晶體管又應(yīng)該要加大尺寸。換句話說，當(dāng)選擇傳統(tǒng)存儲單元的多個開關(guān)晶體管的尺寸時必須妥協(xié)于輕重權(quán)衡。如何提高靜態(tài)隨機(jī)存取存儲單元的穩(wěn)定性和訪問速度已成為業(yè)界的關(guān)鍵問題。

發(fā)明內(nèi)容
本發(fā)明的目的之一在于提供一種具有較低半選取干擾的存儲裝置以及相關(guān)方法。根據(jù)本發(fā)明之一實(shí)施例，提出了一種存儲裝置。該存儲裝置包含有一第一存儲單兀、一第一輔助電路以及一控制電路。該第一存儲單兀至少被一第一字符線所控制，該第一輔助電路耦接至一輔助位線，且被該第一字符線所控制，其中該第一輔助電路能夠儲存一預(yù)定數(shù)據(jù)值，而該控制電路能夠根據(jù)該輔助位線之一位線電壓來控制該第一字符線之一第一字符線電壓。根據(jù)本發(fā)明之另一實(shí)施例，揭露一種控制一存儲裝置的方法，其中該存儲裝置包含有一第一存儲單元，其至少被一第一字符線所控制。該方法包含有；提供能夠儲存一預(yù)定數(shù)據(jù)值之一第一輔助電路，其中該第一輔助電路被該第一字符線所控制；將該第一輔助電路耦接至一輔助位線；以及根據(jù)該輔助位線之一位線電壓來控制該第一字符線之一第一字符線電壓。本發(fā)明的存儲裝置及相關(guān)控制方法利用一輔助電路儲存一預(yù)定數(shù)據(jù)值以及利用一控制電路根據(jù)輔助位線電壓控制字符線電壓，因而降低讀寫存儲裝置時所產(chǎn)生的半選取干擾現(xiàn)象。


圖I是根據(jù)本發(fā)明第一實(shí)施例的存儲裝置的示意圖。圖2是根據(jù)本發(fā)明一實(shí)施例的存儲單元的示意圖。圖3是根據(jù)本發(fā)明第二實(shí)施例的存儲裝置的示意圖。圖4是一操作頻率信號、一第一寫入字符線控制信號、一輔助位線電壓，以及儲存邏輯值O且耦接至一第一寫入字符線之一存儲單元之一第一寫入位線信號以及一第二寫入位線信號的時序圖。圖5是根據(jù)本發(fā)明第三實(shí)施例的存儲裝置的示意圖?！?br> 圖6是根據(jù)本發(fā)明第四實(shí)施例的存儲裝置的示意圖。圖7是根據(jù)本發(fā)明第五實(shí)施例的控制一存儲裝置的方法的流程圖。
具體實(shí)施例方式在本說明書以及權(quán)利要求書當(dāng)中使用了某些詞匯來指代特定的組件。本領(lǐng)域的技術(shù)人員應(yīng)可理解，硬件制造商可能會用不同的名詞來稱呼同樣的組件。本說明書及權(quán)利要求并不以名稱的差異作為區(qū)分組件的方式，而是以組件在功能上的差異作為區(qū)分的準(zhǔn)則。在通篇說明書及權(quán)利要求當(dāng)中所提及的“包含”是一個開放式的用語，因此應(yīng)解釋成“包含但不限定于”。另外，“耦接”一詞在此包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表第一裝置可以直接電氣連接于第二裝置，或通過其它裝置或連接手段間接地電氣連接至第二裝置。請參考圖1，其為本發(fā)明第一實(shí)施例之一存儲裝置100的示意圖。存儲裝置100可包含多個存儲單兀102a、…、102η、多個輔助電路(auxiliary circuit) 104a、…、104η、多個反向器106a、…、106η、一控制電路108以及一預(yù)充電路(pre-charge circuit) 110。多個寫入字符線WWLa、...、WWLn分別控制存儲單元102a、…、102η的寫入選擇(write-inselection)，而多個讀取字符線RWLa、…、RffLn則分別控制存儲單元102a、...、102n的讀取選擇(read-out selection)。輔助電路104a、…、104η分別被當(dāng)作存儲單元102a、…、102η的虛設(shè)電路(dummy circuit),且每一輔助電路能夠儲存一預(yù)定數(shù)據(jù)值,在本實(shí)施例中，該預(yù)定數(shù)據(jù)值為邏輯值0，然而應(yīng)可理解的是，根據(jù)不同的設(shè)計需求，該預(yù)定資料值可以是其他任何值。此外，寫入字符線WWLa、…、WWLn亦可分別控制輔助電路104a、…、104η，且輔助電路104a、…、104η可被耦接至同一輔助寫入位線WLSBSa，其中輔助寫入位線WLSBSa用來在輔助電路104a、…、104η的其中之一被一相對應(yīng)字符線選擇到時產(chǎn)生一輔助位線電壓Sa。應(yīng)注意的是，由于存儲單元102a、…、102η屬于同一行(column),存儲單元102a、…、102η會被f禹接至同一第一寫入位線WBLa、同一第二寫入位線WBLb以及同一讀取位線RBL，其中第一寫入位線WBLa和第二寫入位線WBLb用來進(jìn)行數(shù)據(jù)寫入(例如將邏輯值I或邏輯值O寫入至被該寫入字符線所選擇的存儲單元)，且讀取位線RBL用來讀取儲存在被該讀取字符線所選擇的存儲單元中的邏輯值。此外，于實(shí)作上，存儲裝置100可以有多行存儲單元，為簡明起見，圖I中只有一行存儲單元被編號。
每一反向器106a、…、106η都有一輸入端以及被f禹接至相對應(yīng)的寫入字符線WffLa>…、WWLn之一輸出端。當(dāng)一反向器的輸入端接收到一輸入信號Si,該反向器便在相對應(yīng)的寫入字符線產(chǎn)生一字符線電壓?？刂齐娐?08能夠根據(jù)輔助寫入位線WLSBSa的輔助位線電壓Sa來控制寫入字符線WWLa、…、WffLn其中之一的字符線電壓，其中輔助位線電壓Sa根據(jù)儲存于被字符線電壓所選擇的輔助電路中的預(yù)定數(shù)據(jù)值(例如邏輯值O)獲得。更具體的說，當(dāng)輔助電路被字符線電壓選擇時，儲存于被選擇的輔助電路中的預(yù)定數(shù)據(jù)值(例如邏輯值O)可以使被選擇的輔助電路對輔助寫入位線WLSBSa的輔助位線電壓Sa放電。接著，控制電路108能夠根據(jù)輔助位線電壓Sa來控制被選擇的寫入字符線的字符線電壓。此外，存儲裝置100另包含一預(yù)充電路110，用來在輸入信號輸入至反向器106a、…、106η其中之一的輸入端的前，預(yù)充第一寫入位線WBLa、第二寫入位線WBLb、讀取位線RBL以及輔助寫入位線WLSBSa的電位至高電位。
在本實(shí)施例中，如圖2所示，因?yàn)樵摯鎯卧邪藗€晶體管,故每一存儲單元102a、· ··、102η均系八晶體管靜態(tài)隨機(jī)存取存儲單兀(8-T static random access memorycell)。應(yīng)注意的是，本發(fā)明并不僅限于八晶體管靜態(tài)隨機(jī)存取存儲單元，六晶體管靜態(tài)隨機(jī)存取存儲單元或其他種類的存儲單元亦可作為本發(fā)明的其他實(shí)施例。為簡明起見，圖2為依據(jù)本發(fā)明一實(shí)施例的多個存儲單元102a、…、102η的其中之一(例如存儲單元102a)的不意圖。該存儲單兀包含有一栓鎖電路(latch circuit) 202、一第一晶體管204、一第二晶體管206、一第三晶體管208以及一第四晶體管210。栓鎖電路202可以儲存一數(shù)據(jù)位(例如邏輯值I或邏輯值O)，在本實(shí)施例中，栓鎖電路202包含有四個晶體管Ml M4，其中晶體管Ml與晶體管M3被配置為一第一反向器，晶體管M2與晶體管M4被配置為一第二反向器，且該第一反向器以及該第二反向器有一正向回授回路(即產(chǎn)生一栓鎖)。更具體的說，該第一反向器的輸出端NI (即栓鎖電路202之一第一接入端(first access terminal))系f禹接至該第二反向器之一輸入端，且該第二反向器的輸出端N2(即栓鎖電路202之一第二接入端)系耦接至該第一反向器的輸入端。此外，栓鎖電路202可操作在供應(yīng)電壓Vdd以及接地電壓Vgnd之間。第一晶體管204包含一第一端(即第一晶體管204的位傳輸端)耦接至栓鎖電路202的輸出端NI，一第二端N3 (即第一晶體管204的其他位傳輸端)耦接至，例如，第一寫入位線WBLa，以接收一第一寫入位線信號Swbla，以及一控制端N4耦接至該寫入字符線(例如，WWLa)以接收一寫入字符線控制信號Swwla。第二晶體管206包含一第一端(即第二晶體管206的位傳輸端)耦接至栓鎖電路202的輸出端N2，一第二端N5(即第二晶體管206的其他位傳輸端)耦接至，例如，一第二寫入位線WBLb，以接收第二寫入位線信號Swblb，以及一控制端N6耦接至寫入字符線WWLa。第三晶體管208包含一第一端耦接至一電壓，例如接地電壓Vgnd，一控制端耦接至栓鎖電路202的輸出端N2，以及一第二端N7。第四晶體管210包含一第一端耦接至第三晶體管208的第二端N7，一第二端NS耦接至，例如，讀取位線RBL，以輸出一讀取位線信號Srbl，以及一控制端N9耦接至，例如，讀取字符線RWLa,以接收一讀取字符線控制信號Srwla。應(yīng)注意的是，寫入字符線控制信號Swwla以及讀取字符線控制信號Srwla是基于列(row based)的信號,且第一寫入位線信號Swbla、第二寫入位線信號Swblb以及讀取位線信號Srbl是基于行(column based)的信號。另外要注意的是，在存儲裝置100中使用輔助電路104a、...、104η的目的是要監(jiān)控儲存邏輯值O的存儲單元的位線電壓(例如，第一寫入位線WBLa)從一電位(例如，Vdd)到另一電位(例如，Vgnd)的變化。因此，除了輔助電路104a、…、104η儲存的是邏輯值O以夕卜，實(shí)作上，每一輔助電路104a、…、104η和真正的存儲單元(即存儲單元102a, -,102η)是相同的。換句話說，每一輔助電路104a、…、104η的架構(gòu)可和圖2所示的存儲單元架構(gòu)相同，因此，輔助電路104a、…、104η又可耦接至另一輔助寫入位線WLSBSb以及一輔助讀取位線RBLS，其中輔助寫入位線WLSBSb以及輔助讀取位線RBLS分別具有和第二寫入位線WBLb以及讀取位線RBL相似的功能。然而本發(fā)明不限于此實(shí)施例，任何其他能監(jiān)控真正存儲單元的位線從一電位到另一電位的電壓變化的電路，皆屬于本發(fā)明的范圍。根據(jù)本發(fā)明，當(dāng)存儲裝置100中之一存儲單元(例如第一存儲單元102a)被選取并寫入一值(例如，O或I)時，控制該存儲單元列(其包含有被選取的該存儲單元)的寫入字符線(例如WffLa)的電位會從低電位被充電至高電位。在此，對第一存儲單元102a寫入一值僅用來作為范例說明。在一低電位的輸入信號Si輸入至反向器106a的輸入端的前，預(yù)充電路110會預(yù)充第一寫入位線WBLa的電位、第二寫入位線WBLb的電位以及輔助寫入位線WLSBSa、WLSBSb的電位至一高電位。接著，當(dāng)該低電位的輸入信號Si輸入至反向器106a的輸入端時，第一寫入字符線WffLa的電位會逐漸增加以導(dǎo)通位于第一列的多個存儲 單元的開關(guān)晶體管(即具有和圖2中的第一晶體管204以及第二晶體管206同樣功能的相對應(yīng)晶體管)，其中位于第一列的多個存儲單元包含有第一輔助電路104a以及第一存儲單元 102a。接下來，由于邏輯值O儲存在第一輔助電路104a，當(dāng)?shù)谝惠o助電路104a的開關(guān)晶體管(即具有和圖2中的第一晶體管204同樣功能的該相對應(yīng)晶體管)被導(dǎo)通時，輔助寫入位線WLSBSa的高電位會逐漸放電至低電位；同時，在輔助寫入位線WLSBSa的電位被放電至足夠低的電壓的前，控制電路108會放慢升高第一寫入字符線WffLa的電位。當(dāng)輔助寫入位線WLSBSa的電位被放電至足夠低的電壓時，控制電路108會停止放慢升高第一寫入字符線WffLa的電位,并且讓第一反向器106a對電位充電至一預(yù)定頂端電位(top voltagelevel)。如此一來，通過在輔助寫入位線WLSBSa的電位到達(dá)足夠低的電壓的前放慢對第一寫入字符線WffLa的電位的充電，當(dāng)?shù)谝粚懭胱址€WffLa的電位達(dá)到該預(yù)定頂端電位時，儲存邏輯值O且耦接至第一寫入字符線WffLa的該存儲單元中所儲存的邏輯值O保證不會改變至邏輯值1，這是因?yàn)榈谝惠o助電路104a系實(shí)際存儲單元的虛設(shè)電路，且輔助寫入位線WLSBSa的放電速率(discharging rate)大致上等同于其他儲存邏輯值O的存儲單元的寫入位線的放電速率。換句話說，本發(fā)明減少了存儲裝置100的半選取干擾現(xiàn)象。請參考圖3，圖3為依據(jù)本發(fā)明第二實(shí)施例之一存儲裝置300的示意圖。在本實(shí)施例中，控制電路以及預(yù)充電路的詳細(xì)電路已繪示于圖中。為簡明起見，存儲裝置300中除了控制電路以及預(yù)充電路以外，其他多個組件都標(biāo)有和存儲裝置100相同的標(biāo)號。在本實(shí)施例中，控制電路以及預(yù)充電路分別被標(biāo)示為302和304。預(yù)充電路302可包含有多個晶體管MpU…、Mp6，例如多個P型場效晶體管。每一晶體管Mpl、…、Mp6都有一控制端耦接至一預(yù)充控制信號Sp，一第一端耦接至一電壓(例如供應(yīng)電壓Vdd)，以及一第二端分別耦接至存儲裝置300的每一位線(例如，輔助寫入位線WLSBSa、WLSBSb、輔助讀取位線RBLS、第一寫入位線WBLa、第二寫入位線WBLb以及讀取位線RBL)。在寫入字符線被輸入信號選取的前，預(yù)充控制信號Sp變?yōu)椋绲碗娢?，來?dǎo)通晶體管Mpl、…、Mp6以將位線(例如輔助寫入位線WLSBSa、WLSBSb、輔助讀取位線RBLS、第一寫入位線WBLa、第二寫入位線WBLb以及讀取位線RBL)的電位預(yù)充至高電位。控制電路302是一追蹤電路(tracking circuit),其用來追蹤輔助寫入位線WLSBSa的輔助位線電壓Sa的變化，以產(chǎn)生一調(diào)整信號Sad來控制寫入字符線WWLa、…、WffLn其中之一的字符線電壓?？刂齐娐?02可包含一共同晶體管(common transistor)Mc (例如一 N型場效晶體管)以及多個晶體管Mna、…、Mnn (例如多個N型場效晶體管)，其中共同晶體管Mc具有一控制端耦接至輔助寫入位線WLSBSa、一第一連接端Nd、以及一率禹接至一電壓(例如接地電壓Vgnd)的第二連接端。每一晶體管Mna、…、Mnn都有一控制端分別耦接至每一寫入字符線WWLa、…、WWLn、一第一連接端耦接至共同晶體管Mc的第一連接端Ncl以及一第二連接端分別耦接至每一寫入字符線WWLa、…、WWLn。根據(jù)本發(fā)明，當(dāng)存儲裝置300進(jìn)行一寫入程序時，寫入字符線WWLa、…、WffLn的其中之一會被選取。共同晶體管Mc系用來監(jiān)控輔助寫入位線WLSBSa的輔助位線電壓Sa的變化，并產(chǎn)生一監(jiān)控信號Sm給晶體管Mna，…，Mnn的中被耦接至被選取的寫入字符線的晶體管，其中該被選取的晶體管會產(chǎn)生一調(diào)整信號Sad給該被選取的寫入字符線。晶體管 Mna >…、Mnn系多個二極管接法晶體管(diode-connected transistors)。為了更清楚地描述控制電路302的運(yùn)作，將以寫入一個值到第一存儲單元102a來作為范例說明。圖4為繪示一操作頻率信號(operating clock signal) Sck、第一寫入字符線控制信號Swwla、輔助位線電壓Sa以及耦接至第一寫入字符線WffLa且儲存邏輯值O的存儲裝置300的存儲單元的一第一寫入位線信號Swbla以及一第二寫入位線信號Swblb的時序圖。在時間Tl時，存儲裝置300進(jìn)入第一存儲單元102a的寫入程序。在時間T2時，第一寫入字符線WffLa從一低電位充電至一高電位。在時間T2和T3之間，因?yàn)榈谝粚懭胱址€控制信號Swwla低于晶體管Mna之一臨界電壓(threshold voltage) Vth,所以二極管接法晶體管Mna會保持不導(dǎo)通(turned off)。在此同時，在時間T2和T3之間，因?yàn)樵诘谝惠o助電路104a中的開關(guān)晶體管(即具有和圖I中的第一晶體管204以及第二晶體管206同樣功能的相對應(yīng)的晶體管)保持不導(dǎo)通，所以輔助位線電壓Sa保持在高電位。接著，在時間T3之后，二極管接法晶體管Mna以及第一輔助電路104a的晶體管會被導(dǎo)通，如此一來，一電流會流過包括二極管接法晶體管Mna以及共同晶體管Mc的電流路徑以減緩第一寫入字符線控制信號Swwla的上升速率(如圖4所示)。應(yīng)注意的是，因?yàn)橛跁r間T3之后，在第一輔助電路104a中的開關(guān)晶體管會被導(dǎo)通以對輔助位線電壓Sa進(jìn)行放電，所以輔助位線電壓Sa的電位會逐漸降低。接著，在時間T3和T4之間，第一寫入字符線控制信號Swwla會以慢于時間T2和T3之間的上升速率的上升速率而逐漸上升。當(dāng)輔助位線電壓Sa降低到共同晶體管Mc的臨界電壓Vth時，共同晶體管Mc在時間T4會不導(dǎo)通。當(dāng)共同晶體管Mc不導(dǎo)通時，包含二極管接法晶體管Mna以及共同晶體管Mc的該電流路徑為斷路，如此一來，在時間T4和T5之間，沒有電流會經(jīng)由該電流路徑流至接地電壓Vgnd。第一寫入字符線控制信號Swwla在時間T5達(dá)到該預(yù)定頂端電位。應(yīng)注意的是，該頂端電位可以是供應(yīng)電壓Vdd或任何其他高于或低于供應(yīng)電壓Vdd的電位。在時間T5和T6間，該值會被控制而寫入至第一存儲單元102a。請再次參考圖4。因?yàn)榈谝惠o助電路104a系實(shí)際存儲單元的虛設(shè)電路，輔助位線電壓Sa的下降速率會大致上等同于儲存邏輯值O且耦接至第一寫入字符線WffLa的存儲單元的第一寫入位線信號Swbla的下降速率。接著，控制電路302使用輔助位線電壓Sa來產(chǎn)生調(diào)整信號Sad以調(diào)整第一寫入字符線WffLa的第一寫入字符線控制信號Swwla，如此一來，第一寫入字符線控制信號Swwla的上升速率會通過第一輔助電路104a以及控制電路302的使用而在時間T3之后趨緩，換句話說，延長了第一寫入字符線控制信號Swwla達(dá)到該頂端電位所需要的時間，且因此在第一寫入字符線WffLa的第一寫入字符線控制信號Swwla達(dá)到該頂端電位(例如，供應(yīng)電壓)的前，提供儲存該邏輯值O且耦接至第一寫入字符線WffLa的該存儲單元足夠的時間來對第一寫入位線信號Swbla進(jìn)行放電至一夠低的電壓(例如，臨界電壓Vth)。當(dāng)?shù)谝粚懭胛痪€信號Swbla的電位低于該夠低的電壓(例如，臨界電壓Vth)時，儲存在耦接至第一寫入字符線WffLa的該存儲單元中的邏輯值O將不會被第一寫入字符線控制信號Swwla的該頂端電位所干擾，換句話說，本發(fā)明降低了存儲裝置300的半選取干擾現(xiàn)象。此外，讓晶體管Mna，…，Mnn共享同一晶體管Mc并把晶體管Mc當(dāng)作共同監(jiān)控晶體管(common monitoring transistor)具有節(jié)省存儲裝置300的芯片面積以及降低輔助寫入位線WLSBSa的寄生電容的好處。應(yīng)注意的是，即使控制電路302的運(yùn)作描述系以寫入 一值到位于第一列的第一存儲單元102a為例，當(dāng)該值被寫入到位于其他列的存儲單元時，控制電路302仍然同樣具有類似的好處。為簡明起見，在此將省略對該程序的詳細(xì)敘述。請參考圖5，其為本發(fā)明之一存儲裝置500之一第三實(shí)施例的示意圖。在本實(shí)施例中，控制電路的詳細(xì)電路繪示于圖中。因此，為簡明起見，存儲裝置500中除控制電路以外，其他多個組件都標(biāo)有和存儲裝置300相同的標(biāo)號。在本實(shí)施例中，控制電路被標(biāo)記為502，其系一追蹤電路，用來追蹤輔助寫入位線WLSBSa的輔助位線電壓Sa的變化，以產(chǎn)生一調(diào)整信號Sad來控制寫入字符線WWLa、…、WffLn其中之一的字符線電壓。控制電路502可包含有多個晶體管Mna’、…、Mnn’(例如多個N型場效晶體管)，其中每一個晶體管Mna、…、Mnn都有一控制端耦接至輔助寫入位線WLSBSa、一第一連接端耦接至接地電壓Vgnd以及一第二連接端分別耦接至每一寫入字符線WWLa、…、WWLn。根據(jù)本發(fā)明，當(dāng)存儲裝置500進(jìn)行一寫入程序時，寫入字符線WWLa、…、WffLn其中之一會被選取。晶體管Mna’、…、Mnn’其中之一會被用來監(jiān)控輔助寫入位線WLSBSa的輔助位線電壓Sa的變化，并產(chǎn)生一監(jiān)控信號Sad’給被選取的寫入字符線。為了更清楚地描述控制電路502的運(yùn)作，將以寫入一個值到第一存儲單元102a來作為范例說明。當(dāng)存儲裝置500進(jìn)入第一存儲單元102a的該寫入程序時，第一寫入字符線WffLa開始從一低電位充電至一高電位，此時，因?yàn)檩o助位線電壓Sa處于高電位,第一晶體管Mna’會被導(dǎo)通。接著，一電流會流過包括第一晶體管Mna’的電流路徑，因而減緩了第一寫入字符線控制信號Swwla的上升速率，換句話說，第一寫入字符線控制信號Swwla以一個慢于沒有電流流經(jīng)第一晶體管Mna’時的上升速率的上升速率來逐漸上升。應(yīng)注意的是，預(yù)充電路304 (例如晶體管Mpl)亦在輸入信號被輸入至其中一個反向器106a、…、106η的輸入端的前，將輔助位線電壓Sa的電位預(yù)充至高電位，如此一來，當(dāng)存儲裝置500進(jìn)入第一存儲單元102a的該寫入程序時，輔助位線電壓Sa已經(jīng)處于高電位。接著，當(dāng)輔助位線電壓Sa降低至第一晶體管Mna’的臨界電壓Vth時，第一晶體管Mna’不導(dǎo)通，而當(dāng)?shù)谝痪w管Mna’不導(dǎo)通時，該電流路徑為斷路，故不會再有電流經(jīng)過該電流路徑而流至接地電壓Vgnd。第一寫入字符線控制信號Swwla將達(dá)到該預(yù)定頂端電位。應(yīng)注意的是，該預(yù)定頂端電位可以是供應(yīng)電壓Vdd或任何其他高于或低于供應(yīng)電壓Vdd的電位。當(dāng)?shù)谝粚懭胱址€控制信號Swwla達(dá)到該預(yù)定頂端電位時,該值會被控制而寫入至第一存儲單元102a。類似于先前針對第二實(shí)施例的描述，因?yàn)榈谝惠o助電路104a系實(shí)際存儲單元的虛設(shè)電路，輔助位線電壓Sa的上升速率會大致上等同于儲存邏輯值O且耦接至第一寫入字符線WffLa的該存儲單元的第一寫入位線信號Swbla的上升速率。接著，控制電路502用輔助位線電壓Sa來產(chǎn)生調(diào)整信號Sad’，以調(diào)整第一寫入字符線WffLa的第一寫入字符線控制信號Swwla，如此一來，第一寫入字符線控制信號Swwla的上升速率會通過第一輔助電路104a以及控制電路502的使用而減緩，換句話說，延長了第一寫入字符線控制信號Swwla要達(dá)到該頂端電位所需的時間，且在第一寫入字符線WWLa的第一寫入字符線控制信號Swwla到達(dá)該頂端電位(例如，供應(yīng)電壓)的前，提供儲存邏輯值O且耦接至第一寫入字符線WffLa的該存儲單元足夠的時間來對第一寫入位線信號Swbla進(jìn)行放電至一夠低的電壓(例如，臨界電壓Vth)，當(dāng)?shù)谝粚懭胛痪€信號Swbla的電位低于該夠低的電壓(例 如，臨界電壓Vth)時，儲存在耦接至第一寫入字符線WffLa的該存儲單元的邏輯值O將不會被第一寫入字符線控制信號Swwla的該頂端電位所干擾，換句話說，本發(fā)明降低了存儲裝置500的半選取干擾現(xiàn)象。應(yīng)注意的是，即使控制電路502的運(yùn)作描述系以寫入一值到位于第一列的第一存儲單元102a為例，當(dāng)該值系被寫入到位于其他列的存儲單元時，控制電路302仍然同樣具有類似的好處。為簡明起見，在此將省略對該程序的詳細(xì)敘述。請參考圖6，其為本發(fā)明之一存儲裝置600之一第四實(shí)施例的示意圖。在本實(shí)施例中，控制電路的詳細(xì)電路繪示于圖中。因此，為簡明起見，存儲裝置600中除控制電路以外，其他多個組件都標(biāo)有和存儲裝置300相同的標(biāo)號。在本實(shí)施例中，控制電路被標(biāo)記為602?？刂齐娐?02系一追蹤電路，用來追蹤輔助寫入位線WLSBSa的輔助位線電壓Sa的變化，來產(chǎn)生一調(diào)整信號(即圖6中的Sadi”以及Sad2”)以控制寫入字符線WWLa、…、WffLn其中之一的字符線電壓?？刂齐娐?02可包含有多個晶體管Mna”、…、Mnn”(例如多個N型場效晶體管)、一晶體管Me” (例如共同P型場效晶體管)以及多個晶體管Mpa”、…、Mpn” (例如多個P型場效晶體管)。每一個晶體管Mpa”、…、Mpn”都具有一控制端耦接至輔助寫入位線WLSBSa、一第一連接端f禹接至一電壓(例如接地電壓Vgnd)以及一第二連接端分別率禹接至每一寫入字符線WWLa、…、WWLn。共同晶體管Me”有一控制端耦接至晶體管Mna”、…、Mnn”的該控制端，且該控制端耦接至輔助寫入位線WLSBSa，以及一第一連接端耦接至一電壓(例如供應(yīng)電壓Vdd)。每一個晶體管Mpa”、…、Mpn”都有一控制端分別耦接至每一個反向器106a、…、106η的輸入端，一第一連接端分別耦接至每一個反向器s 106a、…、106η的該輸出端，且反向器106a、…、106η分別耦接至寫入字符線WWLa、…、WWLn，以及一第二連接端耦接至共同晶體管Mc ”之一第二連接端。根據(jù)本發(fā)明，當(dāng)存儲裝置600正在進(jìn)行寫入程序時，寫入字符線WWLa、…、WffLn的其中之一會被選取。晶體管Mna”、…、Mnn”的其中之一系用來監(jiān)控輔助寫入位線WLSBSa的輔助位線電壓Sa的變化，并產(chǎn)生第一調(diào)整信號Sad”給被選取的寫入字符線。為了更清楚地描述控制電路602的運(yùn)作，將以寫入一個值到第一存儲單元102a來作為范例說明。當(dāng)存儲裝置600進(jìn)入第一存儲單元102a的寫入程序，第一寫入字符線WffLa開始從一低電位充電至一高電位，此時，因?yàn)檩o助位線電壓Sa處于高電位,第一晶體管Mna’會被導(dǎo)通，而共同晶體管Me”不導(dǎo)通。接著，一第一電流會流過包括第一晶體管Mna’的電流路徑，因而減緩了第一寫入字符線控制信號Swwla的上升速率，換句話說，第一寫入字符線控制信號Swwla以一個較慢于沒有電流流經(jīng)第一晶體管Mna”時的上升速率的上升速率來逐漸上升，此時，包括共同晶體管Me”以及第一晶體管Mpa”的電流路徑為斷路。應(yīng)注意的是，預(yù)充電路304(例如，晶體管Mpl)亦在該輸入信號被輸入至反向器106a、…、106η其中之一的輸入端的前將輔助位線電壓Sa的電位預(yù)充至高電位，如此一來，當(dāng)存儲裝置600進(jìn)入第一存儲單元102a的寫入程序時，輔助位線電壓Sa已經(jīng)處在高電位。當(dāng)輔助位線電壓Sa降低 至第一晶體管Mna’的臨界電壓Vth時，第一晶體管Mna’不導(dǎo)通，而當(dāng)?shù)谝痪w管Mna’不導(dǎo)通時，該電流路徑為斷路，故不會再有電流經(jīng)過該電流路徑而流至接地電壓Vgnd。當(dāng)輔助位線電壓Sa降低到供應(yīng)電壓Vdd和輔助位線電壓Sa之間的電壓差大于共同晶體管Me”的臨界電壓Vthp時，共同晶體管Me”將會導(dǎo)通。當(dāng)共同晶體管Me”導(dǎo)通時，會有一第二電流路徑由該供應(yīng)電壓經(jīng)由共同晶體管Me”以及第一晶體管Mpa”流至第一寫入字符線WWLa。應(yīng)注意的是,第一晶體管Mna”的不導(dǎo)通時間(turn offtime)可能會和共同晶體管Me”的導(dǎo)通時間(turn on time)重迭,或者可能不會和共同晶體管Me”的導(dǎo)通時間重迭。根據(jù)以上的描述，第一晶體管Mna”系用來在第一寫入字符線WffLa充電的初期階段時，放慢第一寫入字符線控制信號Swwla的上升速率，而共同晶體管Me”以及第一晶體管Mpa”系用來在第一寫入字符線WffLa充電的晚期階段時，加快第一寫入字符線控制信號Swwla的上升速率。也就是說，根據(jù)本實(shí)施例，第一寫入字符線控制信號Swwla的上升速率在輔助位線電壓Sa的電位足夠低的前，被控制放慢下來。然而，當(dāng)輔助位線電壓Sa的該電位足夠低時，第一寫入字符線控制信號Swwla的上升速率則會被控制加快，以達(dá)到該預(yù)定頂端電位。應(yīng)注意的是，該預(yù)定頂端電位可以是供應(yīng)電壓Vdd或任何其他高于或低于供應(yīng)電壓Vdd的電位。當(dāng)?shù)谝粚懭胱址€控制信號Swwla達(dá)到該預(yù)定頂端電位時,該值會被控制而寫入至第一存儲單元102a。類似于上面針對第二實(shí)施例的描述，因?yàn)榈谝惠o助電路104a是實(shí)際存儲單元的虛設(shè)電路，輔助位線電壓Sa的電壓變化會大致上等同于儲存邏輯值O且耦接至第一寫入字符線WffLa的該存儲單元的第一寫入位線信號Swbla的電壓變化。接著，控制電路602用輔助位線電壓Sa來產(chǎn)生調(diào)整信號Sadl”，以調(diào)整第一寫入字符線WffLa的第一寫入字符線控制信號Swwla，如此一來，第一寫入字符線控制信號Swwla的上升速率會通過第一輔助電路104a以及控制電路602的使用而減緩，換句話說，延長了第一寫入字符線控制信號Swwla要達(dá)到該頂端電位所需的時間，且在第一寫入字符線WWLa的第一寫入字符線控制信號Swwla到達(dá)該頂端電位(例如，供應(yīng)電壓)的前，提供足夠的時間給儲存邏輯值O且耦接至第一寫入字符線WffLa的該存儲單元，來對第一寫入位線信號Swbla進(jìn)行放電至一夠低的電壓(例如，臨界電壓Vth)。當(dāng)?shù)谝粚懭胛痪€信號Swbla的電位夠低時(例如，低于臨界電壓Vth)，儲存在耦接至第一寫入字符線WWLa的該存儲單元的邏輯值O將不會被第一寫入字符線控制信號Swwla的該預(yù)定頂端電位所干擾。之后，第一寫入字符線控制信號Swwla的上升速率會通過第二調(diào)整信號Sad2”的控制，來加速達(dá)到該預(yù)定頂端電位。因此，儲存在耦接至第一寫入字符線WffLa的該存儲單元的邏輯值O將不會被第一寫入字符線控制信號Swwla的該頂端電位所干擾，換句話說，本發(fā)明降低了存儲裝置600的半選取干擾現(xiàn)象。此外，讓晶體管Mpa”，…，Mpn”共享同一晶體管Me”并把晶體管Me”當(dāng)作共同監(jiān)控晶體管，具有節(jié)省存儲裝置600的芯片面積以及降低輔助寫入位線WLSBSa的寄生電容的好處。應(yīng)注意的是，即使控制電路602的運(yùn)作描述以寫入一值到位于第一列的第一存儲單元102a為例，當(dāng)該值被寫入到位于其他列的存儲單元時，控制電路602仍然同樣具有類似的好處。為簡明起見，在此將省略對該程序的詳細(xì)敘述。上述的多個實(shí)施例的運(yùn)作可總結(jié)在圖7所示的步驟中。圖7是根據(jù)本發(fā)明的第五實(shí)施例來說明一種控制一存儲裝置的方法的流程圖700，其中該存儲裝置可以代表上述提到的各種存儲裝置。為求簡單明了，對方法700的描述會結(jié)合存儲裝置100的實(shí)施例。倘若大體上可達(dá)到相同的結(jié)果，并不需要一定照圖7所示的流程中的步驟順序來進(jìn)行，且圖7所示的步驟不一定要連續(xù)進(jìn)行，亦即其他步驟亦可插入其中。此外，圖7中的某些步驟可根 據(jù)不同實(shí)施例或設(shè)計需求省略的。方法700包含有以下步驟步驟702 :提供至少一輔助電路104a，其能夠儲存一預(yù)定數(shù)據(jù)值(例如邏輯值O)在其中，該輔助電路104a被第一字符線WffLa所控制；步驟704 :將輔助電路104a耦接至輔助寫入位線WLSBSa ；步驟706 :根據(jù)輔助位線WLSBSa之一位線電壓Sa，控制第一字符線WffLa之一第一字符線電壓，以逐漸升高被選擇到的寫入字符線WffLa的電位；步驟708 :追蹤輔助寫入位線WLSBSa的輔助位線電壓Sa的電壓變化，以產(chǎn)生一第一調(diào)整信號來控制第一字符線WffLa的第一字符線電壓；步驟710 :在輔助寫入位線WLSBSa的電位被放電至一足夠低的電壓的前，放慢寫入字符線WffLa的電位的上升；步驟712 :在輔助寫入位線WLSBSa的電位被放電至達(dá)到該足夠低的電壓時，停止放慢被選擇的寫入字符線WffLa的電位的上升，并且將被選擇的寫入字符線WWLa的電位充電至一預(yù)定頂端電位；步驟714 :當(dāng)被選擇的寫入字符線WffLa的電位達(dá)到該預(yù)定頂端電位時，寫入該值到被選擇的存儲單元102a。根據(jù)上述揭露的實(shí)施例，通過儲存邏輯值O到多個輔助電路104a，…，104η中，控制電路108可以動態(tài)追蹤輔助寫入位線WLSBSa的電位，以決定該電位是否被放電至一足夠低的電壓。在輔助寫入位線WLSBSa的電位被放電至達(dá)到一足夠低的電壓的前，控制電路108可放慢被選擇的寫入字符線的電位的上升，而當(dāng)輔助寫入位線WLSBSa的電位被放電至達(dá)到該足夠低的電壓時，控制電路108可以停止放慢該被選擇的寫入字符線的電位的上升并且將該電位充電至該預(yù)定頂端電位，如此一來，通過在輔助寫入位線WLSBSa的電位達(dá)到一足夠低的該電壓的前放慢該被選擇的寫入字符線的電位的上升，當(dāng)被選擇的寫入字符線的電位達(dá)到該預(yù)定的頂端電位時，耦接至第一寫入字符線WWLa的存儲單元中所儲存的邏輯值O保證不會改變至邏輯值1，因此，本發(fā)明減少了存儲(例如靜態(tài)隨機(jī)存取存儲)中的半選取干擾現(xiàn)象。上述至少一輔助電路還可以替換為，例如，一第一輔助電路104a以及一第二輔助電路104b (如圖I所示)。第一輔助電路104a被第一字符線WffLa所控制，該第二輔助電路104b被一第二字符線WffLb所控制。此時，該方法將該第二輔助電路104b耦接至另一輔助寫入位線WLSBSb，以及追蹤該輔助位線WLSBSb的該位線電壓的變化，以產(chǎn)生一第二調(diào)整信號來控制該第二字符線WWLb的該第二字符線電壓?？梢岳斫獾氖牵鲋辽僖惠o助電路的數(shù)量可以多于2。本發(fā)明的存儲裝置及相關(guān)控制方法利用一輔助電路儲存一預(yù)定數(shù)據(jù)值以及利用一控制電路根據(jù)輔助位線電壓控制字符線電壓，因而降低讀寫存儲裝置時所產(chǎn)生的半選取干擾現(xiàn)象，另外，另可共享部分晶體管以達(dá)到節(jié)省面積以及降低寄生電容的目的。因此，本發(fā)明的存儲裝置的成本低廉，但效能卻可大幅提高。雖然本發(fā)明已以較佳實(shí)施方式揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中的技術(shù)人員，在不脫離本發(fā)明的范圍內(nèi)，可以做一些改動，因此本發(fā)明的保護(hù)范圍 應(yīng)以權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種存儲裝置，包含有 一第一存儲單元，其至少被一第一字符線所控制； 一第一輔助電路，耦接至一輔助位線且被該第一字符線所控制，該第一輔助電路儲存一預(yù)定數(shù)據(jù)值；以及 一控制電路，其根據(jù)該輔助位線之一位線電壓來控制該第一字符線之一第一字符線電壓。
2.如權(quán)利要求I所述的存儲裝置，其中該位線電壓來自于儲存在該第一輔助電路中的該預(yù)定數(shù)據(jù)值。
3.如權(quán)利要求I所述的存儲裝置，其中該第一字符線是一寫入字符線。
4.如權(quán)利要求I所述的存儲裝置，其中該預(yù)定數(shù)據(jù)值為O。
5.如權(quán)利要求I所述的存儲裝置，其中該控制電路包含有 一追蹤電路，其用于追蹤該輔助位線的該位線電壓的變化，以產(chǎn)生一第一調(diào)整信號來控制該第一字符線的該第一字符線電壓。
6.如權(quán)利要求5所述的存儲裝置，其中該追蹤電路包含有 一第一晶體管，具有一控制端耦接至該輔助位線、一第一連接端耦接至該第一字符線以輸出該第一調(diào)整信號，以及一第二連接端耦接至一第一供應(yīng)電壓。
7.如權(quán)利要求6所述的存儲裝置，其中該第一晶體管是一N型場效晶體管。
8.如權(quán)利要求6所述的存儲裝置，其中該追蹤電路另包含有 一第二晶體管，具有一控制端以及一第一連接端均耦接至該第一字符線以輸出該第一調(diào)整信號，以及一第二連接端耦接至該第一晶體管的該第一連接端。
9.如權(quán)利要求8所述的存儲裝置，其中該第一晶體管以及該第二晶體管均為N型場效晶體管。
10.如權(quán)利要求6所述的存儲裝置，另包含有 一反向器，具有一輸入端以及一輸出端，該輸入端用于接收一輸入信號，該輸出端I禹接至該第一字符線并根據(jù)該輸入信號以產(chǎn)生該第一字符線電壓； 其中該追蹤電路另包含 一第二晶體管，具有一控制端以及一第一連接端，該控制端耦接至該第一晶體管的該控制端，該第一連接端耦接至一第二供應(yīng)電壓；以及 一第三晶體管，具有一控制端、一第一連接端以及一第二連接端，該控制端耦接至該反向器的該輸入端，該第一連接端耦接至該反向器的該輸出端以輸出該第一調(diào)整信號，該第二連接端耦接至該第二晶體管之一第二連接端。
11.如權(quán)利要求10所述的存儲裝置，其中該第一晶體管系一N型場效晶體管，以及該第二晶體管以及該第三晶體管均為P型場效晶體管。
12.如權(quán)利要求5所述的存儲裝置，另包含有 一第二存儲單元，其至少被一第二字符線所控制；以及 一第二輔助電路，耦接至該輔助位線且被該第二字符線所控制，該第二輔助電路儲存該預(yù)定數(shù)據(jù)值； 其中該追蹤電路另用于追蹤該輔助位線的該位線電壓的變化，以產(chǎn)生一第二調(diào)整信號來控制該第二字符線的第二字符線電壓。
13.如權(quán)利要求12所述的存儲裝置，其中該追蹤電路包含有 一第一晶體管，具有一控制端耦接至該輔助位線、一第一連接端，以及一第二連接端耦接至一第一供應(yīng)電壓 一第二晶體管，具有一控制端以及一第一連接端均耦接至該第一字符線以輸出該第一調(diào)整信號，以及一第二連接端耦接至該第一晶體管的該第一連接端；以及 一第三晶體管，具有一控制端以及一第一連接端均耦接至該第二字符線以輸出該第二調(diào)整信號，以及一第二連接端耦接至該第一晶體管的該第一連接端。
14.如權(quán)利要求13所述的存儲裝置，其中該第一晶體管、該第二晶體管以及該第三晶體管均為N型場效晶體管。
15.如權(quán)利要求12所述的存儲裝置，其中該追蹤電路包含有 一第一晶體管，具有一控制端耦接至該輔助位線，一第一連接端耦接至該第一字符線以輸出該第一調(diào)整信號，以及一第二連接端耦接至一第一供應(yīng)電壓 一第二晶體管，具有一控制端耦接至該輔助位線，一第一連接端耦接至該第二字符線以輸出該第二調(diào)整信號，以及一第二連接端耦接至一第一供應(yīng)電壓 一第一反向器，具有一輸入端以接收一第一輸入信號，以及一輸出端I禹接至該第一字符線并根據(jù)該第一輸入信號以產(chǎn)生該第一字符線電壓； 一第二反向器，具有一輸入端以接收一第二輸入信號，以及一輸出端I禹接至該第二字符線并根據(jù)該第二輸入信號以產(chǎn)生該第二字符線電壓； 一第三晶體管，具有一控制端耦接至該第一晶體管和該第二晶體管的該控制端，以及一第一連接端耦接至一第二供應(yīng)電壓； 一第四晶體管，具有一控制端耦接至該第一反向器的該輸入端、一第一連接端耦接至該第一反向器的該輸出端以輸出該第一調(diào)整信號、以及一第二連接端耦接至該第三晶體管之一第二連接端；以及 一第五晶體管，具有一控制端耦接至該第二反向器的該輸入端、一第一連接端耦接至該第二反向器的該輸出端以輸出該第二調(diào)整信號、以及一第二連接端耦接至該第三晶體管之一第二連接端。
16.如權(quán)利要求15所述的存儲裝置，其中該第一晶體管以及該第二晶體管均為N型場效晶體管，以及該第三晶體管、該第四晶體管以及該第五晶體管均為P型場效晶體管。
17.—種控制一存儲裝置的方法，其中該存儲裝置包含有至少被一第一字符線所控制的至少一第一存儲單元，該方法包含有 提供用于儲存一預(yù)定數(shù)據(jù)值的至少一第一輔助電路，其中該第一輔助電路被該第一字符線所控制； 將該第一輔助電路耦接至一輔助位線；以及 根據(jù)該輔助位線之一位線電壓來控制該第一字符線之一第一字符線電壓。
18.如權(quán)利要求17所述的控制一存儲裝置的方法，其中該位線電壓來自儲存于該第一輔助電路中的該預(yù)定數(shù)據(jù)值。
19.如權(quán)利要求17所述的控制一存儲裝置的方法，其中根據(jù)該輔助位線的該位線電壓來控制該第一字符線的該第一字符線電壓的步驟包含有 追蹤該輔助位線的該位線電壓的變化，以產(chǎn)生一第一調(diào)整信號來控制該第一字符線的該第一字符線電壓。
20.如權(quán)利要求19所述的控制一存儲裝置的方法，其中該存儲裝置另包含有一第二存儲單元，其至少被一第二字符線所控制；以及該方法另包含有 提供用于儲存該預(yù)定數(shù)據(jù)值一第二輔助電路，其中該第二輔助電路被該第二字符線所控制； 將該第二輔助電路耦接至該輔助位線；以及 追蹤該輔助位線的該位線電壓的變化，以產(chǎn)生一第二調(diào)整信號來控制該第二字符線的第二字符線電壓，其中該位線電壓來自儲存于該第二輔助電路中的該預(yù)定數(shù)據(jù)值。
全文摘要
本發(fā)明提供一存儲裝置包含有一第一存儲單元，其至少被一第一字符線所控制；一第一輔助電路，耦接至一輔助位線且被該第一字符線所控制，該第一輔助電路能夠儲存一預(yù)定數(shù)據(jù)值，而一控制電路能夠根據(jù)該輔助位線之一位線電壓來控制該第一字符線之一第一字符線電壓。本發(fā)明還提供一種控制一存儲裝置的方法。
文檔編號G11C7/12GK102842338SQ20121020885
公開日2012年12月26日 申請日期2012年6月19日 優(yōu)先權(quán)日2011年6月22日
發(fā)明者王嘉維 申請人:聯(lián)發(fā)科技股份有限公司