本發(fā)明涉及半導體領(lǐng)域，更具體地，涉及用于SRAM單元的裝置。

背景技術(shù)：
諸如筆記本電腦的現(xiàn)代電子設(shè)備包括多種用于存儲信息的存儲器。存儲電路主要包括兩大類。一類是易失性存儲器，另一類是非易失性存儲器。易失性存儲器包括隨機存取存儲器(RAM)，其可以進一步分為兩個子類：靜態(tài)隨機存取存儲器(SRAM)和動態(tài)隨機存取存儲器(DRAM)。由于在不給電時SRAM和DRAM均會丟失存儲的信息，故稱之為易失性存儲器。另一方面，非易失性存儲器可以永久保存存儲的數(shù)據(jù)。非易失性存儲器包括多個子類，諸如只讀存儲器(ROM)、電可擦可編程只讀存儲器(EEPROM)和閃存。靜態(tài)隨機存取存儲器(SRAM)通常用于集成電路。SRAM單元具有無需刷新即可保存數(shù)據(jù)的優(yōu)點。SRAM單元可以包括不同數(shù)量的晶體管，并且通常以晶體管數(shù)命名，例如，六晶體管(6T)SRAM、八晶體管(8T)SRAM等。晶體管通常形成用于存儲比特的數(shù)據(jù)鎖存器?？梢栽黾痈郊拥木w管，以控制對晶體管的接入。SRAM單元通常被排列為具有行和列的陣列。SRAM單元的每行均連接至字線，用于確定當前的SRAM單元是否被選擇。SRAM單元的每列均連接至位線(或一對互補位線)，用于對SRAM單元進行讀寫操作。由于各種電子部件的集成密度持續(xù)改進，SRAM工業(yè)經(jīng)歷了迅猛的發(fā)展。很大程度上，集成密度的改進是通過不斷減小最小部件尺寸的途徑而實現(xiàn)的，這使得更多的部件可以集成到給定的區(qū)域中。然而，減小的部件尺寸可能會引起更多的漏電流。由于最近對更小的電子設(shè)備的需求還在增長，故需要一種途徑來減少SRAM單元晶體管的漏電流。隨著半導體技術(shù)的發(fā)展，出現(xiàn)了鰭式場效應(yīng)晶體管作為進一步減少半導體器件漏電流的有效替代。FinFET中，包含漏極、溝道區(qū)域和源級的有源區(qū)域從設(shè)置有FinFET的半導體襯底的表面突起。從截面圖上看，F(xiàn)inFET的有源區(qū)域(諸如，鰭)為矩形。此外，F(xiàn)inFET的柵極結(jié)構(gòu)將有源區(qū)域沿三側(cè)卷起，形成如倒立的“U”。因此，溝道對柵極結(jié)構(gòu)的控制更強。減少了傳統(tǒng)的平面晶體管的短溝道泄漏影響。同樣，當FinFET關(guān)斷時，柵極結(jié)構(gòu)可以更好的控制溝道，以便減少FinFET的漏電流。

技術(shù)實現(xiàn)要素：
為解決上述問題，本發(fā)明提供了一種裝置，包括：第一字線，形成在第一互連層中，第一字線在第一方向上延伸；第一VSS線、第一位線、第一電源線、第二位線和第二VSS線，形成在第二互連層中，第一VSS線、第一位線、第一電源線、第二位線和第二VSS線在第二方向上平行延伸；第二字線，形成在第三互連層中，第二字線在第一方向上延伸；以及字線跨接結(jié)構(gòu)，形成在電源線和第二位線之間，字線跨接結(jié)構(gòu)包括：第一通孔，形成在第一字線上；金屬線，形成在第二互連層中，金屬線在第二方向上延伸；和第二通孔，形成在金屬線上，第一通孔、金屬線和第二通孔在第一字線和第二字線之間形成導電路徑。其中，第一方向垂直于第二方向。該裝置進一步包括SRAM單元，其中，SRAM單元包括：第一反相器，包括：第一p型晶體管(PU)；和第一n型晶體管(PD)，第一PU與第一PD串聯(lián)連接；第二反相器，與第一反相器交叉連接，包括：第二PU；和第二PD，第二PU與第二PD串聯(lián)連接；第一傳輸門晶體管，第一傳輸門晶體管連接在第一反相器與第一位線之間；以及第二傳輸門晶體管，第二傳輸門晶體管連接在第二反相器與第二位線之間。其中，第一PU、第一PD、第二PU、第二PD、第一傳輸門晶體管和第二傳輸門晶體管是由FinFET形成的。其中，第一PU和第二PU是由單個FinFET形成的；以及第一PD、第二PD、第一傳輸門晶體管和第二傳輸門晶體管是由多個FinFET形成的。該裝置進一步包括：第三VSS線，形成在第三互連層中，其中：第三VSS線電連接至第一VSS線和第二VSS線；以及第三VSS線被相鄰的單元共用。該裝置進一步包括：第二電源線，形成在第三互連層中，其中：第二電源線電連接至第一電源線；以及第二電源線被相鄰的單元共用。該裝置進一步包括：第三VSS線，形成在第三互連層中，其中：第三VSS線電連接至第一VSS線和第二VSS線；以及第二電源線，形成在第三互連層中，其中：第二電源線電連接至第一電源線，其中，第三VSS線和第二電源線平行形成并且以交替的方式設(shè)置。此外，還提供了一種器件，包括：第一存儲單元，包括：第一字線，形成在第一互連層中，第一字線在第一方向上延伸；第一VSS線、第一位線、第一電源線、第二位線和第二VSS線，形成在第二互連層中，第一VSS線、第一位線、第一電源線、第二位線和第二VSS線在第二方向上平行延伸；第二字線，形成在第三互連層中，第二字線在第一方向上延伸；和第一字線跨接結(jié)構(gòu)，形成在電源線和第二位線之間；以及第二存儲單元，形成在與第一存儲單元相同的列中且與第一存儲單元相鄰，包括：第二字線跨接結(jié)構(gòu)，形成在電源線和第一位線之間。其中，第一字線跨接結(jié)構(gòu)包括：第一通孔，形成在第一字線上；金屬線，形成在第二互連層中，金屬線在第二方向上延伸；以及第二通孔，形成在金屬線上，其中，第一通孔、金屬線和第二通孔在第一字線和第二字線之間形成導電路徑。其中，第一方向垂直于第二方向。該器件進一步包括形成在第三互連層中的第三VSS線，其中：第三VSS線電連接至第一VSS線和第二VSS線；以及第三VSS線被第一存儲單元和第二存儲單元共用。該器件進一步包括：形成在第三互連層中的第二電源線，其中：第二電源線電連接至第一電源線；以及第二電源線被第一存儲單元和第二存儲單元共用。該器件進一步包括：第三VSS線，形成在第三互連層中，其中：第三VSS線電連接至第一VSS線和第二VSS線；以及第二電源線，形成在第三互連層中，其中：第二電源線電連接至第一電源線，第三VSS線和第二電源線平行形成并且以交替的方式設(shè)置。此外，還提供了一種存儲陣列，包括：第一列，包括多個存儲單元，其中，第一列包括：第一存儲單元，包括：第一字線，形成在第一互連層中，第一字線在第一方向上延伸；第一VSS線、第一位線、第一電源線、第二位線和第二VSS線，形成在第二互連層中，第一VSS線、第一位線、第一電源線、第二位線和第二VSS線在第二方向上平行延伸；第二字線，形成在第三互連層中，第二字線在第一方向上延伸；和第一字線跨接結(jié)構(gòu)，形成在電源線和第二位線之間；以及第二存儲單元，形成在與第一存儲單元相同的列中且與第一存儲單元相鄰，包括：第二字線跨接結(jié)構(gòu)，形成在電源線和第一位線之間；以及第二列，形成為與第一列相鄰，第一列與第二列共用第二VSS線。其中，第一字線跨接結(jié)構(gòu)與第二字線跨接結(jié)構(gòu)形成在每4至32列中的一列中。該存儲陣列進一步包括：第三VSS線，形成在第三互連層中，其中：第三VSS線電連接至第一VSS線和第二VSS線；以及第二電源線，形成在第三互連層中，其中：第二電源線電連接至第一電源線，第三VSS線與第二電源線平行形成并且以交替的方式設(shè)置。該存儲陣列進一步包括：兩個交叉連接的反相器，具有數(shù)據(jù)存儲節(jié)點和反相數(shù)據(jù)存儲節(jié)點；以及第一傳輸門器件和第二傳輸門器件，連接至交叉連接的反相器。其中，交叉連接的反相器包括：第一p型晶體管(PU)；第一n型晶體管(PD)，第一PU與第一PD串聯(lián)連接；第二PU；以及第二PD，第二PU與第二PD串聯(lián)連接。其中，第一PU、第一PD、第二PU、第二PD、第一傳輸門器件和第二傳輸門器件由FinFET形成。附圖說明為了更全面地理解本公開的實施例及其優(yōu)點，現(xiàn)結(jié)合附圖進行以下描述作為參考，其中：圖1示出了根據(jù)一個實施例的六晶體管(6T)SRAM單元的電路圖；圖2示出了根據(jù)一個實施例的鰭式場效應(yīng)晶體管(FinFET)的截面圖；圖3示出了根據(jù)另一實施例的鰭式場效應(yīng)晶體管(FinFET)的截面圖；圖4示出了根據(jù)一個實施例的具有單接觸結(jié)構(gòu)的半導體器件的截面圖；圖5示出了根據(jù)一個實施例的圖1中示出的SRAM單元的布局圖；圖6示出了根據(jù)另一實施例的圖1中示出的SRAM單元的布局圖；圖7示出了根據(jù)一個實施例的SRAM單元的布局圖；圖8示出了根據(jù)另一實施例的SRAM單元的布局圖；圖9示出了根據(jù)一個實施例的圖7中示出的SRAM單元的簡化布局圖；圖10示出了根據(jù)一個實施例的四行一列的SRAM陣列的布局圖；圖11示出了根據(jù)另一實施例的具有四行一列的SRAM陣列的布局圖；圖12示出了根據(jù)另一實施例的具有四行一列的SRAM陣列的布局圖；圖13示出了根據(jù)另一實施例的具有四行一列的SRAM陣列的布局圖；圖14示出了根據(jù)一個實施例的四行兩列的SRAM陣列的布局圖；圖15示出了根據(jù)另一實施例的具有四行兩列的SRAM陣列的布局圖；圖16示出了根據(jù)另一實施例的具有四行兩列的SRAM陣列的布局圖；圖17示出了根據(jù)另一實施例的具有四行兩列的SRAM陣列的布局圖；圖18示出了根據(jù)另一實施例的具有四行兩列的SRAM陣列的布局圖；以及圖19示出了根據(jù)另一實施例的具有四行兩列的SRAM陣列的布局圖。除非另有所指，不同附圖中的對應(yīng)數(shù)字和標記均表示對應(yīng)的部件。附圖的繪制僅用于清楚地示出個實施例的相關(guān)方面而不必按比例繪制。具體實施方式下面將詳細描述本發(fā)明的實施例。然而，應(yīng)理解，本公開提供的可實施的創(chuàng)新概念可以以各種特定方式實現(xiàn)。本文所討論的特定實施例僅是以特定方式示出來應(yīng)用本公開的實施例，而并不旨在顯示本公開的范圍。下面將參照特定形式(鰭式場效應(yīng)晶體管(FinFET)、靜態(tài)隨機存取存儲器(SRAM)結(jié)構(gòu))的實施例來描述本公開。然而，本公開的實施例還可以應(yīng)用于各種半導體設(shè)備。下文中將參照附圖詳細描述各種實施例。圖1示出了根據(jù)一個實施例的六晶體管(6T)SRAM單元的電路圖。SRAM單元100包括由上拉P型金屬氧化物半導體(PMOS)晶體管PU1和下拉N型金屬氧化物半導體(NMOS)晶體管PD1形成的第一反相器。SRAM100進一步包括由上拉PMOS晶體管PU2和下拉NMOS晶體管PD2形成的第二反相器。此外，第一反相器和第二反相器均連接在電壓總線VCC和接地電勢VSS之間。如圖1所示，第一反相器和第二反相器交叉連接。即，第一反相器的輸入端連接至第二反相器的輸出端。同樣，第二反相器的輸出端表示為存儲節(jié)點SNB。在正常操作模式中，存儲節(jié)點SN與存儲節(jié)點SNB的邏輯狀態(tài)相反。通過引入兩個交叉連接的反相器，SRAM單元100可以使用鎖存結(jié)構(gòu)保存數(shù)據(jù)，以便在不應(yīng)用刷新周期的情況下也不會丟失存儲的數(shù)據(jù)。在使用6TSRAM單元的SRAM陣列(未示出)中，以行和列配置單元。SRAM陣列的列由位線對(即，第一位線BL和第二位線BLB)形成。此外，SRAM陣列的單元設(shè)置在相應(yīng)的位線對之間。如圖1所示，SRAM單元100設(shè)置在位線BL和位線BLB之間。如圖1所示，SRAM單元100包括第一傳輸門(pass-gate，也可稱為“旁通閘閥”)晶體管PG1，連接在位線BL和第一反相器的輸出端之間。SRAM單元100進一步包括第二傳輸門晶體管PG2，連接在位線BLB和第二反相器的輸出端之間。第一傳輸門晶體管PG1和第二傳輸門晶體管PG2的柵極連接至字線(WL)。如圖1的電路圖所示，晶體管PU1、PU2是P型晶體管。晶體管PU1和PU2可以由各種P型晶體管(諸如，平面P型場效應(yīng)晶體管(PFET)、P型鰭式場效應(yīng)晶體管(FinFET)等)實施。晶體管PD1、PD2、PG1、和PG2是N型晶體管。晶體管PD1、PD2、PG1、和PG2可以由各種n型晶體管實現(xiàn)，諸如平面n型場效應(yīng)晶體管(NFET)、n型FinFET等。在操作中，如果傳輸門晶體管PG1和PG2不工作，則SRAM單元100會不確定地保持存儲節(jié)點SN和SNB處的互補值。會這樣，是因為一對互連反相器的每個反相器均驅(qū)動另一個的輸入，從而保持存儲節(jié)點的電壓。此狀態(tài)可以保持穩(wěn)定，直到SRAM下電，或者執(zhí)行寫周期，改變存儲節(jié)點處的存儲數(shù)據(jù)。在寫(WRITE)操作期間，根據(jù)將被寫入SRAM單元100的新數(shù)據(jù)來將位線BL和BLB設(shè)置為相反的邏輯值。例如，在SRAM寫操作中，SRAM單元100的數(shù)據(jù)鎖存中存儲的邏輯狀態(tài)“1”可以通過將BL設(shè)置為“0”以及將BLB設(shè)置為“1”來進行重置。響應(yīng)于行解碼器(未示出)的二位碼，確定(assert)連接至SRAM單元100的傳輸門晶體管的字線，以便選擇數(shù)據(jù)鎖存以進入到寫操作。在選擇SRAM單元100后，第一傳輸門晶體管PG1和第二傳輸門晶體管PG2均導通。因此，存儲節(jié)點SN和SNB分別連接至BL和BLB。此外，數(shù)據(jù)鎖存的存儲節(jié)點SN由BL放電至“0”，而數(shù)據(jù)鎖存的另一存儲節(jié)點由BLB充電至“1”。因此，新的數(shù)據(jù)邏輯“0”被鎖存至SRAM單元100。在讀(READ)操作中，SRAM單元100的BL和BLB均預充電至約等于內(nèi)存組(其中設(shè)置有SRAM單元100)的工作電壓的電壓。響應(yīng)于行編碼器的二位碼，確定(assert)連接至SRAM單元100的第一傳輸門PG1和第二傳輸門PG2的字線，以便選擇數(shù)據(jù)鎖存以進入到讀操作。在讀操作期間，通過導通的傳輸門晶體管PG1和PG2，連接至存儲邏輯“0”的存儲節(jié)點的一條位線被放電至更低的電壓。同時，由于在另一條位線和存儲邏輯“1”的存儲節(jié)點之間沒有放電路徑，故另一條位線保持在預充電的電壓。由感測放大器(未示出)檢測BL和BLB之間的差分電壓(大約50到300mV的范圍)。此外，感測放大器放大差分電壓并且經(jīng)由數(shù)據(jù)緩沖器來上報存儲單元的邏輯狀態(tài)。圖2示出了根據(jù)一個實施例的鰭式場效應(yīng)晶體管(FinFET)的截面圖。FinFET200是絕緣體上硅(SOI)的FinFET結(jié)構(gòu)。在FinFET200中，有源區(qū)域204包括漏極、源極和連接在漏極和源極之間的溝道區(qū)域。有源區(qū)域204從設(shè)置有FinFET的半導體襯底201的表面突出。FinFET200的有源區(qū)域204(如鰭)在截面圖中看是矩形。此外，F(xiàn)inFET200的柵極結(jié)構(gòu)206延三個邊卷包(wrap)有源區(qū)域204，正如一個倒寫的字母“U”。根據(jù)實施例，F(xiàn)inFET200包括襯底201和形成在襯底201上的SOI層202。換言之，襯底201和SOI層202形成SOI襯底。根據(jù)實施例，SOI層202由二氧化硅制成。襯底201可以由硅形成，盡管還可以由其他III族、IV族、和/或V族元素(諸如硅、鍺、鎵、砷及其結(jié)合)形成。根據(jù)實施例，襯底201可以是高摻雜的n型襯底，其可以通過摻雜n型摻雜物(諸如濃度在大約5×1016/cm3以及大約9×1018/cm3之間)形成。如圖2所示，可以在有源區(qū)域204和柵極結(jié)構(gòu)206之間形成柵極介電層208。柵極介電層208可以由氧化材料形成，且通過適當?shù)难趸に囆纬?，諸如濕或干熱氧化、噴鍍、或使用四氧乙基矽酯或正矽酸乙酯(TEOS)和氧氣作為前體(precursor)的CVD技術(shù)。此外，柵極介電層208可以是高K介電材料(K＞10)，諸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、氧化鋁、氧化鑭、二氧化鉿、氧化鋯、氮氧化鉿、及其結(jié)合等。柵極結(jié)構(gòu)206可以包括選自包含多晶硅(poly-Si)、多晶硅鍺(poly-SiGe)、金屬材料、金屬硅化物材料、金屬氮化物材料、金屬氧化物材料等的組的導電材料。例如，金屬材料可以包括鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕、及其結(jié)合等。金屬硅化物材料包括硅化鈦、硅化鈷、硅化鎳、硅化鉭、及其結(jié)合等。金屬氮化物材料包括氮化鈦、氮化鉭、氮化鎢、及其結(jié)合等。金屬氧化物材料包括氧化釕、銦錫氧化物、及其結(jié)合等。應(yīng)注意，其他制造工藝可以用于形成柵極結(jié)構(gòu)206。其他制造工藝包括但不限于，CVD、物理氣相沉積(PVD)、等離子體增強型CVD(PECVD)、氣壓CVD(APCVD)、高密度等離子體CVD(HDCVD)、低壓化學氣相沉積(LPCVD)、原子層CVD(ALCVD)等。圖3示出了根據(jù)另一實施例的鰭式場效應(yīng)晶體管(FinFET)的截面圖。FinFET300是塊狀FinFET結(jié)構(gòu)。柵極306、柵極介電層308和有源區(qū)域304與圖2中所示的元件類似，因而其細節(jié)不在這里討論。根據(jù)實施例，襯底301可以是晶體結(jié)構(gòu)。襯底301可以由硅形成。盡管其還可以由其他族III、族IV、和/或族V的元素形成，諸如硅、鍺、鎵、砷、及其結(jié)合。根據(jù)實施例，F(xiàn)inFET300可以包括隔離區(qū)域302。如圖3所示，有源區(qū)域304的底部被隔離區(qū)域302包圍。隔離區(qū)域302可以由STI結(jié)構(gòu)實現(xiàn)。STI結(jié)構(gòu)(例如，隔離區(qū)域302)可以通過使用含光刻和蝕刻工藝的適當技術(shù)進行制造。具體地，光刻和蝕刻工藝可以包括將常用的掩膜材料(諸如，光刻膠)沉積在襯底301上，向圖案露出掩膜材料，根據(jù)該圖案來蝕刻襯底301。如此一來，可以形成多個開口。然后，開口可以被介電材料填充，以形成STI結(jié)構(gòu)(例如，隔離區(qū)域302)。根據(jù)實施例，隔離區(qū)域可以被諸如氧化材料、高密度等離子體(HDP)氧化物等的介電材料填充。然后，可以執(zhí)行化學機械拋光(CMP)，以移除介電材料的多余部分，而剩余部分即為隔離區(qū)域302。如圖3所示，隔離區(qū)域302可以是連續(xù)區(qū)域的部分，根據(jù)實施例，其可以形成隔離環(huán)。備選地，隔離區(qū)域302可以是側(cè)壁相對放置的兩個隔離區(qū)域。圖4示出了根據(jù)實施例的具有單接觸結(jié)構(gòu)的半導體器件的截面圖。半導體器件400包括襯底402和形成在襯底中的多個晶體管(未示出)。晶體管的柵極404形成在襯底402上。柵極404可以包括柵電極和柵極介電層(未分別示出)。如圖4所示，層間介電(ILD)層403形成在襯底402上。ILD層403可以包括諸如硼磷硅酸鹽玻璃(BPSG)的材料，盡管對于每個層而言可以使用任何適合的電介質(zhì)。ILD層403可以使用諸如PECVD的工藝形成，盡管也可以備選地使用諸如LPCVD的其他工藝。可以有多個接觸406和408連接至柵電極404和其他源級區(qū)域，諸如漏極/源級區(qū)域(未示出)。接觸406和408可以使用適當?shù)墓饪毯臀g刻工藝通過ILD層403形成?？傮w上，光刻工藝包括沉積光刻膠材料(其被掩膜、露出、并顯影)，以露出ILD層403要被移除的部分。剩余的光刻膠材料保護下層材料不受后續(xù)工藝步驟(諸如蝕刻)的影響。蝕刻工藝可以形成溝槽。溝槽可以由導電材料填充，以形成接觸。接觸406和408可以包括阻擋/粘附層(未示出)，以避免擴散，并為接觸406和408提供更好的粘附。在實施例中，阻擋層由一層或多層鈦、氮化鈦、鉭、氮化鉭等形成。阻擋層可以通過化學氣相沉積形成，盡管也可以備選地使用其他技術(shù)。接觸406和408可以有任何適當?shù)膶щ姴牧闲纬?，諸如高導低阻金屬、元素金屬、過渡金屬等形成。根據(jù)實施例，接觸406和408由鎢形成，盡管也可以備選地使用其他材料，諸如Cu、Al、A1Cu、TiN、TiW、Ti、TaN、Ta、Pt、或其任意結(jié)合。在由鎢形成接觸406和408的實施例中，接觸406和408可以由本領(lǐng)域公知的CVD技術(shù)進行沉積，盡管可以備選地使用其他形成方法。在形成接觸406和408之后，可以有多個互連層形成在ILD層403上。為了簡化，僅示出三個互連層，以表示本發(fā)明的多個實施例。第一互連層405形成在ILD層403上。如圖4所示，第一互連層405可以包括第一通孔410和第一金屬線412。第一通孔410和第一金屬線412可以通過任何適當形成工藝制造(例如，含蝕刻、波形花紋、雙波形花紋等的平版印刷術(shù))，并且可以使用諸如銅、鋁、鋁合金、銅合金等的適當導電材料形成。第二互連層407形成在第一互連層405上方。第二互連層407可以包括第二通孔420和第二金屬線422。根據(jù)實施例，第二通孔420和第二金屬線422由諸如銅鋁、鋁合金、銅合金等的導電材料形成。如圖4所示，第二金屬線422通過第二通孔420電連接至第一金屬線412。第三互連層409形成在第二互連層407上方。第三互連層409可以包括第三通孔430和第三金屬線432。根據(jù)實施例，第三通孔430和第三金屬線432由諸如銅鋁、鋁合金、銅合金等的導電材料形成。如圖4所示，第三金屬線432通過第三通孔430電連接至第二金屬線422。圖5示出了根據(jù)實施例的如圖1所示的SRAM單元的布局圖。如圖5所示，可以有四個有源區(qū)，每個區(qū)均由一個鰭線(finline)形成。有源區(qū)域沿SRAM單元500的寬度平行于圖5所示的Y方向進行延伸。圖5進一步示出了四個柵極區(qū)域。柵極區(qū)域沿SRAM單元500的長度平行于圖5所示的X方向進行延伸。此外，鰭線垂直于布局圖中的柵極區(qū)域。在鰭線和柵極區(qū)域的交點處形成晶體管。如圖5所示，SRAM的六個晶體管形成在不同的交點處。例如，第一傳輸門晶體管PG1形成在第一鰭線與標識為PG1的柵極區(qū)域之間的交點處。與SRAM單元500相交的兩條垂直的虛線表示其中形成有相應(yīng)鰭式晶體管的襯底中的p型阱和n型阱。本領(lǐng)域技術(shù)人員應(yīng)當理解鰭式晶體管的漏極/源級區(qū)域基本上摻雜有與形成漏極/源級區(qū)域的阱的摻雜劑類型相反的摻雜劑。例如，當形成有源區(qū)的阱是n型阱時，鰭晶體管的源級/漏極區(qū)域通常摻雜為p型。如圖5所示，晶體管PG1和PD1的有源區(qū)域形成在p型阱中。因此，這些晶體管是n型晶體管。晶體管PU1和PU2形成在n型阱中。因此，這些晶體管是p型晶體管。晶體管PD2和PG2的有源區(qū)形成在n型晶體管中。類似地，這些晶體管是n型晶體管。如圖5所示，單個柵極區(qū)域用作晶體管PD1和PU1的柵極。另一個單個柵極區(qū)域用作晶體管PD2和PU2的柵極。如此一來，每個單個的柵極區(qū)域均電連接至相應(yīng)兩個晶體管的柵極。在圖5中，單個柵極區(qū)域成為傳輸門晶體管PG1。另一個單個柵極區(qū)域成為傳輸門晶體管PG2。然而，本領(lǐng)域技術(shù)人員應(yīng)理解，成為傳輸門晶體管PG1的單個柵極區(qū)域可以延伸超過單元邊界，以使柵極區(qū)域能夠被鄰近的SRAM單元(未示出)均分，傳輸門晶體管PG2的柵極區(qū)域與此相同。各種接觸及其對應(yīng)的互連通孔可以用來連接SRAM單元500中的部件。穿過通孔和柵極接觸，字線接觸WL可以連接至傳輸門晶體管PG1的柵極，而另一字線接觸WL連接至傳輸門PG2的柵極。同樣，位線接觸BL連接至傳輸門晶體管PG1的漏極，互補位線接觸BLB連接至傳輸門晶體管PG2的漏極。電源接觸VCC連接至上拉晶體管PU1的源級，另一電源接觸VCC連接至上拉晶體管PU2的源級。地線接觸VSS連接至下拉晶體管PD1的源級，另一地線接觸VSS連接至下拉晶體管PD2的源級。存儲節(jié)點接觸SN將晶體管PG1的源級和晶體管PD1和PU1的漏極連接在一起。另一個存儲節(jié)點接觸SNB將晶體管PG2的源級和晶體管PD2和PU2的漏極連接在一起。圖6示出了根據(jù)本發(fā)明另一實施例的圖1中示出的SRAM單元的布局圖。除了p型阱中的晶體管是由另個有源區(qū)形成的以外，圖6的布局圖與圖5類似。在圖6中，兩個有源區(qū)延伸穿過p型阱中的單元的寬度，以形成晶體管PG1和PD1的部件，并且類似地，兩個有源區(qū)延伸穿過p型阱中的單元的寬度，以形成晶體管PG2和PD2的部件?？梢詫佑|和延伸的柵極進行各種改進，以覆蓋和/或接觸適當?shù)牟考?。由兩個有源區(qū)域形成晶體管PG1、PD1、PD2、和PG2的一個優(yōu)點在于每個晶體管的溝道寬度均可以有效地翻倍，從而增加每個晶體管的驅(qū)動能力。圖7示出了根據(jù)實施例的SRAM單元的布局圖?；貋韰⒖紙D1，SRAM單元100可以包括第一VSS線、第二VSS線、第一位線BL、第二位線BLB、和電源線VCC。在圖7中，上述五條線形成在第二互連層M2。更具體地，這五條線(即，VSS1、BL、VCC、BLB和VSS2)平行于圖7中示出的y軸延伸。SRAM單元700還包括第一字線及其對應(yīng)的接合(landing)焊盤。第一字線712和接合焊盤702、704、706、722、724和726形成在第一互連層M1中。與傳統(tǒng)的布局圖相比較，SRAM單元700還包括形成在第三互連層M3中的第二字線714。此外，在第一字線712和第二字線714之間可以形成有字線跨接(strap)結(jié)構(gòu)716。如圖7所示，在頂視圖中，字線跨接結(jié)構(gòu)716形成在電源線VCC和第二位線BLB之間。字線跨接結(jié)構(gòu)716可以包括形成在第一互連層M1的頂部上的第二通孔(例如，如圖4所示的通孔-1)、第二互連金屬線和形成在第二互連層M2的頂部上的第三通孔(例如，如圖4所示的通孔-2)根據(jù)實施例，第二通孔可以電連接至第一字線712。第三通孔714可以電連接至第二字線714。因此，由第二通孔形成的導電路徑、第二互連金屬線和第三通孔連接至第一字線712和第二字線714。字線跨接結(jié)構(gòu)716從形成在第一互連層M1中的第一字線712和形成在第三互連層M3中的第二字線714提供低壓降電連接。圖8示出了根據(jù)另一實施例的SRAM單元的布局圖。除了字線跨接結(jié)構(gòu)沒有形成在電源線VCC和第二位線BLB之間以外，圖8的SRAM單元800與圖7所示的SRAM單元700類似。與之不同的是，字線跨接結(jié)構(gòu)716形成在電源線VCC和第一位線BL之間。字線跨接結(jié)構(gòu)的功能和有點已經(jīng)參照圖7在上文中進行了描述，故此處不再贅述。圖9示出了根據(jù)實施例的圖7中示出的SRAM單元的簡化布局圖。如圖9所示，第一VSS線、第一位線BL、電源線VCC、第二位線BLB和第二VSS線從左自右形成。此外，這五條線如圖9所示平行于y軸延伸。SRAM單元進一步包括第一字線和第二字線。第一字線和第二字線平行于圖9中示出的x方向延伸。此外，第一字線和第二字線形成在兩個不同的互連層中。字線跨接結(jié)構(gòu)形成在電源線VCC和第二位線BLB之間。字線跨接結(jié)構(gòu)在第一字線和第二字線之間提供了低壓降連接。圖10示出了根據(jù)實施例的四行一列的SRAM陣列的布局圖。圖10的每個SRAM單元與圖7中示出的SRAM單元700類似，因而此處不再贅述。SRAM陣列1000具有一列四行的SRAM單元。如圖10所示，字線跨接結(jié)構(gòu)以交替的形式形成在SRAM陣列中。具體地，在第一行中，字線跨接結(jié)構(gòu)1002形成在電源線VCC和第二位線BLB之間。相反地，在第二行中，在電源線VCC和第一位線BL之間形成字線跨接結(jié)構(gòu)1004.同樣，在第三行中，字線跨接結(jié)構(gòu)1006形成在電源線VCC和第二位線BLB之間。在第四行中，字線跨接結(jié)構(gòu)1008形成在電源線VCC和第一位線BL之間。應(yīng)理解，圖10中示出的SRAM單元可以包括形成在第二互連層M2中的第一字線和形成在第三互連層M3中的第二字線。這兩條字線已經(jīng)參照圖7進行了詳細描述。為了簡化，這兩條字線沒有在圖10中示出。以交替的方式設(shè)置字線跨接結(jié)構(gòu)的優(yōu)點在于，兩個相鄰SRAM單元的位線處的耦合電容可以更好的平衡。這種平衡的耦合電容有助于進一步提升SRAM陣列的速度和功能。此外，如圖10所示以交替的方式設(shè)置字線跨接結(jié)構(gòu)有助于創(chuàng)造更多的布局容限。例如，字線跨接結(jié)構(gòu)的金屬線可以由單一的平板印刷圖案化步驟形成，諸如多個平板印刷步驟中的第一平板印刷圖案化步驟。圖11示出了根據(jù)另一實施例的具有四行一列的SRAM陣列的布局圖。除了應(yīng)用多個第三VSS線1102、1104和1106外，圖11中的SRAM陣列1100的布局圖與圖10中的SRAM陣列1000的布局圖相似。第三VSS線形成在第三互連層M3。如圖11所示，第三VSS線1102形成在第一行中。有多個第三通孔(例如圖4中所示的通孔-2)連接在第三VSS線1120間，而第一VSS線VSS1和第二VSS線VSS2形成在第二互連層M2中。同樣，第三VSS線1104和1106形成在第三互連層M3中。多個第三通孔將第三VSS線1104和1106連接至第一和第二VSS線。第三VSS線的優(yōu)點在于，第三VSS線進一步降低了阻抗以及SRAM電路的壓降，從而可以提升SRAM陣列的功能和速度。圖12示出了根據(jù)另一實施例的具有四行一列的SRAM陣列的布局圖。除了應(yīng)用多個第二電壓源線外，圖12中的SRAM陣列1200的布局圖與圖10中示出的SRAM陣列1000的布局圖相似。第二電壓源線形成在第三互連層M3。如圖12所示，第二電壓源線1202形成在第一行中。有一個第三通孔連接在第二電壓源線1202間，而第一電壓源線VCC形成在第二互連層M2中。同樣，第二電壓源線1204和1206形成在第三互連層M3中。兩個第三通孔將第二電壓源線1204和1206連接至第一電壓源線VCC。第二電壓源線的優(yōu)點在于，第二電壓源線進一步降低了阻抗以及SRAM電路的壓降，從而可以提升SRAM陣列的功能和速度。圖13示出了根據(jù)另一實施例的具有四行一列的SRAM陣列的布局圖。除了應(yīng)用第二電源線和第三VSS線外，圖13中的SRAM陣列1300的布局圖與圖10中示出的SRAM陣列1000的布局圖相似。第二電源線1302和1306以及第三VSS線1304形成在第三互連層M3。應(yīng)注意，第三VSS線和第二電源線是以交替的方式形成的。由于已經(jīng)參照圖11和圖12描述了第三互連層M3中附加電源與VSS線之間的連接及其在第二互連層M2中的對應(yīng)線，因而下文對其細節(jié)不再贅述，以避免不必要的重復。圖14示出了根據(jù)一個實施例的四行一列的SRAM陣列的布局圖。圖14的每個SRAM單元與圖7中示出的SRAM單元700類似，因而下文不再贅述。SRAM陣列1400具有兩列四行的SRAM單元。如圖14所示，第一列的字線跨接結(jié)構(gòu)以交替的方式形成在SRAM陣列中。具體地，在第一列中，字線跨接結(jié)構(gòu)形成在第一行和第三行的電源線VCC和第一位線BL之間。相反地，字線跨接結(jié)構(gòu)可以形成在第二行和第四行的電源線VCC和第二位線BLB之間。另一方面，以鏡面對稱的方式形成兩個相鄰的列的字線跨接結(jié)構(gòu)。例如，如圖14所示，第一列的字線跨接結(jié)構(gòu)和第二列的字線跨接結(jié)構(gòu)相對于第二VSS線鏡面對稱。換言之，當字線跨接結(jié)構(gòu)形成在第一位線BL和第一電源線VCC之間時，其相鄰列中對應(yīng)的字線跨接結(jié)構(gòu)形成在第二位線BLB和第一電源線VCC之間。應(yīng)注意，在圖14中，相鄰列的SRAM單元可以共用VSS線。例如，第二VSS線被第一列的SRAM單元和第二列的SRAM單元共用。圖15示出了根據(jù)另一實施例的具有四行兩列的SRAM陣列的布局圖。除了應(yīng)用了多個第三VSS線，圖15中的SRAM陣列1500的布局圖與圖14中示出的SRAM陣列1400的布局圖類似。由于已經(jīng)參照圖11描述了SRAM陣列的第三VSS線，因而下文對其細節(jié)不再贅述，以避免不必要的重復。圖16示出了根據(jù)另一實施例的具有四行兩列的SRAM陣列的布局圖。除了應(yīng)用了多個第二電源線VCC，圖16中的SRAM陣列1600的布局圖與圖14中示出的SRAM陣列1400的布局圖類似。由于已經(jīng)參照圖12描述了SRAM陣列的第二電源線VCC，因而下文對其細節(jié)不再贅述，以避免不必要的重復。圖17示出了根據(jù)另一實施例的具有四行兩列的SRAM陣列的布局圖。除了應(yīng)用了第三VSS線和第二電源線VCC，圖17中的SRAM陣列1700的布局圖與圖14中示出的SRAM陣列1400的布局圖類似。由于已經(jīng)參照圖14描述了在SRAM陣列中添加附加的VSS線和VCC線，因而下文對其細節(jié)不再贅述，以避免不必要的重復。圖18示出了根據(jù)另一實施例的具有四行兩列的SRAM陣列的布局圖。除了在兩個相鄰列中的一列中應(yīng)用了字線跨接結(jié)構(gòu)，圖18中的SRAM陣列1800的布局圖與圖14中示出的SRAM陣列1400的布局圖類似。如圖18所示，可以有多個字線跨接結(jié)構(gòu)形成在SRAM陣列的第一列。相反地，沒有字線跨接結(jié)構(gòu)形成在SRAM陣列1800的第二列。應(yīng)注意，在具有多個列的SRAM陣列中，字線跨接結(jié)構(gòu)可以形成在多個列中。例如，為了降低兩個不同字線之間的壓降，字線跨接結(jié)構(gòu)可以形成在每4至32列中的一列中。圖19示出了根據(jù)另一實施例的具有四行兩列的SRAM陣列的布局圖。除了應(yīng)用第三VSS線和第二電源線VCC，圖19中的SRAM陣列1900的布局圖與圖18中示出的SRAM陣列1800的布局圖類似。由于已經(jīng)參照圖14描述了在SRAM陣列中添加附加的VSS線和VCC線，因而下文對其細節(jié)不再贅述，以避免不必要的重復。盡管已經(jīng)詳細描述了本申請的實施例及其有點，但是應(yīng)理解，在不背離由所附權(quán)利要求書限定的公開的精神和范圍的前提下，本文可以進行各種改變、替換、或改進。此外，本申請的范圍不旨在限制說明書中描述的過程、機械、制造、物品、裝置、方法、或步驟的組合。本領(lǐng)域技術(shù)人員應(yīng)理解，根據(jù)本公開的內(nèi)容，可以使用與本文描述的對應(yīng)實施例實現(xiàn)基本相同的結(jié)果或者實現(xiàn)基本相同的功能的、現(xiàn)存的或者今后會研發(fā)出的過程、機械、制造、物品、裝置、方法、或步驟的組合。相應(yīng)地，所附權(quán)利要求旨在包括在諸如過程、機械、制造、物品、裝置、方法、或步驟的組合的范圍中。