專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，并且更特別地涉及在包括存儲(chǔ)部件(諸如SRAM)的半導(dǎo)體裝置的應(yīng)用中有效的技術(shù)。
背景技術(shù)：
例如，日本的未經(jīng)審查的專利公開No. 2007-4960公開了用于在數(shù)據(jù)被寫入SRAM中時(shí)降低單元電源線的電壓電平的配置。日本的未經(jīng)審查的專利公開No. 2009-252256公·開了用于降低在SRAM中的所選的字線的電壓電平的配置。日本的未經(jīng)審查的專利公開No. 2008-210443公開了用于在字線的上升時(shí)將存儲(chǔ)部件的電源電壓電平供應(yīng)給字線驅(qū)動(dòng)器的電源節(jié)點(diǎn)并且在字線的上升之后將比存儲(chǔ)部件的電源電壓電平低的電壓電平供應(yīng)給字線驅(qū)動(dòng)器的電源節(jié)點(diǎn)的配置。

發(fā)明內(nèi)容
例如，隨著包括靜態(tài)隨機(jī)訪問存儲(chǔ)器(SRAM)存儲(chǔ)器模塊或者其它介質(zhì)的半導(dǎo)體裝置的小型化，從可靠性、功率消耗等的觀點(diǎn)來看，一般執(zhí)行電壓按比例縮小(scaling)。然而，在半導(dǎo)體裝置變小時(shí)，存在作為增大的生產(chǎn)波動(dòng)或其它因素的結(jié)果而減小SRAM存儲(chǔ)單元的操作裕度(margin)的問題。因此，必須執(zhí)行各種手段以便在低電壓處維持恒定的操作裕度。圖24A和圖24B示出作為本發(fā)明的前提的半導(dǎo)體裝置，在其中圖24A是半導(dǎo)體裝置的靜態(tài)存儲(chǔ)器模塊的主要部分的操作示例和配置的示意圖，并且圖24B是與圖24A中示出的示例不同的操作示例和配置的示意圖。圖24A和圖24B中示出的靜態(tài)存儲(chǔ)器模塊包括存儲(chǔ)器陣列MARY、字驅(qū)動(dòng)器塊WLD以及寫輔助電路WAST'。在MARY中，設(shè)置有由WLD驅(qū)動(dòng)并且在X軸方向上延伸的字線WL、由WL選擇的存儲(chǔ)單元(SRAM存儲(chǔ)單元)MC以及由WAST'驅(qū)動(dòng)的存儲(chǔ)單元電源線。存儲(chǔ)單元電源線在Y軸方向上延伸并且將存儲(chǔ)單元電源電壓ARVDD供應(yīng)給特定的MC。WAST'具有用于在寫操作中降低所選的存儲(chǔ)單元MC的ARVDD持續(xù)預(yù)定時(shí)間的功能。以這種方式，信息保持能力(鎖存能力)被降低，即，靜態(tài)噪聲裕度(S^)被降低。結(jié)果，特定的MC可以被容易地重寫(寫裕度增大)。這里，圖24A中示出的MARY具有在橫向上較長的形狀，在其中Y軸方向(存儲(chǔ)單元電源線(ARVDD)的延伸方向或未示出的位線的延伸方向)為縱向方向，并且X軸方向(WL的延伸方向)為橫向方向。圖24B中示出的MARY具有在縱向上較長的形狀，不同于圖24A的情況。例如，假設(shè)WAST’被設(shè)計(jì)成關(guān)于圖24A中示出的MARY在最佳條件處降低ARVDD的電壓電平。在該情況下，在特定的WAST’被應(yīng)用于圖24B中示出的MARY時(shí)，MARY的存儲(chǔ)單元電源線(ARVDD)的負(fù)載在圖24B中比在圖24A中大。因此，ARVDD的電壓電平到達(dá)期望的電平會(huì)花費(fèi)時(shí)間。在這個(gè)時(shí)候，所選的MC具有相對高的信息保持能力(鎖存能力)，即，大的SW。結(jié)果，特定的MC可能不被容易地寫。換句話說，可能降低寫裕度。圖25A是作為本發(fā)明的假設(shè)的前提的半導(dǎo)體裝置中的靜態(tài)存儲(chǔ)器模塊的主要部分的操作示例和配置的示意圖。圖25B是與圖25A中示出的示例不同的配置和操作示例的示意圖。圖25A和圖25B中的靜態(tài)存儲(chǔ)器模塊包括存儲(chǔ)器陣列MARY、字驅(qū)動(dòng)器塊WLD以及字驅(qū)動(dòng)器電源電路塊VGEN'。在MARY中，設(shè)置有由WLD驅(qū)動(dòng)并且在X軸方向上延伸的字線WL、由特定的WL選擇的存儲(chǔ)單元(SRAM存儲(chǔ)單元)MC以及由VGEN'驅(qū)動(dòng)的字驅(qū)動(dòng)器電源線。字驅(qū)動(dòng)器電源線在Y軸方向上延伸并且將字驅(qū)動(dòng)器電源電壓WLVDD供應(yīng)給WLD的每個(gè)字驅(qū)動(dòng)器。在預(yù)定的WL由WLD激活時(shí)，VGEN'降低特定的WLD的(字驅(qū)動(dòng)器的)電源電壓WLVDD持續(xù)預(yù)定時(shí)間。在具有該功能的情況下，可以增大在特定的WL上保持信息的MC的信息保持能力(鎖存能力)。結(jié)果，可以增大讀裕度等。換句話說，在SRAM存儲(chǔ)單元中的訪問NMOS晶體管的驅(qū)動(dòng)能力被等同地降低時(shí)，可以增大所謂的P比，該P(yáng)比是SRAM存儲(chǔ)單元中的訪問NMOS晶體管的驅(qū)動(dòng)能力與驅(qū)動(dòng)NMOS晶體管的驅(qū)動(dòng)能力的比。因此，靜態(tài)噪聲裕度(S匪)可以被增大。這里，圖25A中示出的MARY具有在橫向上較長的形狀，在其中Y軸方向(字驅(qū)動(dòng)器電源線(WLVDD)的延伸方向或未示出的位線的延伸方向)為縱向方向，并且X軸方向(WL的延伸方向)為橫向方向。圖25B中示出的MARY具有在縱向上較長的形狀，與圖25A的情況不同。MARY的字驅(qū)動(dòng)器電源線(WLVDD)的負(fù)載在圖25A中比在圖25B中小，使得WLVDD的電壓電平被快速地降低。結(jié)果，WLVDD的電壓電平可能不足以使WL快速地上升。此外，圖25A中示出的MARY中的WL的負(fù)載比圖25B中的大，使得難以增大WL的上升速率。結(jié)果，會(huì)更難以增大上升速率，因?yàn)樯厦婷枋龅腤LVDD的協(xié)同效應(yīng)(synergistic effect)。為此，在圖25A中示出的MARY中，在WL的上升速率的延遲的情況下，訪問時(shí)間可能不足夠長。另一方面，MARY中的字驅(qū)動(dòng)器電源線(WLVDD)的負(fù)載在圖25B中比在圖25A中大，使得WLVDD的電壓電平被降低到期望的電平會(huì)花費(fèi)時(shí)間。在這個(gè)時(shí)候，所選的MC的電壓電平相對高。然后，在特定的WL之上的MC具有相對低的靜態(tài)噪聲裕度(SW)。結(jié)果，可以降低特定的MC的讀裕度。另外，圖25B中示出的MARY中的WL的負(fù)載比圖25A中的MARY中的WL的負(fù)載小，使得上升速率可能增大。換句話說，WL的電壓由于過沖而可能增大。結(jié)果，靜態(tài)噪聲裕度(S匪)的減小會(huì)進(jìn)一步被加速，因?yàn)閃LVDD的協(xié)同效應(yīng)。因此，在圖25B中示出的MARY中可能難以獲得足夠的讀裕度。如上所述，在具有不同的形狀(諸如縱向上較長的形狀和橫向上較長的形狀)的存儲(chǔ)器陣列存在于半導(dǎo)體裝置中時(shí)，可能存在根據(jù)存儲(chǔ)器陣列的形狀的、操作裕度(讀裕度，寫裕度)的減小和訪問時(shí)間的延遲。特別地，在編譯的(compiled) SRAM等被安裝在半導(dǎo)體裝置(諸如芯片上系統(tǒng)(SOC))之上時(shí)，可能存在在其中根據(jù)產(chǎn)品市場需求而將大量的具有不同形狀的SRAM存儲(chǔ)器模塊安裝在SOC之上的情況。在這種情況下，已發(fā)現(xiàn)操作裕度和訪問時(shí)間可以是顯著的問題。注意，編譯的SRAM是通過自動(dòng)設(shè)計(jì)工具(例如通過指定位線的數(shù)量或字線的數(shù)量)自動(dòng)產(chǎn)生的宏單元(macro cell)。在編譯的SRAM中，通過由自動(dòng)設(shè)計(jì)工具針對位線/字線的數(shù)量自動(dòng)布置各種電路組件(例如，字驅(qū)動(dòng)器或其它組件)的布局來形成存儲(chǔ)器陣列和外圍電路。鑒于上述問題，已經(jīng)提出本發(fā)明。因此，本發(fā)明的一個(gè)目的在于增大包括多個(gè)靜態(tài)存儲(chǔ)器模塊的半導(dǎo)體裝置的操作裕度。本發(fā)明的其它目的和新穎的特征將根據(jù)與所附權(quán)利要求以及附圖一起閱讀時(shí)的以下詳細(xì)描述而清楚的。下面將簡單地描述在本申請中公開的發(fā)明的典型的實(shí)施例的概述。根據(jù)本發(fā)明的示例性實(shí)施例的半導(dǎo)體裝置包括第一存儲(chǔ)器模塊和第二存儲(chǔ)器模塊。第一存儲(chǔ)器模塊包括多個(gè)第一字線、多個(gè)第一位線、以及位于第一字線和第一位線的交點(diǎn)處的多個(gè)第一 SRAM存儲(chǔ)單兀。另外,第一存儲(chǔ)器模塊還包括在與第一位線相同的方向上延伸的用于將電力供應(yīng)給第一 SRAM存儲(chǔ)單元的多個(gè)第一存儲(chǔ)單元電源線、以及第一寫輔助電路。第一寫輔助電路在寫操作中將與要寫的第一 SRAM存儲(chǔ)單元對應(yīng)的第一存儲(chǔ)單元電源線的電荷放電持續(xù)第一時(shí)段。類似地，第二存儲(chǔ)器模塊包括多個(gè)第二字線、多個(gè)第二位線、以及位于第二字線和第二位線的交點(diǎn)處的多個(gè)第二 SRAM存儲(chǔ)單元。另外，第二存儲(chǔ)器模塊還包括在與第二位線相同的方向上延伸的用于將電力供應(yīng)給第二 SRAM存儲(chǔ)單元的多個(gè)第二存儲(chǔ)單元電源線、以及第二寫輔助電路。第二寫輔助電路在寫操作中將與要寫的第二 SRAM存儲(chǔ)單元對應(yīng)的第二存儲(chǔ)單元電源線的電荷放電持續(xù)第二時(shí)段。這里，在第一字線的數(shù)量大于第二字線的數(shù)量時(shí)，第一時(shí)段被設(shè)定為比第二時(shí)段長。在具有該配置的情況下，可以在寫操作中降低要寫的SRAM存儲(chǔ)單元的電源電壓。因此，寫裕度可以被增大。另外，可以通過第一和第二時(shí)段控制特定的電源電壓的降低速度(以及降低寬度)。因此，無論每個(gè)存儲(chǔ)器模塊的字線的數(shù)量如何，寫裕度都可以被增大。此外，根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體裝置，上面描述的第一存儲(chǔ)器模塊還包括多個(gè)第一字驅(qū)動(dòng)器、字驅(qū)動(dòng)器電源線以及第一電源電路塊。上面描述的第二存儲(chǔ)器模塊還包括多個(gè)第二字驅(qū)動(dòng)器、第二字驅(qū)動(dòng)器電源線以及第二電源電路塊。第一字驅(qū)動(dòng)器驅(qū)動(dòng)第一字線。第一字驅(qū)動(dòng)器電源線在與第一位線相同的方向上延伸以便將電力供應(yīng)給第一字驅(qū)動(dòng)器。第一電源電路塊在讀操作中通過第一驅(qū)動(dòng)能力來降低第一字驅(qū)動(dòng)器電源線的電壓電平。類似地，第二字驅(qū)動(dòng)器驅(qū)動(dòng)第二字線。第二字驅(qū)動(dòng)器電源線在與第二位線相同的方向上延伸以便將電力供應(yīng)給第二字驅(qū)動(dòng)器。第二電源電路塊在讀操作中通過第二驅(qū)動(dòng)能力來降低第二字驅(qū)動(dòng)器電源線的電壓電平。這里，第一和第二驅(qū)動(dòng)能力被限定為使得字線的數(shù)量越大或者位線的數(shù)量越小，第一和第二驅(qū)動(dòng)能力越大。換句話說，在第一字線的數(shù)量和第二字線的數(shù)量基本相同時(shí)，以及在第一位線的數(shù)量大于第二位線的數(shù)量時(shí)，第一驅(qū)動(dòng)能力被設(shè)定為比第二驅(qū)動(dòng)能力小。此外，在第一位線的數(shù)量和第二位線的數(shù)量基本相同時(shí)，以及在第一字線的數(shù)量大于第二字線的數(shù)量時(shí)，第一驅(qū)動(dòng)能力被設(shè)定為比第二驅(qū)動(dòng)能力大。在具有該配置的情況下，可以在讀操作中降低所選的字線的電壓電平。因此，可以增大在特定的字線之上的SRAM存儲(chǔ)單元的讀裕度。此外，還可以通過第一和第二驅(qū)動(dòng)能力控制特定的電壓電平的降低速度(和降低寬度)。結(jié)果，無論每個(gè)存儲(chǔ)器模塊中的字線的數(shù)量和位線的數(shù)量如何，在維持預(yù)定的訪問性能的同時(shí)，寫裕度可以被增大。下面將簡要地描述通過在本申請中公開的發(fā)明的典型的實(shí)施例獲得的效果。也就是說，在包括多個(gè)靜態(tài)存儲(chǔ)器模塊的半導(dǎo)體裝置中，可以增大操作裕度。


圖1是根據(jù)本發(fā)明第一實(shí)施例的包括在半導(dǎo)體裝置內(nèi)的靜態(tài)存儲(chǔ)器模塊的示意性配置示例的框圖；圖2是在圖1中的存儲(chǔ)器模塊中的每個(gè)存儲(chǔ)單元的配置示例的電路圖；圖3是在圖1中的存儲(chǔ)器模塊的示意性操作示例的波形圖；圖4是根據(jù)本發(fā)明第一實(shí)施例的整個(gè)半導(dǎo)體裝置的示意性配置示例的框圖；圖5是圖1中的存儲(chǔ)器模塊的寫輔助電路周圍的功能的示例的示意圖；圖6是在圖5中的寫輔助電路被應(yīng)用于特定的存儲(chǔ)部件的每個(gè)靜態(tài)存儲(chǔ)器模塊時(shí)圖4中的存儲(chǔ)部件中的效果的示例的示意圖；圖7A是在圖5中的寫輔助電路的詳細(xì)配置示例的電路圖；圖7B是與圖7A的情況不同的另一個(gè)配置示例的電路圖；圖8是圖7A和圖7B中示出的寫輔助電路的操作示例的波形圖；圖9是在圖5中的寫輔助定時(shí)產(chǎn)生電路的詳細(xì)配置示例的電路圖；圖10是寫輔助電路周圍的功能的示例的示意圖，其與圖5的情況部分地不同；圖11是在圖10中的寫輔助電路被應(yīng)用于特定的存儲(chǔ)部件的每個(gè)靜態(tài)存儲(chǔ)器模塊時(shí)圖4中的存儲(chǔ)部件中的效果的示例的示意圖；圖12是在根據(jù)第二實(shí)施例的半導(dǎo)體裝置中的與圖5中的不同的寫輔助定時(shí)產(chǎn)生電路周圍的配置示例的示意圖；圖13是圖12中示出的寫輔助定時(shí)產(chǎn)生電路和行虛擬(du_y)負(fù)載電路的詳細(xì)配置示例的電路圖；圖14是在根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體裝置中的包括在圖4中示出的存儲(chǔ)部件中的每個(gè)靜態(tài)存儲(chǔ)器模塊內(nèi)的字驅(qū)動(dòng)器電源電路塊的特征的示例的示意圖；圖15A到15C是在存儲(chǔ)部件中的每個(gè)靜態(tài)存儲(chǔ)器模塊的陣列配置與圖14的情況不同時(shí)的字驅(qū)動(dòng)器電源電路塊的尺寸之間的關(guān)系的示意圖；圖16是圖14中的每個(gè)靜態(tài)存儲(chǔ)器模塊中的字驅(qū)動(dòng)器電源電路塊、字驅(qū)動(dòng)器塊和存儲(chǔ)器陣列的詳細(xì)配置示例的電路圖；圖17是圖16中的字驅(qū)動(dòng)器電源電路塊的操作示例的波形圖；圖18是在根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體裝置中的圖14中的每個(gè)靜態(tài)存儲(chǔ)器模塊中的字驅(qū)動(dòng)器電源電路塊、字驅(qū)動(dòng)器塊和存儲(chǔ)器陣列的詳細(xì)配置示例的電路圖；圖19是在根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體裝置中的圖14中的每個(gè)靜態(tài)存儲(chǔ)器模塊中的字驅(qū)動(dòng)器電源電路塊、字驅(qū)動(dòng)器塊和存儲(chǔ)器陣列的詳細(xì)配置示例的電路圖；圖20是在根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體裝置中的圖14中的每個(gè)靜態(tài)存儲(chǔ)器模塊中的字驅(qū)動(dòng)器電源電路塊、字驅(qū)動(dòng)器塊和存儲(chǔ)器陣列的詳細(xì)配置示例的電路圖；圖21A和圖21B是各示出在根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體裝置中的靜態(tài)存儲(chǔ)器模塊中的每個(gè)字驅(qū)動(dòng)器電源電路的示意性布局示例的頂視圖；圖22是圖21A中的靜態(tài)存儲(chǔ)器模塊的區(qū)域的一部分的示意性布局示例的頂視圖；圖23是根據(jù)本發(fā)明第八實(shí)施例的包括在半導(dǎo)體裝置內(nèi)的存儲(chǔ)部件的配置示例的示意圖；圖24A是示意性地示出作為本發(fā)明的前提的半導(dǎo)體裝置中的靜態(tài)存儲(chǔ)器模塊的主要部分的操作示例和配置的圖；圖24B是示意性地示出與圖24A的示例不同的操作示例和配置的圖；圖25A是示意性地示出作為本發(fā)明的前提的半導(dǎo)體裝置中的靜態(tài)存儲(chǔ)器模塊的主要部分的操作示例和配置的圖；以及圖25B是示意性地示出與圖25A的示例不同的操作示例和配置的圖。
具體實(shí)施例方式在下面描述的實(shí)施例中，為方便起見在需要時(shí)將在多個(gè)部分或者實(shí)施例中描述本發(fā)明。然而，除非另有說明，否則這些部分或者實(shí)施例不是彼此無關(guān)的，并且一個(gè)涉及另一個(gè)的整體或者一部分作為其變型示例、細(xì)節(jié)或者補(bǔ)充說明。此外，在下面描述的實(shí)施例中，在提及元素的數(shù)(包括片段、值、量、范圍等的數(shù))時(shí)，除非另有說明或者除原則上該數(shù)顯然限于特定的數(shù)的情況之外，元素的數(shù)不限于特定的數(shù)。比指定的數(shù)大或小的數(shù)也是可應(yīng)用的。此外，在下面描述的實(shí)施例中，不用說，除非另有說明或除原則上該組件顯然必需的情況之外，組件(包括元素步驟)不一定是需要的。類似地，在下面描述的實(shí)施例中，在組件的形狀、其位置關(guān)系等被敘述時(shí)，除非另有說明或除可以設(shè)想原則上它們顯然被排除的情況之外，基本接近和類似的形狀等被包括在其中。對于上面描述的數(shù)值和范圍也同樣適用。另外，包括實(shí)施例的每個(gè)功能塊的電路設(shè)備不被特別地限制，但是通過已知的集成電路技術(shù)(諸如互補(bǔ)MOS晶體管(CMOS))來在半導(dǎo)體襯底(諸如單晶硅的半導(dǎo)體襯底)之上形成。注意，在實(shí)施例中，作為被簡單稱為MIS晶體管的金屬絕緣體半導(dǎo)體場效應(yīng)晶體管(MISFET)的示例，使用被簡單稱為MOS晶體管的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)。然而，不排除非氧化物膜作為柵極絕緣膜。在附圖中，p溝道MOS晶體管(PMOS晶體管)的柵極由圓圈表示，以便將其與n溝道MOS晶體管(NM0S晶體管)區(qū)分開。雖然在附圖中未示出MOS晶體管的襯底電位的耦接，但是在MOS晶體管的正常操作范圍內(nèi)耦接方法不被特別地限制。在下文中，將參考附圖詳細(xì)描述本發(fā)明的實(shí)施例。原則上，在所有用于描述實(shí)施例的附圖中類似的組件由類似的附圖標(biāo)記表示，并且說明不被重復(fù)。第一實(shí)施例<整個(gè)存儲(chǔ)器模塊的示例性配置>圖1是根據(jù)本發(fā)明第一實(shí)施例的包括在半導(dǎo)體裝置內(nèi)的靜態(tài)存儲(chǔ)器模塊的示意性配置示例的框圖。圖1中的靜態(tài)存儲(chǔ)器模塊SRMD包括控制電路塊CTLBK、字驅(qū)動(dòng)器塊WLD、字驅(qū)動(dòng)器電源電路塊VGEN、存儲(chǔ)器陣列MARY、列選擇電路YSW、寫驅(qū)動(dòng)器WTD、寫輔助電路WAST、靈敏放大器SA、寫輔助定時(shí)產(chǎn)生電路TDG以及輸入/輸出緩沖電路IOB。CTLBK包括地址控制電路ADRCTL以及讀/寫控制電路RWCTL。MARY包括在第一方向上平行地延伸的(m+1)個(gè)字線WL
到WL [m]、在與第一方向交叉的第二方向上平行地延伸的(n+1)個(gè)位線對(BL
，ZBL
)到(BL[n]，ZBL[n])、以及位于(m+1)個(gè)字線與(n+1)個(gè)位線對的交點(diǎn)處的多個(gè)存儲(chǔ)單元MC。每個(gè)位線對包括用于傳送互補(bǔ)的信號的兩個(gè)位線(例如，BL
和ZBL [O])。此外，MARY還包括(n+1)個(gè)在第二方向上平行地延伸的存儲(chǔ)單元電源線(存儲(chǔ)單元電源電壓)ARVDD
到ARVDD[n]。與一定的位線對(BL[s]，ZBL[s] ) (s是0 n的整數(shù))耦接的MC耦接到對應(yīng)的ARVDD[s]。地址控制電路ADRCTL利用解碼開始信號TDEC作為觸發(fā)器來對來自SRMD的外部地址端子的地址信號A
到A[j]進(jìn)行解碼(或預(yù)解碼)。然后，ADRCTL輸出行選擇信號X
到X[k]以及列選擇信號Y
到Y(jié)[i]。字驅(qū)動(dòng)器塊WLD根據(jù)信號X
到X[k]來選擇(或激活)(m+1)個(gè)字線中的一個(gè)。列選擇電路YSW根據(jù)信號Y
到Y(jié)[i]來選擇(n+1)個(gè)位線對中的一對。字驅(qū)動(dòng)器電源電路塊VGEN將字驅(qū)動(dòng)器電源電壓WLVDD供應(yīng)給WLD中的每個(gè)字驅(qū)動(dòng)器(未示出)。讀/寫控制電路RWCTL響應(yīng)于來自SRMD的外部控制端子的信號(WEN、CLK、CEN)來產(chǎn)生解碼開始信號TDEC、內(nèi)部寫使能(enable)信號WE、寫輔助使能信號WTE以及靈敏放大器使能信號SE。WEN是在讀和寫命令之間進(jìn)行區(qū)分的寫使能信號。CLK是作為讀寫操作的基礎(chǔ)的時(shí)鐘信號。CEN是用于控制時(shí)鐘信號的啟用/禁用(disable)的時(shí)鐘使能信號。輸A /輸出緩沖電路IOB從SRMD的外部數(shù)據(jù)端子獲得數(shù)據(jù)輸入信號Di，并且將Di傳送到寫驅(qū)動(dòng)器WTD。此外，IOB從靈敏放大器SA獲得輸出信號，并且將其作為數(shù)據(jù)輸出信號Do輸出到外部數(shù)據(jù)端子。WTD根據(jù)內(nèi)部寫使能信號WE來放大來自IOB的數(shù)據(jù)的電壓的差，并且通過列選擇電路YSW傳送到預(yù)定的位線對。響應(yīng)于寫輔助使能信號WTE，寫輔助定時(shí)產(chǎn)生電路TDG將控制信號輸出給寫輔助電路WAST。WAST在寫操作中通過使用來自TDG的控制信號來控制所選的存儲(chǔ)單元MC的存儲(chǔ)單元電源電壓ARVDD。雖然稍后將描述細(xì)節(jié)，但是TDG與WAST的部分是第一實(shí)施例的主要特征之一。靈敏放大器SA利用靈敏放大器使能信號SE作為觸發(fā)器來放大通過YSW從預(yù)定的位線對傳送的信號對的電壓之間的差。然后，靈敏放大器SA將結(jié)果輸出到I0B。圖2是在圖1中的存儲(chǔ)器模塊中的每個(gè)存儲(chǔ)單元的配置示例的電路圖。圖2中示出的存儲(chǔ)單元MC是包括四個(gè)NMOS晶體管MNl到MN4、兩個(gè)PMOS晶體管MPl和MP2的SRAM存儲(chǔ)單元。這里，麗I和麗2是驅(qū)動(dòng)晶體管，麗3和MN4是訪問晶體管，并且MPl和MP2是負(fù)載晶體管。MN3的柵極耦接到字線WL，在其中源極/漏極的一端耦接到在正極側(cè)的位線BL0 MN4的柵極耦接到WL，在其中源極/漏極的一端耦接到在負(fù)極側(cè)的位線ZBL。晶體管麗1、MP1以及麗2、MP2中的每一對在存儲(chǔ)單元電源電壓ARVDD與接地電源電壓VSS之間形成CMOS反相器電路。在這兩個(gè)CMOS反相器電路中，一個(gè)輸入耦接到另一個(gè)輸出，以便形成鎖存電路。MN4的源極/漏極的另一端耦接到CMOS反相器電路(麗1，MPl)的輸入(CMOS反相器電路(麗2，MP2)的輸出)。麗3的源極/漏極的另一端耦接到CMOS反相器電路(麗2，MP2)的輸入(CMOS反相器電路(麗1，MPl)的輸出)。<整個(gè)存儲(chǔ)器模塊的示意性操作>圖3是在圖1中的存儲(chǔ)器模塊的示意性操作示例的波形圖。在圖3中示出的示例中，當(dāng)時(shí)鐘信號CLK上升時(shí)，在時(shí)鐘使能信號CEN處于'L/電平而寫使能信號WEN處于'H/電平時(shí)執(zhí)行讀周期(TO)。此外，在CEN處于'V電平而WEN也處于'V電平時(shí)執(zhí)行寫周期(Tl)。此外，當(dāng)在CLK的上升時(shí)CEN處于'H/電平時(shí)，它變?yōu)樵谄渲胁粓?zhí)行讀和寫操作的無操作周期(T2)。在讀周期(TO)中，首先，在時(shí)鐘信號CLK上升后，寫控制電路RWCTL將解碼開始信號TDEC從'L'電平變?yōu)?H/電平。此外，RWCTL輸出'L'電平作為內(nèi)部寫使能信號WE以及寫輔助使能信號WTE。當(dāng)TDEC被變?yōu)?H/電平時(shí)，地址控制電路ADRCTL根據(jù)地址信號A
到A[j]來產(chǎn)生行選擇信號X
到X[k]以及列選擇信號Y
到Y(jié)[i](這里，Y
在圖3中被顯示)。在圖3中示出的示例中，假設(shè)通過X
到X[k]選擇字線WL
，并且通過 Y
到 Y[i]選擇位線對(BL
，ZBL [O])。字驅(qū)動(dòng)器塊WLD根據(jù)X
到X[k]使WL
上升。然后，與WL
耦接的每一存儲(chǔ)單元MC的存儲(chǔ)數(shù)據(jù)被讀取在對應(yīng)的位線對上。在該示例中，位線對BL
與ZBL
中的寫信號通過列選擇電路YSW被傳送到靈敏放大器SA。當(dāng)在TDEC轉(zhuǎn)變?yōu)?H/電平之后已經(jīng)逝去了預(yù)定的延遲時(shí)間時(shí)，讀/寫控制電路RWCTL將靈敏放大器使能信號SE變?yōu)槭鼓軤顟B(tài)('H/電平)。SA利用特定的SE的'H/電平作為觸發(fā)器來放大通過YSW傳送的位線對(BL
，ZBL
)的讀信號。然后，放大后的信號作為數(shù)據(jù)輸出信號Do通過輸入/輸出緩沖電路IOB被輸出到外部端子。這里，上升的字線WL
從’ H’電平降低到TDEC的’ L’電平。這里，字驅(qū)動(dòng)器電源電路塊VGEN響應(yīng)于讀操作中的TDEC的’ H’電平而將字驅(qū)動(dòng)器電源電壓WLVDD降低到預(yù)定的電壓電平。例如，字驅(qū)動(dòng)器電源電路塊VGEN將WLVDD的電壓電平降低到比存儲(chǔ)單元電源電壓ARVDD的電壓電平低的電壓電平。所選的字線(WL
)的電壓電平根據(jù)特定的WLVDD的電壓電平被限定。在耦接到WL
上的每個(gè)MC中，靜態(tài)噪聲裕度(SNM)隨著驅(qū)動(dòng)晶體管與訪問晶體管的P比的增大而增大。因此,寫裕度增大。然后，VGEN響應(yīng)于在這里的TDEC的’ L’電平而使WLVDD的電壓電平回到原始的電壓電平(例如，ARVDD的電壓電平)。接下來，在寫周期(Tl)中，首先，在時(shí)鐘信號CLK上升之后，讀/寫控制電路RWCTL將解碼開始信號TDEC從’ L’電平變?yōu)椤?H’電平。此外，RWCTL輸出’ H’電平作為內(nèi)部寫使能信號WE以及寫輔助使能信號WTE。當(dāng)TDEC變?yōu)椤?H’電平時(shí)，地址控制電路ADRCTL產(chǎn)生行選擇信號X
到X[k]以及列選擇信號Y
到Y(jié)[i]。字驅(qū)動(dòng)器塊WLD使與X
到X[k]對應(yīng)的字線(這里，WL
)上升。與此并行地，來自外部端子的數(shù)據(jù)輸入信號Di通過輸入/輸出緩沖電路IOB被輸入到寫驅(qū)動(dòng)器WTD。WTD響應(yīng)于WE的’H’電平而放大來自IOB的輸入信號。列選擇電路YSW將WTD的輸出耦接到位線對(這里，BL
以及ZBL
)。以這種方式，Di的信息被寫到所選的存儲(chǔ)單元MC中。然后，當(dāng)TDEC從’H’電平變?yōu)椤疞’電平時(shí)，上升的字線(WL
)被降低。因此，所選的存儲(chǔ)單元MC保持Di的信息。這里，在該寫操作中，寫輔助電路WAST通過寫輔助定時(shí)產(chǎn)生電路TDG接收寫輔助使能信號WTE的’H’電平。然后，寫輔助電路WAST將要寫的存儲(chǔ)單元電源電壓(這里，ARVDD
)降低到預(yù)定的電壓電平。因此，在要寫的存儲(chǔ)單元(這里，位于WL
與BL
，ZBL
的交點(diǎn)處的MC)中，在驅(qū)動(dòng)晶體管的驅(qū)動(dòng)能力降低時(shí)靜態(tài)噪聲裕度(SW)被降低。結(jié)果，寫裕度增大。然后，WAST響應(yīng)于WLVDD的電壓電平的’L’電平而使WLVDD的電壓電平回到原始的電壓電平(例如，ARVDD的電壓電平)。注意，在這種寫操作中，字驅(qū)動(dòng)器電源電路塊VGEN將字驅(qū)動(dòng)器電源電壓WLVDD降低到預(yù)定的電壓電平，類似于上面描述的寫操作的情況。這確保在所選的字線(WL
)之上不要被寫的存儲(chǔ)單元保持存儲(chǔ)數(shù)據(jù)，以便增大S匪(讀裕度)。
<整個(gè)半導(dǎo)體裝置的示意性配置>圖4是根據(jù)本發(fā)明第一實(shí)施例的整個(gè)半導(dǎo)體裝置的示意性配置示例的框圖。在圖4中，示出了在其中各種邏輯電路和存儲(chǔ)電路被形成在一個(gè)半導(dǎo)體芯片中的半導(dǎo)體裝置(LSI)，諸如所謂的芯片上系統(tǒng)(S0C)。圖4中的半導(dǎo)體裝置是例如用于移動(dòng)電話的LSI。半導(dǎo)體裝置包括兩個(gè)處理器部件CPUl和CPU2、應(yīng)用部件APPU、存儲(chǔ)部件MEMU、基帶部件BBU以及輸入/輸出部件I0U。MEMU包括多個(gè)(這里，三個(gè))靜態(tài)存儲(chǔ)器模塊SRMDl到SRMD3。靜態(tài)存儲(chǔ)器模塊SRMDl到SRMD3在陣列配置(行(字線)的數(shù)量以及列(位線對)的數(shù)量)方面不同。圖1中示出的配置示例被應(yīng)用于每個(gè)存儲(chǔ)器模塊。CPUl和CPU2基于程序執(zhí)行算術(shù)運(yùn)算。APPU執(zhí)行為移動(dòng)電話所需的預(yù)定的應(yīng)用進(jìn)程。BBU執(zhí)行與無線通信關(guān)聯(lián)的預(yù)定的基帶處理。IOU用作在內(nèi)外之間的輸入/輸出接口。這里，MEMU中的SRMDl到SRMD3中的每一個(gè)被訪問例如作為在各個(gè)電路塊的處理中的高速緩沖存儲(chǔ)器。高速緩沖存儲(chǔ)器的最佳的配置(行數(shù)和位寬度)可以根據(jù)電路塊的配置和處理而改變。因此，每個(gè)存儲(chǔ)器模塊的陣列配置也可以被改變。因此，如圖4所示，半導(dǎo)體裝置可以包括具有各種陣列配置(諸如縱向上較長的配置(SRMD1)、橫向上較長的配置(SRMD2)以及基本正方形的配置(SRMD3))的存儲(chǔ)器模塊。雖然沒有特別地限制，但是通過選擇行數(shù)(例如，在8到512的范圍內(nèi))以及列數(shù)(例如，在16到512的范圍內(nèi))相應(yīng)地確定最佳的陣列配置。例如通過將行數(shù)和列數(shù)指定給稱為存儲(chǔ)器編譯器的自動(dòng)設(shè)計(jì)工具來自動(dòng)產(chǎn)生半導(dǎo)體裝置中的每個(gè)存儲(chǔ)器模塊。產(chǎn)生的存儲(chǔ)器模塊被稱為編譯的SRAM等，如上所述。通過使用預(yù)先限定的各種電路組件(例如，字驅(qū)動(dòng)器等)的布局來自動(dòng)產(chǎn)生編譯的SRAM。因此，難以根據(jù)陣列配置針對每個(gè)存儲(chǔ)器模塊優(yōu)化電路組件(例如，字驅(qū)動(dòng)器等)的驅(qū)動(dòng)能力(晶體管尺寸)。半導(dǎo)體裝置可以包括十個(gè)或更多個(gè)編譯的SRAM。在該情況下，特別地，針對每個(gè)存儲(chǔ)器模塊的優(yōu)化可能更難。這會(huì)導(dǎo)致根據(jù)陣列配置的操作裕度(讀裕度、寫裕度)的減小以及訪問時(shí)間的延遲，如參考圖24A、24B、25A和25B所描述的。<寫輔助電路(第一實(shí)施例的主要特征)的概述>圖5是圖1中的存儲(chǔ)器模塊的寫輔助電路周圍的功能的示例的示意圖。在圖5中，靜態(tài)存儲(chǔ)器模塊SRMDa典型地包括字驅(qū)動(dòng)器WLD、控制電路塊CTLBK、寫輔助定時(shí)產(chǎn)生電路TDG1、輸入/輸出緩沖器I0B、寫輔助電路WAST1
到WASTl [q]以及多個(gè)存儲(chǔ)單元MC。WASTl
控制存儲(chǔ)單元電源電壓ARVDD [O]。WASTl [q]控制存儲(chǔ)單元電源電壓ARVDD [n]。行數(shù)的信息XSET被預(yù)先設(shè)置在寫輔助定時(shí)產(chǎn)生電路TDGl中。XSET是表示包括在特定的SRMDa內(nèi)的字線的數(shù)量的數(shù)字碼。設(shè)置XSET的方法沒有被特別地限制，并且XSET可以預(yù)先被嵌入到電路中，或者可以被存儲(chǔ)在寄存器等中，并且在半導(dǎo)體裝置被初始化時(shí)被從非易失性存儲(chǔ)器或其它介質(zhì)裝載。TDGl輸出寫輔助脈沖信號WPT。在這時(shí)候，通過XSET設(shè)定的行數(shù)越大，脈沖寬度越寬。當(dāng)對于與ARVDD
耦接的存儲(chǔ)單元MC執(zhí)行寫操作時(shí)，WASTl
根據(jù)寫輔助使能信號WTE而使開關(guān)SWm導(dǎo)通以便將ARVDD
的電壓電平降低到預(yù)定的電壓電平VMl。此外，當(dāng)ARVDD
的電壓電平被降低時(shí)，WAST1
在WPT的脈沖時(shí)間中使開關(guān)SWs導(dǎo)通以便將ARVDD
的電荷臨時(shí)放電到電壓電平VM2(例如，VMl以下的電壓電平)。因此，電壓電平的降低速度被控制。類似地，當(dāng)對于與ARVDD[n]耦接的存儲(chǔ)單元MC執(zhí)行寫操作時(shí)，WASTl [q]根據(jù)WTE而使開關(guān)SWm導(dǎo)通以便將ARVDD[n]的電壓電平降低到VM1。此外，當(dāng)ARVDD[n]的電壓電平被降低時(shí)，WASTl [q]在WPT的脈沖時(shí)間中使SWs導(dǎo)通以便控制電壓電平的降低速度。圖6是在圖5中的寫輔助電路被應(yīng)用于特定的存儲(chǔ)部件的每個(gè)靜態(tài)存儲(chǔ)器模塊時(shí)圖4中的存儲(chǔ)部件中的效果的示例的示意圖。在圖6中示出的存儲(chǔ)部件MEMU中，字線(未示出)的延伸方向?yàn)闄M向方向(X軸方向)，并且位線(未示出)以及存儲(chǔ)單元電源線ARVDD的延伸方向?yàn)榭v向方向(Y軸方向)。存儲(chǔ)部件MEMU包括縱向上較長的靜態(tài)存儲(chǔ)器模塊SRMDl以及橫向上較長的靜態(tài)存儲(chǔ)器模塊SRMD2。SRMDl中的行數(shù)大于SRMD2中的行數(shù)。換句話說，SRMDl在Y軸方向上的長度比SRMD2長。因此，具有寬脈沖寬度的寫輔助脈沖信號WPT被施加到SRMDl的寫輔助電路WAST11。然后，具有窄脈沖寬度的WPT被施加到SRMD2的寫輔助電路WAS12。這里，假設(shè)圖5中的開關(guān)SWm的驅(qū)動(dòng)能力根據(jù)存儲(chǔ)器模塊可以具有的最小行數(shù)而確定，并且SRMD2的行數(shù)稍微大于最小行數(shù)。在SRMDl和SRMD2中，如果存儲(chǔ)單元電源電壓ARVDD僅僅通過WTE的控制而沒有使用WPT (圖5中的開關(guān)SWs)來被降低，則到達(dá)預(yù)定的電壓電平的時(shí)間根據(jù)特定的存儲(chǔ)單元電源線的長度(負(fù)載的量)而改變，如圖6中示出的比較示例所示。這里，SRMD2將花費(fèi)比SRMDl更多的時(shí)間。如上所述，當(dāng)?shù)竭_(dá)預(yù)定時(shí)間的時(shí)間增加時(shí)，寫裕度可能被降低，如參考圖24B所描述的。因此，在SRMDl的情況下，ARVDD的下降速率通過具有寬脈沖寬度的WPT而被加速，從而顯著地減少到達(dá)預(yù)定的電壓電平的時(shí)間。在SRMD2的情況下，ARVDD的下降速率通過具有窄脈沖寬度的WPT而被稍微加速，從而稍微減少特定的時(shí)間。以這種方式，可以無論存儲(chǔ)器模塊的陣列配置如何都增大寫裕度。注意，圖5中的開關(guān)SWm的驅(qū)動(dòng)能力例如根據(jù)存儲(chǔ)器模塊可以具有的最小行數(shù)而被確定，或者被設(shè)定為下限值。在前一種情況下，當(dāng)存儲(chǔ)器模塊具有最小行數(shù)時(shí)，例如，它被設(shè)計(jì)為使得脈沖沒有被輸入到WPT。在后一種情況下，例如，即使存儲(chǔ)器模塊具有最小行數(shù)，它也被設(shè)計(jì)為使得脈沖被輸入到WPT。此外，這里，與陣列配置關(guān)聯(lián)的寫裕度的改變通過改變WPT的脈沖寬度來補(bǔ)償。然而，還可以通過使用在其中圖5中示出的開關(guān)SWm和SWs可以根據(jù)情形而改變的電路配置來補(bǔ)償寫裕度的改變。換句話說，例如，還可以使用在其中SWM和SWs包括并聯(lián)耦接的多個(gè)開關(guān)以便根據(jù)陣列配置來選擇要使用的開關(guān)的數(shù)量的方法。然而，在該情況下，必須使用大量的開關(guān)來在較寬范圍內(nèi)改變驅(qū)動(dòng)能力，潛在地導(dǎo)致增大。這可能導(dǎo)致電路面積或者其它面積的增大。從這一觀點(diǎn)來看，優(yōu)選的是使用如圖5所示的根據(jù)WPT的脈沖寬度進(jìn)行調(diào)節(jié)的方法。<寫輔助電路的細(xì)節(jié)>圖7A是在圖5中的寫輔助電路的詳細(xì)配置示例的電路圖。圖7B是與圖7A的情況不同的另一個(gè)配置示例的電路圖。圖8是圖7A和圖7B中的寫輔助電路的操作示例的波形圖。首先，圖7A中示出的寫輔助電路WASTla包括靜態(tài)部件VSBK，該靜態(tài)部件VSBK包括PMOS晶體管MPlO到MP12以及NMOS晶體管MNlO和MNl I。還設(shè)置有包括NMOS晶體管MN12的動(dòng)態(tài)部件VDBKla。VSBK是用于在寫操作中將存儲(chǔ)單元電壓電平從一定的電壓電平降低到預(yù)定的電壓電平的電路。VSBK的主要功能是設(shè)定預(yù)定的電壓電平以及不斷地供應(yīng)電力。VDBKla僅僅在電壓電平的切換時(shí)工作。VSBKla是用于控制電壓電平的切換速度的電路。概念上，VSBK對應(yīng)于圖5中的開關(guān)SWm的部分，并且VDBKla對應(yīng)于圖5中的開關(guān)SWs的部分。在VSBK中，MP10和MP12與并聯(lián)耦接在電源電壓VDDM與公共的電源節(jié)點(diǎn)CWSRC
之間的源極/漏極路徑耦接。此外，MPlU麗11和麗10與串聯(lián)耦接在CWSRC
與接地電源電壓VSS之間的源極/漏極路徑耦接，在其中MPll被設(shè)置在CWSRC
—側(cè)并且麗10被設(shè)置在VSS —側(cè)。MPlO和麗10的柵極由寫輔助使能信號WTE控制。然后，固定電壓TE被施加到MPll的柵極。CWSRC
的電壓電平被反饋到麗11的柵極。MPll和麗11的公共耦接節(jié)點(diǎn)的電壓電平被反饋到MP 12的柵極。在VDBKla中，MN12耦接到CWSRC
和VSS之間的源極/漏極路徑，在其中柵極由寫輔助脈沖信號WPT控制。此外，公共的節(jié)點(diǎn)CWSRC
對此情況通過四個(gè)PMOS晶體管的源極/漏極路徑分別耦接到存儲(chǔ)單元電源線ARVDD
到ARVDD[3]。這里，典型地示出作為四個(gè)PMOS晶體管之一的與ARVDD
對應(yīng)的PMOS晶體管MP21。PMOS晶體管的源極/漏極路徑還被耦接在存儲(chǔ)單元電源線ARVDD
到ARVDD[3]中的每一個(gè)與電源電壓VDDM之間。這里，PMOS晶體管MP2020被典型地示出為與ARVDD
對應(yīng)的PMOS晶體管。MP20的柵極由寫列選擇信號CWSE
控制。MP 21的柵極由讀列選擇信號CRSE
控制。MP20和MP21對應(yīng)于圖1中的列選擇電路YSW的一部分。這里，在圖1中示出的配置中，一個(gè)I/O被分配給寫操作中的四個(gè)位線對。換句話說，對于四個(gè)位線對之一執(zhí)行寫操作。此外，在圖7A中示出的配置中，四個(gè)存儲(chǔ)單元電源線被分配給一個(gè)寫輔助電路。這里，例如，當(dāng)數(shù)據(jù)被寫到與ARVDD
耦接的存儲(chǔ)單元中時(shí)，寫輔助使能信號WTE和寫列選擇信號CWSE
兩者從’L’電平變?yōu)椤疕’電平，如圖8中示出的寫周期(Tl)所示。然后，寫列選擇信號CRSE
從’H’電平變?yōu)椤疞’電平。在這時(shí)候，其它寫列選擇信號(這里作為示例示出了與ARVDD [I]對應(yīng)的CWSE [I])保持’ L’電平，同時(shí)其它讀列選擇信號(這里作為示例示出了與ARVDD [I]對應(yīng)的CRSE [I])保持’H’電平。以這種方式，MP 20被截止，并且ARVDD
通過MP21耦接到CWSRC
。然后，VDDM通過與ARVDD
的MP20對應(yīng)的PMOS晶體管被施加到ARVDD [I]到ARVDD [3]。此外，當(dāng)WTE處于’ L’電平時(shí)，VDDM通過MPlO被施加到VSBK中的CWSRC
。在這時(shí)候，麗10和MP12被截止。另一方面，當(dāng)WTE變?yōu)椤疕’電平時(shí)，MPlO被截止并且麗10被導(dǎo)通。結(jié)果，麗11被導(dǎo)通。在這時(shí)候，TE被施加到MPll的柵極以便具有適當(dāng)?shù)膶?dǎo)通電阻。因此，CWSRC
的電荷通過MP11、麗11和麗10被放電。然后，CWSRC
的電壓電平被降低并且MP12被導(dǎo)通。這里，如果CWSRC
的電壓電平太低，則MP12的導(dǎo)通狀態(tài)增大而麗11的導(dǎo)通狀態(tài)減小。因此，電壓電平增大。另一方面，如果電壓電平太高，則MP12的導(dǎo)通狀態(tài)減小而MNll的導(dǎo)通狀態(tài)增大。因此，電壓電平降低。結(jié)果，當(dāng)MP12、MP11、麗11和麗10在導(dǎo)通狀態(tài)中平衡時(shí)，CffSRC
的電壓電平收斂到由導(dǎo)通電阻的比限定的預(yù)定的電壓電平。然后，CWSRC
的電壓電平通過MP21變?yōu)锳RVDD
的電壓電平。此外，在寫周期(Tl)中，當(dāng)WTE變?yōu)椤疕’電平時(shí)，’H’脈沖被施加到寫輔助脈沖信號WPT。因此，VDBLla的MN12被導(dǎo)通，并且CWSRC
的電荷在WPT的’H’脈沖時(shí)間中被迅速地放電到VSS。然后，CWSRC
的電壓電平快速地降低。因此，可以通過控制WPT的’H’脈沖時(shí)間來控制CWSRC
(ARVDD
)的電壓電平的降低速度。然后，當(dāng)寫操作完成時(shí)，WTE和CWSE
變?yōu)椤疞’電平，并且CRSE
變?yōu)椤疕’電平。以這種方式，CWSRC
和ARVDD
兩者的電壓電平回到VDDM。接下來，圖7B中示出的寫輔助電路WASTlb與圖7A中示出的WASTla的不同之處在于動(dòng)態(tài)部件的電路配置。在圖7B中，WASTlb的動(dòng)態(tài)部件VDBKlb包括PMOS晶體管MP13，其源漏路徑耦接在靜態(tài)部件VSBK中的MPll和麗11的公共耦接節(jié)點(diǎn)與公共的電源節(jié)點(diǎn)CffSRC
之間。MP13的柵極由寫輔助脈沖信號WPT的反信號(/WPT)控制。CffSRC
的電壓電平的過度的降低可以通過使用圖7B中示出的VDBKlb來容易地防止，不同于使用圖7A中示出的VDBKla的情況。換句話說，當(dāng)CWSRC
的電壓電平太低時(shí)，VSBK的匪11被截止從而自動(dòng)停止電壓電平的降低。結(jié)果，可以簡化寫輔助脈沖信號WPT (/WPT)的定時(shí)設(shè)計(jì)。此外，例如，通過使用圖7A和圖7B中示出的反饋電路類型的靜態(tài)部件VSBK，與通過簡單的電阻分壓方法產(chǎn)生預(yù)定的電壓電平的情況相比可以產(chǎn)生更穩(wěn)定的電壓電平。注意，VSBK中的每個(gè)晶體管主要具有用于確定寫周期(Tl)中的直流電壓電平的功能，使得晶體管尺寸可以較小。然而，優(yōu)選地，VDBKla和VDBKlb中的晶體管具有相對大的驅(qū)動(dòng)能力以便以高速去除電荷。因此，VDBKla和VDBKlb中的晶體管尺寸優(yōu)選地大于VSBK中的每個(gè)晶體管的尺寸?！磳戄o助定時(shí)產(chǎn)生電路的細(xì)節(jié)〉圖9是圖5中示出的寫輔助定時(shí)產(chǎn)生電路的詳細(xì)配置示例的電路圖。圖9中示出的寫輔助定時(shí)產(chǎn)生電路TDGl包括反相器電路IV1、多個(gè)(這里，三個(gè))延遲電路塊DLYBKl到DLYBK3、與非電路NDl以及緩沖電路BF。寫輔助使能信號WTE被輸入到NDl的兩個(gè)輸入之一。WTE的通過IVl的反信號順序地通過DLYBKl到DLYBK3被輸入到NDl的兩個(gè)輸入中的另一個(gè)。BF緩存NDl的輸出，并且輸出寫輔助脈沖信號WPT的反信號(/WPT)。WPT的反信號(/WPT)被輸入到具有圖7B中示出的電路配置的寫輔助電路WASTlb ([O]、[I]、[2]等
-Tf- ) oDLYBKl到DLYBK3中的每一個(gè)包括選擇器電路SEL。選擇器電路SEL包括兩個(gè)路徑。兩個(gè)路徑的端部被公共地耦接到延遲電路塊的輸入節(jié)點(diǎn)。兩個(gè)路徑的另一端是兩個(gè)輸入，并且輸出耦接到延遲電路塊的輸出節(jié)點(diǎn)。具有預(yù)定延遲量的延遲元件DLY (例如，多級反相器電路等等)被插入兩個(gè)路徑之一中。DLYTBKI的輸出節(jié)點(diǎn)耦接到D1YBK2的輸入節(jié)點(diǎn)。DLYTBK2的輸出節(jié)點(diǎn)耦接到DLYBK3的輸入節(jié)點(diǎn)。這里，包括在延遲電路塊DLYBKl到DLYBK3中的每一個(gè)內(nèi)的SEL的選擇(即，是否通過DLY)基于行數(shù)的信息XSET來執(zhí)行。如上所述，WTE的’ H’脈沖被輸入到NDl的兩個(gè)輸入之一。然后，通過’ L’脈沖(其是’H’脈沖的反信號)基于XSET延遲的信號被輸入到NDl的另一個(gè)輸入。結(jié)果，NDl輸出具有基于XSET確定作為脈沖寬度的延遲時(shí)間的’ L’脈沖信號。注意，包括在DLYBKl到DLYBK3內(nèi)的延遲元件DLY中的每一個(gè)優(yōu)選地被加權(quán)。例如，DLYBKl :DLYBK2:DLYBK3中的每個(gè)DLY的延遲被設(shè)定為1:2:4的比等等，以便根據(jù)XSET的值在0到7的范圍內(nèi)調(diào)節(jié)脈沖寬度。<寫輔助電路(變型)的概述>圖10是寫輔助電路周圍的功能的示例的示意圖，其與圖5的情況部分地不同。圖10中的靜態(tài)存儲(chǔ)器模塊SRMDa包括寫輔助電路WAST2
到WAST2 [q]，而不是圖5中示出的WASTl
到WASTl [q]。寫輔助電路WAST2
到WAST2 [q]中的每一個(gè)沒有包括圖5中的用于寫輔助使能信號WTE的開關(guān)SWm的部分，而是僅僅包括用于寫輔助脈沖信號WPT的開關(guān)SWs。更具體地說，例如在圖7A中，WAST2
到WAST2[q]中的每一個(gè)沒有包括靜態(tài)部件VSBK而是僅僅包括動(dòng)態(tài)部件VDBKla。一般，電流消耗在SRAM存儲(chǔ)單元中非常小，使得靜態(tài)部件未被包括在SRAM存儲(chǔ)單元中。在該情況下，通過由動(dòng)態(tài)部件(開關(guān)SWs)將存儲(chǔ)單元電源電壓降低到預(yù)定的電壓電平并且通過使SWs截止以便將存儲(chǔ)單元電源線切換到高阻抗?fàn)顟B(tài)，電壓電平還可以被維持持續(xù)一定的時(shí)間段。因此，還可以形成具有圖10中示出的配置的寫輔助電路，在其中可以實(shí)現(xiàn)電路面積的減少等。然而，當(dāng)存儲(chǔ)單元電源線被切換到高阻抗?fàn)顟B(tài)時(shí)，例如，由于外部噪聲的混合或者其它因素，可能出現(xiàn)誤操作或者其它問題。從這一觀點(diǎn)來看，優(yōu)選的是使用圖5中示出的配置示例。圖11是在圖10中的寫輔助電路被應(yīng)用于特定的存儲(chǔ)部件的每個(gè)靜態(tài)存儲(chǔ)器模塊時(shí)圖4中的存儲(chǔ)部件中的效果的示例的示意圖。圖11中示出的存儲(chǔ)部件MEMU包括縱向上較長的靜態(tài)存儲(chǔ)器模塊SRMDl以及橫向上較長的靜態(tài)存儲(chǔ)器模塊SRMD2，與圖6類似。SRMDl中的行數(shù)大于SRMD2中的行數(shù)。換句話說，Y軸方向上的長度在SRMDl中更長。因此，具有寬脈沖寬度的寫輔助脈沖信號WPT被施加到SRMDl的寫輔助電路WAST2_1。然后，具有窄脈沖寬度的WPT被施加到SRMD2的寫輔助電路WAST2_2。例如，在圖10中，開關(guān)SWs的驅(qū)動(dòng)能力以及WPT的脈沖寬度在SRMDl和SRMD2中是相同的。在該情況下，降低的存儲(chǔ)單元電源電壓ARVDD的電壓電平可以根據(jù)存儲(chǔ)單元電源線的長度(負(fù)載的量)而不同，如圖11中示出的比較示例所示。在這里示出了，ARVDD的電壓電平在SRMDl中太高并且ARVDD的電壓電平在SRMD2中太低。如果ARVDD的電壓電平太高，則寫裕度可以被減小，如上所述。如果ARVDD的電壓電平太低，例如，鎖存操作對于寫操作的完成不會(huì)是足夠的，或者在與特定的ARVDD耦接的未被寫的存儲(chǔ)單元中鎖存能力不會(huì)是足夠的。因此，如圖11所示，WPT的脈沖寬度根據(jù)存儲(chǔ)單元電源線的長度(字線(或者行)的數(shù)量)而改變。以這種方式，ARVDD的電壓電平可以被保持恒定，而無論陣列配置如何。結(jié)果，可以避免上面描述的情形。如上所述，通過使用根據(jù)第一實(shí)施例的半導(dǎo)體裝置，典型地可以增大包括在半導(dǎo)體裝置內(nèi)的靜態(tài)存儲(chǔ)器模塊的操作裕度?！雌渌冃汀翟谝陨厦枋鲋?，通過調(diào)節(jié)脈沖寬度來將電荷從存儲(chǔ)單元線去除。然而，例如，可以調(diào)節(jié)圖7A和圖7B中的晶體管麗12和MP13的尺寸(例如，柵極寬度)，而不是調(diào)節(jié)脈沖寬度。換句話說，在兩個(gè)存儲(chǔ)器模塊中，晶體管MN12和MP13的晶體管尺寸在具有較大數(shù)量的字線的存儲(chǔ)器模塊中比在具有較小數(shù)量的字線的存儲(chǔ)器模塊中大。注意，多個(gè)晶體管可以被設(shè)置。在該情況下，具有較大數(shù)量的字線的晶體管的尺寸(柵極寬度)的和(或者驅(qū)動(dòng)能力)大于具有較小數(shù)量的字線的晶體管的尺寸的和。因此，可以增大去除具有較大數(shù)量的字線的存儲(chǔ)器模塊的存儲(chǔ)單元電源線的電荷的能力。第二實(shí)施例<寫輔助定時(shí)產(chǎn)生電路(變型)周圍的概述>圖12是在根據(jù)第二實(shí)施例的半導(dǎo)體裝置中的與圖5中的不同的寫輔助定時(shí)產(chǎn)生電路周圍的配置示例的示意圖。在圖12中，與圖5類似，靜態(tài)存儲(chǔ)器模塊典型地包括字驅(qū)動(dòng)器塊WLD、控制電路塊CTLBK、輸入/輸出緩沖電路IOB、寫輔助電路WASTl
到WASTl [q]以及多個(gè)存儲(chǔ)單元MC。此外，在圖12中，SRMDb包括與圖5不同的寫輔助定時(shí)產(chǎn)生電路TDG2。另外，行虛擬負(fù)載電路XDMY被新近添加到SRMDb。行虛擬負(fù)載電路XDMY在Y軸方向上具有與在字驅(qū)動(dòng)器塊WLD的Y軸方向上的尺寸(字線(行)的數(shù)量)成比例的尺寸。Y軸方向上的尺寸越大,通過XDMY產(chǎn)生的延遲越大。典型地，Y軸方向上的XDMY的尺寸被設(shè)定為與WLD的Y軸方向上的尺寸相同的值。寫輔助定時(shí)產(chǎn)生電路TDG2與圖5的TDGI的不同之處在于行數(shù)信息XSET沒有被輸入到TDG2。然而，TDG2通過由XDMY產(chǎn)生的延遲獲得行數(shù)，并且根據(jù)特定的延遲輸出具有脈沖寬度的寫輔助脈沖信號WPT。WASTl
到WASTl [q]中的每一個(gè)通過WPT在寫操作中控制存儲(chǔ)單元電源電壓ARVDD
到ARVDD[n]的下降速率，與圖5類似。利用這一配置示例，可以通過使用XDMY容易地或更精確地產(chǎn)生根據(jù)行數(shù)的延遲。結(jié)果，可以通過使用寫輔助電路來實(shí)現(xiàn)存儲(chǔ)單元電源電壓的下降速率的容易的或者精確的控制。也就是說，例如，當(dāng)WPT的脈沖寬度如上所述地由圖9中的TDGl調(diào)節(jié)時(shí)，利用預(yù)定的步長數(shù)字地控制脈沖寬度。為了在WPT的脈沖寬度中精確反映行數(shù)，必須減少每個(gè)延遲元件DLY的延遲并且設(shè)置大量的延遲電路塊(DLYBK)。在該情況下，可能引起諸如電路面積增大以及電路復(fù)雜之類的問題。另一方面，如圖12所示，當(dāng)脈沖寬度由XDMY控制時(shí)，在XDMY的尺寸(即，行數(shù))增大時(shí)，可以通過使用XDMY的寄生元件(寄生電容、寄生電阻)產(chǎn)生大的延遲。因此，可以有利于脈沖寬度的模擬控制。另外，由于不使用行數(shù)的信息XSET，因此可以去除設(shè)定XSET的負(fù)擔(dān)。<寫輔助定時(shí)產(chǎn)生電路(變型)的細(xì)節(jié)>圖13是圖12中示出的寫輔助定時(shí)產(chǎn)生電路以及行虛擬負(fù)載電路的詳細(xì)配置示例的電路圖。在圖13中，行虛擬負(fù)載電路XDMY包括反相器電路IVlO到IV12、兩個(gè)虛擬位線DBLl和DBL2以及電容Cl和C2。這里，虛擬位線DBLl和DBL2在Y軸方向(位線(未示出)和存儲(chǔ)單元電源線ARVDD的延伸方向)上平行地延伸。IVlO接收寫輔助使能信號WTE作為輸入，并且將反信號輸出到DBLl的末端。IVll從DBLl的另一個(gè)末端接收信號作為輸入，并且將反信號輸出到DBL2的端部。IV12從DBL2的另一側(cè)接收信號作為輸入，并且將反信號輸出到寫輔助定時(shí)產(chǎn)生電路TDG2。這里，DBLl是向外的線并且DBL2是返回的線。DBLl和DBL2的線長度根據(jù)字驅(qū)動(dòng)器塊WLD的Y軸方向上的尺寸而被限定，如上所述。電容Cl被耦接在DBLl和接地電源電壓VSS之間。電容C2被耦接在DBL2和VSS之間。DBL21的寄生電容被包括在Cl內(nèi)，并且DBL2的寄生電容包括在C2內(nèi)。因此，虛擬位線DBLl和DLB2越長，Cl和C2的電容值越大。此外，Cl和C2可以包括分離地形成的電容元件。更具體地說，例如，可以使用電路配置和布局以使得電容元件(例如，擴(kuò)散層電容，MOS電容，等等)以固定長度間隔被添加到DBLl和DBL2。也在該情況下，DBLl和DLB2越長，Cl和C2的電容值越大。XDMY將從IVlO輸入的WTE的’ H’脈沖主要延遲了與DBLl和DBL2的寄生電阻值和Cl和C2的電容值對應(yīng)的時(shí)間。然后，XDMY通過IV12輸出’L’脈沖。在圖13中示出的寫輔助定時(shí)產(chǎn)生電路TDG2中，反相器電路IVl和包括延遲電路塊DLYBKl到DLYBK3的延遲路徑被從圖9中示出的TDGl中去除。作為替代，特定的路徑由通過XDMY的延遲路徑代替。也就是說，WTE被輸入到與非電路NDl的兩個(gè)輸入之一。然后，通過延遲和反轉(zhuǎn)WTE通過XDMY而獲得的信號(其是IV12的輸出信號)被輸入到NDl的兩個(gè)輸入中的另一個(gè)。以這種方式，與TDGl的情況類似，NDl輸出具有基于XDMY的延遲時(shí)間作為脈沖寬度的’ L’脈沖信號?！疞’脈沖信號通過緩沖電路BF被轉(zhuǎn)換為寫輔助脈沖信號WPT的反信號(/WPT)。寫輔助電路WASTlb (
, [I], [2]，等等)通過使用反信號(/WPT)控制存儲(chǔ)單元電源電壓ARVDD的下降速率。結(jié)果，可以無論陣列配置如何都增大寫裕度。注意，圖13中的XDMY通過使用一對來回(to and from)線(DBL1, DBL2)設(shè)定延遲時(shí)間。然而,還可能可以通過設(shè)置兩個(gè)或更多個(gè)對來回線來設(shè)定延遲時(shí)間。如上所述，通過使用根據(jù)第二實(shí)施例的半導(dǎo)體裝置，典型地可以增大包括在半導(dǎo)·體裝置內(nèi)的靜態(tài)存儲(chǔ)器模塊的操作裕度。一般，在第一和第二實(shí)施例中描述的存儲(chǔ)器模塊中的行數(shù)的差相差2的冪數(shù)。例如，假設(shè)一個(gè)存儲(chǔ)器模塊的字線(行)的數(shù)量為256 (2的八次方)。在該情況下，當(dāng)另一個(gè)存儲(chǔ)器模塊的字線的數(shù)量小于256時(shí)，數(shù)量為例如128 (2的七次方)。當(dāng)字線(行)的數(shù)量大于256時(shí)，數(shù)量為例如512 (2的九次方)。第三實(shí)施例<字驅(qū)動(dòng)器電源電路塊(第三實(shí)施例的主要特征)的概述>圖14是在根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體裝置中的包括在圖4中示出的存儲(chǔ)部件中的每個(gè)靜態(tài)存儲(chǔ)器模塊內(nèi)的字驅(qū)動(dòng)器電源電路塊的特征的示例的示意圖。圖14中示出的存儲(chǔ)部件MEMU包括縱向上較長的靜態(tài)存儲(chǔ)器模塊SRMDl和橫向上較長的靜態(tài)存儲(chǔ)器模塊SRMD2，在其中字線WL的延伸方向?yàn)闄M向方向(X軸方向)，并且字驅(qū)動(dòng)器電源線WLVDD的延伸方向?yàn)榭v向方向(Y軸方向)。SRMDl包括字驅(qū)動(dòng)器塊WLDl，該字驅(qū)動(dòng)器塊WLDl包括與存儲(chǔ)器陣列MARYl中的字線WL的數(shù)量對應(yīng)的字驅(qū)動(dòng)器WD。此外，SRMDl還包括用于將字驅(qū)動(dòng)器電源電壓通過WLVDD供應(yīng)給WLDl中的每個(gè)WD的字驅(qū)動(dòng)器電源電路塊VGENl。類似地，SRMD2包括字驅(qū)動(dòng)器塊WLD2,該字驅(qū)動(dòng)器塊WLD2包括與存儲(chǔ)器陣列MARY2中的字線WL的數(shù)量對應(yīng)的字驅(qū)動(dòng)器WD。此外，SRMD2還包括用于將字驅(qū)動(dòng)器電源電壓通過WLVDD供應(yīng)給WLD2中的每個(gè)WD的字驅(qū)動(dòng)器電源電路塊VGEN2。在圖14中示出的配置示例中，VGENl的尺寸(驅(qū)動(dòng)能力)大于VGEN2的尺寸。更具體地說，在字驅(qū)動(dòng)器電源電路塊中的晶體管的柵極寬度(即，圖16中的晶體管MP30到MP32以及MP 30的柵極寬度)大。如參考圖3等所描述的，VGENl和VGEN2具有用于在讀操作(寫操作)中降低字驅(qū)動(dòng)器電源線的電壓電平(字驅(qū)動(dòng)器電源電壓)WLVDD的功能。以這種方式，可以增大靜態(tài)噪聲裕度(SNM)，因此增大讀裕度。然而，如果字驅(qū)動(dòng)器電源電路塊的尺寸(驅(qū)動(dòng)能力)在SRMDl和SRMD2中是相同的，則可能出現(xiàn)以下問題。首先，在SRMDl中，字驅(qū)動(dòng)器電源線WLVDD較長，S卩，負(fù)載較大。因此，如圖14中示出的比較示例所示，將字驅(qū)動(dòng)器電源電壓WLVDD降低到預(yù)定的電壓電平會(huì)花費(fèi)一些時(shí)間。另外，字線WL在SRMDl中較短，即，負(fù)載較小。因此，如圖14中示出的比較示例所示，WL的上升速率高，其會(huì)導(dǎo)致WL的電壓電平的過沖。結(jié)果，如參考圖25B所描述的，WL的電壓電平將可能太高而沒有在SRMDl中提供足夠的讀裕度。另一方面，在SRMD2中，WLVDD的長度較短，S卩，負(fù)載較小。因此，如圖14中示出的比較示例所示，WLVDD被迅速地降低到預(yù)定的電壓電平，潛在地導(dǎo)致下沖(undershoot)。另夕卜，WL的長度較長，S卩，負(fù)載在SRMD2中較大。因此，如圖14中示出的比較示例所示，WL的上升速率被延遲。結(jié)果，如參考圖25A所描述的，WL的上升速率將可能太慢而增加SRMDl中的訪問時(shí)間。因此，根據(jù)第三實(shí)施例，半導(dǎo)體裝置的主要特征之一是，行(字線)的數(shù)量越大并且列(位線對)的數(shù)量越小，則字驅(qū)動(dòng)器電源電路塊VGEN的尺寸(驅(qū)動(dòng)能力)越大。換句話說，當(dāng)行數(shù)較大時(shí)，通過增大VGEN的驅(qū)動(dòng)能力來增大WLVDD的上升速率以便確保讀裕度。另一方面，當(dāng)行數(shù)較小時(shí)，通過減少VGEN的驅(qū)動(dòng)能力來防止WLVDD的過度的電壓降低，以便提供字線的足夠上升速率(訪問時(shí)間)。此外，當(dāng)列數(shù)較小時(shí)，為了確保讀裕度，通過增大VGEN的驅(qū)動(dòng)能力來增大WLVDD的下降速率以便防止字線電壓電平過度地高。另一方面，當(dāng)列數(shù)較大時(shí)，為了防止字線的上升速率(訪問時(shí)間)被延遲，減少VGEN的驅(qū)動(dòng)能力來將足夠高的電壓提供給WLVDD。在圖14中的配置示例中，SRMDl具有較大的行數(shù)和較小的列數(shù)，在其中VGENl的驅(qū)動(dòng)能力(尺寸)較大。另一方面，SRMD2具有較小的行數(shù)和較大的列數(shù)，在其中驅(qū)動(dòng)能力(尺寸)較小。結(jié)果，如圖14所示，字驅(qū)動(dòng)器電源電壓WLVDD以適當(dāng)?shù)南陆邓俾时唤档偷竭m當(dāng)?shù)碾妷弘娖?。此外，字線WL的上升速率還被控制到適當(dāng)?shù)乃俾?。因此，可以提供足夠的讀裕度和足夠的訪問時(shí)間，而無論存儲(chǔ)器陣列配置如何。圖15A到15C是在存儲(chǔ)部件中的每個(gè)靜態(tài)存儲(chǔ)器模塊的陣列配置與圖14的情況不同時(shí)的字驅(qū)動(dòng)器電源電路塊的尺寸之間的關(guān)系的示意圖。首先，在圖15A中，存儲(chǔ)部件MEMU包括具有相同的列數(shù)的兩個(gè)靜態(tài)存儲(chǔ)器模塊SRMD4、SRMD5。然而，在SRMD4和SRMD5中行數(shù)不同。SRMD4具有存儲(chǔ)器陣列MARY4，在其中X4還表示X軸方向上的尺寸(列數(shù))，并且Y4表示Y軸方向上的尺寸(行數(shù))。SRMD5具有存儲(chǔ)器陣列MARY5，在其中X4表示X軸方向上的尺寸(列數(shù))，并且Y5表示Y軸方向上的尺寸(行數(shù))。這里，Y4>Y5，使得字驅(qū)動(dòng)器電源電路塊VGEN4的尺寸(驅(qū)動(dòng)能力)被設(shè)定為大于SRMD5的字驅(qū)動(dòng)器電源電路塊VGEN5的尺寸(驅(qū)動(dòng)能力)。接下來，在圖15B中，MEMU包括具有相同的行數(shù)的兩個(gè)靜態(tài)存儲(chǔ)器模塊SRMD4、SRMD6。然而，在SRMD4和SRMD6中列數(shù)不同。SRMD4包括具有如上所述的X4和Y4的MARY4。SRMD6包括存儲(chǔ)器陣列MARY6，在其中X6表示X軸方向上的尺寸(列數(shù))，并且Y4表示Y軸方向上的尺寸(行數(shù))。這里，X4>X6，使得SRMD6的字驅(qū)動(dòng)器電源電路塊VGEN6的尺寸(驅(qū)動(dòng)能力)被設(shè)定為大于SRMD4的VGEN4的尺寸(驅(qū)動(dòng)能力)。接下來，在圖15C中，MEMU包括分別具有不同的行數(shù)和不同的列數(shù)的兩個(gè)靜態(tài)存儲(chǔ)器模塊SRMD4、SRMD7。SRMD4包括具有如上所述的X4和Y4的MARY4。SRMD7包括存儲(chǔ)器陣列MARY7，在其中X7表示X軸方向上的尺寸(列數(shù))，并且Y7表示Y軸方向上的尺寸(行數(shù))。這里，Y4>Y7但是X4>X7。因此，SRMD7的字驅(qū)動(dòng)器電源電路塊VGEN7的尺寸(驅(qū)動(dòng)能力)和SRMD4的VGEN4的尺寸(驅(qū)動(dòng)能力)可以是相同的。在上述描述中，尺寸在兩個(gè)靜態(tài)存儲(chǔ)器模塊之間是相同的。更具體地說，行數(shù)在兩個(gè)靜態(tài)存儲(chǔ)器模塊之間是相同的或者列數(shù)在兩個(gè)靜態(tài)存儲(chǔ)器模塊之間是相同的。然而，允許較小的差別，并且尺寸在兩個(gè)靜態(tài)存儲(chǔ)器模塊中基本相同是可能的。一般，行數(shù)和列數(shù)是2的冪。例如，如果第一靜態(tài)存儲(chǔ)器模塊的行數(shù)是512 (2的九次方)，則在第二靜態(tài)存儲(chǔ)器模塊中可以存在與512的例如大約10的差。在這時(shí)候，差可以包括冗余線(redundantline)。另一方面，如果數(shù)量是256 (2的八次方)和1024 (2的十次方)，即，如果數(shù)量在第一和第二靜態(tài)存儲(chǔ)器模塊中相差2的冪數(shù)，則它們不被認(rèn)為在相同的范圍中。
<字驅(qū)動(dòng)器電源電路塊周圍的細(xì)節(jié)>圖16是圖14中示出的每個(gè)靜態(tài)存儲(chǔ)器模塊中的字驅(qū)動(dòng)器電源塊、字驅(qū)動(dòng)器塊和存儲(chǔ)器陣列的詳細(xì)配置示例的電路圖。圖17是圖16中的字驅(qū)動(dòng)器電源電路塊的操作示例的波形圖。在圖16中，字驅(qū)動(dòng)器電源電路塊VGENa包括PMOS晶體管MP30到MP32以及NMOS晶體管麗30。MP30與電源電壓VDDM與字驅(qū)動(dòng)器電源線(字驅(qū)動(dòng)器電源電壓)WLVDD之間的源極/漏極路徑耦接。MP31和MP32與在WLVDD和麗30的漏極之間的源極/漏極路徑并聯(lián)耦接。麗30的源極與接地電源電壓VSS耦接。MP30到MP32的柵極由使能信號ENl到EN3分別控制。麗30的柵極由使能信號VDDEN控制。字驅(qū)動(dòng)器塊WLDa包括(m+1)個(gè)字驅(qū)動(dòng)器WD
到WD[m]。WD
到WD[m]中的每一個(gè)是包括PMOS晶體管MP40和NMOS晶體管MN40的CMOS反相器電路。CMOS反相器電路的電源電壓通過字驅(qū)動(dòng)器電源線WLVDD從VGENa被公共地供應(yīng)。存儲(chǔ)器陣列MARY包括(m+1)個(gè)字線 WL
到 WL [m]、(n+1)個(gè)位線對(BL
，ZBL
)到(BL[n]，ZBL[n])、以及位于字線和位線對的交點(diǎn)處的多個(gè)(這里，(m+1) X (n+1))存儲(chǔ)單元MC。WL
到WL[m]由WLDa的WD
到WD [m]分別驅(qū)動(dòng)。VGENa在讀操作(寫操作)中執(zhí)行圖17中示出的操作。首先，當(dāng)圖1和圖3中示出的解碼開始信號TDEC處于’ L’電平時(shí)，ENl和EN2處于’L’電平并且VDDEN處于’ L’電平。因此，在VGENa中，MP30和MP31被導(dǎo)通并且麗30被截止。因此，字驅(qū)動(dòng)器電源電壓WLVDD變?yōu)閂DDM。然后，當(dāng)TDEC在讀操作(寫操作)中變?yōu)椤?H’電平時(shí)，VDDEN也變?yōu)椤?H’電平。結(jié)果，WLVDD的電壓電平從VDDM降低到由MP30、MP31和麗30的導(dǎo)通電阻比限定的電壓電平。在這時(shí)候，EN3被預(yù)先設(shè)定為’ H’電平或者’ L’電平。如果EN3被設(shè)定為’ L’電平，則MP32導(dǎo)通。在MP31和MP32的并聯(lián)電路中的導(dǎo)通電阻被減小。因此，與其中EN3被設(shè)定為’ H’電平的情況相比，WLVDD的電壓電平的降低被增大。例如，EN3的設(shè)定根據(jù)在讀操作中使用的電源電壓VDDM (與VGENa的電源電壓和存儲(chǔ)單元MC的電源電壓對應(yīng))的量被執(zhí)行。例如，當(dāng)靜態(tài)存儲(chǔ)器模塊包括正常操作模式和高速操作模式時(shí)，VDDM的電壓電平被設(shè)定為在高速操作模式中比在正常操作模式中高。在該情況下，與正常操作模式的情況相比，由于MC的每個(gè)晶體管的閾值電壓波動(dòng)，靜態(tài)噪聲裕度(SW)(讀裕度)可能被減小。因此，與正常操作模式相比，在高速操作模式中WLVDD的電壓電平的降低的幅度被增大。以這種方式，可以補(bǔ)償讀裕度的減小。不用說與EN3關(guān)聯(lián)的功能、MP32可以被省略。與VGENa的操作并行地，如圖17所示，作為TDEC轉(zhuǎn)變到’ H’電平的結(jié)果，WLDa中的要選擇的字驅(qū)動(dòng)器WD [s] (s為0到m的整數(shù))激活對應(yīng)的字線WL[s]。在這時(shí)候，WL[s]的電壓電平由上面描述的WLVDD的電壓電平限定。然后，當(dāng)TDEC變?yōu)椤疞’電平時(shí)，WL[s]通過WD[s]被激活。此外，VDDEN回到’L’電平。然后，WLVDD的電壓電平也回到VDDM。這里,在圖16中示出的配置示例中，行(字線)的數(shù)量(m+1)越大或者列(位線對)的數(shù)量(n+1)越小，則VGENa中的MOS晶體管(MP30到MP32，麗30)中的每一個(gè)的晶體管尺寸越大。以這種方式，可以提供足夠的讀裕度和足夠的訪問時(shí)間，而無論存儲(chǔ)器陣列配置如何，如參考圖14所描述的。如上所述，通過使用根據(jù)第三實(shí)施例的半導(dǎo)體裝置，典型地可以增大包括在半導(dǎo)體裝置內(nèi)的靜態(tài)存儲(chǔ)器模塊的操作裕度。另外，可以加速靜態(tài)存儲(chǔ)器模塊。第四實(shí)施例〈字驅(qū)動(dòng)器電源電路塊(變型[I])周圍的細(xì)節(jié)〉圖18是在根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體裝置中的圖14中示出的每個(gè)靜態(tài)存儲(chǔ)器模塊中的字驅(qū)動(dòng)器電源電路塊、字驅(qū)動(dòng)器塊和存儲(chǔ)器陣列的詳細(xì)配置示例的電路圖。圖18中的配置示例與圖16中的配置示例的不同之處在于字驅(qū)動(dòng)器電源電路塊的內(nèi)部配置。其它配置與圖16中示出的那些相同，因此將省略它們的詳細(xì)描述。在圖18中，字驅(qū)動(dòng)器電源電路塊VGENb包括(p+1)個(gè)字驅(qū)動(dòng)器電源電路VG
到VG [p]。VG
到VG [p]中的每一個(gè)包括PMOS晶體管MP30到MP32以及NMOS晶體管MN30，類似于圖16中示出的VGENa的情況。包括在VG
到VG[p]中的每一個(gè)內(nèi)的MP30到MP32的柵極由使能信號ENl到EN3分別公共地控制。此外，包括在VG
到VG[p]內(nèi)的麗30的柵極由使能信號VDDEN分別公共地控制。然后，包括在VG
到VG[p]內(nèi)的MP30的漏極(MP31、MP32的源極)被公共地耦接為從特定的公共耦接節(jié)點(diǎn)輸出字驅(qū)動(dòng)器電源電壓WLVDD。這里，在圖18中示出的配置示例中，已發(fā)現(xiàn)行(字線)的數(shù)量越大以及列(位線對)的數(shù)量越小，則字驅(qū)動(dòng)器電源電路的數(shù)量(VG
到VG[p]中的“p”的值)越大。也就是說，在圖16中示出的配置示例中，WLVDD的驅(qū)動(dòng)能力由每個(gè)MOS晶體管本身的尺寸調(diào)節(jié),假設(shè)包括在VG
到VG[p]內(nèi)的MOS晶體管具有相同的尺寸。然而，在圖18中示出的配置示例中，驅(qū)動(dòng)能力由字驅(qū)動(dòng)器電源電路的數(shù)量調(diào)節(jié)。從電路設(shè)計(jì)的觀點(diǎn)來看，在圖16中示出的配置示例中，MOS晶體管被并聯(lián)地耦接以便通過并聯(lián)耦接的晶體管的數(shù)量調(diào)節(jié)驅(qū)動(dòng)能力。以這種方式，可以提供足夠的讀裕度和足夠的訪問時(shí)間，而無論存儲(chǔ)器陣列配置如何，如參考圖14所描述的。圖18中示出的方法比圖16中示出的方法更適合于編譯的SRAM。例如，當(dāng)使用圖16的方法時(shí)，可能必須準(zhǔn)備具有不同的晶體管尺寸的多個(gè)布局單元。然而，圖18的方法僅僅要求一個(gè)布局單元。此外在圖18中示出的配置示例中，例如，MP31和MP32可以具有與包括在存儲(chǔ)單元MC內(nèi)的負(fù)載晶體管(圖2中的MP1、MP2)相同的閾值電壓特性。在該情況下，MC中的MPl和MP2的閾值電壓的波動(dòng)也被反映在每個(gè)字驅(qū)動(dòng)器電源電路中的MP31和MP32中。因此，可以根據(jù)MPl和MP2的閾值電壓的波動(dòng)來校正WLVDD的電壓電平。如上所述，通過使用根據(jù)第四實(shí)施例的半導(dǎo)體裝置，類似于第三實(shí)施例，典型地可以增大包括在半導(dǎo)體裝置內(nèi)的靜態(tài)存儲(chǔ)器模塊的操作裕度。另外，可以加速靜態(tài)存儲(chǔ)器模塊。第五實(shí)施例<字驅(qū)動(dòng)器電源電路塊(變型[2])周圍的細(xì)節(jié)>圖19是在根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體裝置中的圖14中示出的每個(gè)靜態(tài)存儲(chǔ)器模塊中的字驅(qū)動(dòng)器電源電路塊、字驅(qū)動(dòng)器塊和存儲(chǔ)器陣列的詳細(xì)配置示例的電路圖。圖19中的配置示例與圖18中的配置示例的不同之處主要在于字驅(qū)動(dòng)器電源電路塊中的每個(gè)字驅(qū)動(dòng)器電源電路的輸出目的地。這里，描述將聚焦于這一差別上。圖19中的字驅(qū)動(dòng)器電源電路塊VGENb’包括由使能信號ENl到EN3和VDDEN公共地控制的(p+1)個(gè)字驅(qū)動(dòng)器電源電路VG
到VG[p]，類似于圖18中示出的VGENb的情況。此外，圖19中的字驅(qū)動(dòng)器塊WLDa’包括在位線對的延伸方向上依次布置的(m+1)個(gè)字驅(qū)動(dòng)器 WD (
,…，[d],[d+l], [2d+l][m-d],…，[m])。電力通過在位線對的延伸方向上延伸的一個(gè)字驅(qū)動(dòng)器電源線WLVDD被供應(yīng)給(m+1)個(gè)WD。這里，對于每(d+1)個(gè)WD在WLVDD之上存在耦接節(jié)點(diǎn)。字驅(qū)動(dòng)器電源電路VG
到VG[p]分別執(zhí)行至IJ不同的耦接節(jié)點(diǎn)的輸出。換句話說，VG
執(zhí)行到鄰近于WD
的耦接節(jié)點(diǎn)的輸出，VG[1]執(zhí)行到鄰近于WD[d+l]的耦接節(jié)點(diǎn)的輸出，等等。然后，VG[p]執(zhí)行到鄰近于WD[m-d]的耦接節(jié)點(diǎn)的輸出。如上所述，字驅(qū)動(dòng)器供應(yīng)電路VG
到VG[p]將電力供應(yīng)給在字驅(qū)動(dòng)器電源線WLVDD中以固定距離分離的節(jié)點(diǎn)。因此，與僅僅從WLVDD的一個(gè)端子供應(yīng)電力的情況相比，例如可以減少所謂的在WLVDD上的遠(yuǎn)近之間的差別。也就是說，例如，當(dāng)通過使用字驅(qū)動(dòng)器電源電路在讀操作中降低WLVDD的電壓電平時(shí)，電壓電平的到達(dá)時(shí)間在位于字驅(qū)動(dòng)器電源電路附近的字驅(qū)動(dòng)器和位于遠(yuǎn)離字驅(qū)動(dòng)器電源電路的字驅(qū)動(dòng)器之間可能不同。在該情況下，在存儲(chǔ)器陣列MARY中的每個(gè)存儲(chǔ)單元MC中的讀裕度等方面可能出現(xiàn)差別。這一差別可以通過如上所述地將電力供應(yīng)給分離的節(jié)點(diǎn)來減少。注意，VG
到VG[p]中的晶體管尺寸Wp
(Wn
)到Wp [p] (Wn[p])可以相同 或者可以稍有不同。換句話說，即使VG
到VG[p]的輸出目的地被分布，由于在每個(gè)字驅(qū)動(dòng)器電源電路的晶體管尺寸和每個(gè)字驅(qū)動(dòng)器的晶體管尺寸之間的負(fù)載平衡或者其它因素，在WLVDD上也可能出現(xiàn)與上面描述的在遠(yuǎn)近之間的差別類似的差別。這種差別可以通過在VG
到VG[p]中的每個(gè)晶體管尺寸的適當(dāng)?shù)恼{(diào)節(jié)來被進(jìn)一步減少。如上所述，通過使用根據(jù)第五實(shí)施例的半導(dǎo)體裝置，典型地可以增大包括在半導(dǎo)體裝置內(nèi)的靜態(tài)存儲(chǔ)器模塊的操作裕度。另外，可以加速靜態(tài)存儲(chǔ)器模塊。第六實(shí)施例<字驅(qū)動(dòng)器電源電路塊(變型[3])周圍的細(xì)節(jié)>圖20是在根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體裝置中的圖14中示出的每個(gè)靜態(tài)存儲(chǔ)器模塊中的字驅(qū)動(dòng)器電源電路塊、字驅(qū)動(dòng)器塊和存儲(chǔ)器陣列的詳細(xì)配置示例的電路圖。圖20中的配置示例與圖19中的配置示例不同之處在于，字驅(qū)動(dòng)器電源線WLVDD被分割成(P+1)個(gè)字驅(qū)動(dòng)器電源線WLVDD
到WLVDD[p]。其它配置與圖19中示出的那些相同，因此將省略它們的詳細(xì)描述。 WLVDD
被耦接到字驅(qū)動(dòng)器電源電路塊VGENb丨中的字驅(qū)動(dòng)器電源電路VG
的輸出。類似地，11^00[1]被耦接到￥6￡吣’中的VG[1]的輸出，等等。然后，WLVDD[p]被耦接到VGENb'中的VG [p]的輸出。字驅(qū)動(dòng)器塊WLDb包括(m+1)個(gè)字驅(qū)動(dòng)器WD (
，…，[d], [d+1], ...，[2d+l],…，…，[m_d],…，[m]),類似于圖19。然而，不同于圖19的情況,電力通過不同的字驅(qū)動(dòng)器電源線分別供應(yīng)給(d+1)個(gè)字驅(qū)動(dòng)器中的每一個(gè)。換句話說，電力通過WLVDD
被供應(yīng)給WD
到WD[d]。類似地，電力通過WLVDD [I]被供應(yīng)給WD [d+1]到WD[2d+l]，等等。然后，電力通過WLVDD[p]被供應(yīng)給WD[m-d]到WD[m]。具有這一配置示例，也可以獲得與圖19的情況相同的效果。然而，特性可以針對VG
到VG[p]中的每一個(gè)變化。從這一觀點(diǎn)來看，優(yōu)選的是使用圖19中示出的配置示例以便使特性變化平均。如上所述，類似于第三實(shí)施例，通過使用根據(jù)第六實(shí)施例的半導(dǎo)體裝置，典型地可以增大靜態(tài)存儲(chǔ)器模塊的操作裕度。另外，可以加速靜態(tài)存儲(chǔ)器模塊。第七實(shí)施例
<字驅(qū)動(dòng)器電源電路的布局示例>圖21A和圖21B是各示出在根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體裝置中的靜態(tài)存儲(chǔ)器模塊中的每個(gè)字驅(qū)動(dòng)器電路的示意性布局示例的頂視圖。圖21A和圖21B示出了靜態(tài)存儲(chǔ)器模塊SRMD中的存儲(chǔ)器陣列MARY、字驅(qū)動(dòng)器塊WLD和字驅(qū)動(dòng)器電源電路VG的布局示例。在圖21A中，行數(shù)較大，使得存儲(chǔ)器陣列MARY在Y軸方向(位線(未示出)的延伸方向)上被分割成多個(gè)存儲(chǔ)器陣列(這里，三個(gè)存儲(chǔ)器陣列MARY
到MARY [2])。這里，在Y軸方向上在每個(gè)存儲(chǔ)器陣列的兩側(cè)設(shè)置有抽頭(tap)區(qū)域TAP
至IjTAP[3]。這里，MARY
被設(shè)置在TAP
和TAP[I]之間，MARY[I]被設(shè)置在TAP[I]和TAP[2]之間，并且MARY[2]被設(shè)置在TAP[2]和TAP[3]之間。注意，抽頭區(qū)域是用于將電力供應(yīng)給包括在每個(gè)存儲(chǔ)器陣列內(nèi)的P型和n型阱的區(qū)域。例如，一個(gè)具有較大行數(shù)的存儲(chǔ)器陣列被設(shè)置在其中抽頭區(qū)域被形成在Y軸方向上在存儲(chǔ)器陣列的兩側(cè)以便供應(yīng)電力。在該情況下，在Y軸方向上的存儲(chǔ)器陣列的中心附近電源可能不是足夠的。因此，有用的是，分割和設(shè)置存儲(chǔ)器陣列以具有形成在分割成的存儲(chǔ)器陣列中的每一個(gè)之間的抽頭區(qū)域，如圖21A所示。 此外，在X軸方向(字線(未示出)的延伸方向)上，字驅(qū)動(dòng)器塊WLD
被緊挨著MARY
放置。類似地，字驅(qū)動(dòng)器塊WLD[I]被緊挨著MARY[I]放置，并且字驅(qū)動(dòng)器塊WLD[2]被緊挨著MARY[2]放置。在Y軸方向上，MARY
到MARY[2]中的每一個(gè)的尺寸以及WLD
到WLD[2]中的每一個(gè)的尺寸是相同的。此外,在X軸方向上，MARY
到MARY[2]中的每一個(gè)的尺寸以及TAP
和TAP[3]中的每一個(gè)的尺寸是相同的。因此，可以在Y軸方向上的兩個(gè)字驅(qū)動(dòng)器塊之間并且鄰近于X軸方向上的抽頭區(qū)域的區(qū)域中設(shè)置自由空間(freespace)。字驅(qū)動(dòng)器電源電路VG
到VG[3]通過使用該自由空間被分布。VG
到VG[3]在X軸方向上分別鄰近于TAP
到TAP[3]放置。另一方面，在圖21B中行數(shù)較小。因此，一個(gè)存儲(chǔ)器陣列MARY
被設(shè)置在Y軸方向(位線(未示出)的延伸方向)上。類似于圖21A，抽頭區(qū)域TAP
和TAP[1]被形成在Y軸方向上在MARY
的兩側(cè)。此外，字驅(qū)動(dòng)器塊WLD
在X軸方向上緊挨著MARY
放置。然后，字驅(qū)動(dòng)器電源電路VG
和VG [I]分別緊挨著TAP
和TAP[1]放置。該布局示例對于隨著行數(shù)增大字驅(qū)動(dòng)器電源電路的數(shù)量增大的方法(S卩，對于上面參考圖19和圖20描述的配置示例)是有效的。更具體地說，首先，因?yàn)榭梢允褂米杂煽臻g，從布局區(qū)域的觀點(diǎn)來看，它是有效的。另外，如從圖21A看到的，設(shè)計(jì)工具可以例如通過根據(jù)行數(shù)有規(guī)則地布置WLD
、MARY
、VG
和TAP
的區(qū)域作為部件來自動(dòng)產(chǎn)生編譯的SRAM的布局。因此，可以更有效的進(jìn)行處理。注意，列數(shù)的影響應(yīng)該被反映在字驅(qū)動(dòng)器電源電路中，如上所述。列數(shù)的反映可以通過圖21A中示出的VG
到VG[3]中的每一個(gè)中的晶體管尺寸的適當(dāng)?shù)恼{(diào)節(jié)(即通過圖16的方法或者其它方法)來實(shí)現(xiàn)。圖22是圖21A中示出的靜態(tài)存儲(chǔ)器模塊的區(qū)域的一部分的示意性布局示例的頂視圖。例如，圖22示出了圖21A中的VG[1]和TAP[1]周圍的詳細(xì)布局示例。在圖22中，n型阱NWl到NW3以及p型阱PWl到PW3在X軸方向上按NWl、PffU NW2、Pff2, NW3和PW3的順序交替地布置。注意，實(shí)際上根據(jù)列數(shù)n型阱和p型阱也緊挨著PW3放置，但是這里省略了。字驅(qū)動(dòng)器塊WLD被形成在NWl和PWl中。然后，存儲(chǔ)器陣列MARY被形成在PWl、NW2、PW2、NW3、PW3 等中。
在WLD中，在X軸方向上平行地延伸的多個(gè)柵極層GT通過柵極絕緣膜被設(shè)置在NWl和PWl的頂部(z軸方向)之上。在NWl中，p型半導(dǎo)體層(擴(kuò)散層)DFP被形成在柵極層GT的兩側(cè)(Y軸方向)以便實(shí)現(xiàn)多個(gè)PMOS晶體管。在PWl中，n型半導(dǎo)體層(擴(kuò)散層)DFN被形成在柵極層GT的兩側(cè)以便實(shí)現(xiàn)多個(gè)NMOS晶體管。此外，在X軸方向上延伸的n+型半導(dǎo)體層(擴(kuò)散層)N+被形成在NWl中。然后，在X軸方向上延伸的P+型半導(dǎo)體層(擴(kuò)散層)P+被形成在PWl中。N+用作NWl的電源層，并且P+用作PWl的電源層。n+型具有比n型更高的雜質(zhì)濃度。P+型具有比P型更高的雜質(zhì)濃度。此外，NWl和PWl包括上面描述的字驅(qū)動(dòng)器電源電路的形成區(qū)域VG_AREA。例如，假設(shè)圖22中的VG_AREA對應(yīng)于圖2IA中的VG[I]。在該情況下，圖2IA中的WLD
被形成在圖22中的Y軸方向上的VG_AREA的兩側(cè)之一。然后，圖21A中的WLD[I]被形成在VG_AREA的另一側(cè)。雖然在圖22中省略了 VG_AREA的布局示例，但是以與字驅(qū)動(dòng)器WLD相似的方式實(shí)現(xiàn)PMOS和NMOS晶體管。因此，形成預(yù)定的電路。這里，在MARY中，一個(gè)存儲(chǔ)MC通過兩個(gè)p型阱(例如，PWl和PW2)以及置于這兩個(gè)P型阱之間的一個(gè)n型阱(例如，NW2)來形成。在MC中，在X軸方向上平行地延伸的兩個(gè)柵極層GT被形成在PWl之上。此外，在X軸方向上平行地延伸的兩個(gè)柵極層GT被形成在PW2之上。然后，Pffl之上的兩個(gè)柵極層GT之一以及PW2之上的兩個(gè)柵極層GT之一在NW2之上在X軸方向上連續(xù)地延伸。以這種方式，兩個(gè)柵極層GT被形成在NW2之上。實(shí)際上，每個(gè)GT通過柵極絕緣膜被形成。n型半導(dǎo)體層(擴(kuò)散層)DFN被形成在PWl中的兩個(gè)柵極層GT的兩側(cè)。因此，PWl的訪問晶體管(麗3)和驅(qū)動(dòng)晶體管(麗I)被實(shí)現(xiàn)在NW2的一側(cè)，使得源極/漏極的一端被DFN共用。此外，n型半導(dǎo)體層DFN被形成在PW2中的兩個(gè)柵極層GT的兩側(cè)。因此，PW2的訪問晶體管(MN4)和驅(qū)動(dòng)晶體管(MN2)被實(shí)現(xiàn)在NW2的另一側(cè)，使得源極/漏極的一端被DFN共用。此外，P型半導(dǎo)體層(擴(kuò)散層)DFP被形成在NW2中的兩個(gè)柵極層的兩側(cè)。因此，與MNl共用GT的負(fù)載晶體管(MPl)以及與麗2共用GT的負(fù)載晶體管(MP2)被實(shí)現(xiàn)在NW2中。類似地，在MARY中，MC通過使用PW2、PW3以及在X軸方向上置于PW2和PW3之間的NW3并且通過在Y軸方向上順序地形成柵極層GT以及半導(dǎo)體層(擴(kuò)散層)DFN、DFP來形成。以這種方式，MC被順序地形成。此外，MARY被設(shè)置有上面描述的抽頭區(qū)域TAP。例如，如果圖22的TAP對應(yīng)于圖2IA的TAP [I]，則圖2IA的MARY
被形成在圖22中示出的Y軸方向上的TAP的兩側(cè)之一。然后，圖21A的MARY[1]被形成在另一側(cè)。在圖22中，TAP包括被順序地形成在PW1、PW2、PW3等中的P+型半導(dǎo)體層(擴(kuò)散層)P+以及被順序地形成在NW2、NW3等中的n+型半導(dǎo)體層(擴(kuò)散層)N+。因此，通過對應(yīng)的N+和P+將電力供應(yīng)給每個(gè)阱。如上所述，通過使用根據(jù)第七實(shí)施例的半導(dǎo)體裝置，典型地可以增大包括在半導(dǎo)體裝置內(nèi)的靜態(tài)存儲(chǔ)器模塊的操作裕度。另外，可以加速靜態(tài)存儲(chǔ)器模塊。這些優(yōu)點(diǎn)可以通過上面描述的布局設(shè)計(jì)來有效地實(shí)現(xiàn)。第八實(shí)施例〈存儲(chǔ)部件的概述〉圖23是根據(jù)本發(fā)明第八實(shí)施例的包括在半導(dǎo)體器件內(nèi)的存儲(chǔ)部件的配置示例的示意圖。圖23中示出的存儲(chǔ)部件具有圖6和其它圖中示出的寫輔助電路的特征以及圖14和其它圖中示出的字驅(qū)動(dòng)器電源電路的特征。圖23中的存儲(chǔ)部件包括縱向上較長的靜態(tài)存儲(chǔ)器模塊SRMDl以及橫向上較長的存儲(chǔ)器模塊SRMD2，與圖6和圖14類似。SRMDl包括寫輔助電路WAST 1_1，并且SRMD2包括寫輔助電路WAST 1_2，如參考圖6和其它圖所描述的。行數(shù)在SRMDl中比在SRMD2中更大。換句話說，存儲(chǔ)單元電源線ARVDD在SRMDl中比在SRMD2中更長。因此，具有比用于WAST1_2的脈沖寬度更寬的脈沖寬度的寫輔助脈沖信號WPT被施加到WAST1_1。WAST 1_1和WAST1_2兩者通過在寫操作中使用WPT控制ARVDD的電壓電平的降低速度。因此，可以無論陣列配置如何都增大寫裕度。此外，SRNMDl包括字驅(qū)動(dòng)器電源電路塊VGENl，并且SRMD2包括字驅(qū)動(dòng)器電源電路塊VGEN2，如參考圖14和其它圖所描述的。與SRMD2相比，SRMDl具有更大的行數(shù)(S卩，字驅(qū)動(dòng)器電源線WLVDD長)并且具有更小的列數(shù)(即，字線WL短)。因此，VGENl具有比VGEN2大的尺寸(驅(qū)動(dòng)能力)。VGENl和VGEN2在讀操作(寫操作)中降低WLVDD的電壓電平。在這時(shí)候，用于降低WLVDD的電壓電平的驅(qū)動(dòng)能力根據(jù)陣列配置被優(yōu)化。因此，可以增大讀裕度并且減少訪問時(shí)間，而無論陣列配置如何。 例如，如7A和7B所示的包括靜態(tài)部件(VSBK)和動(dòng)態(tài)部件(VDBK)的電路配置示例被應(yīng)用于寫輔助電路WAST1_1和WAST1_2。另一方面，如圖16所示的僅僅包括靜態(tài)部件的一種電路配置示例被應(yīng)用于字驅(qū)動(dòng)器電源電路塊VGENl和VGEN2。靜態(tài)部件將輸出電壓從一定的電壓電平切換到預(yù)定的更低電壓電平。靜態(tài)部件的主要功能是不斷地供應(yīng)預(yù)定的電壓電平。動(dòng)態(tài)部件僅僅在電壓電平的切換時(shí)工作。然后，動(dòng)態(tài)部件具有用于控制電壓電平的切換速度的功能。這里，概念上寫輔助電路和字驅(qū)動(dòng)器電源電路塊執(zhí)行基本相同的操作。也就是說，寫輔助電路和字驅(qū)動(dòng)器電源電路塊兩者降低電壓電平以便控制電壓電平的降低速度。為此，動(dòng)態(tài)部件可以以與寫輔助電路相似的方式被應(yīng)用于字驅(qū)動(dòng)器電源電路塊?？商娲兀瑢戄o助電路可以以與字驅(qū)動(dòng)器電源電路塊相似的方式僅僅包括靜態(tài)部件。然而，在寫輔助電路和字驅(qū)動(dòng)器電源電路塊之間在這種配置的應(yīng)用方面存在本質(zhì)區(qū)別。首先，優(yōu)選地字驅(qū)動(dòng)器電源電路塊在讀操作(寫操作)中連續(xù)地供應(yīng)電力。然而，寫輔助電路不一定在寫操作中供應(yīng)電力，如參考圖7A和圖7B所描述的。此外，寫輔助電路可以具有電力供應(yīng)能力(上拉(pull-up)能力)，其足夠低以供應(yīng)為維持信息所需的低功率到CMOS鎖存類型的存儲(chǔ)單元。然而，將電力供應(yīng)給字驅(qū)動(dòng)器以便驅(qū)動(dòng)MOS晶體管的柵極層的字驅(qū)動(dòng)器電源電路塊應(yīng)該具有相對高的上拉能力，因?yàn)樵L問時(shí)間將取決于上拉能力。結(jié)果，字驅(qū)動(dòng)器電源電路塊應(yīng)該具有靜態(tài)部件，其具有足夠高的上拉能力。因此，與寫輔助電路不同，字驅(qū)動(dòng)器電源電路塊不宜固定靜態(tài)部件的上拉能力(和電力可移去的能力(下拉(pull-down)能力))以及通過動(dòng)態(tài)部件加強(qiáng)下拉能力。換句話說,如果靜態(tài)部件的上拉能力被固定，則必須固定它到更高側(cè)。例如，當(dāng)圖16中示出的電路配置被使用時(shí)，下拉能力相應(yīng)地增大，使得動(dòng)態(tài)部件可以不是必需的。假設(shè)靜態(tài)部件具有足夠的上拉能力以及相對低的下拉能力，還可以根據(jù)電路類型，通過動(dòng)態(tài)部件加強(qiáng)下拉能力。然而，動(dòng)態(tài)部件要求晶體管具有比靜態(tài)部件的原始大晶體管更大的尺寸。因此，面積效率的降低等可以出現(xiàn)。為此，優(yōu)選的是字驅(qū)動(dòng)器電源電路塊僅僅包括靜態(tài)部件以用于調(diào)節(jié)整個(gè)驅(qū)動(dòng)能力(上拉和下拉能力)以便相應(yīng)地控制電壓電平的下降速率。
另一方面，由于在寫輔助電路中上拉能力不被如此要求，可以使用具有固定的能力的靜態(tài)部件，而無論陣列配置如何，如上所述。因此，可以使用像字驅(qū)動(dòng)器電源電路塊一樣調(diào)節(jié)靜態(tài)部件的上拉能力(和下拉能力)的方法。然而，該方法在面積和布局設(shè)計(jì)方面可能不是有效的。以這種方式，可以在寫輔助電路中設(shè)置具有固定的上拉能力(和下拉能力)的靜態(tài)部件。然而，要求的下拉能力可以根據(jù)陣列配置而變化，如上所述。因此，優(yōu)選的是使用除了靜態(tài)部件之外還在寫輔助電路中根據(jù)陣列配置設(shè)置用于加強(qiáng)下拉能力的動(dòng)態(tài)部件的方法。如上所述，通過使用根據(jù)第八實(shí)施例的半導(dǎo)體裝置，典型地可以增大包括在半導(dǎo)體裝置內(nèi)的靜態(tài)存儲(chǔ)器模塊的操作裕度(寫裕度，讀裕度)。另外，可以加速靜態(tài)存儲(chǔ)器模塊。雖然已經(jīng)參考優(yōu)選實(shí)施例詳細(xì)描述了由本發(fā)明人進(jìn)行的發(fā)明，但是應(yīng)當(dāng)明白，本發(fā)明不限于在上文中描述的實(shí)施例，可以在不脫離本發(fā)明精神和范圍的情況下對其進(jìn)行各種變型和改變。例如，在這里描述的SRAM被嵌入半導(dǎo)體裝置(諸如SOC和微型計(jì)算機(jī))中。然而，本發(fā)明不一定限于這種嵌入的SRAM。本發(fā)明也可以被應(yīng)用于通用獨(dú)立的SRAM產(chǎn)品(半導(dǎo)體存儲(chǔ)裝置)。這里，SRAM被示出為單端口 SRAM，但是不用說雙端口 SRAM或者其它SRAM類型也可以被使用。特別地，使用在其中操作裕度可以被降低的先進(jìn)處理的根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體裝置對于編譯的SRAM應(yīng)用是有用的。然而，不用說本發(fā)明不限于此，并且也可以被應(yīng)用于由于使用各種處理而包括多個(gè)SRAM存儲(chǔ)器陣列的半導(dǎo)體裝置。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括第一存儲(chǔ)器模塊和第二存儲(chǔ)器模塊， 其中第一存儲(chǔ)器模塊包括 在第一方向上平行地延伸的多個(gè)第一字線； 在與第一方向交叉的第二方向上平行地延伸的多個(gè)第一位線；以及 位于第一字線和第一位線的交點(diǎn)處的多個(gè)第一 SRAM存儲(chǔ)單元， 其中第二存儲(chǔ)器模塊包括 在第三方向上平行地延伸的多個(gè)第二字線； 在與第三方向交叉的第四方向上平行地延伸的多個(gè)第二位線；以及 位于第二字線和第二位線的交點(diǎn)處的多個(gè)第二 SRAM存儲(chǔ)單元， 其中第一存儲(chǔ)器模塊還包括 在第二方向上平行地延伸以便將電力供應(yīng)給第一 SRAM存儲(chǔ)單元的多個(gè)第一存儲(chǔ)單元電源線；以及 第一寫輔助電路，用于在寫操作中將與要寫的第一 SRAM存儲(chǔ)單元對應(yīng)的第一存儲(chǔ)單元電源線的電荷放電持續(xù)第一時(shí)段， 其中第二存儲(chǔ)器模塊還包括 在第四方向上平行地延伸以便將電力供應(yīng)給第二 SRAM存儲(chǔ)單元的多個(gè)第二存儲(chǔ)單元電源線；以及 第二寫輔助電路，用于在寫操作中將與要寫的第二 SRAM存儲(chǔ)單元對應(yīng)的第二存儲(chǔ)單元電源線的電荷放電持續(xù)第二時(shí)段， 其中第一字線的數(shù)量大于第二字線的數(shù)量，以及 其中第一時(shí)段長于第二時(shí)段。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中第一寫輔助電路包括 第一電壓產(chǎn)生電路，用于在將特定的電壓的電壓電平從第一電壓電平切換到比第一電壓電平低的第二電壓電平的同時(shí)，在寫操作中將所述電壓輸出給要寫的第一存儲(chǔ)單元電源線；以及 第一放電電路，與通過第一電壓產(chǎn)生電路從第一電壓電平到第二電壓電平的轉(zhuǎn)變并行地進(jìn)行操作，以便通過將第一存儲(chǔ)單元電源線的電荷放電持續(xù)第一時(shí)段來控制從第一電壓電平到第二電壓電平的轉(zhuǎn)變速度，以及其中第二寫輔助電路包括 第二電壓產(chǎn)生電路，用于在將特定的電壓的電壓電平從第一電壓電平切換到第二電壓電平的同時(shí)，在寫操作中將所述電壓輸出給要寫的第二存儲(chǔ)單元電源線；以及 第二放電電路，與通過第二電壓產(chǎn)生電路從第一電壓電平到第二電壓電平的轉(zhuǎn)變并行地進(jìn)行操作，以便通過將第二存儲(chǔ)單元電源線的電荷放電持續(xù)第二時(shí)段來控制從第一電壓電平到第二電壓電平的轉(zhuǎn)變速度。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置， 其中第一電壓產(chǎn)生電路包括 第一導(dǎo)電類型的第一和第二 MIS晶體管，其源極/漏極路徑并聯(lián)耦接在第一電壓電平與第一存儲(chǔ)單元電源線之間；以及第一導(dǎo)電類型的第三MIS晶體管、第二導(dǎo)電類型的第四MIS晶體管以及第二導(dǎo)電類型的第五MIS晶體管，其源極/漏極路徑從第一存儲(chǔ)單元電源線那側(cè)起依次串聯(lián)耦接在第一存儲(chǔ)單元電源線與比第二電壓電平低的第三電壓電平之間， 其中第一和第五MIS晶體管的柵極被公共地耦接， 其中預(yù)定的固定電壓被輸入到第三MIS晶體管的柵極， 其中第二 MIS晶體管的柵極耦接到第三MIS晶體管和第四MIS晶體管的公共耦接節(jié)點(diǎn)， 其中第四晶體管的柵極與第一存儲(chǔ)單元電源線耦接， 其中第二電壓產(chǎn)生電路包括 第一導(dǎo)電類型的第六和第七M(jìn)IS晶體管，其源極/漏極路徑并行耦接在第一電壓電平與第二存儲(chǔ)單元電源線之間；以及 第一導(dǎo)電類型的第八MIS晶體管、第二導(dǎo)電類型的第九MIS晶體管以及第二導(dǎo)電類型的第十MIS晶體管，其源極/漏極路徑從第二存儲(chǔ)單元電源線那側(cè)起依次串聯(lián)耦接在第二存儲(chǔ)單元電源線與第三電壓電平之間， 其中第六和第十MIS晶體管的柵極被公共地耦接， 其中預(yù)定的固定電壓被輸入到第八MIS晶體管的柵極， 其中第七M(jìn)IS晶體管的柵極耦接到第八MIS晶體管和第九MIS晶體管的公共耦接節(jié)點(diǎn)，以及 其中第九MIS晶體管的柵極與第二存儲(chǔ)單元電源線耦接。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置， 其中第一放電電路包括第二導(dǎo)電類型的第十一 MIS晶體管，所述第十一 MIS晶體管的源極/漏極路徑耦接在第一存儲(chǔ)單元電源線與第三MIS晶體管和第四MIS晶體管的公共耦接節(jié)點(diǎn)之間，第一放電電路在第一時(shí)段中被開啟，以及 其中第二放電電路包括第二導(dǎo)電類型的第十二 MIS晶體管，所述第十二 MIS晶體管的源極/漏極路徑耦接在第二存儲(chǔ)單元電源線與第八MIS晶體管和第九MIS晶體管的公共耦接節(jié)點(diǎn)之間，第二放電電路在第二時(shí)段中被開啟。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中第一存儲(chǔ)器模塊還包括用于產(chǎn)生具有第一時(shí)段的脈沖寬度的第一脈沖信號的第一定時(shí)產(chǎn)生電路， 其中第二存儲(chǔ)器模塊還包括用于產(chǎn)生具有第二時(shí)段的脈沖寬度的第二脈沖信號的第二定時(shí)產(chǎn)生電路， 其中第一定時(shí)產(chǎn)生電路包括用于確定第一脈沖信號的脈沖寬度的第一可變延遲電路，其中第二定時(shí)產(chǎn)生電路包括用于確定第二脈沖信號的脈沖寬度的第二可變延遲電路，其中第一可變延遲電路的延遲是通過具有與第一字線的數(shù)量對應(yīng)的數(shù)字值的第一設(shè)定值預(yù)先確定的，以及 其中第二可變延遲電路的延遲是通過具有與第二字線的數(shù)量對應(yīng)的數(shù)字值的第二設(shè)定值預(yù)先確定的。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中第一存儲(chǔ)器模塊還包括用于產(chǎn)生具有第一時(shí)段的脈沖寬度的第三脈沖信號的第三定時(shí)產(chǎn)生電路， 其中第二存儲(chǔ)器模塊還包括用于產(chǎn)生具有第二時(shí)段的脈沖寬度的第四脈沖信號的第四定時(shí)產(chǎn)生電路， 其中第三定時(shí)產(chǎn)生電路包括用于確定第三脈沖信號的脈沖寬度的第一延遲電路， 其中第四定時(shí)產(chǎn)生電路包括用于確定第四脈沖信號的脈沖寬度的第二延遲電路， 其中第一延遲電路包括 在第二方向上延伸的第一虛擬位線；以及 第二虛擬位線，與第一虛擬位線平行以便與第一虛擬位線一起形成來回線， 其中第二延遲電路包括 在第二方向上延伸的第三虛擬位線；以及 第四虛擬位線，與第三虛擬位線平行以便與第三虛擬位線一起形成來回線， 其中第一和第二虛擬位線具有與每個(gè)第一位線的長度成比例的長度， 其中第三和第四虛擬位線具有與每個(gè)第二位線的長度成比例的長度， 其中第一延遲電路的延遲是通過第一和第二虛擬位線的寄生元件而確定的，以及 其中第二延遲電路的延遲是通過第三和第四虛擬位線的寄生元件而確定的。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中所述半導(dǎo)體裝置還包括用于通過使用第一和/或第二存儲(chǔ)器模塊執(zhí)行預(yù)定的算術(shù)運(yùn)算的處理器部件，以及 其中第一和第二存儲(chǔ)器模塊以及處理器部件被安裝在一個(gè)半導(dǎo)體芯片之上。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置， 其中第一和第二存儲(chǔ)器模塊中的每一個(gè)還是編譯的SRAM。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置， 其中第一存儲(chǔ)器模塊還包括 用于驅(qū)動(dòng)第一字線的多個(gè)第一字驅(qū)動(dòng)器； 在第二方向上延伸以便將電力供應(yīng)給第一字驅(qū)動(dòng)器的第一字驅(qū)動(dòng)器電源線；以及第一電源電路塊，用于在讀操作中通過第一驅(qū)動(dòng)能力降低第一字驅(qū)動(dòng)器電源線的電壓電平， 其中第二存儲(chǔ)器模塊還包括 用于驅(qū)動(dòng)第二字線的多個(gè)第二字驅(qū)動(dòng)器； 在第四方向上延伸以便將電力供應(yīng)給第二字驅(qū)動(dòng)器的第二字驅(qū)動(dòng)器電源線；以及第二電源電路塊，用于在讀操作中通過第二驅(qū)動(dòng)能力降低第二字驅(qū)動(dòng)器電源線的電壓電平， 其中第一位線的數(shù)量與第二位線的數(shù)量基本相同，以及 其中第一驅(qū)動(dòng)能力大于第二驅(qū)動(dòng)能力。
10.一種半導(dǎo)體裝置，包括第一存儲(chǔ)器模塊和第二存儲(chǔ)器模塊， 其中第一存儲(chǔ)器模塊包括 在第一方向上延伸的第一數(shù)量的第一字線； 在與第一方向交叉的第二方向上延伸的多個(gè)第一位線； 與第一數(shù)量的第一字線和第一位線耦接的多個(gè)第一 SRAM存儲(chǔ)單元；在第二方向上延伸以便將電力供應(yīng)給第一 SRAM存儲(chǔ)單元的多個(gè)第一存儲(chǔ)單元電源線；以及 第一晶體管，用于在寫操作中降低與要寫的第一 SRAM存儲(chǔ)單元對應(yīng)的第一存儲(chǔ)單元電源線的電位， 其中第二存儲(chǔ)器模塊包括 在第三方向上延伸的第二數(shù)量的第二字線，第二數(shù)量小于第一數(shù)量； 在與第三方向交叉的第四方向上延伸的多個(gè)第二位線； 與第二數(shù)量的第二字線和第二位線耦接的多個(gè)第二 SRAM存儲(chǔ)單元； 在第四方向上延伸以便將電力供應(yīng)給第二 SRAM存儲(chǔ)單元的多個(gè)第二存儲(chǔ)單元電源線；以及 第二晶體管，用于在寫操作中降低與要寫的第二 SRAM存儲(chǔ)單元對應(yīng)的第二存儲(chǔ)單元電源線的電位，第二晶體管的尺寸比第一晶體管的尺寸小。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置， 其中第一數(shù)量和第二數(shù)量相差2的冪數(shù)。
12.—種半導(dǎo)體裝置，包括第一存儲(chǔ)器模塊和第二存儲(chǔ)器模塊， 其中第一存儲(chǔ)器模塊包括 在第一方向上平行地延伸的多個(gè)第一字線； 在與第一方向交叉的第二方向上平行地延伸的多個(gè)第一位線；以及 位于第一字線與第一位線的交點(diǎn)處的多個(gè)第一 SRAM存儲(chǔ)單元， 其中第二存儲(chǔ)器模塊包括 在第三方向上平行地延伸的多個(gè)第二字線； 在與第三方向交叉的第四方向上平行地延伸的多個(gè)第二位線；以及 位于第二字線和第二位線的交點(diǎn)處的多個(gè)第二 SRAM存儲(chǔ)單元， 其中第一存儲(chǔ)器模塊還包括 用于驅(qū)動(dòng)第一字線的多個(gè)第一字驅(qū)動(dòng)器； 在第二方向上延伸以便將電力供應(yīng)給第一字驅(qū)動(dòng)器的第一字驅(qū)動(dòng)器電源線；以及第一電源電路塊，用于在讀操作中通過第一驅(qū)動(dòng)能力降低第一字驅(qū)動(dòng)器電源線的電壓電平， 其中第二存儲(chǔ)器模塊還包括 用于驅(qū)動(dòng)第二字線的多個(gè)第二字驅(qū)動(dòng)器； 在第四方向上延伸以便將電力供應(yīng)給第二字驅(qū)動(dòng)器的第二字驅(qū)動(dòng)器電源線；以及第二電源電路塊，用于在讀操作中通過第二驅(qū)動(dòng)能力降低第二字驅(qū)動(dòng)器電源線的電壓電平， 其中第一字線的數(shù)量與第二字線的數(shù)量基本相同， 其中第一位線的數(shù)量大于第二位線的數(shù)量，以及 其中第一驅(qū)動(dòng)能力比第二驅(qū)動(dòng)能力小。
13.一種半導(dǎo)體裝置，包括第一存儲(chǔ)器模塊和第二存儲(chǔ)器模塊， 其中第一存儲(chǔ)器模塊包括 在第一方向上延伸的多個(gè)第一字線；在與第一方向交叉的第二方向上延伸的多個(gè)第一位線；以及 位于第一字線和第一位線的交點(diǎn)處的多個(gè)第一 SRAM存儲(chǔ)單元， 其中第二存儲(chǔ)器模塊包括 在第三方向上延伸的多個(gè)第二字線； 在與第三方向交叉的第四方向上平行地延伸的多個(gè)第二位線；以及 位于第二字線和第二位線的交點(diǎn)處的多個(gè)第二 SRAM存儲(chǔ)單元， 其中第一存儲(chǔ)器模塊還包括 用于驅(qū)動(dòng)第一字線的多個(gè)第一字驅(qū)動(dòng)器； 在第二方向上延伸以便將電力供應(yīng)給第一字驅(qū)動(dòng)器的第一字驅(qū)動(dòng)器電源線；以及第一電源電路塊，用于在讀操作中通過第一驅(qū)動(dòng)能力降低第一字驅(qū)動(dòng)器電源線的電壓電平， 其中第二存儲(chǔ)器模塊還包括 用于驅(qū)動(dòng)第二字線的多個(gè)第二字驅(qū)動(dòng)器； 在第四方向上延伸以便將電力供應(yīng)給第二字驅(qū)動(dòng)器的第二字驅(qū)動(dòng)器電源線；以及 第二電源電路塊，用于在讀操作中通過第二驅(qū)動(dòng)能力降低第二字驅(qū)動(dòng)電源線的電壓電平， 其中第一位線的數(shù)量與第二位線的數(shù)量基本相同， 其中第一字線的數(shù)量大于第二字線的數(shù)量，以及 其中第一驅(qū)動(dòng)能力大于第二驅(qū)動(dòng)能力。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置， 其中第一電源電路塊包括用于公共地驅(qū)動(dòng)第一字驅(qū)動(dòng)器電源線的N個(gè)第一電源電路，N為大于或等于2的整數(shù)， 其中第二電源電路塊包括用于公共地驅(qū)動(dòng)第二字驅(qū)動(dòng)器電源線的M個(gè)第二電源電路，M為大于或等于2的整數(shù)， 其中第一驅(qū)動(dòng)能力由數(shù)量N限定， 其中第二驅(qū)動(dòng)能力由數(shù)量M限定， 其中N個(gè)第一電源電路被耦接在第一字驅(qū)動(dòng)器電源線之上的不同的位置處，以及 其中M個(gè)第二電源電路被耦接在第二字驅(qū)動(dòng)器電源線之上的不同的位置處。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置， 其中第一電源電路塊包括用于公共地驅(qū)動(dòng)第一字驅(qū)動(dòng)器電源線的N個(gè)第一電源電路，N為大于或等于2的整數(shù)， 其中第二電源電路塊包括用于公共地驅(qū)動(dòng)第二字驅(qū)動(dòng)器電源線的M個(gè)第二電源電路，M為大于或等于2的整數(shù)， 其中第一驅(qū)動(dòng)能力由數(shù)量N限定， 其中第二驅(qū)動(dòng)能力由數(shù)量M限定， 其中N個(gè)第一電源電路被耦接在第一字驅(qū)動(dòng)器電源線之上的不同的位置處，以及 其中M個(gè)第二電源電路被耦接在第二字驅(qū)動(dòng)器電源線之上的不同的位置處。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置， 其中第一存儲(chǔ)器模塊包括在第二方向上依次布置的多個(gè)存儲(chǔ)器陣列區(qū)域，包括所述多個(gè)第一字線中的預(yù)定數(shù)量的第一字線、第一位線以及位于所述預(yù)定數(shù)量的第一字線與第一位線的交點(diǎn)處的第一 SRAM存儲(chǔ)單兀； 一個(gè)或更多個(gè)抽頭區(qū)域，在第二方向上位于每個(gè)存儲(chǔ)器陣列區(qū)域之間，用于將預(yù)定的襯底電位供應(yīng)給在第二方向上相鄰的存儲(chǔ)器陣列區(qū)域中的第一 SRAM存儲(chǔ)單元； 多個(gè)字驅(qū)動(dòng)器布局區(qū)域，在第一方向上鄰近于每個(gè)存儲(chǔ)器陣列區(qū)域地放置，包括所述多個(gè)第一字驅(qū)動(dòng)器中的預(yù)定數(shù)量的第一字驅(qū)動(dòng)器；以及 一個(gè)或更多個(gè)第一布局區(qū)域，在第二方向上位于每個(gè)字驅(qū)動(dòng)器布局區(qū)域之間，并且在第一方向上鄰近于一個(gè)或更多個(gè)抽頭區(qū)域地放置，以及 其中N個(gè)第一電源電路中的一個(gè)第一電源電路被形成在一個(gè)或更多個(gè)第一布局區(qū)域中的每一個(gè)第一布局區(qū)域中。
17.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置， 其中N個(gè)第一電源電路中的每一個(gè)第一電源電路包括 第一導(dǎo)電類型的第一 MIS晶體管，其源極/漏極路徑稱接在第一電壓電平與第一字驅(qū)動(dòng)器電源線之間；以及 第一導(dǎo)電類型的第二 MIS晶體管以及第二導(dǎo)電類型的第三MIS晶體管，其源極/漏極路徑從第一字驅(qū)動(dòng)器電源線的那側(cè)起依次串聯(lián)耦接在第一字驅(qū)動(dòng)器電源線與比第一電壓電平低的第二電壓電平之間， 其中M個(gè)第二電源電路中的每一個(gè)第二電源電路包括 第一導(dǎo)電類型的第四MIS晶體管，其源極/漏極路徑耦接在第一電壓電平與第二字驅(qū)動(dòng)器電源線之間；以及 第一導(dǎo)電類型的第五MIS晶體管以及第二導(dǎo)電類型的第六MIS晶體管，其源極/漏極路徑從第二字驅(qū)動(dòng)器電源線那側(cè)起依次串聯(lián)耦接在第二字驅(qū)動(dòng)器電源線與第二電壓電平之間， 其中在開始第一存儲(chǔ)器模塊的讀操作之前，第一和第二 MIS晶體管被導(dǎo)通并且第三MIS晶體管被截止，并且在開始第一存儲(chǔ)器模塊的讀操作時(shí)，第三MIS晶體管從截止變?yōu)閷?dǎo)通，以及 其中在開始第二存儲(chǔ)器模塊的讀操作之前，第四和第五MIS晶體管被導(dǎo)通并且第六MIS晶體管被截止，并且在開始第二存儲(chǔ)器模塊的讀操作時(shí)，第六MIS晶體管從截止變?yōu)閷?dǎo)通。
18.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，還包括用于通過使用第一和/或第二存儲(chǔ)器模塊執(zhí)行預(yù)定的算術(shù)運(yùn)算的處理器部件， 其中第一和第二存儲(chǔ)器模塊以及處理器部件被安裝在一個(gè)半導(dǎo)體芯片之上。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體裝置， 其中第一和第二存儲(chǔ)器模塊中的每一個(gè)還是編譯的SRAM。
20.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置， 其中第一驅(qū)動(dòng)能力由形成第一電源電路的每個(gè)晶體管的尺寸限定，并且 其中第二驅(qū)動(dòng)能力由形成第二電源電路的每個(gè)晶體管的尺寸限定。
全文摘要
本發(fā)明涉及半導(dǎo)體裝置。提供了例如用于在寫操作中控制與要寫的SRAM存儲(chǔ)單元耦接的存儲(chǔ)單元電源線的電壓電平的寫輔助電路。寫輔助電路響應(yīng)于在寫操作中使能的寫輔助使能信號將存儲(chǔ)單元電源線的電壓電平降低到預(yù)定的電壓電平。同時(shí)，寫輔助電路根據(jù)寫輔助脈沖信號的脈沖寬度來控制存儲(chǔ)單元電源線的電壓電平的降低速度。寫輔助脈沖信號的脈沖寬度被定義為使得行的數(shù)量越大(或存儲(chǔ)單元電源線的長度越長)，則脈沖寬度越大。
文檔編號G11C11/413GK103021454SQ20121033629
公開日2013年4月3日 申請日期2012年9月12日 優(yōu)先權(quán)日2011年9月22日
發(fā)明者藪內(nèi)誠 申請人:瑞薩電子株式會(huì)社