專利名稱：可雙向追蹤時(shí)序參數(shù)的記憶裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可追蹤時(shí)序參數(shù)的記憶裝置，尤其涉及一種可雙向追蹤動(dòng)態(tài)隨機(jī)存取記憶體(存儲(chǔ)器)時(shí)序參數(shù)的記憶裝置。
背景技術(shù)：
隨機(jī)存取記憶體(random access memory, RAM)是一種數(shù)據(jù)儲(chǔ)存裝置，主要可分為靜態(tài)隨機(jī)存取記憶體(static random access memory, SRAM)和動(dòng)態(tài)隨機(jī)存取記憶體(dynamic random access memory, DRAM)兩種類型。在動(dòng)態(tài)隨機(jī)存取記憶體中，每一記憶單元(cell)是由一對(duì)晶體管-電容所組成，電容可呈現(xiàn)帶電狀態(tài)或未帶電狀態(tài)，而晶體管的作用等同開(kāi)關(guān)，使得周邊控制電路能讀取或變更電容狀態(tài)。電容內(nèi)儲(chǔ)存的電量?jī)H能維持幾毫秒，因此需要周期性地執(zhí)行刷新動(dòng)作以維持正確數(shù)據(jù)。在收到一特定指令時(shí)，動(dòng)態(tài)隨機(jī)存取記憶體需要一執(zhí)行時(shí)間來(lái)完成相對(duì)應(yīng)的動(dòng)作，之后還需經(jīng)過(guò)一等待時(shí)間后才能正確地接收下一指令。上述執(zhí)行時(shí)間和等待時(shí)間稱為時(shí)序參數(shù)(timing constraint),動(dòng)態(tài)隨機(jī)存取記憶體在運(yùn)作時(shí)需符合在相關(guān)規(guī)范中定義的所有時(shí)序參數(shù)。然而，在相關(guān)于動(dòng)態(tài)隨機(jī)存取記憶體的規(guī)范中定義許多時(shí)序參數(shù)，每一時(shí)序參數(shù)的限制時(shí)間長(zhǎng)短不同，為了提升控制器的效能，現(xiàn)有技術(shù)會(huì)針對(duì)每一時(shí)序參數(shù)來(lái)設(shè)置不同的單向追蹤電路(tracking circuit)，但數(shù)目繁多的單向追蹤電路會(huì)增加設(shè)計(jì)復(fù)雜度和制作成本。另一種現(xiàn)有技術(shù)則會(huì)將最寬松的時(shí)序參數(shù)套用至所有指令，如此可采用簡(jiǎn)單的控制器，但會(huì)降低整體運(yùn)作效能。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有技術(shù)的缺陷而提供一種可雙向追蹤時(shí)序參數(shù)的記憶裝置，僅需設(shè)置兩組雙向追蹤電路，即能追蹤所有時(shí)序參數(shù)以提升整體運(yùn)作效能。為達(dá)上述目的，本發(fā)明提供一種可檢測(cè)時(shí)序參數(shù)的記憶裝置，其包含一動(dòng)態(tài)隨機(jī)存取記憶體、一第一雙向追蹤電路和一第二雙向追蹤電路。該動(dòng)態(tài)隨機(jī)存取記憶體包含一記憶單元；一字符線，用來(lái)開(kāi)啟或關(guān)閉該記憶單元；一位元線，用來(lái)將一第一電荷寫(xiě)入該記憶單元，或接收該記憶單元內(nèi)存的一第二電荷。該第一雙向追蹤電路用來(lái)追蹤一第一時(shí)序參數(shù)，其中該第一時(shí)序參數(shù)相關(guān)于開(kāi)啟該字符線或關(guān)閉該字符線的動(dòng)作。該第二雙向追蹤電路用來(lái)追蹤一第二時(shí)序參數(shù)，其中該第二時(shí)序參數(shù)相關(guān)于開(kāi)啟該位元線、關(guān)閉該位元線、通過(guò)該位元線將該第一電荷寫(xiě)入該記憶單元、或通過(guò)該位元線從該記憶單元讀取該第二電荷的動(dòng)作。以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)描述，但不作為對(duì)本發(fā)明的限定。


圖1為本發(fā)明中一記憶裝置的功能方框圖；圖2和圖3為本發(fā)明實(shí)施例中雙向追蹤電路的不意圖。
其中，附圖標(biāo)記10 動(dòng)態(tài)隨機(jī)存取記憶體20 字符解碼器30 位元解碼器40 感應(yīng)放大器50 控制器100 記憶裝置TRl 第一雙向追蹤電路·TR2 第二雙向追蹤電路WL 字符線WL ’追蹤字符線BL 位元線BL’追蹤位元線CL 記憶單元CL’追蹤記憶單元ISO 隔絕電路VSS、VPP1、VPP2 偏壓
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的結(jié)構(gòu)原理和工作原理作具體的描述圖1為本發(fā)明中一記憶裝置100的功能方框圖。記憶裝置100包含一動(dòng)態(tài)隨機(jī)存取記憶體10、一字符解碼器(word line decoder) 20、一位元解碼器(bit linedecoder) 30、一感應(yīng)放大器(sense amplifer) 40、一控制器50、一第一雙向追蹤電路(b1-directional tracking circuit) TRl,以及一第二雙向追蹤電路 TR2。動(dòng)態(tài)隨機(jī)存取記憶體10包含多條平行設(shè)置的字符線WL、多條平行設(shè)置的位元線BL,以及多個(gè)記憶單元CL。字符線WL和位元線BL彼此垂直交錯(cuò)，而多個(gè)記憶單元設(shè)置于相對(duì)應(yīng)字符線WL和位元線BL的交會(huì)處，組成一記憶體陣列。在本發(fā)明的實(shí)施例中，每一記憶單元包含一電容和一晶體管。晶體管的第一端耦接至一相對(duì)應(yīng)的位元線，晶體管的第二端耦接至一相對(duì)應(yīng)的字符線，而電容則耦接于晶體管的第三端和一偏壓之間?？刂破?0可提供動(dòng)態(tài)隨機(jī)存取記憶體10運(yùn)作所需的控制信號(hào)，例如一列地址選通(row address strobe)信號(hào) RAS、一行地址選通(column address strobe)信號(hào) CAS、一寫(xiě)入致能(write enable, WE)信號(hào)、一輸出致能(output enable, 0E)信號(hào)，以及數(shù)據(jù)信號(hào)DATA等。字符解碼器20可依據(jù)列地址選通信號(hào)RAS來(lái)選取相對(duì)應(yīng)的字符線，進(jìn)而依序?qū)恳涣杏洃泦卧?。位元解碼器30可依據(jù)來(lái)行地址選通信號(hào)CAS來(lái)選取相對(duì)應(yīng)的位元線，使得感應(yīng)放大器40能依據(jù)寫(xiě)入致能信號(hào)WE和輸出致能OE來(lái)將數(shù)據(jù)信號(hào)DATA寫(xiě)入相對(duì)應(yīng)的記憶單元或讀取相對(duì)應(yīng)的記憶單元內(nèi)存的數(shù)據(jù)信號(hào)DATA。如相關(guān)領(lǐng)域具通常知識(shí)者所熟知，動(dòng)態(tài)隨機(jī)存取記憶體10的控制指令包含有啟動(dòng)(active)、預(yù)充電(precharge)、更新(refresh)、模式暫存設(shè)定(mode registerset, MRS)、自我更新(self-refresh entry, SRE)、進(jìn)入低功耗(power down entry)、長(zhǎng)校準(zhǔn)/ 短校準(zhǔn)(ZQ calibration long/ZQ calibration short, ZQCL/ZQCS)等，下達(dá)控制指令時(shí)需符合相關(guān)時(shí)序參數(shù)。動(dòng)態(tài)隨機(jī)存取記憶體10的主要時(shí)序參數(shù)包含列地址預(yù)充電時(shí)間(RAS prechargetime)TKP、列地址至行地址延遲時(shí)間(RAS to CAS delay time)TKm、列周期時(shí)間(row cycletime) Trc、寫(xiě)入回復(fù)時(shí)間(write recovery time) Twe、列地址存取時(shí)間(RAS access time)Teas,和過(guò)充電時(shí)間(overdrive time)TQD等。在一記憶庫(kù)(bank)(內(nèi)存庫(kù))下達(dá)一預(yù)充電指令后，至少需間隔列地址預(yù)充電時(shí)間Tkp才允許在同一記憶庫(kù)內(nèi)下達(dá)一啟動(dòng)指令。在依據(jù)列地址選通信號(hào)RAS去尋找一特定地址后，至少需間隔列地址至行地址延遲時(shí)間Tmi，才允許依據(jù)行地址選通信號(hào)CAS去尋找另一特定地址。在對(duì)一記憶庫(kù)下達(dá)一啟動(dòng)指令后，至少需間隔列地址存取時(shí)間(RAS access time) Tkas,才允許對(duì)同一記憶庫(kù)下達(dá)一預(yù)充電指令。在對(duì)一記憶庫(kù)下達(dá)一寫(xiě)入指令后，至少需間隔寫(xiě)入回復(fù)時(shí)間Twk，才允許對(duì)同一記憶庫(kù)下達(dá)一預(yù)充電指令。過(guò)充電時(shí)間(overdrive time)TQD代表以高于數(shù)據(jù)信號(hào)DATA的電位對(duì)記憶單元過(guò)充電的時(shí)間長(zhǎng)短。 本發(fā)明第一雙向追蹤電路TRl可追蹤相關(guān)于開(kāi)啟字符線的時(shí)序參數(shù)(例如行地址延遲時(shí)間Irai)或關(guān)閉字符線的時(shí)序參數(shù)(例如列地址預(yù)充電時(shí)間TKP)。本發(fā)明第二雙向追蹤電路TR2可追蹤相關(guān)于預(yù)充電位元線的時(shí)序參數(shù)(例如寫(xiě)入回復(fù)時(shí)間TWK)、相關(guān)于感應(yīng)位元線的時(shí)序參數(shù)(例如過(guò)充電時(shí)間Tm )、相關(guān)于從位元線寫(xiě)入記憶單元的時(shí)序參數(shù)(例如列地址存取時(shí)間Tkas和寫(xiě)入回復(fù)時(shí)間TWK)，和相關(guān)于讀取記憶單元至位元線的時(shí)序參數(shù)(例如列地址至行地址延遲時(shí)間TKCD)。圖2為本發(fā)明實(shí)施例中第一雙向追蹤電路TRl的示意圖。第一雙向追蹤電路TRl包含一追蹤字符線WL’、開(kāi)關(guān)SWl和SW2，輸入端INl和IN2，以及輸出端OUTl和0UT2。開(kāi)關(guān)Sffl的第一端耦接至一偏壓VPP1，第二端耦接至輸出端0UT1，而控制端耦接至輸入端IN1。開(kāi)關(guān)SW2的第一端耦接至一偏壓VSS，第二端耦接至輸出端0UT2，而控制端耦接至輸入端IN2。開(kāi)關(guān)SWl和開(kāi)關(guān)SW2可為互補(bǔ)(compIimentary)晶體管,例如開(kāi)關(guān)SWl可為一 P型金氧半場(chǎng)效晶體管(P_type metal-oxi de-semi conductor field-effect transistor, PMOS ),而開(kāi)關(guān)SW2可為一 N型金氧半場(chǎng)效晶體管(N-type metal-oxi de-semi conductorfield-effect transistor, NMOS)。偏壓 VPPl 的電位高于偏壓 VSS 的電位。當(dāng)輸入端皿接收到輸入信號(hào)Tkqun時(shí)，開(kāi)關(guān)SWl會(huì)被導(dǎo)通，追蹤字符線WL’會(huì)被偏壓VPPl開(kāi)啟，此時(shí)第一雙向追蹤電路TRl可于輸出端0UT2提供相關(guān)于列地址至行地址延遲時(shí)間Tmi的輸出信號(hào)TKm—OT。當(dāng)輸入端IN2接收到輸入信號(hào)Tkp in時(shí)，開(kāi)關(guān)SW2會(huì)被導(dǎo)通，追蹤字符線WL’會(huì)被偏壓VSS關(guān)閉，此時(shí)第一雙向追蹤電路TRl可于輸出端OUTl提供相關(guān)于列地址預(yù)充電時(shí)間Tkp的輸出信號(hào)TKP—QUT。因此,控制器50可依據(jù)輸出信號(hào)TKCD— 來(lái)追蹤列地址至行地址延遲時(shí)間Tkqi或依據(jù)輸出信號(hào)Tkpjjut來(lái)追蹤列地址預(yù)充電時(shí)間TKP。圖3為本發(fā)明實(shí)施例中第二雙向追蹤電路TR2的示意圖。第二雙向追蹤電路TR2包含一追蹤位元線BL’、一追蹤記憶單元CL’、一隔絕電路ISO、開(kāi)關(guān)SW3和SW4、輸入端IN3和IN4，以及輸出端0UT3 0UT5。開(kāi)關(guān)SW3的第一端耦接至一偏壓VPP2，第二端耦接至輸出端0UT3，而控制端耦接至輸入端IN3。開(kāi)關(guān)SW4的第一端耦接至偏壓VSS，第二端耦接至輸出端0UT5，而控制端耦接至輸入端IN4。追蹤位元線BL’和隔絕電路ISO以串聯(lián)方式耦接于輸出端0UT3和輸出端0UT4之間，而追蹤記憶單元CL’耦接于輸出端0UT4和輸出端0UT5之間。開(kāi)關(guān)SW3和開(kāi)關(guān)SW4可為互補(bǔ)晶體管，例如開(kāi)關(guān)SW3可為P型金氧半場(chǎng)效晶體管，而開(kāi)關(guān)SW4可為N型金氧半場(chǎng)效晶體管。偏壓VPP2的電位高于偏壓VSS的電位。當(dāng)輸入端IN3接收到輸入信號(hào)Teasjn或輸入信號(hào)TWK—IN時(shí),開(kāi)關(guān)SW3會(huì)被導(dǎo)通,偏壓VPP2的電荷可由追蹤位元線BL’傳遞至追蹤記憶單元CL’，此時(shí)第二雙向追蹤電路TR2可于輸出端0UT5提供相關(guān)于列地址存取時(shí)間Teas的輸出信號(hào)Tkas.-或相關(guān)于寫(xiě)入回復(fù)時(shí)間Twe的輸出信號(hào)1 ,。因此，控制器50可依據(jù)輸出信號(hào)Teas qut來(lái)追蹤列地址存取時(shí)間Teas,或依據(jù)輸出信號(hào)Twk 來(lái)追蹤寫(xiě)入回復(fù)時(shí)間TWK。當(dāng)輸入端IN3接收到輸入信號(hào)Tkp IN時(shí)，開(kāi)關(guān)SW3會(huì)被導(dǎo)通，偏壓VPP2的電荷可對(duì)追蹤位元線BL’進(jìn)行預(yù)充電，此時(shí)第二雙向追蹤電路TR2可于輸出端0UT4提供相關(guān)于列地址預(yù)充電時(shí)間Tkp的輸出信號(hào)TKP—QUT。因此，控制器50可依據(jù)輸出信號(hào)Tkp qut來(lái)追蹤列地址預(yù)充電時(shí)間TKP。當(dāng)輸入端ΙΝ3接收到輸入信號(hào)Totun時(shí)，開(kāi)關(guān)SW3會(huì)被導(dǎo)通，偏壓VPP2的電荷可對(duì)追蹤位元線BL’進(jìn)行過(guò)充電，此時(shí)第二雙向追蹤電路TR2可于輸出端0UT4提供相關(guān)于過(guò)充電時(shí)間Tqd的輸出信號(hào)Tqd QUT。因此，控制器50可依據(jù)輸出信號(hào)Tqd來(lái)追蹤過(guò)充電時(shí)間Tqd。當(dāng)輸入端IN4接收到輸入信號(hào)Tmun時(shí)，開(kāi)關(guān)SW4會(huì)被導(dǎo)通，偏壓VSS的電荷可由追蹤記憶單元CL’傳遞至追蹤位元線BL，此時(shí)第二雙向追蹤電路TR2可于輸出端0UT3提供相關(guān)于列地址至行地址延遲時(shí)間Tkcd的輸出信號(hào)Tkd TOT。因此，控制器50可依據(jù)輸出信號(hào)Tecd來(lái)追蹤列地址至行地址延遲時(shí)間TKD。在本發(fā)明的實(shí)施例中，第一雙向追蹤電路TRl和第二雙向追蹤電路TR2的元件線寬可大于動(dòng)態(tài)隨機(jī)存取記憶體10的元件線寬。舉例來(lái)說(shuō)，追蹤字符線WL’的線寬可大于字符線WL的線寬，追蹤位元線BL’的線寬可大于位元線BL的線寬，追蹤記憶單元CL’的線寬可大于記憶單元CL的線寬。在本發(fā)明的記憶裝置100中，第一雙向追蹤電路TRl可追蹤相關(guān)于開(kāi)啟字符線的時(shí)序參數(shù)或關(guān)閉字符線的時(shí)序參數(shù)，而第二雙向追蹤電路TR2可追蹤相關(guān)于預(yù)充電位元線的時(shí)序參數(shù)、相關(guān)于感應(yīng)位元線的時(shí)序參數(shù)、相關(guān)于從位元線寫(xiě)入記憶單元的時(shí)序參數(shù)，和相關(guān)于讀取記憶單元至位元線的時(shí)序參數(shù)。因此，本發(fā)明僅需設(shè)置兩組雙向追蹤電路，即能追蹤所有時(shí)序參數(shù)以提升整體運(yùn)作效能。當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種可雙向追蹤時(shí)序參數(shù)的記憶裝置，其特征在于，包含 一動(dòng)態(tài)隨機(jī)存取記憶體，其包含 一記憶單元； 一字符線，用來(lái)開(kāi)啟或關(guān)閉該記憶單元； 一位元線，用來(lái)將一第一電荷寫(xiě)入該記憶單元，或接收該記憶單元內(nèi)存的一第二電荷； 一第一雙向追蹤電路，用來(lái)檢測(cè)一第一時(shí)序參數(shù)，其中該第一時(shí)序參數(shù)相關(guān)于開(kāi)啟該字符線或關(guān)閉該字符線的動(dòng)作；以及 一第二雙向追蹤電路，用來(lái)檢測(cè)一第二時(shí)序參數(shù)，其中該第二時(shí)序參數(shù)相關(guān)于開(kāi)啟該位元線、關(guān)閉該位元線、通過(guò)該位元線將該第一電荷寫(xiě)入該記憶單元、或通過(guò)該位元線從該記憶單元讀取該第二電荷的動(dòng)作。
2.根據(jù)權(quán)利要求1所述的可雙向追蹤時(shí)序參數(shù)的記憶裝置，其特征在于，該第一雙向追蹤電路包含 一第一輸入端和一第二輸入端； 一第一輸出端和一第二輸出端； 一追蹤字符線，耦接于該第一輸出端和該第二輸出端之間； 一第一開(kāi)關(guān)，其包含 一第一端，稱接至一第一偏壓； 一第二端，耦接至該第一輸出端；以及 一控制端，I禹接該弟一輸入端；以及 一第二開(kāi)關(guān)，其包含 一第一端，稱接至一第二偏壓，其中該第二偏壓的電位低于該第一偏壓的電位； 一第二端，耦接至該第二輸出端；以及 一控制端，稱接該第二輸入端。
3.根據(jù)權(quán)利要求2所述的可雙向追蹤時(shí)序參數(shù)的記憶裝置，其特征在于，該第一開(kāi)關(guān)和第二開(kāi)關(guān)為互補(bǔ)晶體管。
4.根據(jù)權(quán)利要求2所述的可雙向追蹤時(shí)序參數(shù)的記憶裝置，其特征在于， 該第一時(shí)序參數(shù)為一列地址至行地址延遲時(shí)間(； 該第一輸入端用來(lái)接收相關(guān)于該第一時(shí)序參數(shù)的一輸入信號(hào)；而 該第二輸出端用來(lái)輸出相關(guān)于該第一時(shí)序參數(shù)的一輸出信號(hào)。
5.根據(jù)權(quán)利要求2所述的可雙向追蹤時(shí)序參數(shù)的記憶裝置，其特征在于， 該第一時(shí)序參數(shù)為一列地址預(yù)充電時(shí)間； 該第二輸入端用來(lái)接收相關(guān)于該第二時(shí)序參數(shù)的一輸入信號(hào)；而 該第一輸出端用來(lái)輸出相關(guān)于該第一時(shí)序參數(shù)的一輸出信號(hào)。
6.根據(jù)權(quán)利要求1所述的可雙向追蹤時(shí)序參數(shù)的記憶裝置，其特征在于，該第二雙向追蹤電路包含 一第一輸入端和一第二輸入端； 一第一輸出端、一第二輸出端和一第三輸出端； 一隔絕電路，I禹接于該第一輸出端和該第二輸出端之間；一追蹤位元線，串接于該隔絕電路且耦接于該第一輸出端和該第二輸出端之間； 一追蹤記憶單元，耦接于該第二輸出端和該第三輸出端之間； 一第一開(kāi)關(guān)，其包含 一第一端，稱接至一第一偏壓； 一第二端，耦接至該第一輸出端；以及 一控制端，I禹接該弟一輸入端；以及 一第二開(kāi)關(guān)，其包含 一第一端，稱接至一第二偏壓，其中該第二偏壓的電位低于該第一偏壓的電位； 一第二端，耦接至該第三輸出端；以及 一控制端，稱接該第二輸入端。
7.根據(jù)權(quán)利要求6所述的可雙向追蹤時(shí)序參數(shù)的記憶裝置，其特征在于，該第一開(kāi)關(guān)和第二開(kāi)關(guān)為互補(bǔ)晶體管。
8.根據(jù)權(quán)利要求6所述的可雙向追蹤時(shí)序參數(shù)的記憶裝置，其特征在于， 該第二時(shí)序參數(shù)為一列地址至行地址延遲時(shí)間或一寫(xiě)入回復(fù)時(shí)間； 該第一輸入端用來(lái)接收相關(guān)于該第二時(shí)序參數(shù)的一輸入信號(hào)；而 該第三輸出端用來(lái)輸出相關(guān)于該第二時(shí)序參數(shù)的一輸出信號(hào)。
9.根據(jù)權(quán)利要求6所述的可雙向追蹤時(shí)序參數(shù)的記憶裝置，其特征在于， 該第二時(shí)序參數(shù)為一列地址預(yù)充電時(shí)間或一過(guò)充電時(shí)間； 該第一輸入端用來(lái)接收相關(guān)于該第二時(shí)序參數(shù)的一輸入信號(hào)；而 該第二輸出端用來(lái)輸出相關(guān)于該第二時(shí)序參數(shù)的一輸出信號(hào)。
10.根據(jù)權(quán)利要求6所述的可雙向追蹤時(shí)序參數(shù)的記憶裝置，其特征在于， 該第二時(shí)序參數(shù)為一列地址至行地址延遲時(shí)間； 該第二輸入端用來(lái)接收相關(guān)于該第二時(shí)序參數(shù)的一輸入信號(hào)；而 該第一輸出端用來(lái)輸出相關(guān)于該第二時(shí)序參數(shù)的一輸出信號(hào)。
11.根據(jù)權(quán)利要求1所述的可雙向追蹤時(shí)序參數(shù)的記憶裝置，其特征在于，該第一雙向追蹤電路和該第二雙向追蹤電路的元件線寬大于該動(dòng)態(tài)隨機(jī)存取記憶體的元件線寬。
全文摘要
一種可雙向追蹤時(shí)序參數(shù)的記憶裝置，記憶裝置包含一動(dòng)態(tài)隨機(jī)存取記憶體、一第一雙向追蹤電路和一第二雙向追蹤電路。動(dòng)態(tài)隨機(jī)存取記憶體包含一記憶單元、一字符線，和一位元線。第一雙向追蹤電路用來(lái)追蹤一第一時(shí)序參數(shù)，其中該第一時(shí)序參數(shù)相關(guān)于開(kāi)啟字符線或關(guān)閉字符線的動(dòng)作。第二雙向追蹤電路用來(lái)追蹤一第二時(shí)序參數(shù)，其中第二時(shí)序參數(shù)相關(guān)于開(kāi)啟位元線、關(guān)閉位元線，或通過(guò)位元線存取記憶單元的動(dòng)作。
文檔編號(hào)G11C11/4063GK103000222SQ20121036627
公開(kāi)日2013年3月27日 申請(qǐng)日期2012年9月27日 優(yōu)先權(quán)日2012年8月17日
發(fā)明者陳和穎, 張宏任, 夏濬 申請(qǐng)人:鈺創(chuàng)科技股份有限公司