專(zhuān)利名稱(chēng)：一種處理器糾錯(cuò)檢錯(cuò)edac電路實(shí)現(xiàn)優(yōu)化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法，特別是使用二輸入異或門(mén)實(shí)現(xiàn)的糾錯(cuò)檢錯(cuò)EDAC電路優(yōu)化方法。
背景技術(shù)：
EDAC電路的工作主要包括編碼和譯碼操作。在向存儲(chǔ)器的寫(xiě)過(guò)程中完成數(shù)據(jù)的編碼操作，從存儲(chǔ)器讀出數(shù)據(jù)時(shí)，完成數(shù)據(jù)的譯碼操作。目前，用于輻射加固的存儲(chǔ)器、處理器采用的糾錯(cuò)檢錯(cuò)EDAC電路，多通過(guò)線性分組碼實(shí)現(xiàn)EDAC電路。采用線性分組碼實(shí)現(xiàn)的糾錯(cuò)檢錯(cuò)EDAC電路，在編碼過(guò)程中，生成待編碼信息數(shù)據(jù)的校驗(yàn)位，校驗(yàn)位與數(shù)據(jù)一同存儲(chǔ)在存儲(chǔ)器中。譯碼過(guò)程中，將重新對(duì)信息數(shù)據(jù)產(chǎn)生校驗(yàn)位，并與編碼時(shí)產(chǎn)生的數(shù)據(jù)校驗(yàn)位進(jìn)行異或運(yùn)算得到校正子，利用校正子定位信息數(shù)據(jù)的錯(cuò)誤，并對(duì)可糾正的錯(cuò)誤進(jìn)行糾正。由 于EDAC電路中的生成校驗(yàn)位模塊，在EDAC的編碼和譯碼過(guò)程中兩次被使用到，因此該模塊對(duì)糾錯(cuò)檢錯(cuò)EDAC電路的延時(shí)和面積有著重要的影響。目前，大多數(shù)糾錯(cuò)檢錯(cuò)EDAC電路保護(hù)的處理器或是專(zhuān)用電路，多采用已有的糾錯(cuò)檢錯(cuò)EDAC電路IP，而這種IP中使用通用的糾錯(cuò)檢錯(cuò)碼實(shí)現(xiàn)EDAC電路，并不考慮使用的編碼算法是不是最優(yōu)化的，硬件實(shí)現(xiàn)的資源是不是最少的，延時(shí)是否最短，功耗是否最小，但當(dāng)糾錯(cuò)檢錯(cuò)EDAC電路成為處理器或?qū)Ｓ秒娐返年P(guān)鍵路徑時(shí)，就會(huì)影響到整個(gè)系統(tǒng)的性能。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)的上述不足，提供一種處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法，該方法通過(guò)算法調(diào)度實(shí)現(xiàn)電路優(yōu)化，節(jié)省電路實(shí)現(xiàn)資源，優(yōu)化EDAC電路的時(shí)序和面積。本發(fā)明的上述目的主要是通過(guò)如下技術(shù)方案予以實(shí)現(xiàn)的一種處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法，包括如下步驟(I)根據(jù)糾錯(cuò)檢錯(cuò)EDAC算法，用硬件語(yǔ)言描述實(shí)現(xiàn)EDAC電路的編碼方程組；(2)分析所述編碼方程組中生成校驗(yàn)位的各數(shù)據(jù)元素Mi,根據(jù)數(shù)據(jù)元素Mi在方程組中出現(xiàn)次數(shù)的多少,對(duì)各數(shù)據(jù)元素進(jìn)行由高到低排序,形成排序表I ;(3)根據(jù)步驟(2)得到的結(jié)果，對(duì)糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)進(jìn)行算法調(diào)度，具體方法如下(a)采用兩兩數(shù)據(jù)異或的方法，在排序表I中按照由高到低的次序，以每?jī)蓚€(gè)數(shù)據(jù)為一組，形成一個(gè)新的數(shù)據(jù)單元Mu，新的數(shù)據(jù)單元作為二輸入門(mén)的輸入數(shù)據(jù)，所有新的數(shù)據(jù)單元形成數(shù)據(jù)單元集合I ;(b)分析步驟(I)中的編碼方程組，若存在任意兩個(gè)方程中同時(shí)使用到數(shù)據(jù)單元集合I中兩個(gè)相同的數(shù)據(jù)單元時(shí)，則將這兩個(gè)數(shù)據(jù)單元作為二輸入異或門(mén)的輸入，形成一個(gè)新的數(shù)據(jù)單元^^，添加到單元集合I中，形成單元集合2 ；(C)使用單元集合2中的數(shù)據(jù)單元實(shí)現(xiàn)步驟(I)中的編碼方程組，若存在任意兩個(gè)方程中同時(shí)使用到數(shù)據(jù)單元集合2中兩個(gè)相同的數(shù)據(jù)單元時(shí)，則將這兩個(gè)數(shù)據(jù)單元作為二輸入異或門(mén)的輸入，形成一個(gè)新的數(shù)據(jù)單元M’ ukl，添加到單元集合2中，形成單元集合
3......，依次類(lèi)推，直至使用形成的單元集合η中的數(shù)據(jù)單元實(shí)現(xiàn)步驟(I)中的編碼方程
組時(shí)，不存在任意兩個(gè)方程中同時(shí)使用到兩個(gè)相同的數(shù)據(jù)單元時(shí)，進(jìn)入步驟(4)；(4)采用步驟(3)得到單元集合η中的數(shù)據(jù)單元實(shí)現(xiàn)EDAC電路的編碼方程組，進(jìn)而由編碼方程組實(shí)現(xiàn)糾錯(cuò)檢錯(cuò)EDAC電路；其中η為正整數(shù)，η彡I ;i、j、k、I取值為正整數(shù)或O。在上述處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法中，糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)方式是異或樹(shù)，所述異或樹(shù)中的異或門(mén)為二輸入異或門(mén)。 本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于(I)本發(fā)明方法針對(duì)異或樹(shù)實(shí)現(xiàn)的EDAC電路的方式，提出的硬件實(shí)現(xiàn)優(yōu)化方法，從EDAC算法入手分析異或門(mén)資源，進(jìn)行算法調(diào)度，能夠有效地減少糾錯(cuò)檢錯(cuò)EDAC電路的異或門(mén)資源，從而有效地減少了 EDAC電路的面積和功耗，校驗(yàn)位越多的EDAC電路，優(yōu)化的效果越明顯；(2)本發(fā)明方法從EDAC算法入手分析異或門(mén)資源，對(duì)EDAC電路的編碼方程組進(jìn)行分析，實(shí)現(xiàn)EDAC電路的算法調(diào)度，從而對(duì)電路進(jìn)行了優(yōu)化，不僅節(jié)省電路實(shí)現(xiàn)資源，而且該優(yōu)化方法容易實(shí)施，簡(jiǎn)單易行；(3)本發(fā)明方法通過(guò)合理調(diào)度能夠有效地減小EDAC電路的延時(shí)，對(duì)于EDAC操作為關(guān)鍵路徑的處理器，可以有效地改善處理器的時(shí)序。


圖I為本發(fā)明處理器糾錯(cuò)檢錯(cuò)EDAC電路硬件實(shí)現(xiàn)優(yōu)化方法的原理框圖。
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)的描述如圖I所示為本發(fā)明處理器糾錯(cuò)檢錯(cuò)EDAC電路硬件實(shí)現(xiàn)優(yōu)化方法的原理框圖，本發(fā)明處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法，具體包括如下步驟(I)根據(jù)糾錯(cuò)檢錯(cuò)EDAC算法，用硬件語(yǔ)言描述實(shí)現(xiàn)EDAC電路的編碼方程組；(2)分析所述編碼方程組中生成校驗(yàn)位的各數(shù)據(jù)元素Mi,根據(jù)數(shù)據(jù)元素在方程組中出現(xiàn)次數(shù)的多少，對(duì)各數(shù)據(jù)元素進(jìn)行由高到低排序，形成排序表I ;(3)根據(jù)步驟(2)得到的結(jié)果，對(duì)糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)進(jìn)行算法調(diào)度，具體方法如下(a)采用兩兩數(shù)據(jù)異或的方法，在排序表I中按照由高到低的次序，以每?jī)蓚€(gè)數(shù)據(jù)為一組，形成一個(gè)新的數(shù)據(jù)單元Mu，新的數(shù)據(jù)單元作為二輸入門(mén)的輸入數(shù)據(jù)，所有新的數(shù)據(jù)單元形成數(shù)據(jù)單元集合I。(b)分析步驟(I)中的編碼方程組，若存在任意兩個(gè)方程中同時(shí)使用到數(shù)據(jù)單元集合I中兩個(gè)相同的數(shù)據(jù)單元時(shí)，則將這兩個(gè)數(shù)據(jù)單元作為二輸入異或門(mén)的輸入，形成一個(gè)新的數(shù)據(jù)單元Mijkl,添加到單元集合I中，形成單元集合2。(c)使用單元集合2中的數(shù)據(jù)單元實(shí)現(xiàn)步驟(I)中的編碼方程組，若存在任意兩個(gè)方程中同時(shí)使用到數(shù)據(jù)單元集合2中兩個(gè)相同的數(shù)據(jù)單元時(shí)，則將這兩個(gè)數(shù)據(jù)單元作為
二輸入異或門(mén)的輸入，形成一個(gè)新的數(shù)據(jù)單元M’ ukl，添加到單元集合2中，形成單元集合
3......，依次類(lèi)推，直至使用形成的單元集合η中的數(shù)據(jù)單元實(shí)現(xiàn)步驟(I)中的編碼方程
組時(shí)，不存在任意兩個(gè)方程中同時(shí)使用到兩個(gè)相同的數(shù)據(jù)單元時(shí)，進(jìn)入步驟(4)；(4)采用步驟(3)得到單元集合η中的數(shù)據(jù)單元實(shí)現(xiàn)EDAC電路的編碼方程組，進(jìn)
而由編碼方程組實(shí)現(xiàn)糾錯(cuò)檢錯(cuò)EDAC電路。本發(fā)明糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)方式是異或樹(shù)，并且該異或樹(shù)中的異或門(mén)為二輸 入異或門(mén)。
實(shí)施例I(I)若采用的糾錯(cuò)檢錯(cuò)EDAC編碼算法，用硬件語(yǔ)言描述的方程組為
46] = [O]十十》(4]十》(8] 9]十《[10]十》(11]十《[17]十 w(23]十》(2 十》(271 31]
c[5] = η
0 (5] 0m[8] @rr[\2] 0ff(13] (14] 0w(16] η[17] θ (18]十 w[19] θ [20] 0m[28]
44] = 十片2] [5]十《[刀十》(9] Θ (12] Θ (15]十》(20] η{2\]十》(22]十 423]十》(25] η{26\ 十 w(28]
< 43] =m[2]十 十》(10]十》(13]十《(15]十 416]十424]十425]十426] 427] 28]十429]十 430]十片31] c[2] = 43]十》(11] η[16\ 十》(17]十》(18]十》(19]十 w[20]十 m[21] rr[22]十 w(23]十/ (2^ 十》(27]十》(29] 0 (30] 41] = η[4] η[7] φ] η[9] Θ (10] 11] φ2] 0 (13] η{14] η{\5\ 十 η{2\] Φ 24] η{29] c
- η{0]十對(duì)1] 042]十》(3] 44] 習(xí)十4 十4刀十噸4]十噸9]十422]十襯24]十片30]十》(31](2)分析上述編碼方程組中生成校驗(yàn)位的各數(shù)據(jù)元素，根據(jù)數(shù)據(jù)元素在方程組中
出現(xiàn)次數(shù)的多少，對(duì)數(shù)據(jù)元素進(jìn)行由高到低排序，形成排序表1，如下表I所示表I數(shù)據(jù)元素使用次數(shù)排序表I
數(shù)據(jù)元素(單元)使用次數(shù)數(shù)據(jù)元素(單元)使用次數(shù)
m
3m[16]3
m[l]3m[17]3
m[23m[18]3
m[3]3m[19]3
m[4]3m[20]3
m[5]3m[21]3
m[6]3m[22]3
m[7]3m[23]3
m[8]3m[24]權(quán)利要求
1.一種處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法，其特征在于包括如下步驟 (1)根據(jù)糾錯(cuò)檢錯(cuò)EDAC算法，用硬件語(yǔ)言描述實(shí)現(xiàn)EDAC電路的編碼方程組； (2)分析所述編碼方程組中生成校驗(yàn)位的各數(shù)據(jù)元素Mi,根據(jù)數(shù)據(jù)元素Mi在方程組中出現(xiàn)次數(shù)的多少，對(duì)各數(shù)據(jù)元素進(jìn)行由高到低排序，形成排序表I ; (3)根據(jù)步驟(2)得到的結(jié)果，對(duì)糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)進(jìn)行算法調(diào)度，具體方法如下 (a)采用兩兩數(shù)據(jù)異或的方法，在排序表I中按照由高到低的次序，以每?jī)蓚€(gè)數(shù)據(jù)為一組，形成一個(gè)新的數(shù)據(jù)單元Mu，新的數(shù)據(jù)單元作為二輸入門(mén)的輸入數(shù)據(jù)，所有新的數(shù)據(jù)單元形成數(shù)據(jù)單元集合I ; (b)分析步驟(I)中的編碼方程組，若存在任意兩個(gè)方程中同時(shí)使用到數(shù)據(jù)單元集合I中兩個(gè)相同的數(shù)據(jù)單元時(shí)，則將這兩個(gè)數(shù)據(jù)單元作為二輸入異或門(mén)的輸入，形成一個(gè)新的數(shù)據(jù)單元Mijkl,添加到單元集合I中，形成單元集合2 ； (c)使用單元集合2中的數(shù)據(jù)單元實(shí)現(xiàn)步驟(I)中的編碼方程組，若存在任意兩個(gè)方程中同時(shí)使用到數(shù)據(jù)單元集合2中兩個(gè)相同的數(shù)據(jù)單元時(shí)，則將這兩個(gè)數(shù)據(jù)單元作為二輸入異或門(mén)的輸入，形成一個(gè)新的數(shù)據(jù)單元M’ iJkl,添加到單元集合2中，形成單元集合3......，依次類(lèi)推，直至使用形成的單元集合η中的數(shù)據(jù)單元實(shí)現(xiàn)步驟(I)中的編碼方程組時(shí)，不存在任意兩個(gè)方程中同時(shí)使用到兩個(gè)相同的數(shù)據(jù)單元時(shí)，進(jìn)入步驟(4)； (4)采用步驟(3)得到單元集合η中的數(shù)據(jù)單元實(shí)現(xiàn)EDAC電路的編碼方程組，進(jìn)而由編碼方程組實(shí)現(xiàn)糾錯(cuò)檢錯(cuò)EDAC電路； 其中η為正整數(shù)，η≥I ;i、j、k、I取值為正整數(shù)或O。
2.根據(jù)權(quán)利要求I所述的一種處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法，其特征在于所述的糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)方式是異或樹(shù)，所述異或樹(shù)中的異或門(mén)為二輸入異或門(mén)。
全文摘要
本發(fā)明涉及一種處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法，采用異或樹(shù)實(shí)現(xiàn)糾錯(cuò)檢錯(cuò)EDAC電路，使用二輸入異或門(mén)實(shí)現(xiàn)異或樹(shù)，通過(guò)分析糾錯(cuò)檢錯(cuò)EDAC算法，選擇可進(jìn)行算法調(diào)度的單元，并進(jìn)行算法調(diào)度，實(shí)現(xiàn)糾錯(cuò)檢錯(cuò)EDAC編碼模塊，本發(fā)明針對(duì)異或樹(shù)實(shí)現(xiàn)的EDAC電路的方式，提出的硬件實(shí)現(xiàn)優(yōu)化方法，從EDAC算法入手分析異或門(mén)資源，進(jìn)行算法調(diào)度，能夠有效地減少糾錯(cuò)檢錯(cuò)EDAC電路的異或門(mén)資源，從而有效地減少了EDAC電路的面積和功耗，節(jié)省電路實(shí)現(xiàn)資源，校驗(yàn)位越多的EDAC電路，優(yōu)化的效果越明顯。
文檔編號(hào)G11C29/42GK102915769SQ20121037814
公開(kāi)日2013年2月6日 申請(qǐng)日期2012年9月29日 優(yōu)先權(quán)日2012年9月29日
發(fā)明者郝麗, 于立新, 彭和平, 莊偉 申請(qǐng)人:北京時(shí)代民芯科技有限公司, 北京微電子技術(shù)研究所