半導體器件相關申請的交叉引用本申請要求2012年5月3日提交的申請?zhí)枮?0-2012-0047066的韓國專利申請的優(yōu)先權，其全部內容通過引用合并于此。技術領域本發(fā)明的示例性實施例涉及一種半導體設計技術，更具體而言，涉及一種半導體器件。

背景技術：
一般地，諸如DRAM（動態(tài)隨機存取存儲器）的半導體器件包括經由全局I/O線傳送和接收數(shù)據(jù)的多個存儲體。圖1是一種現(xiàn)有的半導體器件的框圖。參見圖1，半導體器件10包括：第一至第四存儲體11A至11D，所述第一至第四存儲體11A至11D彼此以特定的距離平行布置在上部區(qū)域中；第五至第八存儲體11E至11H，所述第五至第八存儲體11E至11H被布置在下部區(qū)域中以分別相對置地面對第一至第四存儲體11A至11D；I/O電路13，所述I/O電路13被配置成在第一至第八存儲體11A至11H與外部器件之間傳送數(shù)據(jù)；以及全局I/O線GIO，所述全局I/O線GIO被配置成將第一至第八存儲體11A至11H與I/O電路13電連接。在具有上述配置的半導體器件10中，從I/O電路13分別到第一至第八存儲體11A至11H的距離是不同的。即，全局I/O線GIO的長度對于不同的存儲體分別是不同的。因此，會根據(jù)不同的線載荷條件而發(fā)生數(shù)據(jù)歪斜（skew）。例如，如圖1所示，由于I/O電路13與第一存儲體11A之間的距離（路徑A）不同于I/O電路13與第二存儲體11B之間的距離（路徑B），所以根據(jù)路徑的不同而發(fā)生數(shù)據(jù)歪斜。圖2是另一個現(xiàn)有的半導體器件的框圖。參見圖2，半導體器件20包括第一至第四存儲體21A至21D，所述第一至第四存儲體21A至21D彼此以特定的距離平行布置在上部區(qū)域中；第五至第八存儲體21E至21H，所述第五至第八存儲體21E至21H被布置在下部區(qū)域中以分別相對置地面對第一至第四存儲體21A至21D；I/O電路23，所述I/O電路23被配置成在第一至第八存儲體21A至21H與外部器件之間傳送數(shù)據(jù)；第一全局I/O線GIO01，所述第一全局I/O線GIO01被配置成將I/O電路13與布置在第一至第八存儲體21A至21H的左側的存儲體21A、21B、21E以及21F電連接；以及第二全局I/O線GIO02，所述第二全局I/O線GIO02被配置成將I/O電路13與布置在第一至第八存儲體21A至21H的右側的存儲體21C、21D、21G以及21H電連接。具有上述配置的半導體器件20，與圖1所示的半導體器件10相比時，可以經由全局I/O線GIO01和GIO02在一定程度上校正數(shù)據(jù)歪斜。然而，根據(jù)不同路徑之間的路徑特性，例如，每個全局I/O線的“路徑A”和“路徑B”，數(shù)據(jù)歪斜仍發(fā)生。因而，已經研發(fā)了不同的技術以應對上述半導體器件10和20的以上特點。例如，韓國專利公開文本1999-0013926（在下文中，稱作為“現(xiàn)有技術1”）公開了一種利用多個數(shù)據(jù)路徑而使信號延遲時間相等的技術，并且韓國專利No.10-0780633（在下文中，稱作為“現(xiàn)有技術2”）公開了一種利用多個延遲電路來減小根據(jù)距離的歪斜的技術。然而，由于現(xiàn)有技術1包括多個數(shù)據(jù)路徑，且現(xiàn)有技術2包括多個延遲電路，所以它們增大了電路面積。

技術實現(xiàn)要素：
本發(fā)明的一個實施例涉及一種無論內部電路的位置如何也能反映相同的線載荷，并具有最小化的面積的半導體器件。根據(jù)本發(fā)明的一個實施例，一種半導體器件包括：I/O電路，所述I/O電路被配置成輸入/輸出數(shù)據(jù)信號；多個內部電路，所述多個內部電路被配置成將數(shù)據(jù)信號傳送到I/O電路和從I/O電路接收數(shù)據(jù)信號；以及路徑提供器，所述路徑提供器被配置成響應于一個或更多個路徑控制信號而選擇到目標內部電路的直接路徑或比直接路徑長的到目標內部電路的間接路徑中的一個，并當在I/O電路與所述多個內部電路之間傳送數(shù)據(jù)信號時使用選中的路徑。根據(jù)本發(fā)明的另一個實施例，一種半導體器件包括：I/O電路，所述I/O電路被配置成輸入/輸出數(shù)據(jù)；多個存儲體，所述多個存儲體被配置成儲存從I/O電路傳送來的數(shù)據(jù)和將儲存的數(shù)據(jù)提供給I/O電路；以及路徑提供器，所述路徑提供器被配置成當在I/O電路與多個存儲體之間傳送數(shù)據(jù)時，響應于多個路徑控制信號而提供到目標存儲體的直接路徑或將比直接路徑長的到目標存儲體的間接路徑。附圖說明圖1是一種現(xiàn)有的半導體器件的框圖。圖2是另一種現(xiàn)有的半導體器件的框圖。圖3示出根據(jù)本發(fā)明的一個實施例的半導體存儲器件。圖4是圖3所示的路徑控制信號發(fā)生器140的內部配置圖。圖5A至圖5D是說明用于驅動根據(jù)本發(fā)明的實施例的半導體器件的方法的時序圖。圖6示出基于圖5A和圖5B的數(shù)據(jù)路徑的一個實例。具體實施方式下面將參照附圖更詳細地描述本發(fā)明的示例性實施例。但是，本發(fā)明可以用不同的方式實施，而不應解釋為限于本文所列的實施例。確切地說，提供這些實施例使得使本說明書清楚且完整，并向本領域技術人員充分地傳達本發(fā)明的范圍。在本公開中，相同的附圖標記在本發(fā)明的不同附圖和實施例中表示相似的部分。圖3示出根據(jù)本發(fā)明的一個實施例的半導體存儲器件。參見圖3，半導體存儲器件100包括I/O電路110、第一至第八存儲體120A至120H、路徑提供器130以及路徑控制信號發(fā)生器140。I/O電路110被配置成輸入/輸出數(shù)據(jù)DATA。第一至第八存儲體120A至120H被配置成儲存從I/O電路110傳送來的數(shù)據(jù)和將儲存的數(shù)據(jù)提供給I/O電路110。路徑提供器130被配置成當在I/O電路110與第一至第八存儲體120A至120H之間傳送數(shù)據(jù)時，響應于第一至第六路徑控制信號B<0:5>而提供間接路徑或直接路徑。路徑控制信號發(fā)生器140被配置成響應于第一至第八存儲體選擇信號EN_BA<0:7>以及第一寫入控制信號PRE_EN_PW和第二寫入控制信號EN_PW而產生第一至第六路徑控制信號B<0:5>。這里，間接路徑包括將以下將詳細描述的返回路徑。這里，I/O電路110與路徑提供器130的中心連接，即連接在以下將要詳細描述的第二路徑選擇單元133與第三路徑選擇單元135之間。第一至第八存儲體120A至120H包括第一至第四存儲體（在下文中，稱作為“第一至第四上存儲體”）120A至120D，所述第一至第四存儲體120A至120D被布置在上部區(qū)域中并以期望的距離（例如，恒定的間距/距離）而彼此間隔開；以及第五至第八存儲體（在下文中，稱作為“第一至第四下存儲體”）120E至120H，所述第五至第八存儲體120E至120H被布置在下部區(qū)域中并以期望的距離（例如，恒定的間距/距離）而彼此間隔開。第一至第四上存儲體120A至120D被布置成分別與第一至第四下存儲體120E至120H相對置地一對一面對。此外，路徑提供器130包括第一至第四路徑選擇單元131、133、135以及137，所述第一至第四路徑選擇單元131、133、135以及137被設置在第一至第四上存儲體120A至120D與第一至第四下存儲體120E至120H之間，所述第一至第四下存儲體120E至120H與第一至第四上存儲體120A至120D一對一相對應。更具體地，第一至第四路徑選擇單元131、133、135以及137分別與第一至第四上存儲體120A至120D和第一至第四下存儲體120E至120H共同連接。例如，第一路徑選擇單元131與第一上存儲體120A和第一下存儲體120E共同連接，第二選擇單元133與第二上存儲體120B和第二下存儲體120F共同連接，第三選擇單元135與第三上存儲體120C和第三下存儲體120G共同連接，以及第四選擇單元137與第四上存儲體120D和第四下存儲體120H共同連接。此外，每個第一至第四路徑選擇單元131、133、135以及137經由傳輸線與相鄰的路徑選擇單元連接。在第一至第四路徑選擇單元131、133、135以及137之中，布置在兩側的第一和第四路徑選擇單元131和137被設計成僅提供例如直接路徑，且第二和第三路徑選擇單元133和135被設計成提供直接路徑和間接路徑。以下將描述第一至第四路徑選擇單元131、133、135以及137的詳細配置。第一路徑選擇單元131包括第一開關部TG0、第二開關部TG1以及第一鎖存部IV00和IV01。第一開關部TG0與第一連接節(jié)點CN0電連接，所述第一連接節(jié)點CN0與第一上存儲體120A和第一下存儲體120E共同連接，且第一開關部TG0被配置成響應于所示的電源電壓VDD和接地電壓VSS而操作。第二開關部TG1被配置成響應于第一路徑控制信號B<0>而選擇性地將第一連接節(jié)點CN0與第二路徑選擇單元133連接。第一鎖存部IV00和IV01與第一連接節(jié)點CN0電連接。這里，第一開關部TG0和第二開關部TG1可以包括傳輸門。此外，第一開關部TG0和第一鎖存部IV00和IV01被設置成作為虛設操作使得第一上存儲體120A和第一下存儲體120E具有與其它存儲體120B至120H相同的路徑特性，且它們的使用并非是必要的。采用這種方式配置的第一路徑選擇單元131僅提供例如直接路徑，以當傳送數(shù)據(jù)到第一上存儲體120A或第一下存儲體120E時，經由第二開關部TG1將數(shù)據(jù)直接傳送到第一連接節(jié)點CN0。第二路徑選擇單元133包括第三開關部TG2、第二鎖存部IV04和IV05、第四開關部TG3以及第五開關部TG4。第三開關部TG2被配置成響應于第一路徑控制信號B<0>而選擇性地將第一路徑選擇單元131與第二連接節(jié)點CN1連接，所述第二連接節(jié)點CN1與第二上存儲體120B和第二下存儲體120F共同連接。第二鎖存部IV04和IV05與第二連接節(jié)點CN1電連接。第四開關部TG3被配置成響應于第二路徑控制信號B<1>而選擇性地將第二連接節(jié)點CN1與第三連接節(jié)點CN2連接。第五開關部TG4與第四開關部TG3并聯(lián)連接，且被配置成響應于第三路徑控制信號B<2>而選擇性地將第二連接節(jié)點CN1與第三連接節(jié)點CN2連接。這里，第三至第五開關部TG2至TG4可以包括傳輸門。以這種方式配置的第二路徑選擇單元133在傳送數(shù)據(jù)到第二上存儲體120B或第二下存儲體120F時，提供直接路徑以經由第四開關部TG3或第五開關部TG4而將第二連接節(jié)點CN1與第三連接節(jié)點CN2直接連接，并且在傳送數(shù)據(jù)到第三上存儲體120C或第三下存儲體120G時，提供返回路徑以經由第四開關部TG3和第五開關部TG4而將數(shù)據(jù)返回到第三連接節(jié)點CN2。以下描述了根據(jù)本發(fā)明的實施例的返回路徑。當將數(shù)據(jù)傳送到布置在離I/O電路110較遠位置的存儲體，例如第四上存儲體120D時，線載荷比當傳送數(shù)據(jù)到布置在離I/O電路110較近位置的存儲體，例如第三存儲體120C時的線載荷反映得大。因此，當將數(shù)據(jù)傳送到布置在較近位置的存儲體時，可以通過控制數(shù)據(jù)經過返回路徑，來補償對于每個存儲體不同的線載荷。第三路徑選擇單元135包括第六開關部TG5、第七開關部TG6、第八開關部TG7以及第三鎖存部IV11和IV12。第六開關部TG5被配置成響應于第四路徑控制信號B<3>，而選擇性地將第三連接節(jié)點CN2與第四連接節(jié)點CN3連接，所述第四連接節(jié)點CN3與第三上存儲體120C和第三下存儲體120G共同連接。第七開關部TG6與第六開關部TG5并聯(lián)連接，且被配置成響應于第五路徑控制信號B<4>，而選擇性地將第四連接節(jié)點CN3與第三連接節(jié)點CN2連接。第八開關部TG7被配置成響應于第六路徑控制信號B<5>而選擇性地將第四連接節(jié)點CN3與第四路徑選擇單元137連接。第三鎖存部IV11和IV12與第四連接節(jié)點CN3電連接。這里，第六開關部TG5和第八開關部TG7可以包括傳輸門。以這種方式配置的第三路徑選擇單元135在傳送數(shù)據(jù)到第三上存儲體120C或第三下存儲體120G時，提供直接路徑以經由第六開關部TG5或第七開關部TG6而將第三連接節(jié)點CN2與第四連接節(jié)點CN3直接連接，并且在傳送數(shù)據(jù)到第二上存儲體120B或第二下存儲體120F時，提供返回路徑以經由第六開關部TG5和第七開關部TG6而將數(shù)據(jù)返回到第三連接節(jié)點CN2。第四路徑選擇單元137包括第九開關部TG8、第十開關部TG9、以及第四鎖存部IV14和IV15。第九開關部TG8被配置成響應于第六路徑控制信號B<5>，而選擇性地將第三路徑選擇單元135與第五連接節(jié)點CN4連接，所述第五連接節(jié)點CN4與第四上存儲體120D和第四下存儲體120H共同連接。第十開關部TG9與第五連接節(jié)點CN4電連接，且被配置成響應于電源電壓VDD和接地電壓VSS（如所示的）而操作。第四鎖存部IV14和IV15與第五連接節(jié)點CN4電連接。這里，第九開關部TG8和第十開關部TG9可以包括傳輸門。此外，第十開關部TG9和第四鎖存部IV14和IV15被設置成作為虛設類型操作使得第四上存儲體120D和第四下存儲體120H具有與其它存儲體120A、120B、120C、120E、120F以及120G...