專利名稱：一種非揮發(fā)性存儲單元的制作方法
一種非揮發(fā)性存儲單元技術(shù)領(lǐng)域
本發(fā)明屬于集成電路設(shè)計技術(shù)領(lǐng)域，特別涉及一種非揮發(fā)性存儲單元。
背景技術(shù)：
圖I所示為已有的基于標(biāo)準(zhǔn)CMOS邏輯工藝的非揮發(fā)性存儲單元結(jié)構(gòu)示意圖。利用一對容值一大一小的晶體管對控制讀出管的閾值電壓大小來達(dá)到數(shù)據(jù)存儲的目的。以寫入數(shù)據(jù)“ I ”為例，在Vp端加高編程電平7. 9V，在Vn端加低電平0V，此時由電容分壓原理， 浮空節(jié)點的電壓值約為7. 5V，此時電容接法的Ct管將由于柵襯底間的高電壓而產(chǎn)生FN隧穿效應(yīng)，電子流入FG節(jié)點，從而讀出管Mread的閾值電壓絕對值減小，并且該點電荷在編程結(jié)束后仍然可以得到持續(xù)保存。寫入數(shù)據(jù)“O”時，在Vn端加高編程電平7. 9V，在Vp端加低電平0V，其過程與寫“I”相反，結(jié)果導(dǎo)致Mread閾值電壓絕對值增大。利用后端的讀取電路放大流過Mread電流的變化從而可以快速讀取出存儲單元所記錄的數(shù)據(jù)。
圖2所示為已有的基于標(biāo)準(zhǔn)CMOS邏輯工藝的非揮發(fā)性存儲單元設(shè)計電路圖。系統(tǒng)采用了一對互偶的存儲元件，采用鎖存式的差分讀取電路實現(xiàn)小信號電流的數(shù)據(jù)放大。由于Mread管和Mreadn管的閾值電壓不同，接入電路產(chǎn)生的電流大小也會不同，導(dǎo)致讀出電路左路和右路最終形成一低一高的穩(wěn)態(tài)電壓，從而能夠在讀出允許時輸出到一組位線上被后端放大電路讀出。由于Mread管和Mreadn管和下面的放大單元采用并聯(lián)連接，當(dāng)讀取電路到達(dá)穩(wěn)態(tài)時仍然會有一條直流通路產(chǎn)生靜態(tài)電流，從而產(chǎn)生靜態(tài)功耗。以穩(wěn)態(tài)時Ne節(jié)點為“I”電位為例，此時Ncn為“O”電位，MNn導(dǎo)通，所以會產(chǎn)生從Vdd流經(jīng)Mreaadn，MNn, MRC 的靜態(tài)電流，產(chǎn)生靜態(tài)功耗。
對于編程單元，加載到隧穿管兩端的電壓能達(dá)到7. 5V左右，利用高壓形成隧穿電流從而在浮空柵上積累電荷，從而改變讀取管的閾值電壓，能夠有效的實現(xiàn)編程操作，該結(jié)構(gòu)后端的均衡電路僅提供高電壓的泄放通道，而對于處在同一位線上的非編程單元。均衡電路采用一般的均衡電路結(jié)構(gòu)，能夠?qū)⒒ヅ嫉腣p和Vn節(jié)點間的電壓差縮小至4. 5V左右， 從而大大降低了加載隧穿管Ct上的電壓，抑制了 FN隧穿電流，防止高壓對數(shù)據(jù)的破壞。
針對上述背景技術(shù)中提到的結(jié)構(gòu)的非揮發(fā)性存儲單元的讀取管和放大單元采用并行連接，由于電流支路無法關(guān)閉，讀取時靜態(tài)的電流一直存在，因此讀取電流較大。這對于一些有著低功耗要求的無線通訊，如RFID等應(yīng)用來說顯得偏大，特別是為了擴(kuò)展接收距離，每比特數(shù)據(jù)消耗的電荷量需要盡可能地減少。發(fā)明內(nèi)容
本發(fā)明旨在至少在一定程度上解決上述技術(shù)問題之一或至少提供一種有用的商業(yè)選擇。為此，本發(fā)明的一個目的在于提出一種具有較小靜態(tài)電流的非揮發(fā)性存儲單元。
根據(jù)本發(fā)明實施例的非揮發(fā)性存儲單元，包括第一存儲子單元和第二存儲子單元，用于存儲數(shù)據(jù)；放大單元，所述放大單元與所述第一存儲子單元和第二存儲子單元相連，包括首尾相接第一反相器和第二反相器，用于感應(yīng)和放大讀取電流；第一讀取控制單元和第二讀取控制單元，所述第一讀取控制單元和第二讀取控制單元與所述放大單元串接， 用于控制將放大單元感應(yīng)的讀取數(shù)據(jù)輸出到位線；以及均衡電路，所述均衡電路用于提供高電壓的泄放通道。
在本發(fā)明的另一個實施例中，還包括多個放電管，所述放電管的源極接地，用于讀取操作的初期，泄放放電管漏極的電壓，防止由于所述放電管漏極連接的對偶節(jié)點電壓的不同而導(dǎo)致讀取數(shù)據(jù)的錯誤。
本發(fā)明提出一種將讀取管和放大單元的連接方式由并行連接改為串行連接的結(jié)構(gòu)的非揮發(fā)性存儲單元，該結(jié)構(gòu)的非揮發(fā)性存儲單元能減少靜態(tài)消耗的電流。
本發(fā)明的附加方面和優(yōu)點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實踐了解到。


本發(fā)明的上述和/或附加的方面和優(yōu)點從結(jié)合下面附圖對實施例的描述中將變得明顯和容易理解，其中
圖I為已有的基于標(biāo)準(zhǔn)CMOS邏輯工藝的非揮發(fā)性存儲單元結(jié)構(gòu)示意圖2為已有的基于標(biāo)準(zhǔn)CMOS邏輯工藝的非揮發(fā)性存儲單元設(shè)計電路圖3為本發(fā)明提出的基于標(biāo)準(zhǔn)CMOS邏輯工藝的非揮發(fā)性存儲單元設(shè)計電路圖。
具體實施方式
下面詳細(xì)描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，旨在用于解釋本發(fā)明，而不能理解為對本發(fā)明的限制。
在本發(fā)明的描述中，需要理解的是，術(shù)語“中心”、“縱向”、“橫向”、“長度”、“寬度”、 “厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“豎直”、“水平”、“頂”、“底” “內(nèi)”、“外”、“順時針”、“逆時針”等指示的方位或位置關(guān)系為基于附圖所示的方位或位置關(guān)系，僅是為了便于描述本發(fā)明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構(gòu)造和操作，因此不能理解為對本發(fā)明的限制。
此外，術(shù)語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術(shù)特征的數(shù)量。由此，限定有“第一”、“第二”的特征可以明示或者隱含地包括一個或者更多個該特征。在本發(fā)明的描述中，“多個”的含義是兩個或兩個以上，除非另有明確具體的限定。
在本發(fā)明中，除非另有明確的規(guī)定和限定，術(shù)語“安裝”、“相連”、“連接”、“固定”等術(shù)語應(yīng)做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機(jī)械連接，也可以是電連接；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個元件內(nèi)部的連通。對于本領(lǐng)域的普通技術(shù)人員而言，可以根據(jù)具體情況理解上述術(shù)語在本發(fā)明中的具體含義。
在本發(fā)明中，除非另有明確的規(guī)定和限定，第一特征在第二特征之“上”或之“下” 可以包括第一和第二特征直接接觸，也可以包括第一和第二特征不是直接接觸而是通過它們之間的另外的特征接觸。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一4特征在第二特征正上方和斜上方，或僅僅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或僅僅表示第一特征水平高度小于第二特征。
本發(fā)明實施例的非揮發(fā)性存儲單元，包括第一存儲子單元和第二存儲子單元，用于存儲數(shù)據(jù)；放大單元，所述放大單元與所述第一存儲子單元和第二存儲子單元相連，包括首尾相接第一反相器和第二反相器，用于感應(yīng)和放大讀取電流；第一讀取控制單元和第二讀取控制單元，所述第一讀取控制單元和第二讀取控制單元與所述放大單元串接，用于控制將放大單元感應(yīng)的讀取數(shù)據(jù)輸出到位線；以及均衡電路，所述均衡電路用于提供高電壓的泄放通道。
在本發(fā)明的另一個實施例中，還包括多個放電管，所述放電管的源極接地，用于讀取操作的初期，泄放放電管漏極的電壓，防止由于所述放電管漏極連接的對偶節(jié)點電壓的不同而導(dǎo)致讀取數(shù)據(jù)的錯誤。
為使本領(lǐng)域技術(shù)人員更好地理解本發(fā)明，現(xiàn)結(jié)合圖3再詳細(xì)敘述本發(fā)明的實施例。
如圖3所示,本發(fā)明的非揮發(fā)性存儲器中Ce、Ct> Mread和Ccn、Ctn> Mreadn分別構(gòu)成兩個存儲單元，其浮柵節(jié)點分別為FG、FGn。Ce的負(fù)極與Ctn的負(fù)極連接在一起,形成內(nèi)部高壓輸入端Vp ；Ct的負(fù)極與Ccn的負(fù)極連接在一起，形成內(nèi)部高壓輸入端VN。由M3、 M4組成的反相器和M3n和M4n構(gòu)成反相器首尾相接，形成雙穩(wěn)態(tài)結(jié)構(gòu)的放大單元。讀取管 Mread和Mread_n是串行連入由M3，M3n，M4和M4n構(gòu)成的放大單元。其輸出分別為內(nèi)部數(shù)據(jù)輸出端Data、Datan。MreacUMreadn的漏極分別連接至M3, M3n的源極，Mread和Mreadn 的源極均連接到由讀取信號RL控制的Ml的源極。本發(fā)明將存儲模塊的內(nèi)部數(shù)據(jù)輸出端 Data、Datan與外部數(shù)據(jù)輸出端BL、BLn分別通過兩對讀取控制傳輸管M5、M5n、M6、M6n相連，M5、M5n的柵極為讀取輸出控制端PR，可以通過讀取輸出控制端PR來控制數(shù)據(jù)的讀取輸出；本發(fā)明設(shè)計的兩個輸出放大管M6和M6n的柵極分別與內(nèi)部數(shù)據(jù)輸出端Data、Datan相連，漏極分別與M5和M5n的漏極相連，源極均接到地。同時，本發(fā)明設(shè)計了 Mdl、Mdln、Md2、 Md2n四個放電管。這四個放電管的柵極均由控制信號RL控制，源極均接地，漏極分別接到四個內(nèi)部節(jié)點n3，n3n，n4和n4n。下方的均衡電路為通用的均衡電路。整個存儲器單元的電路結(jié)構(gòu)完全對稱。
以讀出數(shù)據(jù)“I”為例對存儲單元讀取操作的工作情況進(jìn)行分析。當(dāng)存儲單元被寫入的數(shù)據(jù)為“I”時，讀取管Mread的閾值電壓絕對值下降，即在一定的柵源電壓差下更容易導(dǎo)通。而與之相對的Mreadn管的閾值電壓絕對值上升，則在同樣的柵源電壓下更難導(dǎo)通。 下面分階段對讀取操作進(jìn)行討論
階段I :此時Ml管關(guān)斷而放電管Mdl、Mdln、Md2、Md2n管導(dǎo)通。因此，存儲單元的所有內(nèi)部節(jié)點n3, n3n, n4和n4n全部被下拉至O電位,保證了存儲單元內(nèi)部處于確定的初始狀態(tài)。
階段2 :此時Ml管導(dǎo)通而放電管Mdl、Mdln、Md2、Md2n管關(guān)斷，電源Vdd開始對內(nèi)部節(jié)點充電，節(jié)點nl電壓迅速升高。由于n3，n3n，n4和n4n均為0，因此最初時刻全部內(nèi)部的晶體管均是關(guān)斷的。當(dāng)nl節(jié)點電位上升后Mread和Mreadn最先開始導(dǎo)通。由于Mread 和Mreadn柵源電壓一致,但閾值電壓不同，因此Mread管會優(yōu)先Mreadn管導(dǎo)通,從而n3節(jié)點比n3n節(jié)點的電壓更先開始上升。同時，由于閾值電壓的差異Mread管的導(dǎo)通電阻相較 Mreadn管的導(dǎo)通電阻小，因此左路支路的充電電流比右側(cè)支路的充電電流大，n3節(jié)點也會更早的升至使M3管導(dǎo)通的程度。優(yōu)先導(dǎo)通的M3會對n4節(jié)點充電，稍后導(dǎo)通的M3n也會對n4n節(jié)點充電,這樣n4節(jié)點和n4n節(jié)點的電壓均會逐漸上升。但不同的是，n4節(jié)點電壓開始上升的時刻比n4n的早，同時在Mread管進(jìn)入電阻區(qū)之前,其上升的速度也較n4n節(jié)點快。因此n4節(jié)點的電壓會比n4n節(jié)點電壓更快地上升至NMOS的閾值電壓，從而M4n會優(yōu)先導(dǎo)通。此時M4n會對n4n節(jié)點形成下拉電流,這樣會進(jìn)一步減慢n4n節(jié)點電壓上升的速度，也會減慢M4管開啟的時間，甚至可能導(dǎo)致n4n節(jié)點電壓無法上升至M4管開啟所需的電壓。這樣就在存儲單元內(nèi)部形成了正反饋，使得n4節(jié)點的充電電流迅速超過n4n節(jié)點的充電電流，n4節(jié)點迅速上升,直到使M3n關(guān)斷,從而導(dǎo)致n4n節(jié)點的充電電流消失,n4n節(jié)點電壓迅速被M4n下拉至O電壓，而n4節(jié)點的電壓則會最終被M3管上拉至Vdd。當(dāng)存儲單元進(jìn)入穩(wěn)態(tài)時，左右支路均無電流流過，而n4節(jié)點電壓為Vdd,而n4n節(jié)點電壓為O。
階段3 :此時M5和M5n開始導(dǎo)通,存儲單元向位線輸出數(shù)據(jù)。由于n4和n4n節(jié)點電壓分別為Vdd和0，因此M6關(guān)斷而M6n導(dǎo)通，因此Datan會被下拉至O電位，而Data由外圍的電壓保持電路維持而仍然為Vdd。
讀取存儲數(shù)據(jù)‘0’過程與讀取存儲數(shù)據(jù)‘I’的過程互偶。
本發(fā)明由于系統(tǒng)采用了一對存儲管進(jìn)行數(shù)據(jù)的存儲，因此存儲單元的讀取部分也采用的是雙穩(wěn)態(tài)形式的放大單元進(jìn)行數(shù)據(jù)的放大。正反饋的引入可以加速數(shù)據(jù)的讀出，以便使系統(tǒng)在較短時間內(nèi)穩(wěn)定。由于讀取管是串行連接入放大單元的，因此系統(tǒng)進(jìn)入穩(wěn)態(tài)以后不會產(chǎn)生靜態(tài)功耗，盡快使系統(tǒng)進(jìn)入穩(wěn)態(tài)也就能盡可能減少系統(tǒng)在動態(tài)過程中產(chǎn)生的電流，極大的降低了系統(tǒng)的讀取功耗。同時本發(fā)明采用兩對讀取控制傳輸管M5、M5n、M6、M6n 相連，M5、M5n的柵極為讀取輸出控制端PR，可以通過讀取輸出控制端PR來控制數(shù)據(jù)的讀取輸出，M6和M6n進(jìn)一步降低了讀取操作時的電源電壓要求，一方面可以隔離位線和存儲單元內(nèi)部節(jié)點，防止由于位線電壓的波動造成存儲單元內(nèi)部數(shù)據(jù)錯誤讀取；另外，采用輸出放大管可以利用其放大能力加速位線電壓的變化，使后端的數(shù)據(jù)放大單元能夠更快地辨認(rèn)出數(shù)據(jù)，同時在存儲單元內(nèi)部，大大降低了差分對的輸出負(fù)載。同時，本發(fā)明設(shè)計了 Mdl、Mdln、 Md2、Md2n四個放電管。這四個放電管的加入保證了左右兩條對偶支路上的對偶節(jié)點n3和 n3n,n4和n4n能夠在讀取的初始階段處于確定的O電位,避免了在讀取的初始階段對偶節(jié)點可能因為上次數(shù)據(jù)的讀取而導(dǎo)致電壓不同的情況。這樣可以防止由于這幾個節(jié)點電壓不同而給數(shù)據(jù)讀取帶來不確定的因素。
在本說明書的描述中，參考術(shù)語“一個實施例”、“一些實施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結(jié)合該實施例或示例描述的具體特征、結(jié)構(gòu)、材料或者特點包含于本發(fā)明的至少一個實施例或示例中。在本說明書中，對上述術(shù)語的示意性表述不一定指的是相同的實施例或示例。而且，描述的具體特征、結(jié)構(gòu)、材料或者特點可以在任何的一個或多個實施例或示例中以合適的方式結(jié)合。
盡管上面已經(jīng)示出和描述了本發(fā)明的實施例，可以理解的是，上述實施例是示例性的，不能理解為對本發(fā)明的限制，本領(lǐng)域的普通技術(shù)人員在不脫離本發(fā)明的原理和宗旨的情況下在本發(fā)明的范圍內(nèi)可以對上述實施例進(jìn)行變化、修改、替換和變型。
權(quán)利要求
1.一種非揮發(fā)性存儲單元，其特征在于，包括 第一存儲子單元和第二存儲子單元，用于存儲數(shù)據(jù)； 放大單元，所述放大單元與所述第一存儲子單元和第二存儲子單元相連，包括首尾相接第一反相器和第二反相器，用于感應(yīng)和放大讀取電流。
第一讀取控制單元和第二讀取控制單元，所述第一讀取控制單元和第二讀取控制單元與所述放大單元串接，用于控制將放大單元感應(yīng)的讀取數(shù)據(jù)輸出到位線；以及均衡電路，所述均衡電路用于提供高電壓的泄放通道。
2.如權(quán)利要求2所述的非揮發(fā)性存儲單元，其特征在于，還包括多個放電管，所述放電管的源極接地，用于讀取操作的初期，泄放放電管漏極的電壓，防止由于所述放電管漏極連接的對偶節(jié)點電壓的不同而導(dǎo)致讀取數(shù)據(jù)的錯誤。
全文摘要
本發(fā)明提出一種非揮發(fā)性存儲單元，包括第一存儲子單元和第二存儲子單元，用于存儲數(shù)據(jù)；放大單元，所述放大單元與所述第一存儲子單元和第二存儲子單元相連，包括首尾相接第一反相器和第二反相器，用于感應(yīng)和放大讀取電流；第一讀取控制單元和第二讀取控制單元，所述第一讀取控制單元和第二讀取控制單元與所述放大單元串接，用于控制將放大單元感應(yīng)的讀取數(shù)據(jù)輸出到位線；以及均衡電路，所述均衡電路用于提供高電壓的泄放通道。本發(fā)明提出一種將讀取管和放大單元的連接方式由并行連接改為串行連接的結(jié)構(gòu)的非揮發(fā)性存儲單元，該結(jié)構(gòu)的非揮發(fā)性存儲單元能減少靜態(tài)消耗的電流。
文檔編號G11C16/02GK102982843SQ20121051868
公開日2013年3月20日 申請日期2012年12月5日 優(yōu)先權(quán)日2012年12月5日
發(fā)明者潘立陽, 伍冬, 王立業(yè), 彭亞銳, 李樹龍 申請人:清華大學(xué)