專利名稱：一種雙位線亞閾值存儲單元電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及亞閾值設(shè)計中，亞閾值工作區(qū)域下的低功耗存儲單元，尤其是一種雙位線亞閾值存儲單元電路，屬于集成電路設(shè)計技術(shù)領(lǐng)域。
背景技術(shù)：
靜態(tài)隨機存儲器(SRAM)是現(xiàn)代數(shù)字系統(tǒng)的重要組成部分，往往占據(jù)了系統(tǒng)芯片的大部分面積，也往往是系統(tǒng)設(shè)計的功耗瓶頸。隨著市場對各種便攜式設(shè)備需求的不斷提高，對存儲單元陣列的降低功耗技術(shù)提出了更高的要求。亞閾值設(shè)計是當前超低功耗設(shè)計的熱門。通過降低電源電壓VDD進入電路的亞閾值區(qū)域電源電壓VDD小于閾值電壓Vth，使得系統(tǒng)工作在電路的線性區(qū)，進而顯著降低系統(tǒng)的動態(tài)、靜態(tài)功耗。亞閾值存儲單元陣列的設(shè)計更是凸顯了亞閾值設(shè)計的低功耗優(yōu)越性。 靜態(tài)隨機存儲器是數(shù)字電路設(shè)計的重要組成部分，它的失效率將直接影響系統(tǒng)的良率。隨著工藝特征尺寸的進一步縮小，柵長L、柵寬W、氧化層厚度Tra以及摻雜分布等工藝波動性對器件帶來的影響愈發(fā)不容忽視。其中隨機摻雜波動(Random DopantFluctuation, RDF)的影響最大，它會嚴重影響小幾何尺寸晶體管的閾值電壓(Vth)，特別是SRAM單元，導(dǎo)致失效率的迅速上升。在典型的超閾值六管存儲單元單元設(shè)計中，設(shè)計者可通過平衡下拉晶體管、上拉晶體管和訪問晶體管之間的驅(qū)動比關(guān)系，在滿足良率需求的同時達到存儲器單元的密度要求。但是，在亞閾值區(qū)域晶體管驅(qū)動電流和閾值電壓成指數(shù)關(guān)系，器件工藝偏差對存儲單元良率的影響也變得更具挑戰(zhàn)性，僅靠單純的調(diào)節(jié)器件尺寸已不能滿足設(shè)計需要。存儲單元結(jié)構(gòu)設(shè)計成為了亞閾值存儲電路平衡讀寫操作，協(xié)調(diào)各失效率，滿足設(shè)計良率要求的關(guān)鍵。隨著半導(dǎo)體器件集成度的提高，特征尺寸的不斷縮小，必然引起靜態(tài)漏電流的增加。同時需要注意的是，存儲陣列的工作特性決定了其部分單元將長時間處于不工作的狀態(tài)(Standby Operation)?？紤]到存儲陣列的組成晶體管數(shù)量眾多，存儲陣列靜態(tài)能耗相應(yīng)迅速增加進而降低產(chǎn)品的使用壽命和可靠性。因此，如何通過電路設(shè)計降低存儲陣列中存儲單元的動態(tài)能耗以及靜態(tài)漏電流，同時保證設(shè)計性能，亦即在保證一定的工作電流的基礎(chǔ)上降低存儲單元漏電流，成為存儲陣列設(shè)計的重要研究方向之
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發(fā)明內(nèi)容本實用新型要解決的問題是由于亞閾值存儲單元采用了較低的電源電壓來獲取超低能耗，其受到工藝尺寸、工藝偏差的影響更加嚴重，需要解決存儲單元的噪聲容限較小的問題，在保證一定的工作電流的基礎(chǔ)上降低存儲單元漏電流。為解決上述技術(shù)問題，本實用新型采取以下技術(shù)方案一種雙位線亞閾值存儲單元電路，其特征在于，包括四個PMOS管Pl P4及六個NMOS管NI N6，構(gòu)成雙端讀寫的亞閾值存儲單元電路，具有一對寫位線和一對讀位線，其中[0007]四個PMOS管Pl P4的襯底分別與各自的柵端連接，六個NMOS管NI N6的襯底均接地GND ；NM0S管NI的漏端和柵端分別與PMOS管Pl的漏端和柵端連接在一起，構(gòu)成第一反相器；NM0S管N2的漏端和柵端分別與PMOS管P2的漏端和柵端連接在一起，構(gòu)成第二反相器；第一反相器與第二反相器連接成交叉耦合=NMOS管NI柵端、PMOS管Pl的柵端與NMOS管N2的漏端以及PMOS管P2的漏端連接在一起，NMOS管N2的柵端、PMOS管P2的柵端與NMOS管NI的漏端以及PMOS管Pl的漏端連接在一起，PMOS管P1、P2的源端均與電源電壓VDD連接；NM0S管N3的源端、NMOS管N5的柵端與PMOS管Pl的漏端及NMOS管NI的漏端連接在一起，NMOS管N3的柵端連接寫字線WWL，NMOS管N3的漏端連接寫位線WBL，NMOS管N5的漏端連接PMOS管P3的漏端，PMOS管P3的柵端連接讀字線RWL，PMOS管P3的源端連接讀位線RBL，NM0S管N4的源端、NMOS管N6的柵端與PMOS管P2的漏端及NMOS管N2的漏端連接在一起，NMOS管N4的柵端連接寫字線WWL，NMOS管N4的漏端連接另一根寫位線WBLB，NMOS管N6的漏端連接PMOS管P4的漏端，PMOS管P4的柵端連接讀字線RWL，PMOS管P3的源端連接另一根讀位線RBLB，NMOS管NI、N2、N5、N6的源端均接地GND。與現(xiàn)有技術(shù)相比，本實用新型具有以下優(yōu)點及顯著效果(I)本實用新型設(shè)計的存儲單元采用雙位線結(jié)構(gòu)，即寫位線和讀位線分離，這樣就顯著減小了串聯(lián)在寫位線和讀位線上的晶體管的數(shù)量，從而顯著減小了寫位線和讀位線上的電容，進而提高了充放電速度，降低了動態(tài)能耗；(2)本實用新型設(shè)計的超低能耗、高魯棒性的亞閾值存儲單元在不影響讀取時間的情況下，由于采用了體端電壓動態(tài)調(diào)節(jié)的PMOS管作為讀操作的匹配管(P3、P4)，使得位線擺幅控制在O. 5VDD以內(nèi)，從而減小了位線的動態(tài)能耗；而且，在靜態(tài)操作時，采用本發(fā)明單元的位線漏電流較小，從而減小了漏功耗；(3)本實用新型設(shè)計的存儲單元，由于采用了 PMOS管體端動態(tài)電壓調(diào)節(jié)技術(shù)，減小了單元的靜態(tài)漏電流，從而減小了存儲陣列的漏功耗；(4)在本實用新型設(shè)計的亞閾值存儲單元中，NMOS管N5、N6結(jié)合PMOS管P3、P4形成讀緩沖電路，該緩沖電路使讀操作過程中存儲節(jié)點與位線分離，位線上預(yù)充的電位不會造成存儲節(jié)點電位的上升，因此亞閾值SRAM設(shè)計的最關(guān)鍵的問題——讀噪聲容限被擴展，也就是本實用新型中采用的完全不同的讀取方案提高了讀取過程中存儲單元的抗噪能力，增強了 SRAM的魯棒性；而且由于對PMOS管采用體端電壓調(diào)節(jié)技術(shù)，又進一步提高了單元的靜態(tài)噪聲容限；(5)本實用新型在采用讀寫位線分離技術(shù)來減小位線電容的同時，采用增強寫字線WWL的方法增強寫驅(qū)動能力，在不降低其他未被讀寫的存儲單元穩(wěn)定性同時增強寫入邏輯對被選中單元較弱的驅(qū)動能力；(6)本實用新型創(chuàng)造性地采用更改存儲單元的邏輯結(jié)構(gòu)的方式使得該設(shè)計可以全部采用最小尺寸的晶體管，在滿足面積約束的條件下提高設(shè)計魯棒性。讀緩沖電路使得存儲單元的可讀性得以保證；可寫性由增強的外部控制信號WWL來保證。這使得本發(fā)明可以全部采用最小尺寸的晶體管來滿足存儲電路面積約束?？傊緦嵱眯滦湍軌蛟诒ＷC系統(tǒng)在不增加額外管理功耗和不降低性能的前提下，實現(xiàn)動態(tài)能耗和靜態(tài)泄漏功耗的同時降低，提高單元魯棒性，平衡存儲單元的各項指標，使系統(tǒng)性能最優(yōu)化。PMOS襯底(即體端)調(diào)節(jié)的亞閾值存儲單元電路，它的PMOS讀匹配管以及PMOS襯底調(diào)節(jié)技術(shù)可以在不增加額外管理功耗和不降低性能的前提下，實現(xiàn)動態(tài)能耗和靜態(tài)泄漏功耗的同時降低，兼具高魯棒性等特點。

圖I是本實用新型電路結(jié)構(gòu)圖；圖2是本實用新型雙位線連接結(jié)構(gòu)圖；圖3是本實用新型與參考10管單元(IOT)在每根位線上串聯(lián)512個存儲單元數(shù)時的讀“0”操作位線的波形圖比較；圖4是本實用新型與參考IOT在每根位線上串聯(lián)1024個存儲單元數(shù)時的讀“0” 操作位線的波形圖比較；圖5是本實用新型與參考IOT在每根位線上串聯(lián)512個存儲單元數(shù)時位線漏電流的波形圖比較；圖6(a)是參考IOT在工藝失配情況下的單元靜態(tài)漏電流分布圖，圖6 (b)是本實用新型在工藝失配情況下的單元靜態(tài)漏電流分布圖；圖7(a)是本發(fā)明的讀靜態(tài)噪聲容限圖，圖7(b)是本發(fā)明的寫靜態(tài)噪聲容限圖，圖7(c)是本實用新型的保持靜態(tài)噪聲容限圖；圖8是本實用新型與參考IOT三種噪聲容限值的比較表；圖9(a)是參考IOT在工藝失配情況下的讀噪聲容限分布圖，圖9 (b)是本實用新型在工藝失配情況下的讀噪聲容限分布圖；圖10(a)是參考IOT在工藝失配情況下的寫噪聲容限分布圖，圖10(b)是本實用新型在工藝失配情況下的寫噪聲容限分布具體實施方式
參看圖1，本實用新型存儲單元電路由十個晶體管(IOT)組成四個PMOS管P1、P2、P3、P4及六個NMOS管NI N6，構(gòu)成雙端讀寫的亞閾值存儲單元電路，具有雙位線結(jié)構(gòu)，即有一對寫位線和一對讀位線。其中，四個PMOS管的體端(襯底)分別與其柵端連接，六個NMOS管的體端接地GND ；NM0S管NI的漏端和柵端分別與PMOS管Pl的漏端和柵端連接在一起，組成第一反相器；NM0S管N2的漏端和柵端分別與PMOS管P2的漏端和柵端連接在一起，組成第二反相器；第一反相器與第二反相器連接成交叉耦合；NM0S管NI柵端、PMOS管Pl的柵端及其體端、NMOS管N2的漏端、PMOS管P2的漏端、NMOS管N4的源端以及NMOS管N6的柵端相連接；NM0S管NI的漏端、PMOS管Pl的漏端、NMOS管N2的柵端、PMOS管P2的柵端及其體端、NMOS管N3的源端以及NMOS管N5的柵端相連接；PM0S管PU P2的源端與電源電壓VDD連接，NMOS管NI、N2、N5、N6的源端連在一起，并接地GND ；NMOS管N3的柵端與NMOS管N4的柵端連接在一起，并連接到寫字線WffL上；NM0S管N3的漏端連接到一根寫位線WBL上；NM0S管N4的漏端連接到另一根寫位線WBLB上；NMOS管N3的源端與NMOS管NI的漏端、PMOS管Pl的漏端、NMOS管N2的柵端、PMOS管P2的柵端及其體端、NMOS管N5的柵端連接在一起；NM0S管N4的源端與NMOS管N2的漏端、PMOS管P2的漏端、NMOS管NI的柵端、PMOS管Pl的柵端及其體端、NMOS管N6的柵端連接在一起;NMOS管N5的漏端與PMOS管P3的漏端連接在一起，NMOS管N5的源端與NMOS管N1、N2、N6的源端連接在一起，并連接到地GND，NMOS管N5的柵端與NMOS管N3的源端、NMOS管NI的漏端、PMOS管Pl的漏端、NMOS管N2的柵端、PMOS管P2的柵端及其體端連接在一起；PM0S管P3的漏端與NMOS管N5的漏端連接在一起；PM0S管P3的柵端與其體端、PMOS管P4的柵端及其體端連接在一起，并連接到讀字線RWL上；PM0S管P3的源端連接到一根讀位線RBL上；NMOS管N6的漏端與PMOS管P4的漏端連在一起，NMOS管N6的源端與NMOS管NI、N2、N5的源端連在一起，并連接到地GND，NMOS管N6的柵端與NMOS管N4的源端、NMOS管N2的漏端、PMOS管P2的漏 端、NMOS管NI的柵端、PMOS管Pl的柵端及其體端連接在一起；PMOS管P4的漏端與NMOS管N6的漏端連接在一起；PM0S管P4的柵端及其體端與PMOS管P3的柵端及其體端連接在一起，并連接到讀字線RWL上；PM0S管P4的源端連接到一根讀位線RBLB上；NMOS管N3、N4的柵端與寫字線WffL連接，PMOS管P3的柵端及其體端、PMOS管P4的柵端及其體端與讀字線RWL連接；NM0S管N3的漏端連接到一根寫位線WBL上；NM0S管N4的漏端連接到另一根寫位線WBLB上；PM0S管P3的源端連接到一根讀位線RBL上；PM0S管P4的源端連接到另一根讀位線RBLB上。作為一個單獨使用的晶體管，其源端和漏端是可以互換的。在常規(guī)設(shè)計尤其是數(shù)字電路中，由于PMOS管往往運用在上拉電路，NMOS往往運用在下拉電路，所以它們的源端會固定的接在電源電壓VDD和地GND不動。但是在本發(fā)明的設(shè)計中，由于存儲單元所具有的特性在寫操作時，寫位線和寫位線的非上的信號被寫入存儲單元；在讀操作時，存儲單元內(nèi)部的信號被讀出到讀位線和讀位線的非上。作為匹配管的NMOS管N3、N4以及PMOS管P3、P4兩端的信號是動態(tài)變化的。而按照晶體管源端、漏端的定義載流子的輸出端為源端，載流子的接受端為漏端，雖然存儲單元具體的連接關(guān)系沒有變化，但是晶體管N3、N4以及PMOS管P3、P4兩端的端口定義會隨著存儲單元內(nèi)部信息及其相對于互補位線對上電位的大小變化而變化。參見圖2，在本實用新型實際的操作過程中，寫操作時，是由寫控制電路將數(shù)據(jù)信號選通到一根寫位線WBL和另一根寫位線WBLB上，再通過寫字線WffL信號控制開啟NMOS管N3、N4，將寫位線WBL及WBLB上的信號傳送到內(nèi)部節(jié)點，改變存儲單元內(nèi)部的信息，完成雙端寫的操作過程。讀操作時，通過讀字線RWL信號控制PMOS管P3、P4的開啟，而讀緩沖電路中的NMOS管N5、N6則根據(jù)存儲單元內(nèi)部節(jié)點RB、RT存儲的信息不同而呈現(xiàn)不同的工作狀態(tài)，所以，由PMOS管P3、NMOS管N5以及PMOS管P4、NMOS管N6組成的讀緩沖電路，能將存儲單元的內(nèi)部信息傳送到兩根互補讀位線RBL和RBLB上，再由列選信號控制CMUX的選通，使互補位線信號進入靈敏放大器識別放大，完成雙端讀的操作過程。本實用新型超低能耗、高魯棒性的亞閾值存儲單元電路的工作原理如下I、讀操作由于在超低電壓工作的亞閾值電路中，電路受噪聲及工藝波動的影響非常明顯，而且，在存儲陣列的設(shè)計中，三個靜態(tài)噪聲容限讀靜態(tài)噪聲容限、寫靜態(tài)噪聲容限、保持靜態(tài)噪聲容限中，讀靜態(tài)噪聲容限最小。如何擴展讀靜態(tài)噪聲容限成為亞閾值存儲單元設(shè)計的瓶頸。如果能屏蔽操作過程中位線電位對存儲單元節(jié)點信息的干擾就能解決讀失效問題，進而擴展讀噪聲容限。在本發(fā)明的亞閾值存儲單元中，P3、P4結(jié)合N5、N6形成緩沖電路，它可以在讀操作過程中保證存儲單元內(nèi)存儲的信息不被破壞，進而擴展亞閾值存儲單元的讀靜態(tài)噪聲容限。NMOS管NI柵端與PMOS管Pl柵端的連接點為RT，NM0S管N2柵端與PMOS管P2柵端的連接點為RB，假定初始條件下，RB =“ I”、RT =“0” ( “ I”表示高電平，“0”表示低電平)。讀操作過 程中，RWL被設(shè)置為“0”，而WffL為“O”。此時，寫匹配管N3、N4關(guān)斷，而讀匹配管P3、P4處于開啟狀態(tài)。考慮到RB =“1”、RT =“0”，晶體管N5導(dǎo)通，N6截止，這樣在讀操作時，讀位線RBL上預(yù)充的電荷可以通過P3和N5放電，而另一根讀位線RBLB上的電荷不會放掉，從而讀出Q點存儲的信息。鑒于該操作過程中存儲節(jié)點與位線分離，位線上預(yù)充的電位不會造成存儲節(jié)點電位的上升，亞閾值SRAM設(shè)計的最關(guān)鍵的問題——讀噪聲容限被擴展。即本發(fā)明中采用的完全不同的讀取方案提高了讀取過程中存儲單元的抗噪能力，增強了 SRAM的魯棒性。圖7(a)展示了本實用新型單元的讀噪聲容限仿真示意圖。2、寫操作在亞閾值電路設(shè)計中，亞閾值區(qū)域過驅(qū)動電壓減小、負載電容大以及在工藝變化的條件下保持足夠的寫能力是亞閾值存儲單元設(shè)計的又一個挑戰(zhàn)。常規(guī)方法是在寫操作過程中進一步降低亞閾值存儲單元VDD以增強寫驅(qū)動能力。但是，這也同時降低共享同一VDD的其它未被選中列中存儲單元的保持操作穩(wěn)定性。為了增強亞閾值單元的寫能力，本實用新型采用讀寫位線分離技術(shù)，這樣顯著減小了寫位線的負載電容，同時，本實用新型采用增強寫字線WffL信號電壓，增強寫驅(qū)動能力。在寫操作時，寫字線信號WWL為高電平“1”，讀字線RWL也為高電平“1”，所以PMOS管P3、P4管截止，NMOS管N3、N4導(dǎo)通，這樣寫位線WBL和寫位線的非WBLB上的信號就通過N3、N4管傳到單元內(nèi)部節(jié)點。圖7 (b)為本實用新型單元的寫噪聲容限仿真示意圖。3、保持操作在保持操作期間，寫字線WffL被設(shè)置為“0”，讀字線RWL為“I”。寫匹配管N3、N4關(guān)斷，寫位線上的信息與存儲單元存儲信息隔離；同樣，讀匹配管P3、P4關(guān)斷，讀位線上的信息與存儲單元存儲信息隔離。信息由交叉耦合的兩個反相器保持。圖7(c)為本實用新型單元的保持噪聲容限仿真示意圖。讀靜態(tài)噪聲容限是常規(guī)存儲單元的關(guān)鍵噪聲容限。在亞閾值區(qū)域，由于急劇惡化的，存儲單元的存儲節(jié)點更易受到位線電位波動的影響。為解決該問題，本實用新型的亞閾值存儲單元采用晶體管P3-N5，P4-N6形成讀緩沖電路。該緩沖電路能夠在具體的讀操作過程中將存儲節(jié)點與位線上的信息隔離，進而擴展存儲單元的讀靜態(tài)噪聲容限。這樣保持靜態(tài)噪聲容限成為本設(shè)計存儲單元的關(guān)鍵噪聲容限。圖8展示了本實用新型的單元與C. IkJoon等人發(fā)表在IEEE中的一款參考IOT設(shè)計的三種噪聲容限值的比較，其中Read S匪表示讀噪聲容限，Write SW表示寫噪聲容限，Hold SW表示保持噪聲容限，顯然本實用新型具有更優(yōu)的噪聲容限。為了進一步比較本發(fā)明單元與參考IOT的抗工藝失配的性能，本實用新型進行了1000次的蒙特卡洛仿真，圖9(a)為參考IOT的讀噪聲容限在工藝失配情況下的分布圖，圖9(b)為本實用新型IOT的讀噪聲容限在工藝失配情況下的分布圖，可以看出本實用新型IOT的讀噪聲容限的平均值(mean)比參考IOT的要大，而離散標準差(std)比參考IOT的要小，說明本實用新型的讀噪聲容限的抗工藝失配性較好。圖10(a)為參考IOT的寫噪聲容限在工藝失配情況下的分布圖，圖10(b)為本實用新型IOT的寫噪聲容限在工藝失配情況下的分布圖，可以看出本實用新型的寫噪聲容限的平均值(mean)比參考IOT的要大，而離散標準差(std)比參考IOT的要小，說明本實用新型IOT的寫噪聲容限的抗工藝失配性同樣較好。4、超低能耗的 存儲單元在相關(guān)的文獻中已經(jīng)證實，降低電源電壓能夠呈平方項的降低動態(tài)能耗。但如果進一步降低電源電壓VDD至最優(yōu)的電源電壓一下會導(dǎo)致泄漏能耗的增加，這是因為延遲隨著電源電壓的降低而指數(shù)的增加，從而增加了總的泄漏能耗，同時文獻說明最優(yōu)的電源電壓處在亞閾值區(qū)。在現(xiàn)在的系統(tǒng)芯片設(shè)計中，存儲陣列占據(jù)相當大的面積。同時，存儲陣列的功能要求各存儲單元需要長時間保持數(shù)據(jù)。所以進一步降低位線漏流，減少動態(tài)功耗，以及限制SRAM存儲陣列的靜態(tài)功耗已成為一個關(guān)鍵且不可忽視的問題。相關(guān)的文獻中介紹了超閾值狀態(tài)下典型六管存儲陣列的限漏流方案。但是，它們都沒有同時考慮動態(tài)能耗和靜態(tài)漏電流。本實用新型提出了一種超低能耗的亞閾值SRAM單元，它可以在不影響性能的前提下，同時實現(xiàn)動態(tài)操作(讀/寫操作)和靜態(tài)操作漏電流的減少。
(yGS~Vth+7lVnS~rVSB) -(vDS)n VtVt…
1Sub=1SuMye(1_e)⑴其中Isub是亞閾值電流，η是亞閾值擺幅參數(shù)，Π是漏致勢壘降低效應(yīng)(DIBL)系數(shù)，Y為體效應(yīng)系數(shù)，Ves為柵源電壓，Vds為漏源電壓，Vt為熱電壓kT/q，其值在室溫下大約等于26mV，k為波爾滋曼常數(shù)，T為環(huán)境溫度，q為電荷常量。Isubtl是Ves = Vth, W/L = I條件下獲得的特定電流，W為晶體管的溝道寬度,L為晶體管的溝道長度,Vth為閾值電壓。Vthtl是襯底偏壓為“O”時的閾值電壓，Vsb為源體偏置。如公式(I)所示，減小漏電流的原理是亞閾值區(qū)域漏源電流隨著Ves和晶體管的閾值電壓的差(器件過驅(qū)動電壓)呈指數(shù)級變化。作為PM0S，當源端S的電位下降時，Vsg會減小，所以PMOS的過驅(qū)動電壓減少，導(dǎo)致PMOS的電流迅速下降。本實用新型將PMOS的這種電流特性用在亞閾值單元設(shè)計中。本實用新型采用PMOS管作為讀匹配管，假設(shè)在讀操作的最壞情況下，一列存儲單元中，只有一個單元b0的RT =“1，，，RB =“0”，其他單元的RT =“0，，，RB =“1”。在對單元b0進行讀操作時，b0單元的P3、N5讀緩沖電路打開，讀位線RBL電位下降；而在另一根讀位線RBLB所串聯(lián)的剩下的單元中，由于PMOS管P4作為讀匹配管，隨著RBLB的下降，PMOS的過驅(qū)動電壓顯著下降，導(dǎo)致PMOS的電流指數(shù)級下降，所以讀位線RBLB的漏電流很小。同時，為了彌補PMOS開態(tài)時電流比NMOS較小的特性，本實用新型采用PMOS襯底電壓動態(tài)調(diào)節(jié)技術(shù)，即將PMOS管的襯底連接到其柵端，當PMOS管導(dǎo)通時，其閾值電壓會下降，進而提高了 PMOS管的工作電流。為了驗證本實用新型單元的漏電流特性，本實用新型對位線上串聯(lián)不同的單元時進行讀操作，且設(shè)置成最壞情況，即一列中被讀單元中存儲的信息與其他單元存儲的信息相反。這樣，讀位線上的漏電流最大。圖3為讀位線上串聯(lián)512個單元時的讀操作位線電壓仿真波形圖?？梢钥闯雠c參考IOT相比，本實用新型單元的讀位線RBLB比參考IOT的位線BLB先達到所需壓差。而且，本實用新型單元的讀位線RBL的漏電流比參考IOT的位線BL漏電流小的多。這個就通過仿真證實了下面所論述的理論解釋，即隨著位線電位的下降，本實用新型單元的漏電流急速減小。正是因為本實用新型位線漏電流很小，所以采用本實用新型單元的存儲陣列的讀位線上可以串聯(lián)1024個單元而能正常讀出，而參考IOT卻不能正常工作，如圖4所示。此夕卜，從讀操作時的位線下降電位可以看出，采用本實用新型單元的位線電壓下降到0. 5VDD以內(nèi)，所以讀動態(tài)能耗較低。圖5為進一步驗證靜態(tài)時的位線漏電流所進行的仿真驗證，從圖中可以看出，在位線上串聯(lián)512個單元時，本實用新型單元的位線電壓只下降到0. 28V，而參考IOT的位線電壓下降到了 0. 18V，所以，本實用新型單元的靜態(tài)位線漏電流要小的多。亦即，本實用新型提出的亞閾值存儲單元在不增加額外管理功耗和不降低性能的前提下，實現(xiàn)了動態(tài)操作中的位線動態(tài)能耗和靜態(tài)操作中位線泄漏功耗的同時降低。由于存儲陣列中的大多數(shù)單元處于待機狀態(tài)，所以單元的靜態(tài)漏電流也是一個單元設(shè)計的重要指標。本實用新型對此進行了驗證，圖6(a)顯示了參考IOT的靜態(tài)漏電流在考慮工藝偏差和器件失配條件下的分布情況，圖6(b)顯示了本實用新型IOT在考慮工藝偏差和器件失配條件下的分布情況。結(jié)果是參考IOT的漏電流的均值(mean)為121. 328pA，標準差(std)為60. 5316pA ;本實用新型IOT單元的漏電流的均值(mean)為98. 2054pA，標準差(std)為50. 1827pA，說明本實用新型在工藝失配情況下的漏電流較小。與參考的IOT存儲單元相比，本實用新型IOT顯示出下列特點⑴靜態(tài)時單位漏電流增大了 23.5% ; (2)單元漏電流的標準差減少了 20.6%。這說明，同樣是亞閾值存儲單元設(shè)計，本實用新型設(shè)計具有更好的工藝魯棒性。
權(quán)利要求1. 一種雙位線亞閾值存儲單元電路，其特征在于，包括四個PMOS管Pl P4及六個NMOS管NI N6，構(gòu)成雙端讀寫的亞閾值存儲單元電路，具有一對寫位線和一對讀位線，其中 四個PMOS管Pl P4的襯底分別與各自的柵端連接，六個NMOS管NI N6的襯底均接地GND ；NM0S管NI的漏端和柵端分別與PMOS管Pl的漏端和柵端連接在一起，構(gòu)成第一反相器；NM0S管N2的漏端和柵端分別與PMOS管P2的漏端和柵端連接在一起，構(gòu)成第二反相器；第一反相器與第二反相器連接成交叉耦合=NMOS管NI柵端、PMOS管Pl的柵端與NMOS管N2的漏端以及PMOS管P2的漏端連接在一起，NMOS管N2的柵端、PMOS管P2的柵端與NMOS管NI的漏端以及PMOS管Pl的漏端連接在一起，PMOS管PU P2的源端均與電源電壓VDD連接；NM0S管N3的源端、NMOS管N5的柵端與PMOS管Pl的漏端及NMOS管NI的漏端連接在一起，NMOS管N3的柵端連接寫字線WWL，NMOS管N3的漏端連接寫位線WBL，NMOS管N5的漏端連接PMOS管P3的漏端，PMOS管P3的柵端連接讀字線RWL，PMOS管P3的源端連接讀位線RBL，NMOS管N4的源端、匪OS管N6的柵端與PMOS管P2的漏端及NMOS管N2的漏端連接在一起，NMOS管N4的柵端連接寫字線WWL，NMOS管N4的漏端連接另一根寫位線WBLBjNMOS管N6的漏端連接PMOS管P4的漏端，PMOS管P4的柵端連接讀字線RWL，PMOS管P3的源端連接另一根讀位線RBLB，NMOS管NI、N2、N5、N6的源端均接地GND。
專利摘要一種雙位線亞閾值存儲單元電路，采用雙端讀寫操作，電路包括第一反相器和第二反相器，兩個反相器連接成交叉耦合，采用讀寫位線分離的雙位線結(jié)構(gòu)，交叉耦合的兩個存儲節(jié)點分別通過一個NMOS管連接到兩根寫位線上，同時交叉耦合的兩個存儲節(jié)點通過一個NMOS管與一個PMOS管連接到兩根讀位線上。本實用新型采用PMOS襯底調(diào)節(jié)技術(shù)，即將所有的PMOS的襯底端都連接到其柵端，能夠在保證系統(tǒng)不增加額外管理功耗和不降低性能的前提下，實現(xiàn)動態(tài)操作能耗和靜態(tài)操作中泄漏功耗的同時降低，提高了存儲單元的靜態(tài)噪聲容限，使系統(tǒng)性能最優(yōu)化。
文檔編號G11C11/40GK202549308SQ201220051608
公開日2012年11月21日 申請日期2012年2月17日 優(yōu)先權(quán)日2012年2月17日
發(fā)明者代月花, 吳秀龍, 吳維奇, 孟堅, 徐超, 李正平, 柏娜, 譚守標, 陳軍寧 申請人:安徽大學(xué)